CN116344509A - 形成封装件的方法 - Google Patents

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叶松峯
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Abstract

一种形成封装件的方法包括将第一多个有源管芯接合到晶圆中的第二多个有源管芯。第二多个有源管芯在晶圆的内部区域中。第一多个伪管芯接合到晶圆中的第二多个伪管芯。第二多个伪管芯在晶圆的外围区域中，并且外围区域包围内部区域。根据本申请的其他实施例，还提供了其他形成封装件的方法。

Description

形成封装件的方法
技术领域
本申请的实施例涉及形成封装件的方法。
背景技术
集成电路的封装变得越来越复杂，在同一封装件中封装更多的器件管芯以实现更多的功能。例如，已经开发出封装结构以在同一封装件中包括诸如处理器和存储器立方体的多个器件管芯。封装结构可以包括使用不同技术形成的器件管芯，并且具有接合至相同器件管芯的不同功能，从而形成系统。这可以节省制造成本并优化器件性能。
发明内容
根据本申请的一个实施例，提供了一种形成封装件的方法，包括：将第一多个有源管芯接合到晶圆中的第二多个有源管芯，其中第二多个有源管芯在晶圆的内部区域中；以及将第一多个伪管芯接合到晶圆中的第二多个伪管芯，其中第二多个伪管芯在晶圆的外围区域中，并且其中外围区域包围内部区域。
根据本申请的另一个实施例，提供了一种形成封装件的方法，包括：形成具有圆形俯视图形状的晶圆，晶圆包括：第一多个有源管芯，其中第一多个有源管芯在晶圆的内部区域中；以及第一多个伪管芯，布置成对准包围内部区域的环；将第二多个有源管芯接合到第一多个有源管芯，其中在接合第二多个有源管芯时，记录第一多个有源管芯的第一参考点，并且其中记录第一多个有源管芯的两个相邻的有源管芯之间的距离；从第一参考点中的一个参考点步进离开距离，以到达第二参考点；以及将第二多个伪管芯接合到第一多个伪管芯，其中接合第二多个伪管芯包括：从第二参考点偏移以确定第一位置；以及将第二多个伪管芯中的第一个伪管芯接合到第一位置。
根据本申请的又一个实施例，提供了一种形成封装件的方法，包括：形成包括第一多个有源管芯和第一多个伪管芯的晶圆；在晶圆上形成多个对准标记；使用多个对准标记用于对准，将第二多个有源管芯接合到第一多个有源管芯；基于第二多个有源管芯在晶圆中的位置确定第一多个伪管芯在晶圆中的位置；以及将第二多个伪管芯接合到第一多个伪管芯，其中第二多个伪管芯接合到位置。
本申请的实施例涉及接合有源管芯和伪管芯的方法及其结构。
附图说明
当结合附图一起阅读时，从以下详细描述可以最好地理解本公开的各方面。值得注意的是，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1-图12示出了根据一些实施例的在采用伪管芯的封装工艺中的中间阶段的截面图。
图13和图14示出了根据一些实施例的在第三层管芯的接合中的中间阶段的截面图。
图15示出了根据一些实施例的晶圆和相应的有源管芯和伪管芯的俯视图。
图16示出了根据一些实施例的有源管芯和相应的对准标记。
图17示出了根据一些实施例的伪管芯和相应的对准标记。
图18示出了根据一些实施例的使用参考点和偏移值的伪管芯的定位和接合。
图19示出了根据一些实施例的包括伪管芯的定位的整个晶圆图。
图20和图21示出了根据一些实施例的晶圆和有源管芯，有源管芯上接合有有源管芯和伪管芯两者。
图22-图25示出了根据一些实施例的接合管芯的截面图。
图26和图27示出了根据一些实施例的具有分别形成在顶层管芯和底层管芯上的电连接器的封装件。
图28示出了根据一些实施例的封装工艺的工艺流程。
具体实施方式
以下公开内容提供了许多用于实施本发明的不同部件的不同实施例或实例。下面描述了组件和布置的具体实例以简化本公开。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。另外，本公开可以在各个实例中重复参考数字和/或字母。该重复是出于简化和清楚的目的，其本身并不指示所讨论的各种实施例和/或配置之间的关系。
此外，在此可以使用诸如“在…下面”、“在…下方”、“下部”、“在…上面”、“上部”等空间相对术语，以容易地描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
提供了一种接合有源管芯和伪管芯的方法，以及得到的封装件。根据本公开的一些实施例，有源管芯接合到晶圆级封装组件。确定有源管芯的位置和接合伪管芯的位置，并且可以形成对准标记。伪管芯可以接合到晶圆级封装组件的外围区域，也可以接合到晶圆级封装组件的内部区域。通过将伪管芯接合以覆盖晶圆级封装组件的一些部分，可以降低间隙填充率，并减少得到的重建晶圆的翘曲。本文讨论的实施例是为了提供实例以实现或使用本公开的主题，并且本领域普通技术人员将容易理解在保持在不同实施例的预期范围内的同时可以进行的修改。在各个视图和说明性实施例中，相同的附图标记用于表示相同的元件。尽管可以将方法实施例讨论为以特定顺序执行，但是其他方法实施例可以以任何逻辑顺序执行。
图1至图12示出了根据本公开的一些实施例的在采用伪管芯的封装工艺中的中间阶段的截面图。相应的工艺也示意性地反映在如图28中所示的工艺流程200中。
图1示出了形成晶圆级封装组件2的截面图。相应的工艺在如图28所示的工艺流程200中被示出为工艺202。根据本公开的一些实施例，封装组件2是器件晶圆，器件晶圆包括诸如晶体管和/或二极管的有源器件22，以及诸如电容器、电感器、电阻器等的可能的无源器件。在整个描述中，封装组件2中的管芯被称为层1管芯或底层管芯，并且相应的层被称为层1或底层。封装组件2可以在其中包括多个芯片4，其中示出了一个芯片4。芯片4在下文中可替代地称为(器件)管芯。根据本公开的一些实施例，器件管芯4是逻辑管芯，其可以是中央处理单元(CPU)管芯、微控制单元(MCU)管芯、输入输出(IO)管芯、基带(BB)管芯、应用处理器(AP)管芯等。器件管芯4也可以是存储器管芯，诸如动态随机存取存储器(DRAM)管芯或静态随机存取存储器(SRAM)管芯。
根据本公开的一些实施例，封装组件2是未锯切晶圆，其包括连续延伸贯穿封装组件2中的所有管芯的半导体衬底。根据替代实施例，封装组件是重建晶圆，其包括分立器件管芯和将分立器件管芯密封在其中的密封剂。在随后的讨论中，封装组件2被称为晶圆2，其使用器件晶圆作为示例示出。本公开的实施例还可以应用于其他类型的封装组件，诸如中介晶圆。
根据本公开的一些实施例，晶圆2包括半导体衬底20和形成在半导体衬底20的顶表面处的部件。半导体衬底20可以由晶体硅、晶体锗、晶体硅锗和/或类似的形成。半导体衬底20也可以是体硅衬底或绝缘体上硅(SOI)衬底。可以在半导体衬底20中形成浅沟槽隔离(STI)区域(未示出)以隔离半导体衬底20中的有源区域。虽然未示出，但是可以形成贯穿通孔以延伸到半导体衬底20中，并且贯穿通孔用于电互连在晶圆2的相对侧上的部件。
根据本公开的一些实施例，晶圆2包括集成电路器件22，集成电路器件22形成在半导体衬底20的顶表面上。示例性集成电路器件22可以包括诸如互补金属氧化物半导体(CMOS)晶体管和二极管的有源器件，以及诸如电阻器、电容器、二极管、和/之类的无源器件。此处未示出集成电路器件22的细节。根据替代实施例，晶圆2用于形成中介层，其中衬底20可以是半导体衬底或介电衬底。
层间电介质(ILD)24形成在半导体衬底20上方，并填充集成电路器件22中晶体管(未示出)的栅极堆叠件之间的空间。根据一些实施例，ILD 24由磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、硼掺杂的磷硅酸盐玻璃(FSG)、氧化硅等形成。ILD 24可以使用旋涂、可流动化学气相沉积(FCVD)、化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、低压化学气相沉积(LPCVD)等形成。
接触插塞28形成在ILD 24中，并且用于将集成电路器件22电连接到上面的金属线34和通孔36。根据本公开的一些实施例，接触插塞28由选自钨、铝、铜、钛、钽、氮化钛、氮化钽、它们的合金和/或它们的多层的导电材料形成。接触插塞28的形成可以包括在ILD 24中形成接触开口，将导电材料填充到接触开口中，以及执行平坦化(诸如化学机械抛光(CMP)工艺)以使接触插塞28的顶表面与ILD 24的顶表面齐平。
互连结构30形成在ILD 24和接触插塞28上方。互连结构30包括介电层32，以及形成在介电层32中的金属线34和通孔36。介电层32在下文中替代地称为金属间介电(IMD)层32。根据本公开的一些实施例，至少较低的介电层32由具有低于约3.0或约2.5的介电常数(k值)的低k介电材料形成。介电层32可以由含碳低k介电材料、氢倍半硅氧烷(HSQ)、甲基倍半硅氧烷(MSQ)等形成或包括含碳低k介电材料、氢倍半硅氧烷(HSQ)、甲基倍半硅氧烷(MSQ)等。根据本公开的替代实施例，一些或全部介电层32由诸如氧化硅、碳化硅(SiC)、碳氮化硅(SiCN)、氧碳氮化硅(SiOCN)等的非低k介电材料形成。可以由碳化硅、氮化硅等形成的蚀刻停止层(未示出)形成在IMD层32之间，并且为简单起见未示出。
金属线34和通孔36形成在介电层32中。下文中将位于同一层级(level)处的金属线34共同地称为金属层。根据本公开的一些实施例，互连结构30包括通过通孔36互连的多个金属层。金属线34和通孔36可以由铜或铜合金形成，并且它们也可以由其他金属形成。形成工艺可以包括单镶嵌工艺和双镶嵌工艺。
金属线34包括在顶部介电层32中的一些金属线，这些金属线被称为顶部金属线。顶部金属线34也统称为顶部金属层。相应的介电层32A可以由诸如未掺杂的硅酸盐玻璃(USG)、氧化硅、氮化硅等的非低k介电材料形成。介电层32A也可以由低k介电材料形成，低k介电材料可以选自下面的IMD层32的类似材料。
根据本公开的一些实施例，介电层38、介电层40和介电层42形成在顶部金属层上方。介电层38和介电层42可由诸如氧化硅、氮氧化硅、碳氧化硅等的含硅介电材料形成。介电层40可由不同于介电层42的介电材料的介电材料形成。例如，介电层40可以由氮化硅、碳化硅等形成。根据替代实施例，代替形成三个介电层38、40和42，可以形成单个介电层或两个介电层。
接合焊盘46和通孔44形成在介电层42、介电层40和介电层38中。根据一些实施例，接合焊盘46和通孔44使用双镶嵌工艺形成为双镶嵌结构，其中双镶嵌结构的每个包括扩散阻挡层和在扩散阻挡层上的金属材料。扩散阻挡层可以由钛、氮化钛、钽、氮化钽等形成或包括钛、氮化钛、钽、氮化钽等。金属材料可以由铜或铜合金形成或包括铜或铜合金。接合焊盘46的顶表面可以与介电层42的顶表面共面，由于诸如化学机械抛光(CMP)工艺的平坦化工艺形成了共面的接合焊盘46的顶表面和介电层42的顶表面。
图1示出了有源管芯4A和伪管芯4D。图1所示结构的俯视图如图15所示，其中截面图可以从图15中的C1-C1截面获得。晶圆2包括边缘(外围)区域，伪管芯4D位于边缘(外围)区域。有源管芯4A是具有矩形俯视图形状的完整管芯，并且具有完整的电气功能。伪管芯4D是部分矩形管芯，因为晶圆2具有圆形俯视图，因此伪管芯4D的每个的部分由于弯曲的晶圆边缘而被切割。图15还示出了部分管芯的缺失部分，以显示如果它们不是部分管芯会是什么样子。伪管芯4D可能无法正常运行，因为它们要么仅包括完整功能器件管芯中的部分电气器件，要么没有任何电气器件。有源管芯4A在晶圆2的内部区域中，并且被晶圆2的外围区域中的伪管芯4D包围。
返回参考图1，根据一些实施例，取决于晶圆2的形成工艺，区域48B没有在有源管芯4A中的区域48A中形成的有源器件、金属线、通孔等。根据替代实施例，伪管芯4D中的区域48B包括一些电路、金属线等，它们与有源管芯4A中的区域48A中的相应的部件同时形成。然而，区域48B中的电路少于区域48A中的电路。根据又一替代实施例，一些伪管芯4D的区域48B在其中包括电路，而一些其他伪管芯4D的区域48B在其中不包括电路。
参考图2，形成和图案化蚀刻掩模50。蚀刻掩模50可以包括光刻胶，并且可以是单层蚀刻掩模、三层蚀刻掩模等。然后使用图案化的蚀刻掩模50来蚀刻下面的介电层42，从而在介电层42中形成开口52。相应的工艺在如图28所示的工艺流程200中被示出为工艺204。根据一些实施例，蚀刻工艺在蚀刻停止层40的顶表面上停止。根据替代实施例，开口52可以延伸到蚀刻停止层40中，并且可以或可以不延伸到介电层38中。根据又一个替代实施例，形成开口52以部分地延伸到介电层42中。在蚀刻工艺之后，去除蚀刻掩模50。
图3示出了用于对准有源管芯的对准标记54A的形成。因此，对准标记54A称为有源对准标记。相应的工艺在如图28所示的工艺流程200中被示出为工艺206。根据一些实施例，可以(或可以不)形成对准标记54D，并且使用虚线示出。相应的工艺在图28所示的工艺流程200中被示为工艺208。对准标记54D用于对准伪管芯，因此称为伪对准标记。有源对准标记54A和伪对准标记54D(如果形成)可以在相同的形成工艺或不同的形成工艺中形成。下文将有源对准标记54A和伪对准标记54D统称为对准标记54。
根据一些实施例，对准标记54由金属、金属合金、金属化合物等形成或包括金属、金属合金、金属化合物等，以增加对准标记54相对于周围材料的对比度(contrast)。例如，对准标记54可以由铜、铜合金、钨、镍等形成或包括铜、铜合金、钨、镍等。对准标记54的每个包括金属区域，并且可以包括或可以不包括在金属区域下面和内衬的粘附层。粘附层可以由钛、氮化钛、钽、氮化钽等形成或包括钛、氮化钛、钽、氮化钽等。形成工艺可以包括例如使用物理气相沉积(PVD)沉积粘附层(如果形成的话)作为共形层，并且在粘附区域上方沉积金属材料。金属材料可以通过诸如电化学镀覆(Electro-Chemical Plating,ECP)工艺的镀工艺形成。然后执行诸如CMP工艺的平坦化工艺以去除粘附层和金属材料的多余部分，留下对准标记54。
图4示出了(层2)有源管芯56A与相应的(层1)管芯4A的接合。相应的工艺在如图28所示的工艺流程200中被示出为工艺210。根据一些实施例，有源管芯56A是逻辑管芯(其可以是CPU管芯)、IO管芯、基带管芯或AP管芯。有源管芯56A也可以是存储器管芯。一个有源管芯56A可以包括可以是硅衬底的半导体衬底58和集成电路60(其可以包括诸如晶体管的有源器件和无源器件)。贯穿硅通孔(TSV)62，有时称为贯穿半导体通孔或贯穿通孔，形成为延伸到半导体衬底58中。此外，有源管芯56A可以包括用于连接到器件管芯56A中的有源器件和无源器件的互连结构57。互连结构57包括金属线和通孔(未示出)。
有源管芯56A包括接合焊盘66和通孔64，以及表面介电层65。在整个描述中，直接接合到层1管芯的管芯被称为层2管芯，并且相应的层称为层2或第二层。接合焊盘66和通孔64的结构和材料可以分别类似于相应的接合焊盘46和通孔44。根据一些实施例，通过混合接合来执行接合，接合焊盘66通过直接金属到金属接合而接合到相应的接合焊盘46，并且介电层65通过熔融接合而接合到相应的介电层42,利用生成的Si-O-Si键。
参考图15，多个有源管芯56A接合到相应的有源管芯4A。根据一些实施例，有源管芯4A的每个可以具有接合在其上的一个或多个有源管芯56A，反之亦然。在多个有源管芯56A的接合期间，接合工具(未示出)拾取并放置第一有源管芯56A，使用有源对准标记54A(图4)将第一有源管芯56A与相应的有源管芯4A对准，并且将第一有源管芯56A预接合到相应的有源管芯4A。使用可以包括照相机的光学器件执行对准，从而可以找到对准标记54A。在第一有源管芯56A的预接合之后，接合工具拾取并放置第二有源管芯56A，使用有源对准标记54A将第二有源管芯56A与相应的有源管芯4A对准，并且将第二有源管芯56A预接合到相应的有源管芯4A。可以重复该过程直到接合所有的有源管芯56A。然后可以执行退火工艺以将有源管芯56A永久地结合到相应的有源管芯4A。根据替代实施例，退火工艺是在预接合伪管芯56D(图5)之后执行的，从而有源管芯56A和伪管芯56D在同一退火工艺中被永久地接合。
图16示出了有源对准标记54A和相应的有源管芯4A和56A的俯视图。根据一些实施例，有源对准标记54A形成在靠近相应有源管芯4A(图4)的角处，并且限定有源管芯4A的用于在其上放置有源管芯56A的区域。
图5示出了(层2)伪管芯56D与(层1)伪管芯4D的接合。相应的工艺在如图28所示的工艺流程200中被示出为工艺212。参考图15，伪管芯56D接合到晶圆2的外围区域。根据一些实施例，由于伪管芯4D具有不同的形状和/或不同的尺寸，伪管芯56D小于相应的伪管芯4D，并且伪管芯4D可以在其上安置多个伪管芯56D。此外，不同的伪管芯4D可能具有不同数量的伪管芯56D接合在其上，这取决于伪管芯56D的形状和尺寸。
如前面段落中所讨论的，有源管芯56A的每个的接合包括对准工艺，在对准工艺中识别相应的有源对准标记54A。因此可以为有源管芯4A的每个选择参考点68A(图15)。在以下讨论的示例实施例中，参考点68A是有源管芯的中心。根据替代实施例，参考点可以被选择为有源管芯4A的任何角(诸如左上角或另一个角)或任何其他相应的点。根据又一替代实施例，参考点68A可以被选择为有源对准标记54A。
图15示出了多个示例参考点68A。随着有源管芯4A的参考点68A被识别，接合工具知道步进窗口，步进窗口包括两个相邻参考点68A之间的距离S1和距离S2。因此，可以确定伪管芯4D的参考点68D。参考点68D是通过从最边缘有源管芯4A的参考点68A步进离开距离S1(在X方向上)和/或距离S2(在Y方向上)来确定的。因此，根据一些实施例，在没有在伪管芯4D上形成对准标记54D(图5)的情况下识别伪管芯4D的位置。
图18示出了在没有形成和没有使用伪对准标记的情况下，确定伪管芯56D的位置的定位工艺以及将伪管芯56D接合到伪管芯4D。伪管芯56D的尺寸小于伪管芯4D和有源管芯4A的尺寸。如前面段落中所讨论的，参考点68D已被确定，根据示例实施例，参考点68D可以是伪管芯4D的中心点。接合工具也具有步进窗口S1和步进窗口S2的知识，因此也可以确定伪管芯4D的尺寸和边界。此外，接合工具还可以找到晶圆2的边缘2E(图18)，因此可以确定相应的伪管芯4D的可用区域(用于放置伪管芯56D)是什么。因此，接合工具可以确定有多少伪管芯56D可以安置到伪管芯4D的可用区域中，并确定伪管芯56D的位置。例如，在所示示例中，五个伪管芯可以安置到伪管芯4D中。
根据一些实施例，接合工具确定相对于参考点68D的偏移值以确定在何处放置相应的伪管芯56D，然后将伪管芯56D放置到相应的位置。偏移值用箭头70示出。例如，左上的伪管芯56D被放置在从参考点68D在-X方向上偏移距离X1，以及在+Y方向上偏移距离Y1的位置上。根据一些实施例，伪管芯56D具有相同的尺寸。根据替代实施例，伪管芯56D可以具有两种、三种或更多种不同的尺寸，使得伪管芯4D的更多区域可以被伪管芯56D覆盖。例如，伪管芯56D2可以小于伪管芯56D1。
返回参考图5，根据一些实施例，伪管芯56D包括含硅介电层72，以及接合到含硅介电层72的衬底74。含硅介电层72可以由SiO2、SiN、SiC、SiCN、SiON、SiOCN等、或它们的组合形成或包括SiO2、SiN、SiC、SiCN、SiON、SiOCN等、或它们的组合。根据一些实施例，衬底74可以是硅衬底，或者可以包括硅锗。含硅介电层72可由均质材料形成，并且没有形成于其中的金属线和焊盘。整个衬底74也可以由诸如硅(掺杂或未掺杂)的均质材料形成，并且其中不具有任何器件、金属线等。根据替代实施例，整个伪管芯56D由诸如硅(掺杂或未掺杂)的均质材料形成，并且其中不具有任何器件、金属线等。
如图15中所示，由于伪管芯56D的接合，管芯(包括有源管芯56A和伪管芯56D)的覆盖率增加到高于仅接合有源管芯56A时的覆盖率。根据一些实施例，取决于晶圆2的尺寸以及有源管芯4A的尺寸和有源管芯56A的尺寸以及伪管芯4D的尺寸和伪管芯56D的尺寸，覆盖率可以增加约5％和约15％之间的范围内的百分比。
图6示出了间隙填充层的形成，其可以包括蚀刻停止层76和上面的介电层78。相应的工艺在如图28中所示的工艺流程200中被示出为工艺214。蚀刻停止层76可以由对晶圆2、有源管芯56A和伪管芯56D具有良好粘附性的介电材料形成。根据一些实施例，蚀刻停止层76由诸如氮化硅的含氮化物材料形成或包括诸如氮化硅的含氮化物材料。蚀刻停止层76可以是共形层，其中水平部分的水平厚度和垂直部分的垂直厚度基本上彼此相等，例如具有小于约20％或小于约10％的变化。沉积可以包括诸如ALD、CVD等的共形沉积方法。
介电层78可以由与蚀刻停止层76的材料不同的材料形成。根据本公开的一些实施例，介电层78由氧化硅形成，而诸如碳化硅、氮氧化硅、氧碳氮化硅、PSG、BSG、BPSG等的其他介电材料也可以使用。介电层78可以使用CVD、高密度等离子体化学气相沉积(HDPCVD)、可流动CVD、旋涂等形成。介电层78完全填充有源管芯56A和伪管芯56D之间的剩余间隙。
参考图7，执行诸如CMP工艺或机械研磨工艺的平坦化工艺以去除间隙填充层76和间隙填充层78的多余部分，从而暴露有源管芯56A。相应的工艺在如图28所示的工艺流程200中被示出为工艺216。此外，贯穿通孔62被暴露。层76和层78的剩余部分统称为(间隙填充)间隙填充介电区域80。
根据一些实施例，在平坦化工艺之后，暴露伪管芯56D。根据替代实施例，在平坦化工艺之后，伪管芯56D被掩埋在间隙填充介电区域80中。图5和图6中的线59示意性地示出了根据一些实施例的掩埋的伪管芯56D的顶表面。此外，还使用虚线显示了层76'，以表示当掩埋伪管芯56D时蚀刻停止层76的部分。
通过使用伪管芯56D，间隙填充介电区域80的总区域减小。间隙填隙介电区80的总俯视图区域与晶圆2的总俯视图区域之比的比率称为间隙填充率。使用伪管芯56D因此降低了间隙填充率。由于伪管芯56D具有接近有源管芯56A的热膨胀系数(CTE)的热膨胀系数(CTE)，而间隙填充介电区域80具有与有源管芯56D的CTE不同的CTE，因此降低间隙填充率可以减少晶圆翘曲。根据一些实施例，间隙填充率的降低可以在约5％和约10％之间的范围内，这取决于晶圆2、有源管芯56A和伪管芯56D的尺寸。例如，如果不使用伪管芯56D，则间隙填充率可以在约10％和约26％之间的范围内。当使用伪管芯56D时，间隙填充率可以减小到约5％和约20％之间的范围内。
此外，伪管芯56D尺寸的减小可能导致间隙填充率的降低，因为可以使用更多伪管芯来适应伪管芯4D的不规则尺寸。例如，样本有源管芯4A可以具有约13mm×26mm的尺寸，并且晶圆2的相应的样本直径具有12英寸的直径。当样本、伪管芯56D具有约6mm×7mm的尺寸时，间隙填充率约为12.5％。当样本伪管芯56D的尺寸减小到约6.3mm×4.5mm时，间隙填充率进一步降低到约11.1％。根据一些实施例，伪管芯56D的尺寸可以在约1mm×1mm和约7mm×7mm之间的范围内。
进一步参考图7，衬底58可以是凹陷的，使得贯穿通孔62突出在衬底58的背表面之上。然后在衬底58的背表面上形成介电层82。形成工艺包括沉积诸如氧化硅的介电材料，以及执行平坦化工艺直到暴露贯穿通孔62。
根据一些实施例，更多的管芯将堆叠在有源管芯56A和伪管芯56D上方。因此，参考图8，形成对准标记84(包括对准标记84A(84)，并且可以包括或可以不包括对准标记84D(84))用于层3管芯的对准。对准标记84A和对准标记84D可以形成在间隙填充介电区域80上，和/或可以形成在有源管芯56A和伪管芯56D上。随后讨论的工艺218、工艺220、工艺222和工艺224(图28)显示为虚线以表示这些工艺可以执行或可以不执行。
图13和图14显示了使用对准标记84接合层3管芯的示意图。图13示出了图8的简化视图。其中有源管芯56A和伪管芯56D已经接合，并且对准标记84(包括84A并且可以包括或可以不包括对准标记84D)已经形成。根据一些实施例，首先形成用于对准有源管芯的对准标记84A。相应的工艺在如图28所示的工艺流程200中也被示出为工艺218。然后形成用于对准伪管芯的对准标记84D(如果采用的话)。相应的工艺在如图28所示的工艺流程200中也被示出为工艺220。根据替代实施例，对准标记84A和84D在同一工艺中形成。
接下来，参考图14，作为层3管芯的有源管芯86A和伪管芯86D接合到下面的层2管芯。根据一些实施例，首先接合有源管芯86A。相应的工艺在如图28所示的工艺流程200中也被示出为工艺222。然后接合伪管芯86D。相应的工艺在如图28所示的工艺流程200中也被示出为步骤224。隔离区域88然后形成为间隙填充区域。隔离区域88的形成可以与间隙填充区域80的形成基本相同，因此不再赘述。
上部管芯的接合的示意图也显示在图22和图23中。图22示出了实施例，其中层2有源管芯56A的每个与两个或更多个层3有源管芯86A接合。图23示出了实施例，其中层2有源管芯56A的每个与一个层3有源管芯86A接合。可能有，也可能没有，有源管芯和伪管芯的更多层接合到层3管芯。
图9至图12示出了用于在最顶层管芯(层2、层3或更高层)上形成互连结构的工艺。相应的工艺在图28所示的工艺流程200中被示出为工艺226。参考图9，形成再分布线(RDL)87和介电层89。根据本公开的一些实施例，介电层89由诸如氧化硅的氧化物、诸如氮化硅的氮化物等形成。RDL87可以使用镶嵌工艺形成，该工艺包括蚀刻介电层89以形成开口、将导电阻挡层沉积到开口中、镀诸如铜或铜合金的金属材料以及执行平坦化以去除金属材料和导电阻挡层的多余部分。
图10示出了钝化层、金属焊盘和上面的介电层的形成。钝化层90(有时称为钝化-1)形成在介电层89上方，通孔92形成在钝化层90中以电连接到RDL 87。金属焊盘94形成在钝化层90上方，并且通过通孔92电耦合到RDL 87。金属焊盘94可以是铝焊盘或铝铜焊盘，并且可以使用其他金属材料。
同样如图10显示，钝化层96(有时称为钝化-2)形成在钝化层90上方。钝化层90和钝化层96中的每个可以是单层或复合层，并且可以由无孔材料形成。根据本公开的一些实施例，钝化层90和钝化层96的一个或两者是包括氧化硅层(未单独示出)和在氧化硅层上方的氮化硅层(未单独示出)的复合层。钝化层90和钝化层96也可以由其他无孔介电材料形成，其他无孔介电材料诸如未掺杂的硅酸盐玻璃(USG)、氮氧化硅等。
接下来，图案化钝化层96，使得钝化层96的一些部分覆盖金属焊盘94的边缘部分，并且金属焊盘94的一些部分通过钝化层96中的开口暴露。然后分配聚合物层98并图案化聚合物层98以暴露金属焊盘94。聚合物层98可以由诸如聚酰亚胺、聚苯并恶唑(PBO)等的聚合物形成。
参考图11，形成后钝化互连(PPI)102，其可以包括形成金属晶种层和在金属晶种层上方的图案化掩模层(未示出)，以及在图案化掩模中镀PPI102。然后在蚀刻工艺中去除图案化掩模层和与图案化掩模层重叠的金属晶种层的部分。然后形成聚合物层104，其可以由PBO、聚酰亚胺等形成。
参考图12，形成凸块下金属(UBM)106，并且UBM 106延伸到聚合物层104中以连接到PPI 102。还如图12中所示，形成电连接器108。电连接器108可以包括焊接区域、金属柱、和/或类似的。由此形成重建晶圆110。
在随后的工艺中，执行单片化工艺(singulation process)以将重建晶圆110锯切成有源封装件110'和伪封装件110”。有源封装件110'可用于后续封装工艺，而伪封装件110”被丢弃。
根据替代实施例，重建晶圆110用作晶圆级封装件而不被锯切。例如，一些性能要求高的应用，诸如人工智能(AI)应用使用晶圆级封装件。根据这些实施例，整个重建晶圆110被用作封装件，并且可以将散热器附接到其上，例如，通过热界面材料附接到晶圆2。螺钉还可以穿透贯穿介电间隙填充区域80/88和/或伪管芯56D，并且穿透散热器以将散热器固定到晶圆级封装件。
在上述讨论的实施例中，伪管芯56D的位置的确定是基于有源管芯的接合，因此可用空间和伪管芯56D的位置由有源管芯的位置(和参考点)确定。根据替代实施例，使用用于确定伪管芯的位置的替代方法。使用这种方法，与使用参考点来确定伪管芯的位置的方法相比，伪管芯可以被放置得更靠近彼此。此外，使用这种实施例，确定伪管芯的位置的时间也减少了。
根据这些实施例，首先选择要放置在晶圆上的伪管芯的尺寸，并且无论有源管芯的产品和尺寸如何，都可以使用相同尺寸的伪管芯，并且相同尺寸的伪管芯可以用在不同的产品上。
根据这些实施例，假设整个晶圆能够放置有伪管芯，并且图19示出了如果伪管芯56D被接合到整个晶圆2的整个晶圆图。接下来，确定有源管芯4A和相应的有源管芯56A的位置，并且从整个晶圆图中去除占据有源管芯56A的位置的伪管芯56D。因此，获得如图15所示的整个晶圆图，其中整个晶圆图显示有源管芯4A和有源管芯56A以及伪管芯56D的位置。
然后可以将有源管芯56A接合到整个晶圆图中的相应的位置。如图15所示(也参见图5)，伪管芯56D也可以放置并接合到整个晶圆图中的相应的位置。下面作为示例讨论根据这些实施例的简要工艺流程。首先，执行如图1和图2所示的工艺。接下来，执行使用整个晶圆图(如上文参考图19和图15所讨论的)来确定有源管芯和伪管芯的位置的工艺。接下来，如图3所示，形成有源对准标记54A和伪对准标记54D(图2)两者，以记录物理晶圆2上的有源对准标记54A和伪对准标记54D的位置。有源对准标记54A相对于有源管芯56A的位置显示在图16中。伪对准标记54D相对于伪管芯56D的位置显示在图17中。接下来，通过使用用于对准的有源对准标记54A接合有源管芯56A，如图4所示。然后如图5所示，通过使用用于对准的伪对准标记54D接合伪管芯56D。然后执行如图6至图12所示的工艺以形成封装件110'。
根据其中多个管芯的层被接合的一些实施例，有源对准标记和伪对准标记可以形成在底部晶圆2上，并且可以形成在上层上，使得上层管芯可以对准和接合。
根据一些实施例，伪管芯56D插入到晶圆2的外围区域，而不是插入到晶圆2的内部区域。因此，伪管芯56D与下面的伪管芯4D接合，而不是接合到有源管芯4A。根据替代实施例，伪管芯56D可以插入晶圆2的内部区域，并且与有源管芯4A接合。例如，图20示出了根据一些实施例的晶圆2和上面的有源管芯56A和伪管芯56D。图21示出了图20中的区域120的放大图，其示出了有源管芯56A和伪管芯56D两者都接合到相同的层2有源管芯4A和/或相同的层3有源管芯86A。
图24示出了重建晶圆110的部分的截面图，其中伪管芯56D接合到下面的有源管芯4A和上面的有源管芯86A两者。图25示出了重建晶圆110的部分截面图，其中有源管芯86A和伪管芯86D两者都接合到下面的有源管芯56A。
图26示出了封装件110A的更详细视图，该封装件110A具有形成在顶层管芯上的电连接器108和再分布线。伪管芯56D接合到有源管芯4A。有源管芯4A和有源管芯56A的细节可以参考前述实施例找到。伪管芯56D的细节可参考前述实施例找到。在图26和图27中，符号TM1和符号TM2代表金属部件。
图27示出了封装件110A的更详细视图，该封装件110A具有形成在底层管芯4A'上的电连接器108和再分布线(图27是上下倒置的)。除了在有源管芯4A'中形成贯穿通孔62'之外，有源管芯4A'可以与前述实施例中讨论的有源管芯4A基本相同。有源管芯56A'和伪管芯56D接合到有源管芯4A'。有源管芯56A'可以类似于有源管芯56，除了没有在其中形成贯穿通孔。支撑管芯122例如通过接合层124接合到有源管芯56A'和伪管芯56D，其中衬底126与接合层124接合。支撑管芯122可以是其中没有集成电路器件和金属部件的覆盖管芯。接合层124可以是含硅介电层，衬底126可以是硅衬底，两者都是其中没有集成电路器件和金属部件的空白层。
应当理解，虽然图20至图27中的详细部件未示出，但如参考图1至图12所示和讨论的详细部件也可以存在，只要适用，因此详细部件及其形成工艺是此处不再赘述。
在以上示出的实施例中，根据本公开的一些实施例讨论了一些工艺和部件以形成三维(3D)封装件。还可以包括其他部件和工艺。例如，可以包括测试结构以帮助对3D封装或3DIC器件的验证测试。例如，测试结构可以包括在再分布层中或衬底上形成的测试焊盘，测试焊盘允许测试3D封装或3DIC、探针和/或探针卡的使用等。验证测试可以在中间结构以及最终结构上执行。此外，本文公开的结构和方法可以与测试方法结合使用，测试方法结合已知良好管芯的中间验证以增加良率(yield)以及降低成本。
本公开的实施例具有一些有利部件。在诸如晶圆上芯片接合工艺的接合工艺中，在圆形晶圆中的矩形管芯和在圆形晶圆上接合的矩形管芯可能会在晶圆的外围区域中产生空白区域。空白区域由间隙填充材料填充，间隙填充材料具有与晶圆上接合的器件管芯不同的CTE值。这将导致得到的重建晶圆的翘曲。生产工具很难处理翘曲的晶圆。在本公开的实施例中，使用伪管芯以填充空白区域并降低间隙填充率，从而减少了重建晶圆的翘曲。
根据本公开的一些实施例，一种方法包括将第一多个有源管芯接合到晶圆中的第二多个有源管芯，其中第二多个有源管芯在晶圆的内部区域中；以及将第一多个伪管芯接合到晶圆中的第二多个伪管芯，其中第二多个伪管芯在晶圆的外围区域中，并且其中外围区域包围内部区域。在实施例中，在接合第一多个有源管芯期间，记录步进窗口，并且其中步进窗口包括第一多个有源管芯中的第一有源管芯和第二有源管芯之间的距离。在实施例中，使用包括确定第一多个有源管芯的一个有源管芯的第一参考点；从第一参考点步进离开步进窗口以到达晶圆中伪管芯的第二参考点；以及将第一多个伪管芯的一个伪管芯接合到伪管芯并且接合到从第二参考点偏移的位置的工艺来接合第一多个伪管芯的一个伪管芯。
在实施例中，第一参考点是第一多个有源管芯中的一个有源管芯的中心，并且第二参考点是伪管芯的中心。在实施例中，在没有使用用于对准的对准标记的情况下，接合第一多个伪管芯。在实施例中，该方法还包括生成完整晶圆图，该完整晶圆图包括伪管芯分布遍及完整晶圆图；以及从完整晶圆图的第一位置去除一些伪管芯，其中第二位置留给剩余的伪管芯，并且其中第一多个伪管芯接合到第二位置。在实施例中，该方法还包括在晶圆上形成第一多个对准标记，其中接合第一多个有源管芯包括对准到第一多个对准标记；以及在晶圆上形成第二多个对准标记，其中接合第一多个伪管芯包括对准到第二多个对准标记。
在实施例中，晶圆包括连续延伸到第二多个有源管芯和第二多个伪管芯中的半导体衬底。在实施例中，晶圆包括重建晶圆，其中重建晶圆包括将第二多个有源管芯和第二多个伪管芯彼此分开的多个间隙填充区域。在实施例中，第二多个伪管芯的一个伪管芯与第一多个伪管芯中的多个伪管芯接合。在实施例中，第一多个伪管芯中的伪管芯包括含硅介电层和接合到含硅介电层的硅层，其中伪管芯通过熔融接合而接合到第二多个伪管芯中的相应的一个伪管芯。在实施例中，该方法还包括将第三多个伪管芯接合在第一多个有源管芯中的相应的管芯上。
根据本公开的一些实施例，一种方法包括形成具有圆形俯视图形状的晶圆，该晶圆包括第一多个有源管芯，其中第一多个有源管芯在晶圆的内部区域中；以及第一多个伪管芯，布置成对准包围内部区域的环；将第二多个有源管芯接合到第一多个有源管芯，其中在接合第二多个有源管芯时，记录第一多个有源管芯的第一参考点，并且其中记录第一多个有源管芯的两个相邻的有源管芯之间的距离；从第一参考点的一个参考点步进离开该距离以到达第二参考点；以及将第二多个伪管芯接合到第一多个伪管芯，其中接合第二多个伪管芯包括从第二参考点偏移以确定第一位置；以及将第二多个伪管芯中的第一个伪管芯接合到第一位置。
在实施例中，该方法还包括从第二参考点偏移以确定从第二参考点偏移的第二位置；以及将第二多个伪管芯中的第二个伪管芯接合到第二位置。在实施例中，第二多个伪管芯中的第一个伪管芯和第二个伪管芯被接合到第一多个伪管芯中的同一伪管芯。在实施例中，该方法还包括在晶圆上形成多个对准标记，其中使用用于对准的多个对准标记来执行所述接合第二多个有源管芯。在实施例中，在没有使用对准标记的情况下执行所述的将第二多个伪管芯接合到第一多个伪管芯。
根据本公开的一些实施例，一种方法包括形成包括第一多个有源管芯和第一多个伪管芯的晶圆；在晶圆上形成多个对准标记；使用多个对准标记用于对准，将第二多个有源管芯接合到第一多个有源管芯；基于第二多个有源管芯在晶圆中的位置确定第一多个伪管芯在晶圆中的位置；以及将第二多个伪管芯接合到第一多个伪管芯，其中第二多个伪管芯接合到该位置。在实施例中，在没有使用对准标记的情况下执行确定第一多个伪管芯的位置。在实施例中，第一多个伪管芯没有集成电路。
前面概述了若干实施例的部件，使得本领域的技术人员可以更好地理解本公开的各个方面。本领域的技术人员应该理解，他们可以容易地使用本公开作为用于设计或修改用于执行与本公开相同或类似的目的和/或实现相同或类似优点的其他工艺和结构的基础。本领域的技术人员还应该意识到，这种等效结构不背离本公开的精神和范围，并且可以进行各种改变、替换和变更而不背离本公开的精神和范围。

Claims (10)

1.一种形成封装件的方法，包括：
将第一多个有源管芯接合到晶圆中的第二多个有源管芯，其中所述第二多个有源管芯在所述晶圆的内部区域中；以及
将第一多个伪管芯接合到所述晶圆中的第二多个伪管芯，其中所述第二多个伪管芯在所述晶圆的外围区域中，并且其中所述外围区域包围所述内部区域。
2.根据权利要求1所述的方法，其中在所述接合所述第一多个有源管芯期间，记录步进窗口，并且其中所述步进窗口包括所述第一多个有源管芯中的第一有源管芯和第二有源管芯之间的距离。
3.根据权利要求2所述的方法，其中所述第一多个伪管芯中的一个伪管芯使用包括以下的工艺来接合：
确定所述第一多个有源管芯中的一个有源管芯的第一参考点；
从所述第一参考点步进离开所述步进窗口，以到达所述晶圆中的伪管芯的第二参考点；以及
将所述第一多个伪管芯中的所述一个伪管芯接合到所述伪管芯并且接合到从第二参考点偏移的位置。
4.根据权利要求3所述的方法，其中，所述第一参考点是所述第一多个有源管芯中的所述一个有源管芯的中心，并且所述第二参考点是所述伪管芯的中心。
5.根据权利要求2所述的方法，其中，在没有使用用于对准的对准标记的情况下，接合所述第一多个伪管芯。
6.根据权利要求1所述的方法，还包括：
生成完整晶圆图，所述完整晶圆图包括伪管芯分布遍及所述完整晶圆图；以及
从所述完整晶圆图的第一位置去除一些所述伪管芯，其中第二位置留给剩余的伪管芯，并且其中所述第一多个伪管芯接合到所述第二位置。
7.根据权利要求6所述的方法，还包括：
在所述晶圆上形成第一多个对准标记，其中所述接合所述第一多个有源管芯包括对准到所述第一多个对准标记；以及
在所述晶圆上形成第二多个对准标记，其中所述接合所述第一多个伪管芯包括对准到所述第二多个对准标记。
8.根据权利要求1所述的方法，其中，所述晶圆包括连续延伸到所述第二多个有源管芯和所述第二多个伪管芯中的半导体衬底。
9.一种形成封装件的方法，包括：
形成具有圆形俯视图形状的晶圆，所述晶圆包括：
第一多个有源管芯，其中所述第一多个有源管芯在所述晶圆的内部区域中；以及
第一多个伪管芯，布置成对准包围所述内部区域的环；
将第二多个有源管芯接合到所述第一多个有源管芯，其中在所述接合所述第二多个有源管芯时，记录所述第一多个有源管芯的第一参考点，并且其中记录所述第一多个有源管芯的两个相邻的有源管芯之间的距离；
从所述第一参考点中的一个参考点步进离开所述距离，以到达第二参考点；以及
将所述第二多个伪管芯接合到所述第一多个伪管芯，其中所述接合所述第二多个伪管芯包括：
从所述第二参考点偏移以确定第一位置；以及
将所述第二多个伪管芯中的第一个伪管芯接合到所述第一位置。
10.一种形成封装件的方法，包括：
形成包括第一多个有源管芯和第一多个伪管芯的晶圆；
在所述晶圆上形成多个对准标记；
使用所述多个对准标记用于对准，将第二多个有源管芯接合到所述第一多个有源管芯；
基于所述第二多个有源管芯在所述晶圆中的位置确定所述第一多个伪管芯在所述晶圆中的位置；以及
将第二多个伪管芯接合到所述第一多个伪管芯，其中所述第二多个伪管芯接合到所述位置。
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