TW202335114A - 接合主動晶粒及虛設晶粒的方法 - Google Patents

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Abstract

一種方法，包含將第一多個主動晶粒接合至晶圓中的第二多個主動晶粒。第二多個主動晶粒位於晶圓的內部區中。將第一多個虛設晶粒接合至晶圓中的第二多個虛設晶粒。第二多個虛設晶粒位於晶圓的周邊區中，且周邊區環繞內部區。

Description

接合主動晶粒及虛設晶粒的方法及其結構
積體電路的封裝已變得愈發複雜，其中將較多裝置晶粒封裝在同一封裝中以達成較多功能。舉例而言，封裝結構已被開發成在同一封裝中包含諸如處理器以及記憶體塊的多個裝置晶粒。封裝結構可包含使用不同技術而形成的裝置晶粒，且具有接合至同一裝置晶粒的不同功能，因此形成系統。此可節省製造成本且最佳化裝置效能。
以下揭露提供用於實施本發明的不同特徵的許多不同實施例或實例。下文描述組件及配置的具體實例以簡化本揭露。當然，此等組件及配置僅為實例且不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方（over）或上（on）的形成可包含第一特徵以及第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可在第一特徵與第二特徵之間形成使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可在各種實例中重複附圖標號及/或字母。此重複出於簡單及明晰的目的，且其本身並不指示所論述的各種實施例及/或組態之間的關係。
另外，為了易於描述，在本文中可使用諸如「在……之下（underlying）」、「在……下方（below）」、「下部（lower）」、「上覆（overlying）」、「上部（upper）」以及類似者的空間相對術語來描述如圖中所示出的一個元件或特徵與另一（些）元件或特徵的關係。除圖式中所描繪的定向外，空間相對術語亦意欲涵蓋裝置在使用或操作中的不同定向。設備可以其他方式定向（旋轉90度或處於其他定向），且本文中所使用的空間相對描述詞同樣可相應地進行解譯。
提供一種接合主動晶粒及虛設晶粒的方法以及所得封裝。根據本揭露的一些實施例，將主動晶粒接合至晶圓級封裝組件。判定主動晶粒的位置及接合虛設晶粒的位置，且可形成對準標記。可將虛設晶粒接合至晶圓級封裝組件的周邊區，且亦可接合至其內部區。在接合虛設晶粒以覆蓋晶圓級封裝組件的一些部分的情況下，間隙填充比率減小，且所得重構晶圓的翹曲減小。本文中所論述的實施例將提供使得能夠製造或使用本揭露的主題的實例，且所屬領域中具有通常知識者將易於理解在保持於不同實施例的所涵蓋範疇內的同時可進行的修改。貫穿各種視圖及說明性實施例，相同的附圖標號用於指示相同元件。儘管方法實施例可論述為以特定次序執行，但其他方法實施例可以任何邏輯次序執行。
圖1至圖12示出根據本揭露的一些實施例的採用虛設晶粒的封裝製程中的中間階段的橫截面圖。對應製程亦示意性地反映於如圖23中所繪示的製程流程200中。
圖1示出形成晶圓級封裝組件2的橫截面圖。將各別製程示出為如圖28中所繪示的製程流程200中的製程202。根據本揭露的一些實施例，封裝組件2為包含諸如電晶體及/或二極體的主動裝置22，且可能包含諸如電容器、電感器、電阻器或類似者的被動裝置的裝置晶圓。貫穿描述，封裝組件2中的晶粒被稱作層級-1晶粒或底部層級晶粒，且對應層級被稱作層級-1或底部層級。封裝組件2中可包含多個晶片4，其中說明晶片4中的一者。晶片4在下文中被替代地稱作（裝置）晶粒。根據本揭露的一些實施例，裝置晶粒4為邏輯晶粒，其可為中央處理單元（Central Processing Unit；CPU）晶粒、微控制單元（Micro Control Unit；MCU）晶粒、輸入輸出（Input-output；IO）晶粒、基頻（BaseBand；BB）晶粒、應用程式處理器（Application processor；AP）晶粒或類似者。裝置晶粒4亦可為記憶體晶粒，諸如動態隨機存取記憶體（Dynamic Random-Access Memory；DRAM）晶粒或靜態隨機存取記憶體（Static Random-Access Memory；SRAM）晶粒。
根據本揭露的一些實施例，封裝組件2為未鋸切晶圓，其包含在封裝組件2中的所有晶粒中連續延伸的半導體基底。根據替代實施例，封裝組件為重構晶圓，其包含離散裝置晶粒及將離散裝置晶粒密封於其中的密封體。在後續論述中，封裝組件2被稱作晶圓2，其使用裝置晶圓作為實例加以說明。本揭露的實施例亦可應用於諸如中介層晶圓的其他類型的封裝組件。
根據本揭露的一些實施例，晶圓2包含半導體基底20及形成於半導體基底20的頂部表面處的特徵。半導體基底20可由結晶矽、結晶鍺、結晶矽鍺及/或類似者形成。半導體基底20亦可為塊狀矽基底或絕緣層上矽（Silicon-On-Insulator；SOI）基底。淺溝渠隔離（Shallow Trench Isolation；STI）區（未繪示）可形成於半導體基底20中，以隔離半導體基底20中的主動區。儘管未繪示，但穿孔（through-vias）可形成為延伸至半導體基底20中，且穿孔用以將晶圓2的相對側上的特徵相互電性耦合（electrically inter-couple）。
根據本揭露的一些實施例，晶圓2包含積體電路裝置22，其形成於半導體基底20的頂部表面上。例示性積體電路裝置22可包含主動裝置，諸如互補式金屬氧化物半導體（Complementary Metal-Oxide Semiconductor；CMOS）電晶體及二極體，及被動裝置，諸如電阻器、電容器、二極體及/或類似者。本文中未示出積體電路裝置22的細節。根據替代實施例，晶圓2用於形成中介層，其中基底20可為半導體基底或介電基底。
層間介電質（Inter-Layer Dielectric；ILD）24形成於半導體基底20上方，且填充積體電路裝置22中的電晶體（未繪示）的閘極堆疊之間的空間。根據一些實施例，ILD 24由磷矽酸鹽玻璃（Phospho Silicate Glass；PSG）、硼矽酸鹽玻璃（Boro Silicate Glass；BSG）、硼摻雜磷矽酸鹽玻璃（Boron-doped Phospho Silicate Glass；BPSG）、氟摻雜矽酸鹽玻璃（Fluorine-doped Silicate Glass；FSG）或類似者形成。可使用旋轉塗佈、可流動化學氣相沉積（Flowable Chemical Vapor Deposition；FCVD）、化學氣相沉積（Chemical Vapor Deposition；CVD）、電漿增強化學氣相沉積（Plasma Enhanced Chemical Vapor Deposition；PECVD）、低壓化學氣相沉積（Low Pressure Chemical Vapor Deposition；LPCVD）或類似者來形成ILD 24。
接觸插塞28形成於ILD 24中，且用於將積體電路裝置22電連接至上覆金屬線34及通孔36。根據本揭露的一些實施例，接觸插塞28由選自鎢、鋁、銅、鈦、鉭、氮化鈦、氮化鉭、其合金及/或其多層的導電材料形成。接觸插塞28的形成可包含在ILD 24中形成接觸開口、將導電材料填充至接觸開口中，以及執行平坦化（諸如化學機械研磨（Chemical Mechanical Polish；CMP）製程），以使接觸插塞28的頂部表面與ILD 24的頂部表面齊平。
內連線結構30形成於ILD 24及接觸插塞28上方。內連線結構30包含介電層32，以及形成於介電層32中的金屬線34及通孔36。介電層32在下文中被替代地稱作金屬間介電（Inter-Metal Dielectric；IMD）層32。根據本揭露的一些實施例，介電層32的至少下部介電層由具有低於約3.0或約2.5的介電常數（k值）的低k介電材料形成。介電層32可由含碳低k介電材料、氫倍半矽氧烷（Hydrogen SilsesQuioxane；HSQ）、甲基倍半矽氧烷（MethylSilsesQuioxane；MSQ）或類似者形成或包括上述者。根據本揭露的替代實施例，介電層32中的一些或全部由非低k介電材料形成，諸如氧化矽、碳化矽（SiC）、氮碳化矽（SiCN）、氮碳氧化矽（SiOCN）或類似者。可由碳化矽、氮化矽或類似者形成的蝕刻終止層（未繪示）形成於IMD層32之間，且為簡單起見並未被繪示。
金屬線34及通孔36形成於介電層32中。在下文中將處於同一層級的金屬線34統稱為金屬層。根據本揭露的一些實施例，內連線結構30包含經由通孔36內連的多個金屬層。金屬線34及通孔36可由銅或銅合金形成，且其亦可由其他金屬形成。形成製程可包含單鑲嵌製程及雙鑲嵌製程。
金屬線34在頂部介電層32中包含一些金屬線，所述金屬線被稱為頂部金屬線。頂部金屬線34亦統稱為頂部金屬層。各別介電層32A可由諸如未摻雜矽酸鹽玻璃（Un-doped Silicate Glass；USG）、氧化矽、氮化矽或類似者的非低k介電材料形成。介電層32A亦可由低k介電材料形成，所述介電材料可選自下伏IMD層32的類似材料。
根據本揭露的一些實施例，介電層38、介電層40以及介電層42形成於頂部金屬層上方。介電層38及介電層42可由諸如氧化矽、氮氧化矽、碳氧化矽或類似者的含矽介電材料形成，介電層40可由不同於介電層42的介電材料的介電材料形成。舉例而言，介電層40可由氮化矽、碳化矽或類似者形成。根據替代實施例，可形成單個介電層或兩個介電層，而非形成三個介電層38、介電層40以及介電層42。
接合襯墊46及通孔44形成於介電層42、介電層40以及介電層38中。根據一些實施例，使用雙鑲嵌製程將接合襯墊46及通孔44形成為雙鑲嵌結構，其中雙鑲嵌結構中的每一者包含擴散障壁層及擴散障壁層上的金屬材料。擴散障壁層可由鈦、氮化鈦、鉭、氮化鉭或類似者形成或包括上述者。金屬材料可由銅或銅合金形成或包括銅或銅合金。接合襯墊46的頂部表面可與介電層42的頂部表面共面，所述頂部表面是由於諸如化學機械研磨（CMP）製程的平坦化製程而形成。
圖1示出主動晶粒4A及虛設晶粒4D。圖1中所繪示的結構的俯視圖繪示於圖15中，其中橫截面圖自圖15中的橫截面C1-C1獲得。晶圓2包含邊緣（周邊）區，其中定位有虛設晶粒4D。主動晶粒4A為具有矩形俯視圖形狀的完整晶粒，且具有完整電氣功能（electrical functions）。虛設晶粒4D為部分矩形晶粒，因為晶圓2具有圓形俯視圖，且因此虛設晶粒4D中的每一者的一部分由於彎曲的晶圓邊緣而切割。圖15亦示出部分晶粒的缺失部分，以繪示晶粒在不為部分的情況下看起來像何物。虛設晶粒4D可不正常地起作用，此係因為其僅在全功能裝置晶粒中包含電氣裝置的部分，或不具有任何電氣裝置。主動晶粒4A位於晶圓2的內部區中，且由晶圓2的周邊區中的虛設晶粒4D環繞。
返回參考圖1，根據一些實施例，取決於晶圓2的形成製程，區48B不含形成於主動晶粒4A中的區48A中的主動裝置、金屬線、通孔以及類似者。根據替代實施例，虛設晶粒4D中的區48B包含一些電路、金屬線等，其與主動晶粒4A中的區48A中的對應特徵同時形成。然而，區48B中的電路小於區48A中的電路。根據又一替代實施例，虛設晶粒4D中的一些的區48B在其中包含電路，而一些其他虛設晶粒4D的區48B在其中不包含電路。
參考圖2，形成及圖案化蝕刻罩幕50。蝕刻罩幕50可包含光阻，且可為單層蝕刻罩幕、三層蝕刻罩幕或類似者。接著使用圖案化蝕刻罩幕50來蝕刻下伏介電層42，使得開口52形成於介電層42中。將各別製程示出為如圖28中所繪示的製程流程200中的製程204。根據一些實施例，蝕刻製程在蝕刻終止層40的頂部表面上終止。根據替代實施例，開口52可延伸至蝕刻終止層40中，且可或可不延伸至介電層38中。根據又一替代實施例，開口52經形成以部分地延伸至介電層42中。在蝕刻製程之後，移除蝕刻罩幕50。
圖3示出形成用於對準主動晶粒之對準標記54A。因此，對準標記54A被稱作主動對準標記。將各別製程示出為如圖28中所繪示的製程流程200中的製程206。根據一些實施例，對準標記54D可形成（或可不形成），且使用虛線加以示出。將各別製程示出為如圖28中所繪示的製程流程200中的製程208。對準標記54D用於對準虛設晶粒，且因此被稱作虛設對準標記。主動對準標記54A及虛設對準標記54D（若形成）可形成於同一形成製程或分開形成製程中。主動對準標記54A及虛設對準標記54D在下文中統稱為對準標記54。
根據一些實施例，對準標記54由金屬、金屬合金、金屬化合物等形成或包括上述者，以增加對準標記54相對於周圍材料之對比度。舉例而言，對準標記54可由銅、銅合金、鎢、鎳以及或類似者形成或包括上述者。對準標記54中的每一者包含金屬區，且可包含或可不包含金屬區之下及內襯的黏著層。黏著層可由鈦、氮化鈦、鉭、氮化鉭或類似者形成或包括上述者。形成製程可包含例如使用物理氣相沉積（Physical Vapor Deposition；PVD）將黏著層（若形成）沉積為共形層（conformal layer），及在黏著區上方沉積金屬材料。金屬材料可經由諸如電化學鍍覆（Electro-Chemical Plating；ECP）製程的鍍覆製程沉積。接著執行諸如CMP製程的平坦化製程以移除黏著層及金屬材料的多餘部分，從而留下對準標記54。
圖4示出將（層級-2）主動晶粒56A接合至各別（層級-1）晶粒4A。將各別製程示出為如圖28中所繪示的製程流程200中的製程210。根據一些實施例，主動晶粒56A為邏輯晶粒（其可為CPU晶粒）、IO晶粒、基頻晶粒或AP晶粒。主動晶粒56A亦可為記憶體晶粒。一個主動晶粒56A可包含半導體基底58（其可為矽基底）及積體電路60（其可包含主動裝置，諸如電晶體及被動裝置）。有時被稱作半導體穿孔或穿孔的矽穿孔（Through-Silicon Via；TSV）62形成為延伸至半導體基底58中。此外，主動晶粒56A可包含用於連接至裝置晶粒56A中的主動裝置及被動裝置的內連線結構57。內連線結構57包含金屬線及通孔（未繪示）。
主動晶粒56A包含接合襯墊66及通孔64，以及表面介電層65。貫穿描述，直接接合至層級-1晶粒的晶粒被稱作層級-2晶粒，且對應層級被稱作層級-2或第二層級。接合襯墊66及通孔64的結構及材料可分別類似於對應接合襯墊46及通孔44。根據一些實施例，經由混合接合（hybrid bonding）來執行接合，其中接合襯墊66經由直接金屬至金屬接合（metal-to-metal bonding）而接合至各別接合襯墊46，且介電層65經由熔融接合（fusion bonding）而接合至各別介電層42，其中產生矽-氧-矽鍵（Si-O-Si bonds）。
參考圖15，將多個主動晶粒56A接合至各別主動晶粒4A。根據一些實施例，主動晶粒4A中的每一者可具有接合於其上的一或多個主動晶粒56A，且反之亦然。在接合多個主動晶粒56A期間，接合工具（未繪示）拾取且置放第一主動晶粒56A，使用主動對準標記54A（圖4）將第一主動晶粒56A與各別主動晶粒4A對準，且將第一主動晶粒56A預接合至各別主動晶粒4A。使用可包含攝影機的光學裝置執行對準，使得發現對準標記54A。在預接合第一主動晶粒56A之後，接合工具拾取且置放第二主動晶粒56A，使用主動對準標記54A將第二主動晶粒56A與各別主動晶粒4A對準，且將第二主動晶粒56A預接合至各別主動晶粒4A。可重複此製程，直至接合所有主動晶粒56A。可接著執行退火製程以將主動晶粒56A永久地接合至對應主動晶粒4A。根據替代實施例，在預接合虛設晶粒56D（圖5）之後執行退火製程，使得主動晶粒56A及虛設晶粒56D在相同退火製程中永久地接合。
圖16示出主動對準標記54A及各別主動晶粒4A以及主動晶粒56A之俯視圖。根據一些實施例，主動對準標記54A形成為接近各別主動晶粒4A（圖4）之拐角，且界定主動晶粒4A之區以用於將主動晶粒56A置放於其上。
圖5示出將（層級-2）虛設晶粒56D接合至（層級-1）虛設晶粒4D。將各別製程示出為如圖28中所繪示的製程流程200中的製程212。參考圖15，將虛設晶粒56D接合至晶圓2的周邊區。根據一些實施例，由於虛設晶粒4D具有不同形狀及/或不同尺寸，因此虛設晶粒56D小於各別虛設晶粒4D，且虛設晶粒4D可在其上裝配多個虛設晶粒56D。此外，取決於虛設晶粒56D的形狀及尺寸，不同虛設晶粒4D可具有其上接合的不同數量的虛設晶粒56D。
如前述段落中所論述，主動晶粒56A中的每一者的接合包含對準製程，其中識別各別主動對準標記54A。因此，參考點68A（圖15）可經選擇用於主動晶粒4A中的每一者。在以下論述的實例實施例中，參考點68A為主動晶粒的中心。根據替代實施例，參考點可選擇為任何拐角（諸如左上角或另一拐角）或主動晶粒4A的任何其他對應點。根據又一替代實施例，參考點68A可經選擇為主動對準標記54A。
圖15示出多個實例參考點68A。在識別主動晶粒4A的參考點68A的情況下，接合工具知曉為步進窗（stepping window），其包含兩個相鄰參考點68A之間的距離S1及距離S2。因此，可判定虛設晶粒4D的參考點68D。藉由遠離最邊緣主動晶粒4A的參考點68A距離S1（在X方向中）及/或距離S2（在Y方向上）來判定參考點68D。因此，根據一些實施例，在不在虛設晶粒4D上形成對準標記54D（圖5）的情況下識別虛設晶粒4D的位置。
圖18示出在不形成及使用虛設對準標記的情況下判定虛設晶粒56D的位置及將虛設晶粒56D接合至虛設晶粒4D的定位製程。虛設晶粒56D的尺寸小於虛設晶粒4D及主動晶粒4A的尺寸。如前述段落中所論述，已判定參考點68D，所述參考點可為根據實例實施例的虛設晶粒4D的中心點。接合工具亦知曉步進窗S1及步進窗S2，且因此亦可判定虛設晶粒4D的尺寸及邊界。此外，接合工具亦可尋找晶圓2的邊緣2E（圖18），且因此可判定對應虛設晶粒4D的可用區（用於置放虛設晶粒56D）。因此，接合工具可判定多少虛設晶粒56D可裝配至虛設晶粒4D的可用區中，且判定虛設晶粒56D的位置。舉例而言，在所示出實例中，五個虛設晶粒可裝配至虛設晶粒4D中。
根據一些實施例，接合工具自參考點68D判定偏移值以判定將對應虛設晶粒56D置放於何處，且接著將虛設晶粒56D置放於對應位置。偏移值藉由箭頭70繪示。舉例而言，將左上方虛設晶粒56D置放於在-X方向上自參考點68D偏移距離X1且在+Y方向上自所述參考點偏移距離Y1的位置。根據一些實施例，虛設晶粒56D具有相同尺寸。根據替代實施例，虛設晶粒56D可具有兩個、三個或大於三個不同尺寸，使得虛設晶粒4D的更多區域可由虛設晶粒56D覆蓋。舉例而言，虛設晶粒56D2可小於虛設晶粒56D1。
返回參考圖5，根據一些實施例，虛設晶粒56D包含含矽介電層72及接合至含矽介電層72的基底74。含矽介電層72可由SiO 2、SiN、SiC、SiCN、SiON、SiOCN或類似者或其組合形成或包括上述者。基底74可為矽基底，或可包括根據一些實施例的矽鍺。含矽介電層72可由均質材料形成，且不含形成於其中的金屬線及襯墊。整個基底74亦可由諸如矽（摻雜或未摻雜）的均質材料形成，且其中不具有任何裝置、金屬線等。根據替代實施例，整個虛設晶粒56D由諸如矽（摻雜或未摻雜）的均質材料形成，且其中不具有任何裝置、金屬線等。
由於虛設晶粒56D的接合，如圖15中所繪示，晶粒（包含主動晶粒56A及虛設晶粒56D）的覆蓋範圍增加至比僅主動晶粒56A接合時更高。根據一些實施例，取決於晶圓2的尺寸以及主動晶粒4A及主動晶粒56A以及虛設晶粒4D及虛設晶粒56D的尺寸，覆蓋範圍可增大介於約5%與約15%之間範圍內的百分比。
圖6示出形成間隙填充層，所述間隙填充層可包含蝕刻終止層76及上覆介電層78。將各別製程示出為如圖28中所繪示的製程流程200中的製程214。蝕刻終止層76可由介電材料形成，所述介電材料對晶圓2、主動晶粒56A以及虛設晶粒56D具有良好黏著力。根據一些實施例，蝕刻終止層76由諸如氮化矽的含氮化物材料形成或包括上述者。蝕刻終止層76可為共形層，其中水平部分的水平厚度及垂直部分的垂直厚度實質上彼此相等，例如具有小於約20%或小於約10%的變化。沉積可包含共形沉積方法，諸如原子層沉積（Atomic Layer Deposition；ALD）、CVD或類似者。
介電層78可由不同於蝕刻終止層76的材料的材料形成。根據本揭露的一些實施例，介電層78由氧化矽形成，同時亦可使用諸如碳化矽、氮氧化矽、氮碳氧化矽、PSG、BSG、BPSG或類似者的其他介電材料。可使用CVD、高密度電漿化學氣相沉積（High-Density Plasma Chemical Vapor Deposition；HDPCVD）、可流動CVD、旋轉塗佈或類似者形成介電層78。介電層78完全填充主動晶粒56A與虛設晶粒56D之間的剩餘間隙。
參考圖7，執行諸如CMP製程或機械研磨製程的平坦化製程，以移除間隙填充層76及間隙填充層78的多餘部分，使得主動晶粒56A暴露。將各別製程示出為如圖28中所繪示的製程流程200中的製程216。此外，暴露穿孔62。層76及層78的剩餘部分被統稱為（間隙填充）間隙填充介電區80。
根據一些實施例，在平坦化製程之後，暴露虛設晶粒56D。根據替代實施例，在平坦化製程之後，虛設晶粒56D埋入於間隙填充介電區80中。圖5及圖6中的線59示意性地示出根據一些實施例的埋入式虛設晶粒56D的頂部表面。此外，亦使用虛線繪示層76'以在埋入虛設晶粒56D時表示蝕刻終止層76的一部分。
藉由使用虛設晶粒56D，間隙填充介電區80的總面積減小。間隙填充介電區80的總俯視圖區域與晶圓2的總俯視圖區域的比率被稱作間隙填充比率。因此，使用虛設晶粒56D減小間隙填充比率。由於虛設晶粒56D具有接近主動晶粒56A的熱膨脹係數（Coefficient of Thermal Expansion；CTE）的CTE，而間隙填充介電區80具有不同於主動晶粒56D的CTE的CTE，從而減小間隙填充比率可減小晶圓翹曲。根據一些實施例，取決於晶圓2、主動晶粒56A以及虛設晶粒56D的尺寸，間隙填充比率的減小可介於約5%與約10%之間的範圍內。舉例而言，若未使用虛設晶粒56D，則間隙填充比率可介於約10%與約26%之間的範圍內。當使用虛設晶粒56D時，可將間隙填充比率減小至介於約5%與約20%之間的範圍內。
此外，虛設晶粒56D的尺寸的減小可導致間隙填充比率的減小，因為更多虛設晶粒可用於適應不規則尺寸的虛設晶粒4D。舉例而言，樣本主動晶粒4A可具有約13公釐×26公釐的尺寸，且晶圓2的對應樣本直徑具有12英吋的直徑。在取樣時，虛設晶粒56D具有約6公釐×7公釐的尺寸，間隙填充比率為約12.5%。當樣本虛設晶粒56D的尺寸減小至約6.3公釐×4.5公釐時，間隙填充比率進一步減小至約11.1%。根據一些實施例，虛設晶粒56D的尺寸可介於約1公釐×1公釐與約7公釐×7公釐之間的範圍內。
進一步參考圖7，可使基底58凹陷，以使得穿孔62在基底58的背部表面上方突起。接著在基底58的背部表面上形成介電層82。形成製程包含沉積諸如氧化矽的介電材料，且執行平坦化製程，直至暴露穿孔62。
根據一些實施例，更多晶粒待堆疊於主動晶粒56A及虛設晶粒56D上方。因此，參考圖8，形成對準標記84（包含對準標記84、對準標記84A，且可或可不包含對準標記84、對準標記84D）以用於層級-3晶粒的對準。對準標記84A及對準標記84D可形成於間隙填充介電區80上，及/或可形成於主動晶粒56A及虛設晶粒56D上。隨後論述的製程218、製程220、製程222及製程224（圖28）繪示為虛線以表示可或可不執行此等製程。
使用對準標記84接合層級-3晶粒的示意圖繪示於圖13及圖14中。圖13示出圖8的簡化圖，其中已接合主動晶粒56A及虛設晶粒56D，且已形成對準標記84（包含84A且可或可不包含對準標記84D）。根據一些實施例，首先形成用於對準主動晶粒的對準標記84A。將各別製程示出為如圖28中所繪示的製程流程200中的製程218。接著形成用於對準虛設晶粒的對準標記84D（若採用）。將各別製程示出為如圖28中所繪示的製程流程200中的製程220。根據替代實施例，在同一製程中形成對準標記84A及對準標記84D。
接著，參考圖14，將主動晶粒86A及虛設晶粒86D（其為層級-3晶粒）接合至下伏層級-2晶粒。根據一些實施例，首先接合主動晶粒86A。亦將各別製程示出為如圖28中所繪示的製程流程200中的製程222。接著接合虛設晶粒86D。將各別製程亦示出為如圖28中所繪示的製程流程200中的步驟224。接著將隔離區88形成為間隙填充區。隔離區88的形成可基本上與間隙填充介電區80相同，且因此不重複。
接合上部晶粒的示意圖亦繪示於圖22及圖23中。圖22示出其中層級-2主動晶粒56A中的每一者與兩個或大於兩個層級-3主動晶粒86A接合的實施例。圖23說明其中層級-2主動晶粒56A中的每一者與一個層級-3主動晶粒86A接合的實施例。可能存在或可能不存在接合至層級-3晶粒的主動晶粒及虛設晶粒的更多層級。
圖9至圖12示出用於在最頂部層級晶粒（層級-2、層級-3或更高）上形成內連線結構的製程。將各別製程示出為如圖28中所繪示的製程流程200中的製程226。參考圖9，形成重佈線（redistribution lines；RDLs）87及介電層89。根據本揭露的一些實施例，介電層89由諸如氧化矽的氧化物、諸如氮化矽的氮化物或類似者形成。可使用鑲嵌製程形成RDLs 87，所述製程包含：蝕刻介電層89以形成開口，將導電障壁層沉積至開口中，鍍覆諸如銅或銅合金的金屬材料，以及執行平坦化以移除金屬材料及導電障壁層的過量部分。
圖10示出形成鈍化層、金屬襯墊以及上覆介電層。鈍化層90（有時被稱作鈍化-1）形成於介電層89上方，且通孔92形成於鈍化層90中以電性連接至RDLs 87。金屬襯墊94形成於鈍化層90上方，且經由通孔92電性耦合至RDLs 87。金屬襯墊94可為鋁襯墊或鋁銅襯墊，且可使用其他金屬材料。
亦如圖10中所繪示，鈍化層96（有時被稱作鈍化-2）形成於鈍化層90上方。鈍化層90及鈍化層96中的每一者可為單層或複合層，且可由無孔材料形成。根據本揭露的一些實施例，鈍化層90及鈍化層96中的一者或兩者為複合層，其包含氧化矽層（未分別示出）以及在氧化矽層上方的氮化矽層（未分別示出）。鈍化層90及鈍化層96亦可由諸如未摻雜的矽酸鹽玻璃（USG）、氮氧化矽及/或類似者的其他無孔介電材料形成。
接著，圖案化鈍化層96，使得鈍化層96的一些部分覆蓋金屬襯墊94的邊緣部分，且經由鈍化層96中的開口暴露金屬襯墊94的一些部分。接著，配制（dispensed）及圖案化聚合物層98以暴露金屬襯墊94。聚合物層98可由諸如聚醯亞胺、聚苯并噁唑（PBO）或類似者的聚合物形成。
參考圖11，形成後鈍化內連線（Post-Passivation Interconnect；PPIs）102，其可包含形成金屬晶種層，且在金屬晶種層上方形成圖案化罩幕層（未繪示），以及在圖案化罩幕層中鍍覆PPIs 102。接著在蝕刻製程中移除圖案化罩幕層及金屬晶種層的由圖案化罩幕層交疊的部分。接著形成聚合物層104，其可由PBO、聚醯亞胺或類似者形成。
參考圖12，形成凸塊下金屬（Under-Bump Metallurgies；UBMs）106，且UBMs 106延伸至聚合物層104中以連接至PPIs 102。亦如圖14中所繪示，形成電連接件108。電連接件108可包含焊料區、金屬柱及/或類似者。因此形成重構晶圓110。
在後續製程中，執行單體化製程以將重構晶圓110鋸切成主動封裝110'及虛設封裝110''。主動封裝110'可用於後續封裝製程，而虛設封裝110''被丟棄。
根據替代實施例，重構晶圓110在不鋸切的情況下用作晶圓級封裝。舉例而言，一些高需求效能的應用，諸如人工智慧（Artificial-Intelligence；AI）應用，使用晶圓級封裝。根據此等實施例，整個重構晶圓110用作封裝，且散熱片可經由熱界面材料附接至所述封裝，例如附接至晶圓2。螺釘亦可穿過間隙填充介電區80/間隙填充介電區88及/或虛設晶粒56D，且穿透散熱片以將散熱片固定至晶圓級封裝。
在上文論述的實施例中，虛設晶粒56D的位置的判定是基於主動晶粒的接合，使得自主動晶粒的位置（及參考點）判定可用空間及虛設晶粒56D的位置。根據替代實施例，使用用於判定虛設晶粒的位置的替代方法。使用此方法，虛設晶粒可比使用參考點的方法更接近彼此置放以判定虛設晶粒的位置。此外，使用此實施例，減少用於判定虛設晶粒的位置的時間。
根據此等實施例，首先選擇待置放於晶圓上的虛設晶粒的尺寸，且不管主動晶粒的產品及尺寸如何，可使用相同尺寸的虛設晶粒，且可在不同產品上使用相同尺寸的虛設晶粒。
根據此等實施例，假定整個晶圓能夠經置放有虛設晶粒，且圖19示出若虛設晶粒56D接合至整個晶圓2，則虛設晶粒56D的全晶圓圖。接著，判定主動晶粒4A的位置及對應主動晶粒56A，且自全晶圓圖移除佔據主動晶粒56A的位置的虛設晶粒56D。因此，獲得如圖15中所繪示的全晶圓圖，其中全晶圓圖繪示主動晶粒4A及主動晶粒56A以及虛設晶粒56D的位置。
接著可將主動晶粒56A接合至全晶圓圖中的對應位置。虛設晶粒56D亦可經置放且接合至全晶圓圖中的對應位置，如圖15中所繪示（亦參看圖5）。下文論述根據此等實施例的簡要製程流程作為實例。首先，執行如圖1及圖2中所繪示的製程。接著，執行使用全晶圓圖判定主動晶粒及虛設晶粒的位置的製程（如上文參考圖19及圖15所論述）。接著，如圖3中所繪示，形成主動對準標記54A及虛設對準標記54D（圖2）兩者，以記錄實體晶圓2上主動對準標記54A及虛設對準標記54D的位置。主動對準標記54A相對於主動晶粒56A的位置繪示於圖16中。虛設對準標記54D相對於虛設晶粒56D的位置繪示於圖17中。接著，如圖4中所繪示，藉由使用用於對準的主動對準標記54A來接合主動晶粒56A。接著，如圖5中所繪示，藉由使用用於對準的虛設對準標記54D來接合虛設晶粒56D。接著執行如圖6至圖12中所繪示的製程以形成封裝110'。
根據接合晶粒的多個層級的一些實施例，主動對準標記及虛設對準標記可形成於底部晶圓2上，且可形成於上部層級上，以使得上部層級晶粒可對準及接合。
根據一些實施例，虛設晶粒56D插入至晶圓2的周邊區，且未插入至晶圓2的內部區。虛設晶粒56D因此與下伏虛設晶粒4D接合，且不接合至主動晶粒4A。根據替代實施例，虛設晶粒56D可插入至晶圓2的內部區，且與主動晶粒4A接合。舉例而言，圖20示出根據一些實施例的晶圓2及上覆主動晶粒56A以及虛設晶粒56D。圖21示出圖20中的區120的放大視圖，其繪示主動晶粒56A及虛設晶粒56D兩者接合至相同層級-2主動晶粒4A及/或相同層級-3主動晶粒86A。
圖24示出重構晶圓110的一部分的橫截面圖，其中虛設晶粒56D接合至下伏主動晶粒4A及上覆主動晶粒86A兩者。圖25示出重構晶圓110的一部分的橫截面圖，其中主動晶粒86A及虛設晶粒86D兩者接合至下伏主動晶粒56A。
圖26示出具有經形成於頂部層級晶粒上的重佈線及電連接件108的封裝110A的更詳細視圖。虛設晶粒56D接合至主動晶粒4A。參考前述實施例，可見主動晶粒4A及主動晶粒56A的細節。參考前述實施例可見虛設晶粒56D的細節。在圖26及圖27中，標記TM1及標記TM2表示金屬特徵。
圖27示出具有經形成於底部層級晶粒4A'上的重佈線及電連接件108的封裝110A的更詳細視圖（圖27為自下而上倒置的）。主動晶粒4A'可基本上與如前述實施例中所論述的主動晶粒4A相同，不同之處在於穿孔62'形成於主動晶粒4A'中。主動晶粒56A'及虛設晶粒56D接合至主動晶粒4A'。主動晶粒56A'可類似於主動晶粒56A，不同之處在於其中未形成穿孔。支撐晶粒122例如經由接合層124接合至主動晶粒56A'及虛設晶粒56D，其中基底126與接合層124接合。支撐晶粒122可為其中不具有積體電路裝置及金屬特徵的毯覆式晶粒（blanket die）。接合層124可為含矽介電層，且基底126可為矽基底，兩者均為其中不具有積體電路裝置及金屬特徵的空白層。
應瞭解，儘管未繪示圖20至圖27中的詳細特徵，但在適當時亦可存在如參考圖1至圖12所繪示及論述的詳細特徵，且因此本文中不重複詳細特徵及其形成製程。
在以上所示出的實施例中，根據本揭露的一些實施例論述一些製程及特徵以形成三維（three-dimensional；3D）封裝。亦可包含其他特徵及製程。舉例而言，可包含測試結構以輔助3D封裝或三維積體電路（three-dimensional integrated circuit；3DIC）裝置的驗證測試。測試結構可包含例如形成於重佈線層中或形成在基底上的測試襯墊，其允許測試3D封裝或3DIC、使用探針及/或探針卡以及類似者。可對中間結構以及最終結構執行驗證測試。此外，本文中所揭露的結構及方法可結合併入有對良裸晶粒的中間驗證的測試方法而使用，以增加產率且降低成本。
本揭露的實施例具有一些有利特徵。在諸如晶圓上晶片（Chip-on-Wafer）接合製程的接合製程中，圓形晶圓中的矩形晶粒及圓形晶圓上接合的矩形晶粒可在晶圓的周邊區中引起空區域。空區域藉由間隙填充材料填充，所述間隙填充材料具有與晶圓上接合的裝置晶粒不同的CTE值。此將引起所得重構晶圓的翹曲。製造工具難以處置翹曲晶圓。在本揭露的實施例中，虛設晶粒用於填充空區域及減小間隙填充比率，且因此減少重構晶圓的翹曲。
根據本揭露的一些實施例，方法包括：將第一多個主動晶粒接合至晶圓中的第二多個主動晶粒，其中第二多個主動晶粒位於晶圓的內部區中；以及將第一多個虛設晶粒接合至晶圓中的第二多個虛設晶粒，其中第二多個虛設晶粒位於晶圓的周邊區中，且其中周邊區環繞內部區。在實施例中，在接合第一多個主動晶粒期間，記錄步進窗，且其中步進窗包括第一多個主動晶粒中的第一主動晶粒與第二主動晶粒之間的距離。在實施例中，使用包括以下步驟的製程接合第一多個虛設晶粒中的一者：判定第一多個主動晶粒中的一者的第一參考點；藉由步進窗遠離第一參考點以到達晶圓中的虛設晶粒的第二參考點；以及將第一多個虛設晶粒中的一者接合至虛設晶粒且接合至自第二參考點偏移的位置。
在實施例中，第一參考點為第一多個主動晶粒中的一者的中心，且第二參考點為虛設晶粒的中心。在實施例中，在不使用用於對準的對準標記的情況下接合第一多個虛設晶粒。在實施例中，方法更包括：產生全晶圓圖，所述全晶圓圖包括分佈於整個全晶圓圖中的虛設晶粒；以及自全晶圓圖的第一位置移除虛設晶粒中的一些，其中為剩餘虛設晶粒保留第二位置，且其中將第一多個虛設晶粒接合至第二位置。在實施例中，方法更包括：在晶圓上形成第一多個對準標記，其中接合第一多個主動晶粒包括與第一多個對準標記對準；以及在晶圓上形成第二多個對準標記，其中接合第一多個虛設晶粒包括與第二多個對準標記對準。
在實施例中，晶圓包括連續延伸至第二多個主動晶粒及第二多個虛設晶粒中的半導體基底。在實施例中，晶圓包括重構晶圓，其中重構晶圓包括將第二多個主動晶粒及第二多個虛設晶粒彼此分隔開的多個間隙填充區。在實施例中，第二多個虛設晶粒中的一者與第一多個虛設晶粒中的多者接合。在實施例中，第一多個虛設晶粒中的虛設晶粒包括含矽介電層及結合（joined）至含矽介電層的矽層，其中虛設晶粒經由熔融接合接合至第二多個虛設晶粒中的對應一者。在實施例中，方法更包括將第三多個虛設晶粒接合於第一多個主動晶粒中的對應者上。
根據本揭露的一些實施例，方法包括：形成具有圓形俯視圖形狀的晶圓，所述晶圓包括：第一多個主動晶粒，其中第一多個主動晶粒位於晶圓的內部區中；第一多個虛設晶粒，配置成對準環繞內部區的環；將第二多個主動晶粒接合至第一多個主動晶粒，其中在接合第二多個主動晶粒中，記錄第一多個主動晶粒的第一參考點，且其中記錄第一多個主動晶粒中的兩個相鄰者之間的距離；遠離第一參考點中的一者的所述距離以到達第二參考點；以及將第二多個虛設晶粒接合至第一多個虛設晶粒，其中接合第二多個虛設晶粒包括：自第二參考點偏移以判定第一位置；以及將第二多個虛設晶粒中的第一者接合至第一位置。
在實施例中，方法更包括自第二參考點偏移以判定自第二參考點偏移的第二位置；以及將第二多個虛設晶粒中的第二者接合至第二位置。在實施例中，將第二多個虛設晶粒中的第一者及第二者接合至第一多個虛設晶粒中的同一虛設晶粒。在實施例中，方法更包括在晶圓上形成多個對準標記，其中使用用於對準的多個對準標記來執行接合第二多個主動晶粒。在實施例中，在不使用對準標記的情況下執行將第二多個虛設晶粒接合至第一多個虛設晶粒。
根據本揭露的一些實施例，方法包括：形成包括第一多個主動晶粒及第一多個虛設晶粒的晶圓；在晶圓上形成多個對準標記；將第二多個主動晶粒接合至第一多個主動晶粒，其中多個對準標記用於對準；基於晶圓中的多個主動晶粒的位置來判定晶圓中的第一多個虛設晶粒的位置；以及將第二多個虛設晶粒接合至第一多個虛設晶粒，其中將第二多個虛設晶粒接合至所述位置。在實施例中，在不使用對準標記的情況下執行判定第一多個虛設晶粒的位置。在實施例中，第一多個虛設晶粒不含積體電路。
前文概述若干實施例的特徵，使得所屬領域中具通常知識者可更佳地理解本揭露的態樣。所屬領域中具通常知識者應瞭解，其可容易地使用本揭露作為設計或修改用於進行本文中所引入的實施例的相同目的及/或實現相同優點的其他製程及結構的基礎。所屬領域中具通常知識者亦應認識到，此類等效構造並不脫離本揭露的精神及範疇，且所屬領域中具通常知識者可在不脫離本揭露的精神及範疇的情況下在本文中作出各種改變、替代以及更改。
2:封裝組件 2E:邊緣 4:晶片 4A、4A'、56A、56A'、86A:主動晶粒 4D、56D、56D1、56D2、86D:虛設晶粒 20:半導體基底 22:主動裝置 24:層間介電質 28:接觸插塞 30、57:內連線結構 32、32A、38、40、42、78、82、89:介電層 34:金屬線 36、44、64、92:通孔 46、66:接合襯墊 48A、48B:區 50:蝕刻罩幕 52:開口 54、54A、54D、84、84A、84D:對準標記 58、74、126:基底 59:線 60:積體電路 62、62':穿孔 65:表面介電層 68A、68D:參考點 70:箭頭 72:含矽介電層 76:蝕刻終止層 76':層 80:間隙填充介電區 87:重佈線 88:隔離區 90、96:鈍化層 94:金屬襯墊 98、104:聚合物層 102:後鈍化內連線 106:凸塊下金屬 108:電連接件 110:重構晶圓 110':主動封裝 110'':虛設封裝 110A:封裝 120:區 122:支撐晶粒 124:接合層 200:製程流程 202、204、206、208、210、212、214、216、218、220、222、224、226:製程 C1-C1:橫截面 S1、S2:距離/步進窗 TM1、TM2:標記 +X、-X、+Y、-Y:方向
當結合隨附圖式閱讀時，將自以下詳細描述最佳地理解本揭露的態樣。應指出，根據業界中的標準慣例，各種特徵未按比例繪製。事實上，出於論述的清楚起見，可任意增加或減小各種特徵的尺寸。 圖1至圖12示出根據一些實施例的採用虛設晶粒的封裝製程中的中間階段的橫截面圖。 圖13及圖14示出根據一些實施例的第三層級晶粒的接合中的中間階段的橫截面圖。 圖15示出根據一些實施例的晶圓及對應主動晶粒及虛設晶粒的俯視圖。 圖16示出根據一些實施例的主動晶粒及對應對準標記。 圖17示出根據一些實施例的虛設晶粒及對應對準標記。 圖18示出根據一些實施例的使用參考點及偏移值定位及接合虛設晶粒。 圖19示出根據一些實施例的包含定位虛設晶粒的整個晶圓圖。 圖20及圖21示出根據一些實施例的晶圓及具有接合於其上的主動晶粒及虛設晶粒兩者的主動晶粒。 圖22至圖25示出根據一些實施例的接合晶粒的橫截面圖。 圖26及圖27分別示出根據一些實施例的具有形成於頂部層級晶粒及底部層級晶粒上的電連接件的封裝。 圖28示出根據一些實施例的封裝製程的製程流程。
200:製程流程
202、204、206、208、210、212、214、216、218、220、222、224、226:製程

Claims (20)

  1. 一種方法，包括： 將第一多個主動晶粒接合至晶圓中的第二多個主動晶粒，其中所述第二多個主動晶粒位於所述晶圓的內部區中；以及 將第一多個虛設晶粒接合至所述晶圓中的第二多個虛設晶粒，其中所述第二多個虛設晶粒位於所述晶圓的周邊區中，且其中所述周邊區環繞所述內部區。
  2. 如請求項1所述的方法，其中在所述接合所述第一多個主動晶粒期間，記錄步進窗，且其中所述步進窗包括所述第一多個主動晶粒中的第一主動晶粒與第二主動晶粒之間的距離。
  3. 如請求項2所述的方法，其中使用包括以下步驟的製程接合所述第一多個虛設晶粒中的一者： 判定所述第一多個主動晶粒中的一者的第一參考點； 藉由所述步進窗遠離所述第一參考點以到達所述晶圓中的虛設晶粒的第二參考點；以及 將所述第一多個虛設晶粒中的所述一者接合至所述虛設晶粒且接合至自所述第二參考點偏移的位置。
  4. 如請求項3所述的方法，其中所述第一參考點為所述第一多個主動晶粒中的所述一者的中心，且所述第二參考點為所述虛設晶粒的中心。
  5. 如請求項2所述的方法，其中在不使用用於對準的對準標記的情況下接合所述第一多個虛設晶粒。
  6. 如請求項1所述的方法，首先包括： 產生全晶圓圖，所述全晶圓圖包括分佈於整個所述全晶圓圖中的虛設晶粒；以及 自所述全晶圓圖的第一位置移除所述虛設晶粒中的一些，其中為剩餘虛設晶粒保留第二位置，且其中將所述第一多個虛設晶粒接合至所述第二位置。
  7. 如請求項6所述的方法，更包括： 在所述晶圓上形成第一多個對準標記，其中所述接合所述第一多個主動晶粒包括與所述第一多個對準標記對準；以及 在所述晶圓上形成第二多個對準標記，其中所述接合所述第一多個虛設晶粒包括與所述第二多個對準標記對準。
  8. 如請求項1所述的方法，其中所述晶圓包括連續延伸至所述第二多個主動晶粒及所述第二多個虛設晶粒中的半導體基底。
  9. 如請求項1所述的方法，其中所述晶圓包括重構晶圓，其中所述重構晶圓包括將所述第二多個主動晶粒及所述第二多個虛設晶粒彼此分隔開的多個間隙填充區。
  10. 如請求項1所述的方法，其中所述第二多個虛設晶粒中的一者與所述第一多個虛設晶粒中的多者接合。
  11. 如請求項1所述的方法，其中所述第一多個虛設晶粒中的虛設晶粒包括含矽介電層及結合至所述含矽介電層的矽層，其中所述虛設晶粒經由熔融接合接合至所述第二多個虛設晶粒中的對應一者。
  12. 如請求項1所述的方法，更包括： 將第三多個虛設晶粒接合於所述第一多個主動晶粒中的對應者上。
  13. 一種方法，包括： 形成具有圓形俯視圖形狀的晶圓，所述晶圓包括： 第一多個主動晶粒，其中所述第一多個主動晶粒位於所述晶圓的內部區中； 第一多個虛設晶粒，配置成對準環繞所述內部區的環； 將第二多個主動晶粒接合至所述第一多個主動晶粒，其中在所述接合所述第二多個主動晶粒中，記錄所述第一多個主動晶粒的第一參考點，且其中記錄所述第一多個主動晶粒中的兩個相鄰者之間的距離； 遠離所述第一參考點中的一者的所述距離以到達第二參考點；以及 將第二多個虛設晶粒接合至所述第一多個虛設晶粒，其中所述接合所述第二多個虛設晶粒包括： 自所述第二參考點偏移以判定第一位置；以及 將所述第二多個虛設晶粒中的第一者接合至所述第一位置。
  14. 如請求項13所述的方法，更包括： 自所述第二參考點偏移以判定自所述第二參考點偏移的第二位置；以及 將所述第二多個虛設晶粒中的第二者接合至所述第二位置。
  15. 如請求項14所述的方法，其中將所述第二多個虛設晶粒中的所述第一者及所述第二者接合至所述第一多個虛設晶粒中的同一虛設晶粒。
  16. 如請求項13所述的方法，更包括在所述晶圓上形成多個對準標記，其中使用用於對準的所述多個對準標記來執行所述接合所述第二多個主動晶粒。
  17. 如請求項16所述的方法，其中在不使用對準標記的情況下執行所述將所述第二多個虛設晶粒接合至所述第一多個虛設晶粒。
  18. 一種方法，包括： 形成包括第一多個主動晶粒及第一多個虛設晶粒的晶圓； 在所述晶圓上形成多個對準標記； 將第二多個主動晶粒接合至所述第一多個主動晶粒，其中所述多個對準標記用於對準； 基於所述晶圓中的所述多個主動晶粒的位置來判定所述晶圓中的所述第一多個虛設晶粒的位置；以及 將第二多個虛設晶粒接合至所述第一多個虛設晶粒，其中將所述第二多個虛設晶粒接合至所述位置。
  19. 如請求項18所述的方法，其中在不使用對準標記的情況下執行所述判定所述第一多個虛設晶粒的所述位置。
  20. 如請求項18所述的方法，其中所述第一多個虛設晶粒不含積體電路。
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