CN117276191A - 封装件及其形成方法 - Google Patents

Abstract

一种形成封装件的方法包括：通过面对面接合将第一器件管芯接合至第二器件管芯，其中，第二器件管芯位于器件晶圆中，形成间隙填充区域以环绕第一器件管芯，对器件晶圆执行背侧研磨工艺以露出第二器件管芯中的第一贯通孔，以及在器件晶圆的背侧上形成再分布结构。再分布结构通过第二器件管芯中的第一贯通孔电连接至第一器件管芯。将支撑衬底接合到第一器件管芯。本发明的实施例还提供了封装件。

Description

封装件及其形成方法

技术领域

本发明的实施例涉及封装件及其形成方法。

背景技术

通常将管芯对晶圆接合和晶圆对晶圆接合用于集成电路的封装中。例如，可以将多个离散器件管芯接合至晶圆。多个器件管芯可以密封在模塑料中，并且形成再分布线。然后可以锯切开晶圆以形成离散封装件。

发明内容

本发明的一些实施例提供了一种形成封装件的方法，该方法包括：通过面对面接合将第一器件管芯接合至第二器件管芯，其中，第二器件管芯位于器件晶圆中；形成间隙填充区域以环绕第一器件管芯；对器件晶圆执行背侧研磨工艺以露出第二器件管芯中的第一贯通孔；在器件晶圆的背侧上形成再分布结构，其中，再分布结构通过第二器件管芯中的第一贯通孔电连接至第一器件管芯；以及将支撑衬底接合到第一器件管芯。

本发明的另一些实施例提供了一种封装件，该封装件包括：第一器件管芯，包括：第一半导体衬底；以及第一有源器件，位于第一半导体衬底的第一前表面上；第二器件管芯，接合至第一器件管芯，其中，第二器件管芯包括：第二半导体衬底；第二有源器件，位于第二半导体衬底的第二前表面上，其中，第一前表面与第二前表面彼此相对；第一贯通孔，穿透第二半导体衬底；以及互连结构，位于第二器件管芯的背侧上；以及支撑衬底，接合至第一器件管芯。

本发明的又一些实施例提供了一种封装件，该封装件包括：第一器件管芯；支撑衬底，位于第一器件管芯上方，并接合至第一器件管芯，其中，支撑衬底中没有有源器件和无源器件；热界面材料；金属部件，位于支撑衬底上方，并通过热界面材料附接到支撑衬底；以及第二器件管芯，位于第一器件管芯下面，并接合至第一器件管芯，其中，第二器件管芯包括：贯通孔，位于第二器件管芯中；以及背侧互连结构，位于贯通孔下面并连接至贯通孔。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本公开的方面。需要注意的是，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1至图16示出了根据一些实施例的在形成封装件中的中间阶段。

图17示出了根据可选实施例的封装件的截面图。

图18A、图18B和图18C示出了根据一些实施例的一些背侧互连结构的截面图。

图19至图22示出了根据一些实施例的一些封装件的截面图和俯视图。

图23示出了根据一些实施例的具有更多器件管芯以及位于底部管芯中的有源器件的封装件的截面图。

图24示出了根据一些实施例的具有更多器件管芯以及底部管芯中没有有源器件的封装件的截面图。

图25示出了根据一些实施例的具有单个顶部管芯的封装件的截面图，该单个顶部管芯具有与相应底部管芯相同的横向尺寸。

图26至图28示出了根据一些实施例的顶部管芯和相应的贯通孔的配置。

图29至图31示出了根据一些实施例的一些封装件。

图32示出了根据一些实施例的用于形成封装件的工艺流程。

具体实施方式

以下公开内容提供了许多用于本公开的不同部件的不同实施例或实例。下面描述了组件和布置的具体实例以简化本公开。当然，这些仅仅是实例，而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括可以在第一部件和第二部件之间形成的额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本公开可以在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

而且，为了便于描述，在此可以使用诸如“在…下面”、“在…之下”、“下部”、“在…上面”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。

提供了封装件及其形成方法。根据一些实施例，通过面对面接合将多个顶部管芯接合到底部晶圆。底部晶圆包括底部管芯，底部管芯具有形成于其中的贯通孔。将多个顶部管芯密封在间隙填充材料中。抛光底部晶圆以露出贯通孔，并且在底部晶圆的背侧上形成背侧互连结构。可以将支撑衬底接合到顶部管芯。执行切单工艺以将底部晶圆和相应的顶部管芯锯切成包括顶部管芯和底部管芯的封装件。通过在底部管芯的背侧上形成再分布结构，顶部管芯中生成的热量可以通过支撑衬底被有效地消散，并且底部管芯更少受到热量的损坏。另外，由于在顶部管芯中没有形成贯通孔，所以顶部管芯可用于容纳有源器件的有源区域更大。

在此讨论的实施例将提供示例以使得能够制造或使用本公开的主题，并且本领域普通技术人员将容易理解在保持在不同实施例的预期范围内的同时可以进行的修改。在各个视图和说明性实施例中，相同的参考标号用于表示相同的元件。尽管方法实施例可以讨论为以特定顺序执行，但其他方法实施例可以以任何逻辑顺序执行。

图1至图16示出了根据一些实施例的在形成封装件中的中间阶段的截面图。相应的工艺也示意性地反映在如图32所示的工艺流程中。

参考图1，形成了器件晶圆20。图1示出了器件晶圆20的最右边部分，而没有显示器件晶圆20的位于所示出部分的左侧上的部分。所示出部分包括器件管芯20’和边缘区域21’。在俯视图中，器件晶圆20可以具有圆形形状。器件晶圆20可以是未锯切的晶圆，并且如图6中所示的接合工艺为管芯对晶圆接合工艺。

根据一些实施例，器件晶圆20包括衬底22。衬底22可以是半导体衬底，诸如硅衬底。根据其他实施例，衬底22可以包括其他半导体材料，诸如硅锗、碳掺杂的硅等。衬底22可以为块状衬底，或者可以具有层状结构，例如，包括硅衬底和位于硅衬底上方的硅锗层。器件晶圆20可以没有形成在其中的贯通孔。

根据一些实施例，器件晶圆20包括器件管芯，其可以包括逻辑管芯、存储器管芯、输入-输出管芯、集成无源器件(IPD)等或它们的组合。器件晶圆20可以包括片上系统管芯，每个片上系统管芯包括互连的多个电路以形成系统。例如，片上系统管芯可以包括中央处理单元(CPU)、存储器、输入/输出电路、和/或辅助存储电路。器件晶圆20还可以包括图形处理单元(GPU)管芯、移动应用程序管芯、微控制单元(MCU)管芯、基带(BB)管芯、应用处理器(AP)管芯等。器件晶圆20中的存储器电路可以包括静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等。

器件晶圆20可以是未锯切的晶圆，未锯切的晶圆包括连续延伸到器件晶圆20中所有器件管芯20’中的半导体衬底22。可选地，器件晶圆20可以是重建晶圆，重建晶圆包括封装在其中并且密封在介电密封剂中的器件管芯。根据一些实施例，集成电路器件24形成在半导体衬底22的顶表面上。示例集成电路器件24可以包括晶体管、电容器、二极管等。集成电路器件24的细节在此不再说明。

层间电介质(ILD)26形成在半导体衬底22上方，并且层间电介质(ILD)26填充集成电路器件24中晶体管(未示出)的栅极堆叠件层之间的间隔。根据一些实施例，ILD 26由氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、氟掺杂的硅酸盐玻璃(FSG)等形成，或者ILD 26包括氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、氟掺杂的硅酸盐玻璃(FSG)等。可以使用等离子体增强化学气相沉积(PECVD)、旋涂、可流动化学气相沉积(FCVD)、化学气相沉积(CVD)等来形成ILD 26。

接触插塞28形成在ILD 26中，并且接触插塞28用于将集成电路器件24电连接到上面的金属线和通孔。根据一些实施例，接触插塞28由选自钨、铝、铜、钛、钽、氮化钛、氮化钽、它们的合金和/或它们的多层的导电材料形成。形成接触插塞28可以包括在ILD 26中形成接触开口，将导电材料填充到接触开口中，以及执行平坦化工艺(诸如化学机械研磨(CMP)工艺)以使接触插塞28的顶表面与ILD 26的顶表面齐平。

互连结构30形成在ILD 26和接触插塞28上方。互连结构30包括形成在介电层36中的金属线32和通孔34。以下介电层36可以包括金属间介电(IMD)层。根据一些实施例，一些介电层36由具有低于约3.0的介电常数值(k值)的低k介电材料形成。介电层36可以由含碳低k介电材料、氢倍半硅氧烷(HSQ)、甲基倍半硅氧烷(MSQ)等形成，或者介电层36包括含碳低k介电材料、氢倍半硅氧烷(HSQ)、甲基倍半硅氧烷(MSQ)等。根据一些实施例，介电层36的形成包括沉积含致孔剂的介电材料，以及然后执行固化工艺以驱除致孔剂，并且因此剩余的介电层36为多孔的。

根据本公开的可选实施例，一些或全部的介电层36由非低k介电材料形成，诸如氧化硅、碳化硅(SiC)、碳氮化硅(SiCN)、碳氮氧化硅(SiOCN)等。蚀刻停止层(未示出)形成在介电层36之间、蚀刻停止层(未示出)可以由氧化铝、氮化铝、SiON等或它们的多层形成，并且为了简单起见，未示出蚀刻停止层。

金属线32和通孔34形成在介电层36中。以下将处于同一水平的金属线32统称为金属层。根据一些实施例，互连结构30包括经由通孔34互连的多个金属层。

金属线32和通孔34可以由铜或铜合金形成，或者可以由其他金属形成。形成工艺可以包括单镶嵌工艺和双镶嵌工艺。在示例性单镶嵌工艺中，先在介电层36中的一个介电层中形成沟槽，接着用导电材料填充沟槽。然后执行诸如CMP工艺的平坦化工艺以去除高于IMD层的顶表面的导电材料的多余部分，从而留下沟槽中的金属线。在双镶嵌工艺中，沟槽和通孔开口都形成在IMD层中，通孔开口位于下面并连接至沟槽。然后将导电材料填充到沟槽和通孔开口中，以分别形成金属线和通孔。导电材料可以包括扩散阻挡层和位于扩散阻挡层上方的含铜金属材料。扩散阻挡层可以包括钛、氮化钛、钽、氮化钽等。

介电层36可以还包括位于低k介电层上方的钝化层。例如，在镶嵌金属线32和通孔34上方可以有未掺杂的硅酸盐玻璃(USG)层、氧化硅层、氮化硅层等。钝化层比低k介电层更致密，并且具有将低k介电层与有害化学物质和气体(诸如湿气)隔离的功能。

根据一些实施例，在互连结构30上方可以形成有金属焊盘40，并且金属焊盘40经由金属线32和通孔34电连接到集成电路器件24。金属焊盘40可以由铜、铝、铝铜、镍、钛、钯等或它们的合金形成，或者金属焊盘40包括铜、铝、铝铜、镍、钛、钯等或它们的合金。

根据一些实施例，金属焊盘40位于钝化层42中。根据一些实施例，钝化层42由非低k介电材料形成，该非低k介电材料所具有的介电常数等于或大于氧化硅的介电常数。钝化层42可以由无机介电材料形成，或者钝化层42包括无机介电材料，无机介电材料可以包括选自但不限于氮化硅、氧化硅、碳化硅、氮氧化硅、碳氧化硅等、它们的组合的材料，和/或它们的多层的材料。形成工艺可以包括LPCVD、等离子体增强化学气相沉积(PECVD)、物理气相沉积(PVD)、原子层沉积(ALD)等。根据一些实施例，钝化层42的顶表面具有与金属线/焊盘40处于相同水平的部分。

图案化钝化层42以形成开口，通过该开口露出金属焊盘40。根据一些实施例，通过平坦化钝化层42来执行金属焊盘40的露出，从而使得位于金属焊盘40上方的钝化层42的部分被去除。因此，金属焊盘40和钝化层42的顶表面是彼此共面的。根据可选的实施例，通过蚀刻工艺来图案化钝化层42，例如，使用图案化的光刻胶作为蚀刻掩模。相应地，钝化层42可以在金属焊盘40的边缘部分上延伸，并覆盖金属焊盘40的边缘部分。

分配平坦化层44，以及然后图案化平坦化层44，从而形成开口46。平坦化层44可以由聚合物形成，该聚合物可以是光敏的或非光敏的。用于形成平坦化层44的光敏聚合物可以包括聚酰亚胺、聚苯并恶唑(PBO)、苯并环丁烯(BCB)等。当平坦化层44为光敏的时，平坦化层44的图案化可以包括对平坦化层44执行曝光工艺，以及然后显影平坦化层44以形成开口46。在根据平坦化层44为非光敏的可选实施例中，例如，当平坦化层44包括非光敏环氧树脂/聚合物时，平坦化层44的图案化可以包括在平坦化层44上方施加光刻胶并图案化光刻胶，以及使用图案化的光刻胶蚀刻平坦化层44来限定开口的图案。根据可选的实施例，平坦化层44可以由无机介电材料形成，诸如氧化硅、氮化硅等。

进一步参考图1，执行探测工艺。将相应的工艺在如图32所示的工艺流程200中示出为工艺202。可以使用探针卡48来执行示例性探测工艺，将探针卡48电连接到用于确定集成电路器件24功能的仪器。使探针卡48中的探头引脚接触金属焊盘40(也被称为探针焊盘)，从而使得可以向集成电路器件24提供电流/电压，并且可以测量集成电路器件24中的电压/电流。通过探测工艺发现器件晶圆20中有缺陷的管芯20’，以及确定已知良好管芯20’。

图2示出了根据一些实施例的形成接合层54、通孔52和接合焊盘50。将相应的工艺在如图32所示的工艺流程200中示出为工艺204。接合层54可以由含硅介电材料形成，或者接合层54可以包括含硅介电材料，该含硅介电材料可以由氧化硅、氮氧化硅、碳化硅、碳氧化硅、氮化硅等形成，或者该含硅介电材料可以包括氧化硅、氮氧化硅、碳化硅、碳氧化硅、氮化硅等。

根据使用的接合方案包括电介质对电介质接合和金属对金属接合两者的一些实施例，在接合层54中形成接合焊盘50。还形成通孔52，并且通孔52将接合焊盘50电连接到互连结构30。根据一些实施例，通孔52着陆在金属焊盘/线32上，该金属焊盘/线32在金属焊盘40下面，并且可以连接到金属焊盘40。根据可选的实施例，通孔52直接着陆在金属焊盘40的顶表面上。形成接合焊盘50和通孔52包括蚀刻接合层54和下面的介电层以形成开口，通过该开口暴露了诸如金属焊盘/线32或金属焊盘40的导电部件，用导电材料填充开口，以及执行平坦化工艺以去除高于接合层54顶表面的导电材料的多余部分。

每个接合焊盘50还可以包括共形导电阻挡层(由Ti、TiN、Ta、TaN等形成)以及位于导电阻挡层上方的金属填充物材料。金属填充物材料可以由铜形成，或者金属填充物材料可以包括铜。

在后续的工艺中，切单晶圆20，例如沿着划线56锯成以形成离散器件管芯20’。将相应的工艺在如图32所示的工艺流程200中示出为工艺206。选择通过探测工艺确定的已知良好管芯20’，并且将该已知良好管芯20’用于后续封装工艺。

在整个描述中，将衬底22的具有集成电路器件24的一侧称为衬底22的前侧。相应地，将所示出的衬底22和晶圆20的顶侧称为衬底22和晶圆20的前侧。将衬底22和晶圆20的与前侧相对的一侧(所示出的底侧)称为背侧。根据一些实施例，没有形成延伸到衬底22中的贯通孔。或者说，在所得封装件64’(图16)中，没有形成在衬底22中贯通孔来提供从衬底22的前侧到背侧的电连接。

图3和图4示出了根据一些实施例的晶圆120的形成和探测。晶圆120可以具有与晶圆20的结构和电路不同的结构和电路，尽管图中未示出差异。图3示出了包括器件管芯120’和边缘部分121’的器件晶圆120的最右边部分，而没有显示器件晶圆20的位于所示出部分的左侧上的部分。在俯视图中，器件晶圆120可以具有圆形形状。根据一些实施例，使用先进技术来形成晶圆20和器件管芯20’(图1)，而使用较旧技术形成来晶圆120和器件管芯120’。例如，可以使用5nm技术、3nm技术或2nm技术来形成晶圆20和器件管芯20’，而可以使用7nm技术、14nm技术、28nm技术或更老技术来形成晶圆120和器件管芯120’。相应地，器件管芯20’可以比器件管芯120’生成更多的热量(每单位芯片面积)。在相应封装件的操作期间，由于在相应封装件的操作期间生成的热量，器件管芯20’也可以具有比器件管芯120’高的温度。

根据一些实施例，晶圆120为有源晶圆，位于其中的集成电路器件124包括有源器件，诸如晶体管。根据可选实施例，晶圆120为其中没有有源器件的无源晶圆。例如，集成电路器件124可以包括无源器件，诸如电容器、电感器、电阻器等。

此处讨论了器件晶圆120的示例结构。器件晶圆120的结构和材料可以类似于器件晶圆20的结构和材料，并且可以参考器件晶圆20中对应部件的讨论来查找器件晶圆120的结构和材料。器件晶圆120中的部件可以类似于器件晶圆20中的具有类似参考标号的对应部件，除了器件晶圆120中的可以在前面标有附加数字“1”的部件。器件晶圆120的结构和材料也可以与晶圆20的结构和材料不同。

根据一些实施例，如图3所示，器件晶圆120包括衬底122。衬底贯通孔160(有时被称为硅贯通孔(TSV)或半导体贯通孔(也被称为TSV))从前侧(所示出的顶侧)延伸到衬底122中。衬底贯通孔160由介电绝缘层162环绕，介电绝缘层162将衬底贯通孔160与衬底122电绝缘。衬底122可以为半导体衬底，诸如硅衬底。根据其他实施例，衬底122可以包括其他半导体材料，诸如硅锗、碳掺杂的硅等。衬底122可以为块状衬底，或者可以具有层状的结构，例如，包括硅衬底和位于硅衬底上方的硅锗层。

根据一些实施例，器件晶圆120包括器件管芯，其可以包括逻辑管芯、存储器管芯、输入-输出管芯、IPD等或它们的组合。器件晶圆120中的器件管芯也可以包括存储器管芯。器件晶圆120可以包括连续延伸到器件晶圆120中的所有器件管芯120’中的半导体衬底122，或者器件晶圆120可以为重建晶圆，该重建晶圆包括封装在其中的器件管芯。

根据一些实施例，集成电路器件124形成在半导体衬底122的顶表面上。示例集成电路器件124可以包括晶体管、二极管、电容器、电阻器等。ILD 126形成在半导体衬底122上方，并且ILD 126填充集成电路器件124中晶体管(未示出)的栅极堆叠件之间的间隔。接触插塞(未示出)形成在ILD 126中，并且接触插塞(未示出)用于将集成电路器件124电连接到上面的金属线和通孔。

互连结构130形成在ILD 126和接触插塞上方。互连结构130包括介电层136、以及形成在介电层136中的金属线132和通孔134。金属焊盘140形成在互连结构130上方，并且通过金属线132和通孔134电连接到集成电路器件124。金属焊盘140可以由铜、铝、铝铜、镍、钛、钯等或它们的合金形成，或者金属焊盘140可以包括铜、铝、铝铜、镍、钛、钯等或它们的合金。

钝化层142形成在互连结构130上方。钝化层142可以在金属焊盘140的边缘部分上延伸，并覆盖金属焊盘140的边缘部分。分配平坦化层144，以及然后图案化平坦化层144，从而形成开口146。

进一步参考图3，执行探测工艺。将相应的工艺在如图32所示的工艺流程200中示出为工艺208。可以使用探针卡148来执行探测工艺，将探针卡148电连接到用于确定集成电路器件124功能的仪器。通过探测工艺发现器件晶圆120中有缺陷的管芯120’，以及确定已知良好管芯120’。

图4示出了形成接合层154，接合层154可以由含硅介电材料形成，或者接合层154可以包括含硅介电材料。将相应的工艺在如图32所示的工艺流程200中示出为工艺210。接合层154可以由氧化硅、氮氧化硅、碳化硅、碳氧化硅、氮化硅等形成，或者接合层154包括氧化硅、氮氧化硅、碳化硅、碳氧化硅、氮化硅等。

参考图5，在接合层154中形成接合焊盘150。将相应的工艺在如图32所示的工艺流程200中示出为工艺212。还形成通孔152，并且通孔152将接合焊盘150电连接到互连结构130。根据一些实施例，通孔152着陆在金属焊盘/线132上，该金属焊盘/线132在金属焊盘140下面，并且可以连接到金属焊盘140。根据可选的实施例，通孔152着陆在金属焊盘140的顶表面上。形成接合焊盘150和通孔152包括蚀刻接合层154和下面的介电层以形成开口，通过该开口暴露了诸如金属焊盘/线132或金属焊盘140的导电部件，用导电材料填充开口，以及执行平坦化工艺以去除高于接合层154顶表面的导电材料的多余部分。

在整个描述中，将衬底122的形成有集成电路器件124的一侧称为衬底122的前侧。相应地，将所示出的衬底122和晶圆120的顶侧称为衬底122和晶圆120的前侧。将衬底122和晶圆120的与前侧相对的一侧(所示出的底侧)称为背侧。

参照图6，将器件管芯20’接合至晶圆120的器件管芯120’。将相应的工艺在如图32所示的工艺流程200中示出为工艺214。因此，贯通孔160电连接至器件管芯20’中的集成电路器件24。通过面对面的接合来执行接合，其中器件管芯20’和120’的前侧彼此相对。未显示器件管芯20’的细节，可以参考图2查找器件管芯20’的细节。尽管示出将两个器件管芯20’接合至一个器件管芯120’，但是可以将每个器件管芯120’接合至单个器件管芯20’，或者三个或更多个器件管芯20’。可以通过混合接合、焊料接合、金属对金属直接接合等来实现将器件管芯20’接合至晶圆120。接合至相同器件管芯120’的多个器件管芯20’可以彼此相同，或者可以具有彼此不同的结构。

当使用的接合方案包括电介质对电介质接合和金属对金属接合两者时，通过金属对金属接合将接合焊盘50接合到接合焊盘150。根据一些实施例，金属对金属直接接合为铜对铜直接接合，或者金属对金属直接接合包括铜对铜直接接合。此外，通过电介质对电介质接合将介电层54和154彼此接合，电介质对电介质接合可以是熔融接合。例如，可以生成Si-O-Si键，其中Si-O键在接合层54和154中的第一接合层中，并且Si原子在接合层54和154中的第二接合层中。

根据一些实施例，在接合工艺之后，执行背侧研磨工艺以减薄器件管芯20’。通过减薄器件管芯20’，降低了相邻器件管芯20’之间的间隙的纵横比，以便降低后续间隙填充工艺的难度。

图7示出了形成间隙填充材料/层66和68，间隙填充材料/层66和68填充器件管芯20’之间的间隙。将相应的工艺在如图32所示的工艺流程200中示出为工艺216。根据一些实施例，间隙填充材料/层包括介电衬垫(其也作为蚀刻停止层)66和介电层68。蚀刻停止层66由与器件管芯20’的侧壁和接合层154的顶表面具有良好粘附性的介电材料形成。根据一些实施例，蚀刻停止层66由诸如氮化硅的含氮化物材料形成。蚀刻停止层66可以为共形层。蚀刻停止层66的形成可以包括共形沉积工艺，诸如ALD、CVD等。

介电层68由与蚀刻停止层66的材料不同的材料形成。根据一些实施例，介电层68由氧化硅形成，并且也可以使用其他介电材料，诸如碳化硅、氮氧化硅、碳氮氧化硅、PSG、BSG、BPSG等。可以使用CVD、高密度等离子体化学气相沉积(HDPCVD)、可流动CVD、旋涂等来形成介电层68。介电层68完全填充器件管芯20’之间的间隙。

根据本公开的可选实施例，代替形成蚀刻停止层66和介电层68，通过密封剂密封器件管芯20’，密封剂可以由模塑料、模制底部填充物、树脂、环氧树脂、聚合物等形成。

接下来，执行诸如CMP工艺或机械研磨工艺的平坦化工艺，以去除间隙填充层66和68的多余部分，从而使得器件管芯20’被暴露。将间隙填充层66和68的剩余部分统称为(间隙填充)隔离区域70。在整个描述中，将晶圆120和上面的结构统称为重建晶圆64。

进一步参考图7，在器件管芯20’和隔离区域70上方沉积接合层72。将相应的工艺在如图32所示的工艺流程200中示出为工艺218。根据一些实施例，接合层72为氮化硅、氧化硅、碳化硅、氮氧化硅、碳氧化硅等、它们的组合和/或他们的多层，或接合层72氮化硅、氧化硅、碳化硅、氮氧化硅、碳氧化硅等、它们的组合和/或他们的多层。形成工艺可以包括PECVD、ALD、CVD等。

图8示出了根据一些实施例的边缘修整工艺。将相应的工艺在如图32所示的工艺流程200中示出为工艺220。在图8中，首先形成保护层74。保护层74可以由光刻胶形成，或者保护层74可以包括光刻胶，并且可以使用在不损坏图8中所示的结构的情况下可以被容易去除的其他材料。

在边缘修整工艺中，去除了重建晶圆64中的一些边缘部分。因此生成了凹槽76，并且凹槽76延伸进入晶圆120的边缘部分。在修整工艺期间，由于修整轮对研磨部分的研磨而生成的颗粒可能会掉落在保护层74上。接着，例如通过蚀刻工艺去除保护层74，并且从而去除了掉落在其上的颗粒。

图9示出了根据一些实施例的形成边缘保护层78，边缘保护层78用于保护结构的侧壁。将相应的工艺在如图32所示的工艺流程200中示出为工艺222。根据一些实施例，边缘保护层78包括聚合物，该聚合物可以包括聚酰亚胺、PBO等。然后可以在例如蚀刻工艺或研磨工艺中去除接合层72顶部上的边缘保护层78的顶部部分，而不去除边缘保护层78的侧壁部分。根据可选实施例，不形成边缘保护层78。

根据可选实施例，省略了如图8中所示的边缘修整工艺和如图9中所示的边缘保护层的后续形成。

参考图10，将支撑衬底84接合到下面的结构以向上延伸重建晶圆64。将相应的工艺在如图32所示的工艺流程200中示出为工艺224。支撑衬底84为晶圆形式，并且从而以下将支撑衬底84也称为支撑晶圆84。可以通过接合层82将支撑衬底84接合到接合层72。根据一些实施例，例如通过热氧化工艺或沉积工艺在支撑衬底84上预先形成接合层82，以及将包括接合层82和支撑衬底84两者的结构接合到接合层72。

接合层82可以为含硅介电层，该含硅介电层由SiO₂、SiN、SiC、SiON等形成，或者该含硅介电层包括SiO₂、SiN、SiC、SiON等。沉积工艺可以包括LPCVD、PECVD、PVD、ALD、PEALD等。支撑衬底84可以由具有高热导率的材料形成。根据一些实施例，支撑衬底84为硅衬底，并且可以使用另一种类型的衬底，诸如另一种半导体衬底、介电衬底、金属衬底等。整个支撑衬底84可以由同质材料形成。例如，支撑衬底84中可以没有有源器件和无源器件、金属线、介电层等。当支撑衬底84由金属材料形成时，支撑衬底84可以由镍、铜、铝等形成，或者支撑衬底84可以包括镍、铜、铝等。接合层82与半导体衬底22的接合可以包括熔融接合。

根据一些实施例，在接合工艺之后，例如在机械研磨工艺或CMP工艺中减薄支撑衬底84，从而使得可以将支撑衬底84的厚度降低到合适的值。因此支撑衬底84是足够厚的以支持晶圆120(图12)的后续研磨，并且支撑衬底84不会过厚。

然后翻转重建晶圆64，如图11所示。接着，对衬底122执行背侧研磨工艺。将相应的工艺在如图32所示的工艺流程200中示出为工艺226。执行背侧研磨工艺直到暴露贯通孔160。此外，还去除了位于凹槽76正上方的衬底122的部分。将所得重建晶圆64示出在图12中。

如图12所示，由于边缘修整工艺，在背侧研磨工艺之后，半导体衬底122的顶表面和侧壁形成直角α。做为对比，如果没有执行边缘修整工艺，在背侧研磨工艺之后，由于半导体衬底122的弯曲边缘部分，半导体衬底122的顶表面和侧壁可能会形成锐角。这可能会导致应力集中到晶圆120的某些部分，并可能导致损坏。相应地，边缘修整工艺避免了由应力集中导致的损坏。

根据一些实施例，在暴露了贯通孔160之后，例如通过蚀刻工艺使半导体衬底122轻微凹进，从而使得贯通孔160的顶部部分突出于凹进的半导体衬底122。

接下来，如图13所示，形成介电隔离层86以将贯通孔160的突出部分嵌入在其中。将相应的工艺在如图32所示的工艺流程200中示出为工艺228。根据一些实施例，首先使半导体衬底122凹进，从而使得贯通孔160的顶部部分突出至高于半导体衬底122的所示顶表面。然后通过沉积介电材料来形成介电隔离层86，该介电材料可以由氧化硅、氮化硅等形成，或者该介电材料可以包括氧化硅、氮化硅等。然后执行平坦化工艺以去除贯通孔160上方的介电材料的多余部分，从而使得贯通孔160露出。剩余的介电材料为介电层86。

参考图14，形成了背侧互连结构88。将相应的工艺在如图32所示的工艺流程200中示出为工艺230。可以理解，背侧互连结构88可以具有各种结构，这些结构都在本公开的范围内。例如，图18A、图18B和图18C示出了根据一些实施例的互连结构88的一些示例结构。如图14所示，形成了RDL 90和92以及介电层94和96。RDL 90和92可以由铜、铝、镍、钛等或它们的多层形成，或者RDL 90和92可以包括铜、铝、镍、钛等或它们的多层。介电层94和96中的每个可以由无机材料和/或有机材料形成，或者介电层94和96中的每个可以包括无机材料和/或有机材料。无机材料可以包括氮化硅、氧化硅、碳化硅、氮氧化硅、碳氮氧化硅等、它们的组合和/或它们的多层。有机材料可以包括聚酰胺、PBO等。

图15示出了形成导电部件98，以下也将导电部件98称为电连接件98。导电部件98可以为金属柱、金属焊盘等，并且导电部件98可以包括或者可以不包括焊料层。

根据一些实施例，沿着划线170执行切单工艺，从而使得将重建晶圆64锯切成多个相同的封装件64’。将相应的工艺在如图32所示的工艺流程200中示出为工艺232。丢弃重建晶圆64的边缘部分65’。将封装件64’中的一个封装件示出在图16中，并且相对于图15中所示的封装件，翻转了封装件64’中的该一个封装件。

如图16所示，每个贯通孔160可以具有较宽端部和较窄端部。由于底部侧为器件管芯120’的背侧，较宽端部可以比较窄端部更靠近支撑衬底。

根据一些实施例，如前面段落所叙述的，器件管芯20’可以生成更多的热量，并且在它们的操作期间，器件管芯20’可以具有比器件管芯120’更高的温度。通过支撑衬底84比通过器件管芯120’更有效地消散器件管芯20’中生成的热量。支撑衬底84本身可以用作散热器，和/或将支撑衬底84附接到散热器。随着器件管芯20’的温度由于通过支撑衬底84的有效散热而降低，降低了器件管芯20’的温度，并且减少了通过器件管芯120’消散的热量。因此降低了器件管芯120’的温度，并且降低了因热量对器件管芯120’带来的损坏。做为对比，如果热量主要通过器件管芯120’消散，则器件管芯120’可能会受到损坏。

此外，本公开实施例采用面对面接合。用于电连接至封装件64’中的集成电路器件的背侧互连结构88形成在器件管芯120’的背侧上，而不是器件管芯20’的前侧上。形成工艺的成本低于如果互连结构形成在器件管芯20’的前侧上的成本。

图17示出了根据本公开可选实施例的形成的封装件64’。这些实施例类似于图16中所示的实施例，不同之处在于通孔152着陆在金属焊盘140上，而不是着陆在金属焊盘132上。类似地，根据可选实施例，通孔52(图2)也可以着陆在金属焊盘40上。

图18A、图18B和图18C示出了根据一些实施例的位于器件管芯120’背侧上的一些背侧互连结构88和形成工艺。图18A示出了先介电层工艺，其中，首先形成介电层96，而在形成介电层96之后形成RDL 92。图18B示出了先RDL工艺，其中，在形成介电层96之前形成RDL92。图18C示出了与图16或图17中所示相同的结构，其中，多个RDL 90和92、金属焊盘98以及介电层94和96形成为背侧互连结构88的部分。

图19和图20分别示出了封装件64’的示意截面图和示意俯视图。根据一些实施例，贯通孔160与(顶部)器件管芯20’垂直对齐，没有贯通孔160与间隙填充区域70垂直对齐和重叠。

图21和图22示出了根据可选实施例的封装件64’的示意截面图和示意俯视图。一些贯通孔160与(顶部)器件管芯20’垂直对齐并重叠，而一些其他贯通孔160与间隙填充区域70垂直对齐并重叠。相应地，不仅由于没有在器件管芯20’中形成贯通孔，器件管芯20’(其可以比器件管芯120’对效能的要求更高)具有较小的占位面积，而且由于位于间隙填充区70正下面并与间隙填充区70重叠的芯片区域也可以用于形成贯通孔160，可以形成在器件管芯120’中的贯通孔的数量也增加了。

图23和图24示出了根据一些实施例的形成重建晶圆64的中间阶段。在图23中，器件管芯120’为有源器件管芯，该有源器件管芯包括为有源器件的集成电路器件124。在图24中，器件管芯120’为贯通孔管芯或者无源器件管芯，或者没有形成集成电路器件，或者其中的集成电路器件124包括无源器件，而不包括有源器件。

此外，图23和图24示出了器件管芯120’可以与更多的器件管芯接合，例如三个、四个、五个、六个或更多个器件管芯。

图25示出了根据可选实施例的封装件64’。这些实施例类似于前述实施例，不同之处在于每个底部器件管芯120’与单个顶部器件管芯20’接合。相应地，器件管芯120’的边缘与上面的器件管芯20’的相应边缘垂直对齐，并且器件管芯120’的横向尺寸(诸如从顶部观看时的长度和宽度)与器件管芯20’的横向尺寸相同。

图26、图27和图28示出了根据一些实施例的顶部管芯20’和贯通孔160的一些配置的俯视图。在图26中，顶部管芯20’可以具有不同的尺寸，并且一些或者全部顶部管芯20’可以与一些贯通孔160重叠。图27示出了顶部管芯20’可以形成阵列，并且一些或者全部顶部管芯20’可以与一些贯通孔160重叠。也可以有一些贯通孔160不与任何顶部管芯20’重叠，而是与间隙填充区域70(图16或图17)重叠。图28示出了与图27的实施例类似的实施例，不同之处在于所有贯通孔160都被顶部管芯20’重叠。

图29至图31示出了根据一些实施例形成的一些示例封装件180。参考图29，将封装件64’接合到封装组件184，封装组件184可以为封装衬底(有芯或无芯的)、中介层、其中包括器件管芯的封装件等。可以通过热界面材料183将金属盖182附接到支撑衬底84的顶表面。可以通过热界面材料185将散热器186附接到金属盖182的顶表面。金属盖182和散热器186可以由铜、铝、镍、不锈钢等形成，或者金属盖182和散热器186可以包括铜、铝、镍、不锈钢等。

图30示出了根据可选实施例的包括封装件64’的示例封装件180。可以通过晶圆上芯片封装工艺将多个封装组件188(诸如器件管芯、管芯堆叠件、IO管芯等)与封装件64’一起接合到相同的封装组件187以形成封装件。封装组件187可以包括中介层、封装衬底等。还将封装组件187接合到封装组件184(可以为封装衬底、印刷电路板等)，以形成衬底上晶圆上芯片封装件。可以通过热界面材料185将散热器186附接到下面封装件的顶表面。

图31示出了根据又一可选实施例的包括封装件64’的示例封装件180。可以为芯粒(诸如无源器件管芯)的封装件64’和封装组件188被密封在密封剂302中。密封剂302可以为模塑料、模制底部填充物等。将封装件64’和封装组件188接合到互连结构304，互连结构304具有扇出结构横向延伸超出密封剂302的边缘，以形成扇出封装件310。可以直接从密封剂302、封装件64’和封装组件188形成互连结构304，或者可以预先形成互连结构304，以及然后将互连结构304接合到封装件64’和封装组件188。贯通孔316也可以形成在密封剂302中用于互连。将封装组件184和308接合到扇出封装件310的相对侧。封装组件308可以为封装件、器件管芯等。

在以上说明的实施例中，根据一些实施例讨论了一些工艺和部件以形成三维(3D)封装件。其他部件和工艺也可以包括在内。例如，可以包括测试结构以帮助3D封装或3DIC器件的验证测试。测试结构可以包括在再分布层中或在衬底上形成的测试焊盘，测试焊盘允许测试3D封装或3DIC，探针和/或探针卡的使用等。验证测试可以在中间结构以及最终结构上执行。另外，本文公开的结构和方法可以与测试方法结合使用，测试方法结合已知良好管芯的中间验证以增加良率以及降低成本。

本公开的实施例具有一些有利的特征。通过面对面接合将顶部管芯与对应的底部管芯接合，在底部管芯中形成贯通孔，以及在底部管芯的背侧上形成背侧互连结构，可以节省顶部管芯的芯片面积，并且顶部管芯的占位面积更小。由于与间隙填充区域重叠的底部管芯的部分可以用于形成贯通孔，所以可以在底部管芯中形成更多的贯通孔。另外，由于主要的散热侧为支撑衬底的侧，所以不太可能损坏底部管芯。

根据一些实施例，一种方法包括通过面对面接合将第一器件管芯接合到第二器件管芯，其中，第二器件管芯位于器件晶圆中；形成间隙填充区域以环绕第一器件管芯；对器件晶圆执行背侧研磨工艺，以露出第二器件管芯中的第一贯通孔；在器件晶圆的背侧上形成再分布结构，其中，再分布结构通过第二器件管芯中的第一贯通孔电连接至第一器件管芯；以及将支撑衬底接合至第一器件管芯。

在实施例中，第一器件管芯包括半导体衬底，并且第一器件管芯在半导体衬底中没有贯通孔。在实施例中，支撑衬底包括半导体衬底，并且支撑衬底中没有有源器件和无源器件。在实施例中，支撑衬底包括在晶圆中，并且在晶圆对晶圆接合工艺中将晶圆接合至第一器件管芯。在实施例中，该方法还包括执行锯切工艺，以将器件晶圆锯切成多个封装件，其中，第一器件管芯、第二器件管芯和该支撑衬底的段包括在多个封装件中的离散封装件中。

在实施例中，离散封装件还包括与第二器件管芯重叠的多个器件管芯，并且多个器件管芯被布置成阵列。在实施例中，第二器件管芯还包括第二贯通孔，其中，第一贯通孔与第一器件管芯重叠，并且第二贯通孔与间隙填充区域重叠。在实施例中，通过混合接合来执行将第一器件管芯接合到第二器件管芯。在实施例中，第二器件管芯包括有源器件。在实施例中，第二器件管芯包括无源器件，并且第二器件管芯没有有源器件。在实施例中，支撑衬底包括金属板。在实施例中通过电介质对电介质接合和金属对金属接合两者来执行将第一器件管芯接合到第二器件管芯。

根据一些实施例，一种封装件包括第一器件管芯，第一器件管芯包括第一半导体衬底；以及位于第一半导体衬底的第一前表面上的第一有源器件；第二器件管芯，接合至第一器件管芯，其中，第二器件管芯包括第二半导体衬底；位于第二半导体衬底的第二前表面上的第二有源器件，其中，第一前表面与第二前表面彼此相对；第一贯通孔穿透第二半导体衬底；以及位于第二器件管芯的背侧上的互连结构；以及接合到第一器件管芯的支撑衬底。

在实施例中，支撑衬底和第二器件管芯位于第一器件管芯的相对侧上。在实施例中，支撑衬底中没有有源器件和无源器件。在实施例中，支撑衬底包括硅衬底。在实施例中，第一贯通孔包括较宽端部和与较宽端部相对的较窄端部，并且其中，较宽端部位于较窄端部和支撑衬底之间。在实施例中，封装件还包括环绕第一器件管芯的间隙填充介电材料；以及穿透第二半导体衬底的第二贯通孔，其中，第一器件管芯与第一贯通孔重叠，并且间隙填充介电材料与所第二贯通孔重叠。

根据一些实施例，一种封装件包括第一器件管芯；支撑衬底，位于第一器件管芯上方，并接合至第一器件管芯，其中，支撑衬底中没有有源器件和无源器件；热界面材料；金属部件，位于支撑衬底上方并通过热界面材料附接到支撑衬底；以及第二器件管芯，位于第一器件管芯下面，并且接合至第一器件管芯，其中，第二器件管芯包括贯通孔，位于第二器件管芯中；以及背侧互连结构，位于贯通孔下面并连接至贯通孔。在实施例中，支撑衬底包括半导体衬底，并且其中，金属特征包括金属盖或散热器。在实施例中，贯通孔包括较宽端部和与较宽端部相对的较窄端部，并且其中，较宽端部位于较窄端部和支撑衬底之间。

前面概述了落干实施例的特征，使得本领域技术人员可以更好地理解本公开的方面。本领域技术人员应该理解，他们可以容易地使用本公开作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本公开的精神和范围，并且在不背离本公开的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种形成封装件的方法，包括：

通过面对面接合将第一器件管芯接合至第二器件管芯，其中，所述第二器件管芯位于器件晶圆中；

形成间隙填充区域以环绕所述第一器件管芯；

对所述器件晶圆执行背侧研磨工艺以露出所述第二器件管芯中的第一贯通孔；

在所述器件晶圆的背侧上形成再分布结构，其中，所述再分布结构通过所述第二器件管芯中的所述第一贯通孔电连接至所述第一器件管芯；以及

将支撑衬底接合到所述第一器件管芯。

2.根据权利要求1所述的方法，其中，所述第一器件管芯包括半导体衬底，并且所述第一器件管芯在所述半导体衬底中没有贯通孔。

3.根据权利要求1所述的方法，其中，所述支撑衬底包括半导体衬底，并且所述支撑衬底中没有有源器件和无源器件。

4.根据权利要求1所述的方法，其中，所述支撑衬底包括在晶圆中，并且在晶圆对晶圆接合工艺中将所述晶圆接合至所述第一器件管芯。

5.根据权利要求1所述的方法，还包括：执行锯切工艺，以将所述器件晶圆锯切成多个封装件，其中，所述第一器件管芯、所述第二器件管芯以及所述支撑衬底的段包括在所述多个封装件中的离散封装件中。

6.根据权利要求5所述的方法，其中，所述离散封装件还包括与所述第二器件管芯重叠的多个器件管芯，并且所述多个器件管芯被布置成阵列。

7.根据权利要求1所述的方法，其中，所述第二器件管芯还包括第二贯通孔，其中，所述第一贯通孔与所述第一器件管芯重叠，并且所述第二贯通孔与所述间隙填充区域重叠。

8.根据权利要求1所述的方法，其中，通过电介质对电介质接合和金属对金属接合两者来执行将所述第一器件管芯接合到所述第二器件管芯。

9.一种封装件，包括：

第一器件管芯，包括：

第一半导体衬底；以及

第一有源器件，位于所述第一半导体衬底的第一前表面上；

第二器件管芯，接合至所述第一器件管芯，其中，所述第二器件管芯包括：

第二半导体衬底；

第二有源器件，位于所述第二半导体衬底的第二前表面上，其中，所述第一前表面与所述第二前表面彼此相对；

第一贯通孔，穿透所述第二半导体衬底；以及

互连结构，位于所述第二器件管芯的背侧上；以及

支撑衬底，接合至所述第一器件管芯。

10.一种封装件，包括：

第一器件管芯；

支撑衬底，位于所述第一器件管芯上方，并接合至所述第一器件管芯，其中，所述支撑衬底中没有有源器件和无源器件；

热界面材料；

金属部件，位于所述支撑衬底上方，并通过所述热界面材料附接到所述支撑衬底；以及

第二器件管芯，位于所述第一器件管芯下面，并接合至所述第一器件管芯，其中，所述第二器件管芯包括：

贯通孔，位于所述第二器件管芯中；以及

背侧互连结构，位于所述贯通孔下面并连接至所述贯通孔。