CN115810592A - 半导体结构及其形成方法 - Google Patents

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CN115810592A CN202210720022.XA CN202210720022A CN115810592A CN 115810592 A CN115810592 A CN 115810592A CN 202210720022 A CN202210720022 A CN 202210720022A CN 115810592 A CN115810592 A CN 115810592A
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bonding layer
wafer
forming
layer
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宋述仁
涂官瑶
李资良
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Abstract

一种形成半导体结构的方法包括在第一晶圆上形成第一接合层，以及形成延伸至第一接合层中的第一导热通道。第一导热通道的第一导热率值高于第一接合层的第二导热率值。该方法还包括在第二晶圆上形成第二接合层，以及形成延伸至第二接合层中的第二导热通道。第二导热通道的第三导热率值高于第二接合层的第四导热率值。将第一晶圆接合至第二晶圆，并且第一导热通道至少物理接触第二导热通道。在第一晶圆上方形成互连结构。互连结构电连接至第一晶圆中的集成电路器件。本发明的实施例还涉及半导体结构。

Description

半导体结构及其形成方法
技术领域
本发明的实施例涉及半导体结构及其形成方法。
背景技术
载体晶圆作为支撑机构常用于集成电路的封装中。例如，当形成具有穿透器件晶圆的衬底的贯通孔的器件晶圆时，器件晶圆接合至载体晶圆，使得可以减薄器件晶圆，并且可以在衬底的背侧上形成电连接件。
发明内容
本发明的实施例提供了一种形成半导体结构的方法，包括：在第一晶圆上形成第一接合层；形成延伸至所述第一接合层中的第一导热通道，其中，所述第一导热通道的第一导热率值高于所述第一接合层的第二导热率值；在第二晶圆上形成第二接合层；形成延伸至所述第二接合层中的第二导热通道，其中，所述第二导热通道的第三导热率值高于所述第二接合层的第四导热率值；将所述第一晶圆接合至所述第二晶圆，其中，所述第一导热通道至少物理接触所述第二导热通道；以及在所述第一晶圆上方形成互连结构，其中，所述互连结构电连接至所述第一晶圆中的集成电路器件。
本发明的另一实施例提供了一种半导体结构，包括：第一器件管芯，所述第一器件管芯包括：半导体衬底；互连结构，位于所述半导体衬底下面；第一接合层，位于所述互连结构下面；和第一导热通道，从所述第一接合层的底面延伸至所述第一接合层中；以及封装组件，位于所述第一器件管芯下面并且热耦接至所述第一器件管芯。
本发明的又一实施例提供了一种半导体结构，包括：第一器件管芯，所述第一器件管芯包括：第一半导体衬底；互连结构，位于所述第一半导体衬底下面；第一接合层，位于所述互连结构下面；第一导热通道，延伸至所述第一接合层中；第二接合层，位于所述第一接合层下面并且接合至所述第一接合层；和第二导热通道，延伸至所述第二接合层中，其中，所述第二导热通道接合至所述第一导热通道；热界面材料，位于所述第二接合层和所述第二导热通道下面；以及封装组件，位于所述热界面材料下面并且接触所述热界面材料。
本发明的再一些实施例提供了结合导热路径的晶圆接合。
附图说明
当结合附图阅读时，从以下详细描述可以最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各种部件未按比例绘制。实际上，为了讨论的清楚起见，可以任意地增大或减小各种部件的尺寸。
图1至图16示出了根据一些实施例的晶圆接合工艺和导热通道的形成中的中间阶段。
图17至图20示出了根据一些实施例的晶圆接合工艺和导热通道的形成中的中间阶段。
图21至图24示出了根据一些实施例的晶圆接合工艺中的中间阶段。
图25至图27示出了根据一些实施例的示例导热通道的顶视图。
图28示出了根据一些实施例的晶圆接合工艺和封装件的形成的工艺流程。
具体实施方式
以下公开提供了许多用于实现本发明的不同特征的不同的实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是用于简单和清楚的目的，并且其本身不指示讨论的实施例和/或配置之间的关系。
为了便于描述，本文中可以使用诸如“在…下面”、“在…下方”、“下部”、“在…上面”、“上部”等的空间相对术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间相对描述符可以同样地作相应地解释。
提供了晶圆接合工艺和晶圆中的导热通道的形成。根据本发明的一些实施例，器件晶圆接合至载体晶圆。导热通道形成在器件晶圆和载体晶圆中。器件晶圆接合至载体晶圆，其中器件晶圆中的导热通道与载体晶圆中的导热通道彼此接合。器件晶圆可以被切割成器件管芯。器件管芯中生成的热量可以通过导热通道传导。因此，改善了所得封装件的导热率。本文讨论的实施例提供示例以使得能够实现或使用本发明的主题，并且本领域普通技术人员将容易理解在保持在不同实施例的预期范围内的同时可以进行的修改。在各个视图和说明性实施例中，相同的参考数字用于表示相同的元件。虽然可以将方法实施例讨论为以特定顺序执行，但是其他方法实施例可以以任何逻辑顺序执行。
图1至图16示出了根据本发明的一些实施例的器件晶圆接合至载体晶圆以及在器件晶圆的背侧上形成背侧互连结构的中间阶段的截面图。相应的工艺也示意性地反映在图28所示的工艺流程中。
参考图1，形成晶圆10。根据一些实施例，晶圆10是其中没有有源器件(诸如晶体管)和无源器件的载体晶圆，并且因此在下文中称为载体晶圆10。载体晶圆10可以具有圆形顶视图形状。根据一些实施例，载体晶圆10包括衬底12。衬底12可以由与器件晶圆30(图4)中的衬底32相同的材料形成，使得在随后的封装工艺中，减小了由于与载体晶圆10和器件晶圆30之间的热膨胀系数(CTE)值的失配而引起的翘曲。衬底12可以由硅形成或包括硅，同时也可以使用诸如陶瓷、玻璃、硅酸盐玻璃等的其他材料。根据一些实施例，整个衬底12由均质材料形成，其中没有与该均质材料不同的其他材料。例如，整个载体晶圆10可以由硅(掺杂或未掺杂)形成，并且其中没有金属区域、介电区域等。
根据可选实施例，晶圆10是其中包括有源器件(诸如晶体管)和/或无源器件(诸如电容器、电阻器、电感器等)的器件晶圆。当晶圆10为器件晶圆时，晶圆10可以是未锯切的晶圆或者可以是重建晶圆，未锯切的晶圆包括连续地延伸至晶圆中的所有器件管芯中的半导体衬底，重建晶圆包括封装在密封剂(诸如模塑料)中的离散器件管芯。
接合层14沉积在衬底12上。相应的工艺示出为如图28所示的工艺流程200中的工艺202。根据一些实施例，接合层14由介电材料形成或包括介电材料，介电材料可以是硅基介电材料，诸如氧化硅(SiO2)、SiN、SiON、SiOCN、SiC、SiCN等或它们的组合。根据一些实施例，接合层14具有在约10nm和约3000nm之间的范围内的厚度。
根据本发明的一些实施例，使用高密度等离子体化学气相沉积(HDPCVD)、等离子体增强化学气相沉积(PECVD)、化学气相沉积(CVD)、低压化学气相沉积(LPCVD)、原子层沉积(ALD)等形成接合层14。
根据一些实施例，接合层14与衬底12物理接触。根据可选实施例，载体晶圆10包括位于接合层14和衬底12之间的多个层(未示出)。例如，可以存在由基于氧化物的材料(也可以是基于氧化硅)形成的基于氧化物的层，基于氧化物的材料诸如氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、氟掺杂的硅酸盐玻璃(FSG)等。也可以存在由氮化硅形成或包括氮化硅的基于氮化物的层，同时它也可以由诸如氮氧化硅(SiON)的其他材料形成或包括诸如氮氧化硅的其他材料。根据本发明的一些实施例，可以使用PECVD、CVD、LPCVD、ALD等形成位于衬底12和接合层14之间的层。也可以存在形成在接合层14和衬底12之间的对准标记。对准标记可以形成为金属插塞，可以通过镶嵌工艺形成金属插塞。
参考图2，形成和图案化蚀刻掩模16。蚀刻掩模16可以包括光刻胶，并且可以是单层蚀刻掩模或多层蚀刻掩模，例如包括下层、中间层和顶层。图案化蚀刻掩模16以形成开口18。根据一些实施例，存在多个开口18，多个开口18可以布置为具有诸如阵列、多个平行条的重复图案，或者可以布置为具有随机图案。
然后使用蚀刻掩模16执行蚀刻工艺以将开口18延伸至接合层14中。相应的工艺示出为如图28所示的工艺流程200中的工艺204。根据一些实施例，开口18具有与接合层14的底面齐平的底部，并且开口18的相应底部位于如18B2所示的层级处。根据可选实施例，开口18部分地延伸至接合层14中，其中开口18的底部18B1位于接合层14的顶面和底面之间的中间层级处。根据又一可选实施例，开口18穿透接合层14以及位于接合层14和衬底12之间的任何其他层，并且延伸至衬底12中。相应的开口18的底部示出为底部18B3。在形成开口18之后去除蚀刻掩模16。
参考图3，形成导热通道20。相应的工艺示出为如图28所示的工艺流程200中的工艺206。导热通道20的导热率高于接合层14的导热率。导热通道20的导热率也可以大于衬底12的导热率。根据一些实施例，导热通道20由铜、铝、镍、钛、钽、硅等、它们的复合层和/或它们的合金形成或包括铜、铝、镍、钛、钽、硅等、它们的复合层和/或它们的合金。导热通道20的形成可以包括在开口18(图2)中沉积导热材料，以及然后执行平坦化工艺，诸如化学机械抛光(CMP)工艺或机械抛光工艺。底部20B1、20B2和20B3示出了所得导热通道20的底部的可能位置。导热通道20可以是电浮置的。
参考图4，形成器件晶圆30。器件晶圆30可以是未锯切的晶圆，并且如图7所示的接合工艺是晶圆至晶圆接合工艺。根据一些实施例，器件晶圆30包括衬底32和位于衬底32的表面处的集成电路器件34。根据一些实施例，形成从前侧(示出的顶侧)延伸至衬底32中的衬底通孔(未示出)。根据可选实施例，在该阶段不形成贯通孔，并且在如图12所示的工艺中形成贯通孔。衬底32可以是半导体衬底，诸如硅衬底。根据其他实施例，衬底32可以包括其他半导体材料，诸如硅锗、碳掺杂的硅等。衬底32可以是体衬底，或者可以具有层状结构，例如，包括硅衬底和位于硅衬底上方的硅锗层。
根据一些实施例，器件晶圆30包括器件管芯，器件管芯可以包括逻辑管芯、存储器管芯、输入-输出管芯、集成无源器件(IPD)等或它们的组合。例如，器件晶圆30中的逻辑器件管芯可以是中央处理单元(CPU)管芯、图形处理单元(GPU)管芯、移动应用管芯、微控制单元(MCU)管芯、基带(BB)管芯、应用处理器(AP)管芯等。器件晶圆30中的存储器管芯可以包括静态随机存取存储器(SRAM)管芯、动态随机存取存储器(DRAM)管芯等。器件晶圆30可以是简单的器件晶圆或者可以是重建晶圆，简单的器件晶圆包括在整个器件晶圆30中连续延伸的半导体衬底，重建晶圆包括封装在其中的器件管芯、包括集成为系统的多个集成电路(或器件管芯)的片上系统(SoC)管芯等。
根据本发明的一些实施例，集成电路器件34形成在半导体衬底32的顶面上。示例集成电路器件34可以包括互补金属氧化物半导体(CMOS)晶体管、电阻器、电容器、二极管等。本文中未示出集成电路器件34的细节。根据可选实施例，器件晶圆30用于形成中介层，其中衬底32可以是半导体衬底或介电衬底。
层间电介质(ILD)36形成在半导体衬底32上方并且填充集成电路器件34中的晶体管(未示出)的栅极堆叠件之间的空间。根据一些示例实施例，ILD 36由氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、氟掺杂的硅酸盐玻璃(FSG)等形成或包括氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、氟掺杂的硅酸盐玻璃(FSG)等。可以使用旋涂、可流动化学气相沉积(FCVD)、化学气相沉积(CVD)等形成ILD 36。根据本发明的一些实施例，使用诸如PECVD、LPCVD等的沉积方法形成ILD 36。
接触插塞38形成在ILD 36中，并且用于将集成电路器件34电连接至上面的金属线和通孔。根据本发明的一些实施例，接触插塞38由选自钨、铝、铜、钛、钽、氮化钛、氮化钽、它们的合金和/或它们的多层的导电材料形成。接触插塞38的形成可以包括在ILD 36中形成接触开口，在接触开口中填充导电材料，以及执行平坦化工艺(诸如化学机械抛光(CMP)工艺)以使接触插塞38的顶面与ILD 36的顶面齐平。
互连结构40位于ILD 36和接触插塞38上方。互连结构40包括形成在介电层46中的金属线42和通孔44。介电层46可以包括下文中的金属间介电(IMD)层46。根据本发明的一些实施例，一些介电层46由具有低于约3.0的介电常数值(k值)的低k介电材料形成。介电层46可以由BlackDiamond(应用材料公司的注册商标)、含碳低k介电材料、氢倍半硅氧烷(HSQ)、甲基倍半硅氧烷(MSQ)等形成。根据本发明的一些实施例，介电层46的形成包括沉积含致孔剂的介电材料，以及然后执行固化工艺以驱除致孔剂，并且因此剩余的介电层46是多孔的。根据本发明的可选实施例，一些或全部介电层46由非低k介电材料形成，诸如氧化硅、碳化硅(SiC)、碳氮化硅(SiCN)、碳氮氧硅(SiOCN)等。可以由碳化硅、氮化硅、氮氧化硅、氧化铝、氮化铝等或它们的多层形成的蚀刻停止层(未示出)形成在介电层46之间，并且为简单起见未示出。
金属线42和通孔44形成在介电层46中。下文中将位于相同层级处的金属线42统称为金属层。根据本发明的一些实施例，互连结构40包括通过通孔44互连的多个金属层。IMD层的数量基于布线要求来确定。例如，可能存在5到15个IMD层。
金属线42和通孔44可以由铜或铜合金形成，并且它们也可以由其他金属形成。形成工艺可以包括单镶嵌工艺和双镶嵌工艺。在示例单镶嵌工艺中，首先在介电层46中的一个介电层中形成沟槽，然后用导电材料填充沟槽。然后执行诸如CMP工艺的平坦化工艺以去除高于IMD层的顶面的导电材料的过量部分，在沟槽中留下金属线。在双镶嵌工艺中，在IMD层中形成沟槽和通孔开口，其中通孔开口位于沟槽下面并且连接至沟槽。然后在沟槽和通孔开口中填充导电材料以分别形成金属线和通孔。导电材料可以包括扩散阻挡层和位于扩散阻挡层上方的含铜金属材料。扩散阻挡层可以包括钛、氮化钛、钽、氮化钽等。
介电层46还可以包括位于低k介电层上方的钝化层。例如，在镶嵌金属线42和通孔44上方可以存在未掺杂的硅酸盐玻璃(USG)层、氧化硅层、氮化硅层等。钝化层比低k介电层更致密，并且具有将低k介电层与有害化学物质和气体(诸如湿气)隔离的功能。
根据一些实施例，可以在互连结构40上方形成顶部金属焊盘50，并且顶部金属焊盘50通过金属线42和通孔44电连接至集成电路器件34。顶部金属焊盘50可以由铜、镍、钛、钯等或它们的合金形成或包括铜、镍、钛、钯等或它们的合金。根据一些实施例，顶部金属焊盘50位于钝化层52中。根据可选实施例，可以形成聚合物层52(可以是聚酰亚胺、聚苯并恶唑(PBO)等)，其中顶部金属焊盘50位于聚合物层中。
接合层54沉积在器件晶圆30的顶部上，并且因此是器件晶圆30的顶部表面层。相应的工艺示出为如图28所示的工艺流程200中的工艺208。接合层54可以由选自用于形成接合层14的候选材料的相同组的材料形成。例如，接合层54可以选自氧化硅(SiO2)、SiN、SiON、SiOCN、SiOC、SiC、SiCN等或它们的组合。接合层14和54的材料可以彼此相同或彼此不同。根据一些实施例，接合层54具有在约10nm和约3000nm之间的范围内的厚度。
参考图5，形成蚀刻掩模53。图案化蚀刻掩模53以形成开口55。根据一些实施例，存在多个开口55，多个开口55可以布置为具有诸如阵列的重复图案，或者可以布置为具有随机图案。
然后使用蚀刻掩模53执行蚀刻工艺以将开口55延伸至接合层54中。相应的工艺示出为如图28所示的工艺流程200中的工艺210。根据一些实施例，开口55具有与接合层54的底面齐平的底部，并且开口55的相应底部位于如55B2所示的层级处。根据可选实施例，开口55部分地延伸至接合层54中，其中开口55的底部55B1位于接合层54的顶面和底面之间的中间层级处。根据又一可选实施例，开口55穿透接合层54与位于接合层54和衬底32之间的任何其他层，并且延伸至介电层46或衬底32中的任何层级。相应的开口55示出为具有底部55B3、55B4或55B5。在形成开口55之后去除蚀刻掩模53。
参考图6，形成导热通道56。相应的工艺示出为如图28所示的工艺流程200中的工艺212。导热通道56的导热率高于接合层54和介电层36、46和52的导热率。导热通道56的导热率也可以大于衬底32的导热率。根据一些实施例，导热通道56由铜、铝、镍、钛、钽等、它们的复合层和/或它们的合金形成或包括铜、铝、镍、钛、钽等、它们的复合层和/或它们的合金。导热通道56的形成可以包括在开口55(图5)中沉积导热材料，以及然后执行平坦化工艺，诸如CMP工艺或机械抛光工艺。底部56B1至56B5示出了所得导热通道56的可能底部。导热通道56也可以是电浮置的。
参考图7，将器件晶圆30翻转倒置，并且接合至载体晶圆10。相应的工艺示出为如图28所示的工艺流程200中的工艺214。接合层54接合至接合层14，其中形成Si-O-Si键以将接合层54连接至接合层14。根据一些实施例，导热通道20通过直接金属至金属接合而接合至导热通道56，这是通过导热通道20中的金属和导热通道56中的金属的相互扩散实现的。因此，接合工艺可以包括混合接合工艺。根据可选实施例，导热通道20与相应的导热通道56物理接触并且不接合至相应的导热通道56。
图25至图27示出了根据一些实施例的导热通道20和56的一些示例顶视图。在顶视图中，导热通道20可以与导热通道56完全重叠，同时它们仍然可以彼此区分。因此，每个导热通道20可以至少与导热通道56中的一个物理接触(并且可以接合或可以不接合)，反之亦然。导热通道20和56的图案和尺寸可以设计为如图25所示的阵列。如图27所示，根据可选实施例，导热通道20和56可以形成为包括与垂直条连接的水平条的网格。根据又一可选实施例，导热通道20和56可以形成为平行条，例如，具有水平条而没有垂直条。在导热通道56延伸至介电层52、46或衬底32(图5)中的实施例中，导热通道56的位置和尺寸取决于未由金属线42和集成电路器件占据的可用空间，并且因此如图26所示，导热通道20和56的位置可以具有随机图案。
根据又一可选实施例，一些导热通道56可以延伸至与其他导热通道56不同的层级。例如，取决于空间的可用性，一些导热通道56可以延伸至56B1(图5)或56B2，而一些其他导热通道56可以以任何组合延伸至层级56B3、56B4和/或56B4。可以通过多于一个光刻工艺和多于一个蚀刻工艺以实现不同的蚀刻深度来实现这些实施例。
参考图8，将聚合物层58分配到衬底12和衬底32之间的间隙中，以及互连结构40的侧壁上。相应的工艺示出为如图28所示的工艺流程200中的工艺216。根据一些实施例，聚合物层58由聚酰亚胺、PBO等形成或包括聚酰亚胺、PBO等。聚合物层58以可流动的形式分配，并且然后固化和凝固。此外，聚合物层58分配为完全环绕衬底12和衬底32之间的区域的环。
参考图9，从器件晶圆30的背侧执行背侧研磨工艺，并且减薄衬底32。相应的工艺示出为如图28所示的工艺流程200中的工艺218。可以通过CMP工艺或机械抛光工艺来执行背侧研磨工艺。在背侧研磨工艺中，聚合物层58具有防止器件晶圆30从载体晶圆10剥离的功能。此外，研磨工艺和随后的清洁工艺可能涉及水的使用，并且聚合物层58可以阻挡湿气从介电层46的侧壁穿透到互连结构40中，并且可以防止器件晶圆30中的介电层和金属部件的退化。
然后执行边缘修整工艺以去除聚合物层58、器件晶圆30的边缘部分。也可以去除载体晶圆10的一些边缘部分。相应的工艺示出为如图28所示的工艺流程200中的工艺220。在图10中示出了所得结构，其中晶圆30的侧壁可以从载体晶圆10的相应边缘横向凹进。在修整工艺中，可以修整衬底12的顶部以形成延伸至衬底12中的凹槽(未示出)。
在随后的工艺中，可以进一步减薄衬底32。根据可选实施例，跳过衬底32的进一步减薄。根据一些实施例，在干蚀刻工艺中减薄衬底32，该干蚀刻工艺可以是各向异性蚀刻工艺或各向同性蚀刻工艺。根据可选实施例，可以通过干蚀刻工艺和随后的湿蚀刻工艺来执行蚀刻。例如，可以使用包括下面的物质的蚀刻气体来执行干蚀刻工艺：氟气(F2)；氯气(Cl2)；氯化氢(HCl)；溴化氢(HBr)；溴(Br2)；C2F6；CF4；SO2；HBr、Cl2和O2的混合物；或HBr、Cl2、O2和CH2F2的混合物等。如果有的话，可以使用下面的物质来执行湿蚀刻工艺：KOH；四甲基氢氧化铵(TMAH)；CH3COOH；NH4OH；H2O2；异丙醇(IPA)；HF、HNO3、H2O的溶液等。
根据可选实施例，可以通过CMP工艺或机械研磨工艺来执行衬底32的减薄。在先前已经形成贯通孔65(图12)以延伸至半导体衬底32中的实施例中，贯通孔65将通过减薄工艺暴露。
图11示出了保护层62的形成，该保护层62也是隔离层。相应的工艺示出为如图28所示的工艺流程200中的工艺222。根据一些实施例，保护层62包括SiO2、SiOC、SiOCN、SiN、SiC、SiCN等。保护层62的形成可以包括共形沉积工艺，诸如CVD、ALD等。然后去除晶圆30上方的保护层62的水平部分，使得器件晶圆30的顶面暴露。根据一些实施例，执行CMP工艺以去除与器件晶圆30重叠的保护层62的第一部分。可以执行蚀刻工艺以去除与载体晶圆10中的衬底12重叠并且接触的保护层62的第二部分。根据可选实施例，保护层62的第二部分未被去除，并且留在另外的器件晶圆10上。
剩余的保护层62形成环绕并且接触器件晶圆30的完整环。保护层62具有防止器件晶圆30中的层的剥离的功能。另外，保护层62防止湿气和氧气从侧壁穿透到器件晶圆30中。
参考图12，例如通过共形沉积工艺形成介电层64，共形沉积工艺可以是ALD工艺、CVD工艺等。相应的工艺示出为如图28所示的工艺流程200中的工艺224。根据一些实施例，介电层64由氧化硅、氮化硅、氮氧化硅等形成或包括氧化硅、氮化硅、氮氧化硅等。可以形成贯通孔65以穿透衬底32，并且电连接至集成电路器件34。形成工艺可以包括蚀刻介电层64和衬底32以形成贯通开口。可以在互连结构40中的金属焊盘上停止蚀刻。接下来，形成隔离层以环绕每个贯通开口。
贯通孔65的形成工艺可以包括沉积延伸至贯通开口中的共形介电层，以及然后执行各向异性蚀刻工艺以重新暴露金属焊盘。然后沉积导电材料以填充贯通开口，随后进行平坦化工艺以去除贯通开口外部的过量导电材料。导电材料的剩余部分是贯通孔65。相应的工艺示出为如图28所示的工艺流程200中的工艺226。
根据可选实施例，先前已经形成贯通孔65(例如，在图4所示的工艺中)。因此，在图12所示的工艺中，可以对衬底32执行背侧研磨工艺和回蚀刻工艺，使得贯通孔65的顶部突出高于衬底32的凹进顶面。然后沉积介电层64，随后进行轻CMP工艺以重新暴露贯通孔65。
如图12所示，介电层64可以在保护层62的外侧壁上延伸。介电层64可以进一步在衬底12的顶面上延伸并且接触衬底12的顶面。相反地，介电层64在虚线区域63(图7)中的保护层62的水平部分上延伸并且接触虚线区域63中的保护层62的水平部分的顶面(当保护层62的这些部分未被去除时)。
参考图13，形成背侧互连结构68，背侧互连结构68包括一个或多个介电层72和一层或多层再分布线(RDL)70。相应的工艺示出为如图28所示的工艺流程200中的工艺228。根据一些实施例，通过镶嵌工艺形成RDL 70，镶嵌工艺包括沉积相应的介电层72，在介电层72中形成沟槽和通孔开口，以及用金属材料填充沟槽和通孔开口以形成RDL 70。介电层72可以由无机介电材料形成或包括无机介电材料，诸如氧化硅、氮化硅、氮氧化硅等。
根据可选实施例，介电层72可以由聚合物形成，该聚合物可以是光敏的，并且RDL层的形成工艺可以包括沉积金属晶种层，在金属晶种层上方形成和图案化镀掩模，执行镀工艺以形成RDL，去除镀掩模以暴露下面的金属晶种层的部分，以及蚀刻金属晶种层的暴露部分。
根据一些实施例，电连接件76形成在器件晶圆30的背面上。电连接件76可以包括金属凸块、金属焊盘、焊料区域等。根据一些实施例，电连接件76突出高于表面介电层72的顶面。根据可选实施例，电连接件76的顶面与表面介电层72共面。
参考图14，例如，通过CMP工艺或机械研磨工艺减薄衬底12。相应的工艺示出为如图28所示的工艺流程200中的工艺230。根据其中导热通道20延伸至衬底12中的一些实施例，在减薄工艺之后，导热通道20暴露。根据可选实施例，导热通道20延伸至衬底12中，并且在减薄之后不暴露。根据又一可选实施例，导热通道20不延伸至衬底12中。
根据可选实施例，完全去除衬底12，而接合层14和导热通道20保持未去除。根据又一可选实施例，去除衬底12和接合层14。也去除导热通道20。然而，接合层54和导热通道56保持未去除。
根据一些实施例，可以在管芯锯切工艺中分割器件晶圆30和衬底12以形成离散封装件78，每个离散封装件78包括器件管芯30’中的一个和衬底12的部分。相应的工艺示出为如图28所示的工艺流程200中的工艺232。图15示出了封装件78中的一个。通过管芯锯切工艺去除保护层62，并且在所得封装件78中不存在保护层62。根据可选实施例，将另一器件晶圆接合至晶圆30以形成重建晶圆，然后分割该重建晶圆以将器件管芯30’彼此分隔开，其中每个器件管芯30’与来自另一器件晶圆的器件管芯接合。
图16示出了根据一些实施例的封装件80的形成。应当理解，封装件80可以与图16中所示的不同地进行封装。例如，图17至图19示出了另一种封装工艺。如图16所示，封装件78可以通过热界面材料(TIM)84附接至封装组件82。相应的工艺示出为如图28所示的工艺流程200中的工艺234。封装组件82可以是封装衬底、框架等。根据一些实施例，器件管芯30’通过接合线电连接至封装组件82。
图17至图19和图21至图24示出了根据可选实施例的晶圆接合工艺和封装工艺。除非另有说明，否则这些实施例中的组件的材料和形成工艺与图1至图16所示的前述实施例中的由相同参考数字表示的相同组件基本相同。因此，关于图17至图24中所示的组件的形成工艺和材料的细节可以在前述实施例的讨论中找到。
这些实施例的初始步骤与图1至图13中所示的基本相同。接下来，离散器件管芯90接合至器件晶圆30中的器件管芯30’。每个器件管芯30’可以具有接合在其上的一个或多个器件管芯90。可以分配密封剂92以密封器件管芯90。密封剂92可以是模塑料、模塑底部填充物等。
接下来，例如，通过CMP或机械研磨工艺去除衬底12。在图18中示出了所得结构。根据一些实施例，在去除衬底12之后，接合层14和导热通道20露出。根据可选实施例，也去除接合层14和导热通道20，并且接合层54和导热通道56露出。
如图19所示，电连接件94形成在器件晶圆30的前侧上。形成工艺可以包括蚀刻接合层54(和接合层14，如果它保留的话)以形成开口，使得金属焊盘50暴露，以及形成延伸至开口中以电连接至金属焊盘50的电连接件94。在随后的工艺中，在管芯锯切工艺中分割器件晶圆30和密封剂92化以形成离散封装件78，每个封装件78包括器件管芯30’中的一个。通过管芯锯切工艺去除保护层62，并且保护层62不存在于所得封装件78中。
在图20中，封装件78接合至封装组件98以形成封装件102。封装组件98可以是封装衬底、印刷电路板等。电连接件94将器件管芯30’电连接至封装组件98。可以分配密封剂104。
图21至图24示出了根据可选实施例的晶圆接合工艺和封装件的形成。这些实施例类似于图1至图16中所示的实施例，除了将金属膜而不是介电接合层用于晶圆接合。
参考图21，形成载体晶圆10。载体晶圆10可以类似于如图1所示的载体晶圆10，除了不是将接合层14形成为介电层，而是将接合层114形成为金属层，该金属层的导热率值也大于接合层14和衬底12的导热率值。根据一些实施例，接合层114包括铜，然而可以使用其他金属材料，诸如钨、铝、镍等或它们的合金。接合层114可以是其中没有形成开口的毯式膜。接合层114的顶视图可以是圆形的。
参考图22，形成器件晶圆30。器件晶圆30可以类似于如图4所示的器件晶圆30，除了不是将接合层54形成为介电层，而是将接合层154形成为金属层，该金属层的导热率值也大于接合层154、介电层36、46和52与衬底32的导热率值。根据一些实施例，接合层154包括铜，然而可以使用其他金属，诸如钨、铝、镍等或它们的合金。接合层114和154可以由相同的金属或不同的金属形成。接合层154也可以是其中没有形成开口的毯式膜。与图4所示的晶圆30不同，没有形成接触接合层154的接合焊盘50。
参考图23，器件晶圆30通过直接金属至金属接合而接合至载体晶圆10。可以通过以下步骤来实现接合：将器件晶圆30压靠在载体晶圆10上，其中接合层154与接合层114物理接触，以及退火器件晶圆30和载体晶圆10，使得接合层114和154通过金属的相互扩散接合在一起。在图24中示出了所得结构。随后的工艺与图8至图16中所示的工艺类似，并且本文中不再赘述。在图24中示出了所得结构。
本发明的实施例具有一些有利特征。通过在载体晶圆和器件晶圆中形成导热通道，导热通道可以帮助将器件管芯(当它们通电时)生成的热量消散到下面的结构，诸如热界面材料和下面的封装组件。因此改善了散热。
根据本发明的一些实施例，方法包括：在第一晶圆上形成第一接合层；形成延伸至第一接合层中的第一导热通道，其中第一导热通道的第一导热率值高于第一接合层的第二导热率值；在第二晶圆上形成第二接合层；形成延伸至第二接合层中的第二导热通道，其中第二导热通道的第三导热率值高于第二接合层的第四导热率值；将第一晶圆接合至第二晶圆，其中第一导热通道至少物理接触第二导热通道；以及在第一晶圆上方形成互连结构，其中互连结构电连接至第一晶圆中的集成电路器件。
在实施例中，第一接合层通过熔融接合而接合至第二接合层，并且第一导热通道和第二导热通道通过金属至金属直接接合而彼此接合。在实施例中，第一接合层通过熔融接合而接合至第二接合层，并且第一导热通道和第二导热通道彼此物理接触而不彼此接合。在实施例中，该方法还包括：在形成互连结构之前，对第一晶圆执行修整工艺；沉积与第一晶圆的侧壁接触的保护层；以及去除与第一晶圆重叠的保护层的水平部分。
在实施例中，该方法还包括在与形成第一导热通道相同的工艺中形成第一多个附加导热通道；以及在与形成第二导热通道相同的工艺中形成第二多个附加导热通道，其中第一多个附加导热通道与相应的第二多个附加导热通道至少物理接触。在实施例中，第一多个附加导热通道被布置为阵列。在实施例中，第一多个附加导热通道被互连以形成网格。在实施例中，第一晶圆包括第一衬底，并且其中第一导热通道还延伸至第一衬底中。
在实施例中，该方法还包括减薄第一衬底，其中在减薄第一衬底之后暴露第一导热通道。在实施例中，该方法还包括在第一衬底上形成介电层，其中介电层与第一导热通道物理接触。在实施例中，第二晶圆包括第二衬底，并且其中第二导热通道还延伸至第二衬底中。在实施例中，该方法还包括减薄第二晶圆，其中在减薄第二晶圆之后暴露第二导热通道。在实施例中，该方法还包括通过热界面材料将封装组件附接至第二晶圆，其中第二导热通道与热界面材料物理接触。
根据本发明的一些实施例，结构包括：第一器件管芯，该第一器件管芯包括半导体衬底；互连结构，位于半导体衬底下面；第一接合层，位于互连结构下面；以及第一导热通道，从第一接合层的底面延伸至第一接合层中；以及封装组件，位于第一器件管芯下面并且热耦接至第一器件管芯。在实施例中，该结构还包括位于第一接合层下面并且接合至第一接合层的第二接合层；以及第二导热通道，从第二接合层的顶面延伸至第二接合层中，其中第二导热通道与第一导热通道物理接触。在实施例中，第二导热通道不接合至第一导热通道。在实施例中，第二导热通道通过金属至金属直接接合而接合至第一导热通道。
根据本发明的一些实施例，结构包括：第一器件管芯，该第一器件管芯包括第一半导体衬底；互连结构，位于第一半导体衬底下面；第一接合层，位于互连结构下面；第一导热通道，延伸至第一接合层中；第二接合层，位于第一接合层下面并且接合至第一接合层；以及第二导热通道，延伸至第二接合层中，其中第二导热通道接合至第一导热通道；热界面材料，位于第二接合层和第二导热通道下面；以及封装组件，位于热界面材料下面并且接触热界面材料。在实施例中，该结构还包括位于第二接合层下面的第二半导体衬底，其中第二导热通道物理接触第二半导体衬底。在实施例中，第二导热通道还穿透第二半导体衬底。
前面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基底来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同配置不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种形成半导体结构的方法，包括：
在第一晶圆上形成第一接合层；
形成延伸至所述第一接合层中的第一导热通道，其中，所述第一导热通道的第一导热率值高于所述第一接合层的第二导热率值；
在第二晶圆上形成第二接合层；
形成延伸至所述第二接合层中的第二导热通道，其中，所述第二导热通道的第三导热率值高于所述第二接合层的第四导热率值；
将所述第一晶圆接合至所述第二晶圆，其中，所述第一导热通道至少物理接触所述第二导热通道；以及
在所述第一晶圆上方形成互连结构，其中，所述互连结构电连接至所述第一晶圆中的集成电路器件。
2.根据权利要求1所述的方法，其中，所述第一接合层通过熔融接合而接合至所述第二接合层，并且所述第一导热通道和所述第二导热通道通过金属至金属直接接合而彼此接合。
3.根据权利要求1所述的方法，其中，所述第一接合层通过熔融接合而接合至所述第二接合层，并且所述第一导热通道和所述第二导热通道彼此物理接触而不彼此接合。
4.根据权利要求1所述的方法，还包括：在形成所述互连结构之前：
对所述第一晶圆执行修整工艺；
沉积与所述第一晶圆的侧壁接触的保护层；以及
去除与所述第一晶圆重叠的所述保护层的水平部分。
5.根据权利要求1所述的方法，还包括：
在与形成所述第一导热通道相同的工艺中形成第一多个附加导热通道；以及
在与形成所述第二导热通道相同的工艺中形成第二多个附加导热通道，其中，所述第一多个附加导热通道与相应的所述第二多个附加导热通道至少物理接触。
6.根据权利要求5所述的方法，其中，所述第一多个附加导热通道被布置为阵列。
7.根据权利要求5所述的方法，其中，所述第一多个附加导热通道被互连以形成网格。
8.根据权利要求1所述的方法，其中，所述第一晶圆包括第一衬底，并且其中，所述第一导热通道还延伸至所述第一衬底中。
9.一种半导体结构，包括：
第一器件管芯，所述第一器件管芯包括：
半导体衬底；
互连结构，位于所述半导体衬底下面；
第一接合层，位于所述互连结构下面；和
第一导热通道，从所述第一接合层的底面延伸至所述第一接合层中；以及
封装组件，位于所述第一器件管芯下面并且热耦接至所述第一器件管芯。
10.一种半导体结构，包括：
第一器件管芯，所述第一器件管芯包括：
第一半导体衬底；
互连结构，位于所述第一半导体衬底下面；
第一接合层，位于所述互连结构下面；
第一导热通道，延伸至所述第一接合层中；
第二接合层，位于所述第一接合层下面并且接合至所述第一接合层；和
第二导热通道，延伸至所述第二接合层中，其中，所述第二导热通道接合至所述第一导热通道；
热界面材料，位于所述第二接合层和所述第二导热通道下面；以及
封装组件，位于所述热界面材料下面并且接触所述热界面材料。
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