TWI832175B - 半導體結構及其形成方法 - Google Patents

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TWI832175B
TWI832175B TW111109348A TW111109348A TWI832175B TW I832175 B TWI832175 B TW I832175B TW 111109348 A TW111109348 A TW 111109348A TW 111109348 A TW111109348 A TW 111109348A TW I832175 B TWI832175 B TW I832175B
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張敏妮
鄒昀晉
巫清景
陳秀帆
王明義
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台灣積體電路製造股份有限公司
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Abstract

一種方法，包括：形成複數個低k介電層於一半導體基體上方；形成一第一複數個虛設堆疊結構延伸至該複數個低k介電層之其中至少一者；形成複數個非低k介電層於該複數個低k介電層上方；以及形成一第二複數個虛設堆疊結構延伸至該複數個非低k介電層。該第二複數個虛設堆疊結構係位於對應的該第一複數個虛設堆疊結構上方並連接至對應的該第一複數個虛設堆疊結構。該方法進一步包括蝕刻該複數個非低k介電層、該複數個低k介電層及該半導體基體以形成一穿孔開口。該穿孔開口係被該第一複數個虛設堆疊結構及該第二複數個虛設堆疊結構包圍。該穿孔開口之後係被填充以形成一貫通孔。

Description

半導體結構及其形成方法
本發明實施例係關於一種環繞矽穿孔之虛設堆疊結構及其形成方法。
矽穿孔(Through-Silicon Vias，TSVs)係被使用做為裝置晶粒中的電性通路，以使裝置晶粒之相對側上的傳導特徵可以互連。一TSV的形成製程包括：蝕刻一半導體基體以形成一開口；以一導電材料填充開口以形成TSV；實行一後側研磨製程以從背側移除半導體基體的一部分；以及形成一電性連接件於半導體基體之後側上以連接至TSV。
本發明的一實施例係關於一種方法，包含：形成複數個低k介電層於一半導體基體上方；形成一第一複數個虛設堆疊結構延伸至該複數個低k介電層之其中至少一者；形成複數個非低k介電層於該複數個低k介電層上方；形成一第二複數個虛設堆疊結構延伸至該複數個非低k介電層，其中該第二複數個虛設堆疊結構係位於對應的該第一複數個虛設堆疊結構上方並連接至對應的該 第一複數個虛設堆疊結構；蝕刻該複數個非低k介電層、該複數個低k介電層及該半導體基體以形成一穿孔開口，其中該穿孔開口係被該第一複數個虛設堆疊結構及該第二複數個虛設堆疊結構包圍；以及填充該穿孔開口以形成一貫通孔。
本發明的一實施例係關於一種結構，包含：一半導體基體；複數個介電層，位於該半導體基體上方；一第一貫通孔，穿透過該半導體基體及該複數個介電層；以及一第一複數個虛設堆疊結構，於該複數個介電層中，其中該第一複數個虛設堆疊結構係毗鄰於該第一貫通孔且包圍該第一貫通孔。
本發明的一實施例係關於一種結構，包含：一半導體基體；複數個低k介電層，位於該半導體基體上方；複數個非低k介電層，位於該複數個低k介電層上方；一虛設堆疊結構，穿透過該複數個非低k介電層且進一步延伸至該複數個低k介電層之其中至少一者，其中該虛設堆疊結構係電性地浮動；以及一貫通孔，毗鄰於該虛設堆疊結構，其中該貫通孔穿透過：該複數個非低k介電層；該複數個低k介電層；及該半導體基體。
20:晶圓
22:晶片/(裝置)晶粒
22’:裝置晶粒
24:(半導體)基體
24B:底部表面
24T:頂部表面
26:積體電路裝置
28:電晶體
30:閘堆疊
32:源極/汲極區域
34A:源極/汲極矽化物區域
34B:虛設矽化物區域
36:連接插塞
36A:源極/汲極連接插塞
36B:虛設連接插塞
38:層間介電質(ILD)
40:ILD
42:連接插塞
42A:主動連接插塞/源極/汲極連接插塞
42B:虛設連接插塞
44:互連結構
46:蝕刻停止層
48:介電層
50:(主動)金屬線
50A:金屬線
50B:虛設金屬線
52:蝕刻停止層
54:介電層
56:穿孔
56A:主動穿孔
56B:虛設穿孔
58:金屬線
58A:主動金屬線
58B:(虛設)金屬線/襯墊
60:雙鑲嵌結構
60A:主動雙鑲嵌結構
60B:虛設雙鑲嵌結構
62:蝕刻停止層
64:介電層
70:穿孔
70A:主動穿孔
70B:(虛設)穿孔
72:金屬線
72A:主動金屬線
72B:虛設金屬線
74:雙鑲嵌結構
74A:主動雙鑲嵌結構
74B:虛設雙鑲嵌結構
76:互連結構
78:蝕刻停止層
80:介電層
82:穿孔
82A:主動穿孔
82B:虛設穿孔
84:金屬線
84A:主動金屬線
84B:虛設金屬線
85:雙鑲嵌結構
86:蝕刻停止層
88:介電層
90:穿孔
90A:主動穿孔
90B:虛設穿孔
92:金屬線
92A:主動金屬線
92B:虛設金屬線
94:雙鑲嵌結構
96:蝕刻停止層
98:鈍化層
110:導電特徵
110A:主動導電特徵
110B:虛設導電特徵
112:(TSV)開口
113:電性連接結構
114:虛設堆疊結構
114B:虛設堆疊結構
114B1:虛設堆疊結構
114B2:虛設堆疊結構
114C:虛設堆疊結構
114C1:虛設堆疊結構
114C2:虛設堆疊結構
116:焙燒製程
120:介電襯料
122:導電材料
122’:貫通孔(TSV)
124:絕緣體層
128:導電特徵
130:介電層
132:導電特徵
134:金屬襯墊
136:鈍化層
138:介電層
140:接合襯墊
142:介電層
144:RDL
146:介電層
148:電性連接件
150:刻畫線
151:封裝基體
152:封裝
154A:系統晶片晶粒
154B:封裝
156:中介層
200:流程圖
202:製程
204:製程
206:製程
208:製程
210:製程
212:製程
214:製程
216:製程
218:製程
220:製程
222:製程
224:製程
226:製程
228:製程
M0:金屬層
M1:金屬層
M2:金屬層
S1:空間
TAFD:俯視面積
TAPD:俯視面積
TATSV:俯視面積
當結合附圖閱讀時，自以下詳細描述最佳瞭解本揭露之態樣。應注意，根據業界中之標準實踐，各種構件未按比例繪製。具體言之，為了清楚論述起見，可任意增大或減小各種構件之尺寸。
圖1至圖15例示根據一些實施例之在包括貫通孔及虛設堆疊結構之晶粒形成的中間階段的剖面圖。
圖16例示依據一些實施例之合併有晶粒的封裝。
圖17例示依據一些實施例之合併有晶粒的封裝的部分。
圖18至圖27例示依據一些實施例之貫通孔及虛設堆疊結構的俯視圖。
圖28例示依據一些實施例之用於形成包含貫通孔及虛設堆疊結構之晶粒的流程圖。
本申請案主張2021年7月1日申請之名稱為「環繞矽穿孔之堆疊金屬結構」之美國專利申請案序號63/217,341之優先權，該案揭露之全文特此以引用的方式併入。
本揭露內容提供用於實施所提供標的物之不同特徵之許多不同實施例或實例。下文描述組件及配置之特定實例以簡化本揭露。當然，此等僅為實例且不旨在限制。例如，在下列描述中之一第一構件形成於一第二構件上方或上可包含其中該第一構件及該第二構件經形成直接連接之實施例，且亦可包含其中額外構件可形成在該第一構件與該第二構件之間，使得該第一構件及該第二構件可不直接連接之實施例。另外，本揭露可在各種實例中重複元件符號及/或字母。此重複出於簡化及清楚之目的，且本身不指示所論述之各項實施例及/或組態之間之一關係。
此外，為便於描述，可在本揭露中使用諸如「在…下面」、「在…下方」、「下」、「在…上方」、「上」及類似者之空間相對術語來描述一個元件或構件與另一(些)元件或構件之關係，如圖中繪示。空間相對術語旨在涵蓋除在圖中描繪之定向以外之使用或操作中之裝置之不同定向。設備可以其它方式定向(旋轉90度或按其它定向)且本揭露中使用之空間相對描述符同樣可相應地解釋。
依據一些實施例，提供一種包括貫通孔及虛設堆疊結構之晶粒及其形成方法。貫通孔穿透過一基體以及位於基體上方之複數個介電層。虛設堆疊結構可形成為包圍貫通基體的孔。虛設堆疊結構係形成在介電層中且在一焙燒製程期間作用為用於從貫通孔開口排除濕氣之通道。例示依據一些實施例之晶粒形成之中間階段。討論一些實施例之變化。在通篇之各種視圖以及例示的實施例中，相似的參考符號係被使用於指定相似的元件。
圖1至圖15例示依據本揭示之一些實施例之在包括貫通孔及虛設堆疊結構之晶粒形成之中間階段的剖面圖。對應的製程亦圖表地反映於如圖28所示之流程圖200。
圖1例示一晶圓20的剖面圖，依據本揭示之一些實施例，晶圓20係為、或包含一裝置晶圓，其包括主動裝置及可能地被動裝置，如積體電路裝置26所表示。晶圓20於其中可包括複數個晶片/晶粒22，且其中一晶片22係被例示。依據本揭示之替代的實施例，晶圓20係為一中介層晶圓，其不含有主動裝置，且可或不可包括被動裝置。
依據本揭示之一些實施例，晶圓20包括半導體基體24及形成在半導體基體24之頂部表面或主動表面之處的特徵。半導體基體24可由下列者形成或包含下列者：結晶矽、結晶鍺、矽鍺、碳摻雜之矽、III-V族化合物半導體(諸如GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP)、或類似者。淺溝槽隔離(STI)區域(未顯示)可形成在半導體基體24中以隔離半導體基體24中的主動區域。
依據一些實施例，積體電路裝置26可包括電晶體、電阻器、電容器、二極體、及類似者。依據替代的實施例，晶圓20可被使用於形成中介層(其不含有主動裝置)，且基體24可為一半導體基體或一介電基體。
為積體電路裝置26之一部分的電晶體28係被例示以表示積體電路裝置26。依據一些實施例，電晶體28包括閘堆疊30、在閘堆疊30旁邊之源極/汲極區域32、源極/汲極矽化物區域34A、及源極/汲極連接插塞36A。電晶體28可為一平坦的電晶體、一鰭式場效(FinFET)電晶體、一奈米片電晶體、一奈米線電晶體、或類似者。虛設矽化物區域34B及虛設連接插塞36B亦被形成在半導體基體24上。依據一些實施例，虛設矽化物區域34B及源極/汲極矽化物區域34A係以共同的形成製程來形成。源極/汲極連接插塞36A及虛設連接插塞36B亦可以共同的形成製程來形成。各別的製程係例示於如圖28所示之流程圖200中的製程202。於通篇之描述中，源極/汲極連接插塞36A及虛設連接插塞36B係統稱為連接插塞36。
層間介電質(ILD)38係形成於半導體基體24上方，電晶體的閘堆疊(諸如閘堆疊30)及源極/汲極連接插塞(諸如36A)係形成在積體電路裝置26中。依據一些實施例，ILD 38係由氧化矽、磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、硼摻雜之磷矽酸鹽玻璃(BPSG)、氟摻雜之矽玻璃(FSG)、或類似者所形成。ILD 38之介電常數(k)的值可大於約3.0。ILD 38可使用旋轉塗佈、流動式化學氣相沉積(FCVD)、或類似者來形成。依據本揭示之一些實施例，ILD 38亦可使用諸如電漿增強化學氣相沉積(PECVD)、低壓化學氣相沉積(LPCVD)、或類似者之沉積方法來形成。
依據本揭示之一些實施例，源極/汲極連接插塞36A(其亦稱為一主動連接插塞)及虛設連接插塞36B係由導電材料形成或包含導電材料，導電材料係選自於鎢、鈷、鋁、銅、鈦、鉭、氮化鈦、氮化鉭、其合金、及/或其多層。源極/汲極連接插塞36A及虛設連接插塞36B的形成可包括形成連接開口於ILD 38中、填充導電材料至連接開口、及實行一平坦化製程(諸如一化學機械拋光 (CMP)製程或一機械研磨製程)以使源極/汲極連接插塞36A及虛設連接插塞36B的頂部表面與ILD 38的頂部表面齊平。
圖2至圖6例示複數個介電層及連接插塞、金屬線、穿孔、及類似者之複數個層的形成。可理解到例示的結構係為範例，且不同的層的方案可被採用。例如，除了所討論的範例實施例之外，可有不種數量的連接插塞、金屬線、ILD層、低k介電層、非低k介電層等。
圖2例示ILD 40、主動連接插塞42A及虛設連接插塞42B的形成。各別的製程係例示於如圖28所示之流程圖200中的製程204。於通篇之描述中，用語”主動”是指與積體電路裝置電性地耦接且具有電性作用之特徵，且用語”虛設”是指沒有電性作用且不被使用於導通電路的特徵。於通篇之描述中，源極/汲極連接插塞42A及虛設連接插塞42B係統稱為連接插塞42。ILD 40可由一介電材料形成，所述介電材料係選自用於形成ILD 38之相同族群的候選材料。依據一些實施例，ILD 40可具有一非低k的值，而其亦可具有在約3.0與約3.8之間的範圍內的k值、或更高。在ILD 38與ILD 40之間可有、或不可有一蝕刻停止層(未顯示)。
連接插塞42亦可由與連接插塞36類似的材料形成或具有類似的結構。連接插塞42的形成製程亦可包括形成連接開口於ILD 40中、填充導電材料至連接開口、及執行一平坦化製程以使連接插塞42的頂部表面與ILD 40的頂部表面齊平。源極/汲極連接插塞42A及虛設連接插塞42B係同時地形成且共享共同的形成製程。
參考圖3，互連結構44形成於ILD 40及連接插塞42上方。各別的製程係例示於如圖28所示之流程圖200中的製程206。於通篇之描述中，互連結構44係指基於低k介電層所形成之互連結構。互連結構44可包括蝕刻停止層46及介電層48，以及於蝕刻停止層46及介電層48中的金屬線50。金屬線50可統稱為金屬層M0。
於介電層48及蝕刻停止層46中的金屬線50的形成可包括單鑲嵌(single damascene)製程。金屬線50可包括於共同製程中同時地形成之金屬線50A及虛設金屬線50B。在用於形成金屬線之一單鑲嵌製程中，溝槽(被金屬線50佔據)係首先形成在介電層48及蝕刻停止層46中，接著以導電材料填充溝槽，導電材料可包括一共形障壁層及一金屬化層。障壁層可由鈦、氮化鈦、鉭、氮化鉭、或類似者來形成。金屬化層可包括銅、銅合金、鎢、鈷、或類似者。之後實行一平坦化製程、諸如CMP製程，以去除導電材料高於介電層之頂部表面的超過部分，留下金屬線50於介電層48及蝕刻停止層46中。金屬線50包括主動金屬線50A及虛設金屬線50B。
蝕刻停止層52及介電層54之後透過沉積來形成。穿孔56及金屬線58(其統稱為雙鑲嵌結構60)形成於介電層54及蝕刻停止層52中。穿孔56包括主動穿孔56A及虛設穿孔56B。金屬線58包括主動金屬線58A及虛設金屬線58B。金屬線58可統稱為金屬層M1。雙鑲嵌結構60可包括主動雙鑲嵌結構60A及虛設雙鑲嵌結構60B，其在共同的製程中同時地形成。
蝕刻停止層62及介電層64之後透過沉積來形成於介電層54上方。穿孔70及金屬線72(其統稱為雙鑲嵌結構74)形成於介電層64及蝕刻停止層62中。金屬線72可統稱為金屬層M2。穿孔70包括主動穿孔70A及虛設穿孔70B。金屬線72包括主動金屬線72A及虛設金屬線72B。雙鑲嵌結構74可包括主動雙鑲嵌結構74A及虛設雙鑲嵌結構74B，其在共同的製程中同時地形成。
在用於形成雙鑲嵌結構60之雙鑲嵌製程中，溝槽及穿孔開口兩者係形成於介電層54中，且穿孔開口係在溝槽下面並連接至溝槽。於一範例實施例中，形成製程可包括形成一硬遮罩(未顯示)於介電層54上方，且溝槽形成於硬遮罩中。之後形成具有穿孔圖樣之一光阻，接著藉由蝕刻介電層54以形成穿孔開口，其中穿孔開口在介電層54之一頂部表面與一底部表面之間延伸至一中間 層。之後移除光阻。之後使用硬遮罩做為蝕刻遮罩蝕刻介電層54，溝槽(被金屬線58佔據)因此形成於介電層54中，於此同時溝槽被形成，穿孔開口向下延伸至介電層54之底部，並暴露下面的蝕刻停止層52。之後蝕刻蝕刻停止層52以暴露下面的導電特徵，諸如金屬線50。之後以導電材料填充溝槽及穿孔開口，導電材料可包括一共形障壁層及一金屬化材料，類似於單鑲嵌製程所採用者。之後實行一平坦化製程以形成金屬線58及穿孔56。雙鑲嵌結構74可使用與雙鑲嵌結構60之形成的類似製程及類似材料來形成，並可採用類似的製程。
蝕刻停止層46、52、62可包括氮化矽(SiN)、碳化矽(SiC)、氮氧化矽(SiON)、碳氧化矽(SiOC)、碳氮化矽(SiCN)、或類似者。蝕刻停止層46、52、62亦可包括一金屬氧化物、一金屬氮化物、或類似者。蝕刻停止層46、52、62可為由一均質材料形成之單層、或是包括複數個由不同材料形成之介電子層形成之複合層。依據本揭示之一些實施例，層46、52、62之其中一個或多個可包括一氮化鋁(AlN)層、於氮化鋁層上方之一碳氧化矽層、及於碳氧化矽層上方之一氧化鋁層。
介電層48、54、64亦稱為中間金屬介電質(Inter-metal Dielectrics，IMDs)。依據本揭示之一些實施例，於互連結構44中之介電層(包括48、54、64)係由低k介電材料形成。低k介電材料之介電常數(k值)可低於約3.2，且例如可在約2.6與約32的範圍中。介電層48、54、64可包含一含碳低k介電材料、氫倍半矽氧烷(HSQ)、甲基矽倍半氧烷(MSQ)、或類似者。依據本揭示之一些實施例，介電層48、54、64的形成包括沉積一含孔洞劑介電材料於介電層中，且之後實行固化製程以驅除孔洞劑，且因此剩餘的介電層48、54、64係為多孔的。雖然三個IMDs係被例示為範例，互連結構44可包括更多介電層(其由低k介電材料形成)，例如，互連結構44可包括4至8個介電層及對應的金屬層。
圖4例示互連結構76的形成，其亦包括蝕刻停止層、位於對應的蝕刻停止層上方之介電層、及鑲嵌結構(金屬線及穿孔)。各別的製程係例示於如圖28所示之流程圖200中的製程208。依據一些實施例，不同於互連結構44，互連結構76中之介電層(諸如介電層80及介電層88)係以非低k介電材料來形成，其可包括氧化矽、氮化矽、碳化矽、氮氧化矽、碳氧化矽、或類似者。依據替代的實施例，互連結構76的形成係被跳過，且如圖5所示的製程以及隨後的製程係被直接地實行在互連結構44上。
依據一些實施例，互連結構76包括蝕刻停止層78及介電層80，其透過沉積製程來形成。穿孔82(包括82A及82B)及金屬線84(包括84A及84B)係被形成於介電層80及蝕刻停止層78中。穿孔82及金屬線84係統稱為雙鑲嵌結構85。穿孔82包括主動穿孔82A及虛設穿孔82B。金屬線84包括主動金屬線84A及虛設金屬線84B。蝕刻停止層86及介電層88係透過沉積而形成於介電層80上方。穿孔90及金屬線92(其統稱為雙鑲嵌結構94)係被形成於介電層88及蝕刻停止層86中。穿孔90包括主動穿孔90A及虛設穿孔90B。金屬線92包括主動金屬線92A及虛設金屬線92B。互連結構76可包括更多的介電層(其基於非低k介電材料來形成)及金屬線以及穿孔於其中，其在此未例示，例如，互連結構76可包括4至8個介電層及對應的金屬層。
參考圖5，蝕刻停止層96係沉積於互連結構76上方。蝕刻停止層96可由以下者所形成或包含以下者：氧化鋁、氮化鋁、氮氧化矽、氧化矽、氮化矽、碳化矽、碳氧化矽、或類似者、或其多個層。
鈍化層98(有時候稱之為鈍化-1(passivation-1)或鈍-1(pass-1))係被形成於蝕刻停止層96上方。各別的製程係例示於如圖28所示之流程圖200中的製程210。依據一些實施例，鈍化層98係由具有介電常數等於或大於氧化矽之介電常數的非低k介電材料來形成。鈍化層98可由一無機的介電材料來形成或包含無 機的介電材料，其可選自包括、但不限於以下之材料：無摻雜矽玻璃(USG)、SiN、SiO2、SiON、SiOC、SiC、或類似者、其組合、及/或其多個層。
參考圖6，導電特徵110(包括主動導電特徵110A及虛設導電特徵110B)係被分別地形成連接至位在下方的主動特徵及虛設特徵。各別的製程係例示於如圖28所示之流程圖200中的製程212。依據一些實施例，導電特徵110係透過一單鑲嵌製程來形成。形成製程可包括蝕刻鈍化層98及位在下方的蝕刻停止層96以形成開口、沉積一導電障壁(例如由鈦、氮化鈦、鉭、氮化鉭、或類似者形成)、及電鍍諸如銅、鎢、或類似者之一導電材料。一CMP製程可之後被實行以移除多餘的導電材料及導電障壁，留下導電特徵110。依據替代的實施例，代替在此階段形成導電特徵110，導電特徵110可在如圖9所示形成貫通孔122’之後來形成。
參考圖7，一圖案化的蝕刻遮罩(未顯示)係被形成於鈍化層98上方。依據一些實施例，圖案化的蝕刻遮罩包含光阻且可、或不可包括由TiN、BN、或類似者所形成之硬遮罩。一異向(anisotropic)蝕刻製程之後被實行以形成開口112。各別的製程係例示於如圖28所示之流程圖200中的製程214。所得到的開口112穿透過互連結構76及互連結構44中的介電層，且穿透過ILD 40及ILD 38等。半導體基體24係進一步蝕刻，使得開口112延伸至基體24之一中間位階，其中中間位階係位於半導體基體24之頂部表面24T與底部表面24B之間。開口112係被使用於形成半導體穿孔(TSVs，有時候亦稱之為矽穿孔)，且因此在之後被稱之為TSV開口112。異向蝕刻製程可包括複數個蝕刻製程，其採用不同的蝕刻氣體以便蝕刻由不同材料所形成之介電層以及蝕刻半導體基體24。
以上討論的製程產生電性連接結構113、及虛設堆疊結構114B及114C。虛設堆疊結構114B及114C係統稱為虛設堆疊結構114。電性連接結構113係被使用於電性地連接至積體電路裝置26，且當使用時，在其中有電壓及電流 流動。虛設堆疊結構114B及114C可不具有電性功能，且可不電性地連接至積體電路裝置26。虛設堆疊結構114B及114C的蝕刻包括複數個導電特徵，其分佈在複數個介電層中。結合複數個導電特徵以形成一積體特徵，其可從鈍化層98之頂部向下延伸至互連結構44之一位階或下面。虛設堆疊結構114B及114C的俯視形狀係顯示於圖18至圖27中。依據一些實施例，虛設堆疊結構114B及114C係電性地浮動。依據替代的實施例，虛設堆疊結構114B及114C係電性地接地，例如，電性地連接至半導體基體24之虛設堆疊結構114B可電性地接地，部分的虛設堆疊結構114C可電性地接地或電性地浮動。
虛設堆疊結構包括完全的虛設堆疊結構114B及部分的虛設堆疊結構114C。完全的虛設堆疊結構114B延伸至隨後形成的貫通孔延伸至其中之所有的介電層中，例如，完全的虛設堆疊結構114B延伸至從鈍化層98到ILD 38的各個介電層中，且進一步延伸至ILD 38與半導體基體24之間之任何介電層中。部分的虛設堆疊結構114C係例如為部分的虛設堆疊結構，其從鈍化層98向下地延伸，且部分的虛設堆疊結構114C的底部係高於半導體基體24的頂部表面。據此，部分的虛設堆疊結構114C係藉由至少一個或多個介電層與半導體基體24垂直地間隔開。
依據一些實施例，部分的虛設堆疊結構114C延伸至在互連結構44中之至少一個、且可為多個低k介電層中，例如，假設互連結構44中之介電層48、54及64係為低k介電層，且於互連結構76中之介電層(諸如介電層80及88)係為非低k介電層，部分的虛設堆疊結構114C至少穿透過互連結構76中之所有的非低k介電層，且延伸至互連結構44中之至少頂部的低k介電層(例如介電層64)中，這確保如圖7所示之隨後的焙燒製程116中之有效的濕氣排除。需理解到部分的虛設堆疊結構114C可延伸至、且停止於任何低k介電層中，諸如低k介電層64、54、或48，且可延伸至、且停止於ILD 40或ILD 38(假設在ILD 38與半導體基體24之 間有至少一個介電層)，例如，於圖7中，金屬線/襯墊58B及穿孔70B係以虛線顯示，其表示這些特徵可、或不可被形成。再者，完全的虛設堆疊結構114B及部分的虛設堆疊結構114C可以相同晶粒22來形成，於一相同的晶粒22中，亦可有多個以任意組合延伸至不同的低k介電層之部分的虛設堆疊結構114C。例如，於一個晶粒中，可有一個部分的虛設堆疊結構114C延伸至、且停止在低k介電層48中，一個部分的虛設堆疊結構114C延伸至、且停止在低k介電層54中，一個部分的虛設堆疊結構114C延伸至、且停止在低k介電層64中，及一個完全的虛設堆疊結構114B。
介電層、特別是低k介電層，可在進行的製程中、尤其是TSV製程中吸收濕氣。由於TSV尺寸及深度相當大且下面的金屬層被封裝，在TSV製程、諸如開放蝕刻製程(opening-etching process)期間產生的濕氣在傳統結構中係難以被除氣。一焙燒製程因此被實行以移除藉由介電層所吸收的濕氣。各別的製程係例示於如圖28所示之流程圖200中的製程216。依據一些實施例，焙燒製程係在約300℃與約450℃之間的溫度範圍來實行。焙燒持續時間可在約30分鐘與約120分鐘的範圍。在焙燒製程期間，濕氣從介電層被移除。依據一些實施例，虛設堆疊結構114係作用為排除濕氣至外界環境的除氣通道。在沒有虛設堆疊結構114的情況下，焙燒製程在移除濕氣上不太有效。再者，虛設堆疊結構114亦可作用為阻擋濕氣從TSV開口112側向地延伸至介電層的內部部分中。為了允許虛設堆疊結構114有效地作用為除氣及阻擋濕氣，虛設堆疊結構114係被形成靠近TSV開口112，例如，具有小於約1μm的空間S1，且可在約0.2μm與約0.5μm的範圍中。再者，環繞一TSV開口112之所有完全的虛設堆疊結構114B之總體的俯視面積TAFD可等於或大於TSV開口之俯視面積TATSV，以使除氣通道足夠大。由於部分的虛設堆疊結構114C在除氣及阻擋濕氣上不太有效，更多的部分的虛設堆 疊結構114C被形成，例如環繞一TSV開口112之所有部分的虛設堆疊結構114C之總體的俯視面積TAPD可等於或大於TSV開口112之俯視面積TATSV的兩倍。
依據一些實施例，如圖7所示，焙燒製程116係在形成TSV開口112之後、且在填充TSV開口112之前來實行。依據替代的實施例，由於虛設堆疊結構114B及114C用作為垂直的除氣通道，焙燒製程亦可在形成TSV開口112之前來實行，諸如在圖6所示之結構上實行。依據又再替代的實施例，焙燒製程亦可在TSV開口112已被填充以形成貫通孔之後來實行，例如，焙燒製程可在如圖9所示之結構上實行。
參考圖8，沉積介電襯料120。各別的製程係例示於如圖28所示之流程圖200中的製程218。介電襯料120包括TSV開口112外側之水平部分，且垂直部分延伸至TSV開口112中。依據一些實施例，介電襯料120係由一介電材料形成或包含一介電材料，介電材料諸如氮化矽、碳化矽、氮氧化矽、碳氧化矽、或類似者、或其組合。沉積方法可包括PECVD、原子層沉積(ALD)、物理氣相沉積(PVD)、或類似者。依據一些實施例，介電襯料120具有良好的能力用於電性絕緣及防止擴散，且可防止不想要的物質穿透它。
介電襯料120可為一單層介電層或一複合層(包括兩個或更多個子層)，例如，介電襯料120中之子層可由不同材料形成或包含不同材料，或包括具有不同組成分之相同材料，例如，介電襯料120可包括氧化矽襯料及在氧化矽襯料上方之氮化矽襯料，或可包括兩個具有不同氮原子百分比之SiON層。
圖8進一步例示導電材料122的沉積。導電材料122可使用PVD、CVD、電鍍、或類似者來形成。各別的製程係例示於如圖28所示之流程圖200中的製程220。導電材料122可為一單層材料或可包括複數個層，其可包括由TiN、TaN、或類似者所形成之一障壁及由銅、鎢、鈷、或類似者、或其組合所形成之一金屬化材料。
圖9例示一平坦化製程，其可為一CMP製程或一機械研磨製程。平坦化製程導致導電材料122之頂部表面的平坦化。各別的製程係例示於如圖28所示之流程圖200中的製程222。導電材料122之剩餘部分在之後稱之為貫通孔122’(亦替代地稱之為TSVs 122’)。
圖10至圖12例示依據一些實施例之上部特徵的形成。各別的製程係例示於如圖28所示之流程圖200中的製程224。需理解到這些製程係為範例，且本揭示考慮了任何其它具有不同特徵及層之上部特徵。參考圖10，依據一些實施例，絕緣體層124係被沉積。絕緣體層124之材料可選自諸如氮化矽、氧化矽、碳化矽、USG、或類似者之介電質。
絕緣體層124之後被蝕刻，且導電特徵128係被形成延伸至絕緣體層124中，且依據一些實施例亦可具有一些部分直接地延伸於絕緣體層124上方。導電特徵128可包含銅、鎢、鋁、或類似者。複數個介電層130係被形成，且導電特徵132係被形成連接至電性連接結構113及貫通孔122’。金屬襯墊134之後被形成。金屬襯墊134可為鋁襯墊或鋁銅襯墊，且可使用其它金屬化材料。形成製程可包括沉積一金屬層，且之後圖案化金屬層以留下導電特徵之金屬襯墊134。
接著，亦如圖11所示，鈍化層136係被沉積且圖案化，以使鈍化層136之一些部分罩覆金屬襯墊134之邊緣部分，且金屬襯墊134之一些部分透過鈍化層136中之開口而被暴露。介電層138之後被形成，例如，使用諸如氧化矽、氮氧化矽、或類似者之含矽介電材料。接合襯墊140形成在介電層138中，可包括銅，並且得到如圖12所示之結構。
圖13至圖15例示用於在半導體基體24之背側上形成特徵之製程。各別的製程係例示於如圖28所示之流程圖200中的製程226。參考圖13，一背側研磨製程係在半導體基體24之背側上實行以移除基體24之一部分，直到 TSVs 122’被顯露。接著，半導體基體24係稍微地凹陷化(例如透過蝕刻)，以使TSVs 122’突出於半導體基體24的背部表面，如圖14所示。
接著，亦如圖14所示，介電層142係被沉積，然後進行一CMP製程或一機械研磨製程以重新暴露TSVs 122’。TSVs 122’因此亦穿透過介電層142。依據一些實施例，介電層142係由氧化矽、氮化矽、或類似者所形成。
參考圖15，RDLs 144可之後被形成，其包括連接TSVs 122’之襯墊部分。RDLs 144依據一些實施例可由鋁、銅、鎳、鈦、或類似者所形成。圖15進一步例示介電層146及電性連接件148的形成。依據一些實施例，電性連接件148包括焊接區域，其可藉由電鍍或置放焊接球於RDLs 144之襯墊上來形成，且回流(reflowing)焊接球。依據替代的實施例，電性連接件148係由非焊接金屬化材料所形成，例如，電性連接件148可由銅襯墊或支柱所形成，且各個可或不可包括鎳覆蓋層。電性連接件148可突出於環繞的介電層，且可被使用於焊接鍵合或直接金屬對金屬(metal-to-metal)鍵合。替代地，電性連接件148的底部表面可與介電層146之底部表面共平面，以使裝置晶粒22可被使用於混合鍵合。雖然於圖15中顯示RDLs 144之一個層，RDLs 144於一些實施例中可包括多於一個的金屬層。
於隨後的製程中，晶圓20可透過沿著刻畫線150之鋸切製程而單一化，且裝置晶粒22可彼此分開。各別的製程係例示於如圖28所示之流程圖200中的製程228。
圖16及圖17例示一範例實施例，於其中，如圖15所示之晶粒22係被使用於封裝。參考圖16，封裝152包括封裝基體151、及在封裝基體151上方且鍵合至封裝基體151之中介層156。複數個裝置晶粒及/或封裝係在封裝基體151上方且鍵合至封裝基體151。封裝/裝置晶粒例如可包括系統晶片晶粒154A及封 裝154B。封裝154B於一些實施例中亦可包括藉由銅對銅(Cu-Cu)鍵合而鍵合在一起之裝置晶粒22及22’。
圖17例示裝置晶粒22及22’之一部分的放大圖。裝置晶粒22及22’可透過混合接合而接合。虛設堆疊結構114B及114C係形成在裝置晶粒22中。雖然虛設堆疊結構114B及114C顯示在連接至凸塊之金屬層的表面上，虛設堆疊結構114B及114C於一些實施例中可電性地浮動。
圖18至圖27例示依據一些實施例之虛設堆疊結構114的俯視圖。需理解到雖然虛設堆疊結構114之不同型式配置係顯示在不同圖面，這些虛設堆疊結構114及對應的貫通孔122’可以任何組合形成在相同的裝置晶粒上。虛設堆疊結構114中之相鄰者可具有彼此實質上相等的距離或不同的距離。
圖18至圖20例示虛設堆疊結構114的俯視圖，其依據一些實施例可為完全的虛設堆疊結構114B。複數個虛設堆疊結構114可包括完全的虛設堆疊結構114B，其可延伸至半導體基體24。TAFD/TATSV的比值、即完全的虛設堆疊結構114B之總體面積TAFD對於對應的TSV 122’之俯視面積TATSV的比值、可等於或大於約1，且可在約1與2的範圍中。
參考圖18，複數個虛設堆疊結構114係被配置環繞貫通孔122’。複數個虛設堆疊結構114係伸長的且配置成對齊一環狀圍繞的貫通孔122’，例如，伸長的虛設堆疊結構114可具有大於約2、或大於5之長度對寬度(length-to-width)比值。圖19例示依據一些實施例之複數個虛設堆疊結構114，於其中，複數個虛設堆疊結構114係非伸長的。虛設堆疊結構114可具有正方形俯視形狀、圓形俯視形狀、或具有長度對寬度比值小於約2的矩形。圖20例示依據一些實施例之複數個虛設堆疊結構114，於其中，複數個虛設堆疊結構114包括混合的伸長與非伸長虛設堆疊結構。
圖21及圖22例示虛設堆疊結構114的俯視圖，其依據一些實施例可為部分的虛設堆疊結構114C。完全的虛設堆疊結構114B亦可採用這些結構，且因此標註標號”114B/114C/(114)”。環繞一貫通孔122’之複數個虛設堆疊結構114係被佈置排列成兩個或更多個環圈，外環圈包圍對應的內環圈。這些實施例當使用部分的虛設堆疊結構114C時可被應用，儘管這些實施例亦可應用於完全的虛設堆疊結構114B。由於部分的虛設堆疊結構114C在除氣及阻擋濕氣上不太有效，增加部分的虛設堆疊結構114C的數量可補償減少的效果。依據一些實施例，TAPD/TATSV的比值、即環繞一TSV 122’之部分的虛設堆疊結構114C之總體面積TAPD對於TSV 122’之俯視面積TATSV的比值、可大於2，且可在約2與約3之間的範圍。圖21及圖22係彼此類似，除了圖21例示虛設堆疊結構114係被配置排列成圓形環圈，而圖22例示虛設堆疊結構114係被配置排列成矩形環圈。
圖23例示一實施例，其中完全的虛設堆疊結構114B(標示為114B1)包圍一單一的貫通孔122’，且其它完全的虛設堆疊結構114B(標示為114B2)包圍複數個貫通孔122’。依據一些實施例，虛設堆疊結構114B1之總體面積對於虛設堆疊結構114B2之總體面積的比值係等於或小於約1。
圖24例示一實施例，其中部分的虛設堆疊結構114C(標示為114C1)包圍一單一的貫通孔122’，且其它完全的虛設堆疊結構114B(標示為114B2)包圍複數個貫通孔122’。依據一些實施例，虛設堆疊結構114C1之總體面積對於虛設堆疊結構114B2之總體面積的比值係大於約2，且可在約2與約3之間的範圍。
圖25例示一實施例，其中完全的虛設堆疊結構114B(標示為114B1)包圍一單一的貫通孔122’，且其它部分的虛設堆疊結構114C(標示為114C2)包圍複數個貫通孔122’。依據一些實施例，部分的虛設堆疊結構114C2之 總體面積對於虛設堆疊結構114B1之總體面積的比值係大於約2，且可在約2與約3之間的範圍。
圖26及圖27例示形成封閉環圈之虛設堆疊結構114(其可為完全的虛設堆疊結構114B或部分的虛設堆疊結構114C)。於圖26中，顯示一圓形環圈。於圖27中，顯示一矩形環圈。類似地，當虛設堆疊結構114係為一完全的虛設堆疊結構114，可有一單一環圈包圍一貫通孔122’。當虛設堆疊結構114係為部分的虛設堆疊結構，可有兩個或更多個環圈包圍對應的貫通孔122’，外環圈包圍對應的內環圈。
本揭示之實施例具有一些有利的特徵。藉由形成虛設堆疊結構圍繞TSVs，虛設堆疊結構可用作為濕氣除氣通道及濕氣阻擋特徵。據此，在介電層中可留下較少的濕氣，且減少了由濕氣引起的介電退化。
依據本揭示之一些實施例，一種方法，包含：形成複數個低k介電層於一半導體基體上方；形成一第一複數個虛設堆疊結構延伸至該複數個低k介電層之其中至少一者中；形成複數個非低k介電層於該複數個低k介電層上方；形成一第二複數個虛設堆疊結構延伸至該複數個非低k介電層中，其中該第二複數個虛設堆疊結構係位於對應的該第一複數個虛設堆疊結構上方並連接至對應的該第一複數個虛設堆疊結構；蝕刻該複數個非低k介電層、該複數個低k介電層及該半導體基體以形成一開口，其中該開口係被該第一複數個虛設堆疊結構及該第二複數個虛設堆疊結構包圍；以及填充該穿孔開口以形成一貫通孔。於一實施例中，該第一複數個虛設堆疊結構包含在該複數個低k介電層之其中一者中之複數個部分，且該複數個部分係彼此斷接。於一實施例中，該方法進一步包含：形成一積體電路於該半導體基體之一表面；以及形成複數個電性連接結構電性地耦接至該積體電路，其中該複數個電性連接結構係以與該第一複數個虛設堆疊結構及該第二複數個虛設堆疊結構之相同製程來形成。於一實 施例中，該第一複數個虛設堆疊結構及該第二複數個虛設堆疊結構係電性地浮動。於一實施例中，該第一複數個虛設堆疊結構及該第二複數個虛設堆疊結構係與該穿孔開口間隔開小於約1μm的間距。於一實施例中，該第一複數個虛設堆疊結構延伸至該半導體基體。於一實施例中，該第一複數個虛設堆疊結構之底部係高於該半導體基體且與該半導體基體間隔開。於一實施例中，該第一複數個虛設堆疊結構形成複數個環圈，其各者完全地包圍該穿孔開口。於一實施例中，該方法進一步包含在包含該穿孔開口之一個別晶圓上實行一焙燒製程。
依據本揭示之一些實施例，一種結構，包含：一半導體基體；複數個介電層，位於該半導體基體上方；一第一貫通孔，穿透過該半導體基體及該複數個介電層；以及一第一複數個虛設堆疊結構，於該複數個介電層中，其中該第一複數個虛設堆疊結構係毗鄰於該第一貫通孔且包圍該第一貫通孔。於一實施例中，該第一複數個虛設堆疊結構係電性地浮動。於一實施例中，該第一複數個虛設堆疊結構係分佈環繞該第一貫通孔，且相鄰的該第一複數個虛設堆疊結構具有實質上相等的距離。於一實施例中，該複數個介電層包含：複數個低k介電層；以及複數個非低k介電層，位於該複數個低k介電層上方，其中該第一複數個虛設堆疊結構穿透過該複數個非低k介電層且延伸至該複數個低k介電層之其中至少一者。於一實施例中，該第一複數個虛設堆疊結構穿透過所有之該複數個低k介電層且延伸至該半導體基體。於一實施例中，該結構進一步包含：一第二貫通孔，穿透過該半導體基體及該複數個介電層；以及一第二複數個虛設堆疊結構，於該複數個介電層中，其中該第二複數個虛設堆疊結構係毗鄰於該第二貫通孔且包圍該第二貫通孔，且其中該第二複數個虛設堆疊結構具有在該複數個低k介電層之其中一者中之底部部分，且該等底部部分係與該半導體基體垂直地間隔開。於一實施例中，該第一複數個虛設堆疊結構停止於該複 數個介電層之其中一者，且與該半導體基體垂直地間隔開。於一實施例中，從該第一複數個虛設堆疊結構至該第一貫通孔的間距係小於約1μm。
依據本揭示之一些實施例，一種結構，包含：一半導體基體；複數個低k介電層，位於該半導體基體上方；複數個非低k介電層，位於該複數個低k介電層上方；一虛設堆疊結構，穿透過該複數個非低k介電層且進一步延伸至該複數個低k介電層之其中至少一者中，其中該虛設堆疊結構係電性地浮動；以及一貫通孔，毗鄰於該虛設堆疊結構，其中該貫通孔穿透過：該複數個非低k介電層；該複數個低k介電層；及該半導體基體。於一實施例中，該結構進一步包含複數個虛設堆疊結構，其係電性地浮動，其中該複數個虛設堆疊結構及該虛設堆疊結構係排列成包圍該貫通孔之一環圈。於一實施例中，該虛設堆疊結構穿透過所有之該複數個非低k介電層。
以上概述了數個實施方式的特徵，以便本領域具有通常知識者可較佳地瞭解本揭示內容的各方面。本領域具有通常知識者將瞭解，他們可能容易地使用本揭示內容，作為其它製程與結構之設計或修改的基礎，以實現與在此介紹的實施方式之相同的目的，及/或達到相同的優點。本領域具有通常知識者亦會瞭解，與這些均等的建構不脫離本揭示內容的精神與範圍，並且他們可能在不脫離本揭示內容的精神與範圍的情況下，進行各種改變、替換、與變更。
20:晶圓
22:晶片/(裝置)晶粒
24:(半導體)基體
26:積體電路裝置
28:電晶體
30:閘堆疊
32:源極/汲極區域
34A:源極/汲極矽化物區域
34B:虛設矽化物區域
36:連接插塞
36A:源極/汲極連接插塞
36B:虛設連接插塞
38:層間介電質(ILD)

Claims (10)

  1. 一種形成半導體結構之方法，包含：形成複數個低k介電層於一半導體基體上方；形成一第一複數個虛設堆疊結構延伸至該複數個低k介電層之其中至少一者中；形成複數個非低k介電層於該複數個低k介電層上方；形成一第二複數個虛設堆疊結構延伸至該複數個非低k介電層中，其中該第二複數個虛設堆疊結構係位於對應的該第一複數個虛設堆疊結構上方並連接至對應的該第一複數個虛設堆疊結構；蝕刻該複數個非低k介電層、該複數個低k介電層及該半導體基體以形成一穿孔開口，其中該穿孔開口係被該第一複數個虛設堆疊結構及該第二複數個虛設堆疊結構包圍；以及填充該穿孔開口以形成一貫通孔。
  2. 如請求項1所述之方法，其中該第一複數個虛設堆疊結構包含在該複數個低k介電層之其中一者中之複數個部分，且該複數個部分係彼此斷接。
  3. 如請求項1所述之方法，進一步包含：形成一積體電路於該半導體基體之一表面；以及形成複數個電性連接結構電性地耦接至該積體電路，其中該複數個電性連接結構係以與該第一複數個虛設堆疊結構及該第二複數個虛設堆疊結構之相同製程來形成。
  4. 如請求項1所述之方法，其中該第一複數個虛設堆疊結構形成複數個環圈，其各者完全地包圍該穿孔開口。
  5. 一種半導體結構，包含： 一半導體基體；複數個介電層，位於該半導體基體上方；一第一貫通孔，穿透過該半導體基體及該複數個介電層；以及一第一複數個虛設堆疊結構，於該複數個介電層中，其中該第一複數個虛設堆疊結構係毗鄰於該第一貫通孔且包圍該第一貫通孔。
  6. 如請求項5所述之半導體結構，其中該第一複數個虛設堆疊結構係分佈環繞該第一貫通孔，且相鄰的該第一複數個虛設堆疊結構具有實質上相等的距離。
  7. 如請求項5所述之半導體結構，其中該複數個介電層包含：複數個低k介電層；以及複數個非低k介電層，位於該複數個低k介電層上方，其中該第一複數個虛設堆疊結構穿透過該複數個非低k介電層且延伸至該複數個低k介電層之其中至少一者。
  8. 如請求項5所述之結構，其中該第一複數個虛設堆疊結構停止於該複數個介電層之其中一者，且與該半導體基體垂直地間隔開。
  9. 一種半導體結構，包含：一半導體基體；複數個低k介電層，位於該半導體基體上方；複數個非低k介電層，位於該複數個低k介電層上方；一虛設堆疊結構，穿透過該複數個非低k介電層且進一步延伸至該複數個低k介電層之其中至少一者中，其中該虛設堆疊結構係電性地浮動；以及一貫通孔，毗鄰於該虛設堆疊結構，其中該貫通孔穿透過：該複數個非低k介電層；該複數個低k介電層；及 該半導體基體。
  10. 如請求項9所述之半導體結構，進一步包含複數個虛設堆疊結構，其係電性地浮動，其中該複數個虛設堆疊結構及該虛設堆疊結構係排列成包圍該貫通孔之一環圈。
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