KR20170091434A - 집적회로 소자 및 그 제조 방법 - Google Patents

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Abstract

집적회로 소자는 게이트 라인과, 게이트 라인의 양 측에서 활성 영역에 형성된 한 쌍의 소스/드레인 영역과, 상기 한 쌍의 소스/드레인 영역 중 적어도 하나의 소스/드레인 영역 위에 형성된 콘택 플러그와, 게이트 라인과 콘택 플러그와의 사이에 개재되는 다중층 구조의 절연 스페이서를 포함한다. 다중층 구조의 절연 스페이서는 산화막과, 산화막 중 게이트 라인에 대면하는 표면을 덮는 제1 탄소 함유 절연막과, 산화막 중 콘택 플러그에 대면하는 표면을 덮는 제2 탄소 함유 절연막을 포함한다.

Description

집적회로 소자 및 그 제조 방법{Integrated circuit device and method of manufacturing the same}
본 발명의 기술적 사상은 집적회로 소자 및 그 제조 방법에 관한 것으로, 특히 전계효과 트랜지스터를 포함하는 집적회로 소자 및 그 제조 방법에 관한 것이다.
전자 기술의 발달로 인해, 최근 반도체 소자의 다운-스케일링(down-scaling)이 급속도로 진행되고 있다. 최근, 반도체 소자는 빠른 동작 속도뿐만 아니라, 동작에 관한 정확성도 요구되기 때문에, 반도체 소자에 포함되는 트랜지스터의 구조 최적화를 위한 다양한 연구가 진행되고 있다. 특히, 게이트 길이가 점차 짧아지면서 게이트 라인을 전기적으로 절연시키기 위한 막들의 식각 내성이 누설 전류 특성에 미치는 영향이 커지고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 집적회로 소자의 제조 공정시 필요한 식각 내성을 제공함으로써, 고도로 다운-스케일링된 트랜지스터에서 최적의 신뢰성 및 성능을 구현할 수 있는 구조를 가지는 집적회로 소자를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 다른 기술적 과제는 집적회로 소자의 제조 공정시 필요한 식각 내성을 제공함으로써, 고도로 다운-스케일링된 트랜지스터에서 최적의 신뢰성 및 성능을 구현할 수 있는 집적회로 소자의 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 기판의 활성 영역 위에 형성된 게이트 라인과, 상기 게이트 라인의 양 측에서 상기 활성 영역에 형성된 한 쌍의 소스/드레인 영역과, 상기 한 쌍의 소스/드레인 영역 중 적어도 하나의 소스/드레인 영역 위에 형성된 콘택 플러그와, 상기 게이트 라인과 상기 콘택 플러그와의 사이에 개재되는 다중층 구조의 절연 스페이서를 포함하고, 상기 다중층 구조의 절연 스페이서는 산화막과, 상기 산화막 중 상기 게이트 라인에 대면하는 표면을 덮는 제1 탄소 함유 절연막과, 상기 산화막 중 상기 콘택 플러그에 대면하는 표면을 덮는 제2 탄소 함유 절연막을 포함한다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자에서, 상기 제1 탄소 함유 절연막 및 상기 제2 탄소 함유 절연막은 서로 다른 탄소 함량비를 가질 수 있다.
상기 제1 탄소 함유 절연막은 제1 탄소 함량비를 가지고, 상기 제2 탄소 함유 절연막은 상기 제1 탄소 함량비보다 더 큰 제2 탄소 함량비를 가질 수 있다.
일부 실시예들에서, 상기 제1 탄소 함유 절연막은 5 ∼ 15 원자%의 범위 내에서 선택되는 제1 탄소 함량비를 가지고, 상기 제2 탄소 함유 절연막은 10 ∼ 25 원자%의 범위 내에서 선택되고 상기 제1 탄소 함량비보다 더 큰 제2 탄소 함량비를 가질 수 있다.
일부 실시예들에서, 상기 제1 탄소 함유 절연막 및 상기 제2 탄소 함유 절연막은 각각 SiCN, SiOCN, 또는 이들의 조합으로 이루어질 수 있다.
다른 일부 실시예들에서, 상기 제1 탄소 함유 절연막은 제1 탄소 함량비를 가지는 SiOCN 막으로 이루어지고, 상기 제2 탄소 함유 절연막은 상기 제1 탄소 함량비보다 더 큰 제2 탄소 함량비를 가지는 SiOCN 막 또는 SiCN 막으로 이루어질 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 상기 산화막과 상기 제1 탄소 함유 절연막과의 사이에 개재되는 실리콘 질화막을 더 포함할 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 상기 게이트 라인 및 상기 절연 스페이서를 덮으면서 상기 콘택 플러그를 감싸는 블로킹 절연막을 더 포함할 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자에서, 상기 제2 탄소 함유 절연막의 폭은 상기 제1 탄소 함유 절연막의 폭보다 더 작을 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자에서, 상기 산화막의 폭은 상기 제1 탄소 함유 절연막의 폭보다 더 작을 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 상기 게이트 라인의 저면 및 측벽을 덮는 게이트 절연막을 더 포함할 수 있다. 그리고, 상기 제1 탄소 함유 절연막은 상기 게이트 절연막과 직접 접해 있을 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자에서, 상기 제2 탄소 함유 절연막은 상기 콘택 플러그와 직접 접해 있을 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자에서, 상기 제1 탄소 함유 절연막은 상기 게이트 라인의 측벽 위에서 상기 게이트 라인의 길이 방향을 따라 선형적으로 연장되고, 상기 제2 탄소 함유 절연막은 상기 적어도 하나의 소스/드레인 영역 위에서 상기 콘택 플러그의 하부를 포위하는 링(ring) 형상을 가질 수 있다.
일부 실시예들에서, 상기 제2 탄소 함유 절연막 중 상기 기판에 가장 가까운 저면의 폭은 상기 제2 탄소 함유 절연막의 중간 부분에서의 최대 폭 부분보다 더 작을 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 상기 산화막과 상기 제2 탄소 함유 절연막과의 사이에 개재되고, 상기 콘택 플러그의 하부를 포위하도록 링 형상을 가지는 실리콘 질화막을 더 포함할 수 있다.
일부 실시예들에서, 상기 절연 스페이서 중 상기 콘택 플러그에 가장 가까운 표면은 요철 구조부를 가질 수 있다.
일부 실시예들에서, 상기 절연 스페이서를 구성하는 다중층 중 적어도 일부 층은 상기 기판으로부터 상기 콘택 플러그의 연장 방향을 따라 불연속적으로(intermittently) 연장될 수 있다.
일부 실시예들에서, 상기 절연 스페이서에서 상기 제2 탄소 함유 절연막은 상기 기판으로부터 상기 콘택 플러그의 연장 방향을 따라 불연속적으로 연장될 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자에서, 상기 절연 스페이서는 상기 산화막과 상기 제2 탄소 함유 절연막과의 사이에 개재된 실리콘 질화막을 더 포함할 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자에서, 상기 콘택 플러그는 도전성 플러그와 상기 도전성 플러그의 표면을 감싸며 상기 절연 스페이서에 접하는 도전성 배리어막을 포함하고, 상기 도전성 배리어막은 상기 절연 스페이서에 대면하는 부분에서 요철 구조부를 가질 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 핀형 활성 영역과, 상기 핀형 활성 영역 위에 형성된 한 쌍의 게이트 라인과, 상기 한 쌍의 게이트 라인 사이에서 상기 핀형 활성 영역 위에 형성된 콘택 플러그와, 상기 한 쌍의 게이트 라인과 상기 콘택 플러그와의 사이에 각각 개재되는 다중층 구조의 절연 스페이서를 포함하고, 상기 다중층 구조의 절연 스페이서는 산화막과, 상기 산화막 중 상기 게이트 라인에 대면하는 표면을 덮는 제1 탄소 함유 절연막과, 상기 산화막 중 상기 콘택 플러그에 대면하는 표면을 덮는 제2 탄소 함유 절연막을 포함한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자에서, 상기 제1 탄소 함유 절연막은 5 ∼ 15 원자%의 범위 내에서 선택되는 제1 탄소 함량비를 가지고, 상기 제2 탄소 함유 절연막은 10 ∼ 25 원자%의 범위 내에서 선택되고 상기 제1 탄소 함량비보다 더 큰 제2 탄소 함량비를 가질 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자에서, 상기 제1 탄소 함유 절연막은 SiOCN으로 이루어지고, 상기 제2 탄소 함유 절연막은 SiCN, SiOCN, 또는 이들의 조합으로 이루어질 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자에서, 상기 제1 탄소 함유 절연막은 상기 게이트 라인의 측벽 위에서 상기 한 쌍의 게이트 라인의 길이 방향을 따라 선형적으로 연장되고, 상기 제2 탄소 함유 절연막은 상기 한 쌍의 게이트 라인 사이에서 상기 콘택 플러그의 하부를 포위하는 링 형상을 가질 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자에서, 상기 제2 탄소 함유 절연막 중 상기 핀형 활성 영역에 가장 가까운 저면의 폭은 상기 제2 탄소 함유 절연막의 중간 부분에서의 최대 폭 부분보다 더 작고, 상기 콘택 플러그는 상기 제2 탄소 함유 절연막의 저면에 대응하는 부분에서 상기 콘택 플러그의 외부 방향으로 돌출된 돌출부를 가질 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자에서, 상기 제2 탄소 함유 절연막 및 상기 콘택 플러그는 각각 요철 구조부를 포함하고, 상기 제2 탄소 함유 절연막의 요철 구조부와 상기 콘택 플러그의 요철 구조부는 상호 대면할 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자에서, 상기 절연 스페이서에 포함되는 상기 제2 탄소 함유 절연막 및 상기 산화막 중 적어도 하나는 상기 핀형 활성 영역으로부터 상기 콘택 플러그의 연장 방향을 따라 불연속적으로 연장될 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서는, 기판 상에 제1 탄소 함유 절연막을 포함하는 게이트 절연 스페이서를 형성한다. 상기 게이트 절연 스페이서에 의해 한정되는 공간에 게이트 라인을 형성한다. 상기 게이트 절연 스페이서를 사이에 두고 상기 게이트 라인의 측벽을 산화막으로 덮는다. 상기 게이트 라인의 일측에서 상기 산화막을 관통하여 상기 기판의 활성 영역을 노출시키는 콘택홀을 형성한다. 상기 콘택홀 내에 제2 탄소 함유 절연막을 포함하는 콘택 절연 스페이서를 형성한다. 상기 콘택홀 내에서 상기 콘택 절연 스페이서에 의해 포위되는 콘택 플러그를 형성한다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서는, 상기 콘택 플러그를 형성하는 단계에서, 상기 콘택 플러그가 상기 제2 탄소 함유 절연막에 접하도록 형성될 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서는, 상기 게이트 라인을 형성하는 단계에서, 상기 게이트 라인이 상기 제1 탄소 함유 절연막에 접하도록 형성될 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서는, 상기 게이트 절연 스페이서를 형성하는 단계에서, 상기 제1 탄소 함유 절연막이 제1 탄소 함량비를 가지도록 형성되고, 상기 콘택 절연 스페이서를 형성하는 단계에서, 상기 제2 탄소 함유 절연막이 상기 제1 탄소 함량비보다 더 큰 제2 탄소 함량비를 가지도록 형성될 수 있다.
일부 실시예들에서, 상기 제1 탄소 함유 절연막은 5 ∼ 15 원자%의 범위 내에서 선택되는 제1 탄소 함량비를 가지도록 형성되고, 상기 제2 탄소 함유 절연막은 10 ∼ 25 원자%의 범위 내에서 선택되고 상기 제1 탄소 함량비보다 더 큰 제2 탄소 함량비를 가지도록 형성될 수 있다.
일부 실시예들에서, 상기 콘택 절연 스페이서를 형성하는 단계에서, 상기 제2 탄소 함유 절연막을 형성하기 위하여 실리콘 원자 및 탄소 원자를 모두 포함하는 화합물로 이루어지는 전구체를 사용하는 증착 공정을 수행할 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서, 상기 게이트 절연 스페이서를 형성하는 단계는 상기 제1 탄소 함유 절연막을 제1 온도 하에서 형성하는 단계를 포함하고, 상기 콘택 절연 스페이서를 형성하는 단계는 상기 제2 탄소 함유 절연막을 상기 제1 온도보다 낮은 제2 온도 하에서 형성하는 단계를 포함할 수 있다.
본 발명의 기술적 사상에 의한 집적회로 소자는 게이트 라인과 콘택 플러그와의 사이에 다중층 구조의 절연 스페이서가 재개되어 있다. 상기 다중층 구조의 절연 스페이서는 상기 게이트 라인과 상기 콘택 플러그와의 사이의 전기적 단락을 방지하기에 충분한 식각 내성을 제공하도록 최적화된 탄소 함량비를 가진다. 따라서, 상기 게이트 라인과 상기 콘택 플러그와의 사이에서 충분히 낮은 유전율을 제공할 수 있으며, 이들 사이에 누설 전류가 발생되는 것을 억제할 수 있다.
도 1a 내지 도 1c는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 설명하기 위한 도면들로서, 도 1a는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 레이아웃 다이어그램이고, 도 1b는 도 1a의 B - B' 선 단면도이고, 도 1c는 도 1a의 C - C' 선 단면도이다.
도 2는 도 1b의 II - II'선 단면을 따르는 평면도이다.
도 3a 및 도 3b는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 도면들로서, 도 3a는 도 1a의 B - B' 선 단면에 대응하는 부분의 구성을 도시한 단면도이고, 도 3b는 도 3a에서 "3B"로 표시한 점선 영역에 포함된 일부 구성들을 확대하여 도시한 도면이다.
도 4a 및 도 4b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 도면들로서, 도 4a는 도 1a의 B - B' 선 단면에 대응하는 부분의 구성을 도시한 단면도이고, 도 4b는 도 1a의 C - C' 선 단면에 대응하는 구성을 도시한 단면도이다.
도 5는 도 4a의 V - V'선 단면을 따르는 평면도이다.
도 6a 및 도 6b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 도면들로서, 도 6a는 도 1a의 B - B' 선 단면에 대응하는 구성을 도시한 단면도이고, 도 6b는 도 1a의 C - C' 선 단면에 대응하는 구성을 도시한 단면도이다.
도 7a 및 도 7b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 도면들로서, 도 7a는 도 1a의 B - B' 선 단면에 대응하는 구성을 도시한 단면도이고, 도 7b는 도 1a의 C - C' 선 단면에 대응하는 구성을 도시한 단면도이다.
도 8은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 9a 및 도 9b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 도면들로서, 도 9a는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 레이아웃 다이어그램이고, 도 9b는 도 9a의 C - C' 선 단면도이다.
도 10a 내지 도 21b는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들로서, 도 10a, 도 11a, ..., 도 21a는 도 1a의 B - B' 선 단면에 대응하는 부분을 공정 순서에 따라 도시한 단면도들이고, 도 10b, 도 11b, ..., 도 21b는 도 1a의 C - C' 선 단면에 대응하는 부분을 공정 순서에 따라 도시한 단면도들이다.
도 22는 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 시스템의 블록 다이어그램이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다. 여기에 사용되는 모든 용어 "및/또는"은 언급된 구성 요소들의 각각 및 하나 이상의 모든 조합을 포함한다. 또한, 본 명세서에서 사용되는 용어 "기판"은 기판 그 자체, 또는 기판과 그 표면에 형성된 소정의 층 또는 막 등을 포함하는 적층 구조체를 의미할 수 있다. 또한, 본 명세서에서 "기판의 표면"이라 함은 기판 그 자체의 노출 표면, 또는 기판 위에 형성된 소정의 층 또는 막 등의 외측 표면을 의미할 수 있다. 본 명세서에서, "실리콘 산화막"이라 함은 다른 정의가 없는 한 SiO2 막을 의미할 수 있다. 본 명세서에서, "실리콘 질화막"이라 함은 다른 정의가 없는 한 Si3N4 막을 의미할 수 있다. 본 명세서에서, "폭이라 함은 다른 정의가 없는 한 핀형 활성 영역(FA)의 길이 방향 (X 방향)을 따르는 크기를 의미할 수 있다.
도 1a 내지 도 1c는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 설명하기 위한 도면들로서, 도 1a는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(100)의 레이아웃 다이어그램이고, 도 1b는 도 1a의 B - B' 선 단면도이고, 도 1c는 도 1a의 C - C' 선 단면도이다.
도 1a 내지 도 1c를 참조하면, 집적회로 소자(100)는 제1 방향 (X 방향)으로 연장되는 핀형(fin-type) 활성 영역(FA)을 가지는 기판(110)을 포함한다. 도 1b에는 상기 핀형 활성 영역(FA)의 저면의 레벨이 점선(BL)으로 표시되어 있다.
상기 기판(110)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 일부 실시예들에서, 상기 기판(110)은 III-V 족 물질 및 IV 족 물질 중 적어도 하나로 이루어질 수 있다. 상기 III-V 족 물질은 적어도 하나의 III 족 원소와 적어도 하나의 V족 원소를 포함하는 2 원계, 3 원계, 또는 4 원계 화합물일 수 있다. 상기 III-V 족 물질은 III 족 원소로서 In, Ga 및 Al 중 적어도 하나의 원소와, V 족 원소로서 As, P 및 Sb 중 적어도 하나의 원소를 포함하는 화합물일 수 있다. 예를 들면, 상기 III-V 족 물질은 InP, InzGa1 - zAs (0 ≤ z ≤ 1), 및 AlzGa1 - zAs (0 ≤ z ≤ 1)로부터 선택될 수 있다. 상기 2 원계 화합물은, 예를 들면 InP, GaAs, InAs, InSb 및 GaSb 중 어느 하나일 수 있다. 상기 3 원계 화합물은 InGaP, InGaAs, AlInAs, InGaSb, GaAsSb 및 GaAsP 중 어느 하나일 수 있다. 상기 IV 족 물질은 Si 또는 Ge일 수 있다. 그러나, 본 발명의 기술적 사상에 의한 집적회로 소자에서 사용 가능한 III-V 족 물질 및 IV 족 물질이 상기 예시한 바에 한정되는 것은 아니다. 상기 III-V 족 물질과 Ge과 같은 IV 족 물질은 저전력, 고속 트랜지스터를 만들 수 있는 채널 재료로 이용될 수 있다. Si 기판에 비해 전자의 이동도가 높은 III-V 족 물질, 예를 들면 GaAs로 이루어지는 반도체 기판과, Si 기판에 비해 정공의 이동도가 높은 반도체 물질, 예를 들면 Ge로 이루어지는 반도체 기판을 이용하여 고성능 CMOS를 형성할 수 있다. 일부 실시예들에서, 상기 기판(110) 상에 MMOS 트랜지스터를 형성하는 경우, 상기 기판(110)은 위에서 예시한 III-V 족 물질들 중 어느 하나로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 기판(110) 상에 PMOS 트랜지스터를 형성하는 경우, 상기 기판(110)의 적어도 일부는 Ge로 이루어질 수 있다. 다른 예에서, 상기 기판(110)은 SOI (silicon on insulator) 구조를 가질 수 있다. 상기 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
상기 기판(110)상에서 상기 핀형 활성 영역(FA)의 저부 측벽은 소자분리막(112)으로 덮여 있으며, 상기 핀형 활성 영역(FA)은 기판(110)의 주면 (X-Y 평면)에 대하여 수직인 방향 (Z 방향)을 따라 상기 소자분리막(112) 위로 핀(fin) 형상으로 돌출되어 있다.
상기 기판(110)상의 핀형 활성 영역(FA) 위에는 복수의 인터페이스막(116), 복수의 게이트 절연막(118), 및 복수의 게이트 라인(GL)이 제1 방향 (X 방향)에 교차하는 제2 방향 (Y 방향)으로 연장되어 있다.
상기 복수의 게이트 절연막(118) 및 복수의 게이트 라인(GL)은 핀형 활성 영역(FA) 각각의 상면 및 양 측벽과, 소자분리막(112)의 상면을 덮으면서 연장될 수 있다. 상기 핀형 활성 영역(FA)과 복수의 게이트 라인(GL)이 교차하는 지점에서 복수의 트랜지스터(TR)가 형성될 수 있다. 상기 복수의 트랜지스터(TR)는 각각 핀형 활성 영역(FA)의 상면 및 양 측벽에서 채널이 형성되는 3 차원 구조의 MOS (metal oxide semiconductor) 트랜지스터로 이루어질 수 있다.
상기 복수의 인터페이스막(116), 복수의 게이트 절연막(118) 및 복수의 게이트 라인(GL) 각각의 양 측벽은 게이트 절연 스페이서(124)로 덮여 있다. 일부 실시예들에서, 상기 게이트 절연 스페이서(124)는 상기 게이트 라인(GL)의 측벽 위에서 게이트 절연막(118)에 접하는 제1 탄소 함유 절연막(124A)과, 상기 제1 탄소 함유 절연막(124A) 위에서 상기 게이트 라인(GL)의 측벽을 덮는 실리콘 질화막(124B)을 포함할 수 있다. 본 명세서에서, "실리콘 질화막"이라 함은 Si3N4 막을 의미할 수 있다.
도 1b에서, 상기 게이트 라인(GL)이 제1 탄소 함유 절연막(124A) 및 실리콘 질화막(124B)을 포함하는 이중층 구조를 가지는 경우를 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 일부 실시예들에서, 상기 실리콘 질화막(124B)은 생략될 수 있다. 이 경우, 상기 게이트 라인(GL)은 제1 탄소 함유 절연막(124A)으로 이루어지는 단일층 구조를 가질 수 있다.
상기 복수의 인터페이스막(116)은 각각 핀형 활성 영역(FA)의 노출 표면을 산화시켜 얻어질 수 있는 것으로서, 핀형 활성 영역(FA)과 게이트 절연막(118)과의 사이의 계면 불량을 방지하는 역할을 할 수 있다. 일부 실시예들에서, 상기 복수의 인터페이스막(116)은 유전율이 9 이하인 저유전 물질층, 예를 들면 실리콘 산화막, 실리콘 산질화막, Ga 산화막, Ge 산화막, 또는 이들의 조합으로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 복수의 인터페이스막(116)은 실리케이트, 또는 실리케이트와 위에 예시된 저유전 물질층과의 조합으로 이루어질 수 있다.
상기 복수의 게이트 절연막(118)은 실리콘 산화막, 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 실리콘 산화막보다 유전 상수가 더 큰 물질로 이루어질 수 있다. 예를 들면, 상기 게이트 절연막(118)은 약 10 내지 25의 유전 상수를 가질 수 있다. 상기 고유전막은 하프늄 산화물 (hafnium oxide), 하프늄 산질화물 (hafnium oxynitride), 하프늄 실리콘 산화물 (hafnium silicon oxide), 란타늄 산화물 (lanthanum oxide), 란타늄 알루미늄 산화물 (lanthanum aluminum oxide), 지르코늄 산화물 (zirconium oxide), 지르코늄 실리콘 산화물 (zirconium silicon oxide), 탄탈륨 산화물 (tantalum oxide), 티타늄 산화물 (titanium oxide), 바륨 스트론튬 티타늄 산화물 (barium strontium titanium oxide), 바륨 티타늄 산화물 (barium titanium oxide), 스트론튬 티타늄 산화물 (strontium titanium oxide), 이트륨 산화물 (yttrium oxide), 알루미늄 산화물 (aluminum oxide), 납 스칸듐 탄탈륨 산화물 (lead scandium tantalum oxide), 및 납 아연 니오브산염 (lead zinc niobate), 및 이들의 조합 중에서 선택되는 물질로 이루어질 수 있으나, 상기 고유전막을 구성하는 물질이 상기 예시된 바에 한정되는 것은 아니다. 상기 게이트 절연막(118)은 ALD (atomic layer deposition), CVD (chemical vapor deposition), 또는 PVD (physical vapor deposition) 공정에 의해 형성될 수 있다.
상기 복수의 게이트 라인(GL)은 상기 게이트 절연막(118) 위에서 상기 핀형 활성 영역(FA) 각각의 상면 및 양 측면을 덮으면서 상기 핀형 활성 영역(FA)과 교차하는 방향으로 연장된다.
상기 게이트 라인(GL)은 제1 금속 함유층(MGA) 및 제2 금속 함유층(MGB)을 포함할 수 있다.
상기 제1 금속 함유층(MGA)은 일함수를 조절하는 역할을 할 수 있다. 상기 제2 금속 함유층(MGB)은 상기 제1 금속 함유층(MGA)의 상부에 형성된 공간을 채우는 역할을 할 수 있다. 일부 실시예들에서, 상기 제1 금속 함유층(MGA)은 Ti, Ta, Al, 및 이들의 조합으로 이루어지는 금속을 포함할 수 있다. 일부 실시예들에서, 상기 제1 금속 함유층(MGA)은 Ti 막, TiN 막, TiON 막, TiO 막, Ta 막, TaN 막, TaON 막, 산소 도핑된 TiAlN (이하, "TiAlN(O)"라 함) 막, 산소 도핑된 TaAlN (이하, "TaAlN(O)"라 함) 막, 또는 이들의 조합으로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 제1 금속 함유층(MGA)은 TiON 막, TiO 막, TaON 막, TiAlN(O) 막, TaAlN(O) 막, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 제1 금속 함유층(MGA)은 단일막, 또는 다중막으로 이루어질 수 있다.
상기 제2 금속 함유층(MGB)은 상부 일함수 조절막, 도전성 배리어막, 갭필 (gap-fill) 금속막, 또는 이들의 조합을 포함할 수 있다. 상기 상부 일함수 조절막은 TiAl, TiAlC, TiAlN, TiC, TaC, HfSi, 또는 이들의 조합으로 이루어질 수 있으나, 상기 예시한 바에 한정되는 것은 아니다. 상기 도전성 배리어막은 금속 질화물, 예를 들면 TiN, TaN, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상기 갭필 금속막은 상기 도전성 배리어막 위에 남아 있는 게이트 공간을 채우도록 형성될 수 있다. 상기 갭필 금속막은 W으로 이루어질 수 있다. 상기 상부 일함수 조절막, 도전성 배리어막, 및 상기 갭필 금속막은 각각 ALD, CVD, 또는 PVD 공정에 의해 형성될 수 있다. 일부 실시예들에서, 상기 상부 일함수 조절막, 상기 도전성 배리어막, 및 상기 갭필 금속막 중 적어도 하나가 생략될 수 있다.
일부 실시예들에서, 상기 게이트 라인(GL)은 TiAlC/TiN/W의 적층 구조, TiN/TaN/TiAlC/TiN/W의 적층 구조, 또는 TiN/TaN/TiN/TiAlC/TiN/W의 적층 구조를 포함할 수 있다. 상기 적층 구조들에서, TiAlC 층 또는 TiN 층이 일함수 조절용 금속 함유층의 역할을 할 수 있다.
상기 게이트 라인(GL)의 일측에서 상기 핀형 활성 영역(FA) 위에 소스/드레인 영역(120)이 형성되어 있다. 상기 소스/드레인 영역(120)은 상기 핀형 활성 영역(FA)으로부터 에피택셜 성장된 반도체층을 포함할 수 있다. 일부 실시예들에서, 상기 소스/드레인 영역(120)은 에피택셜 성장된 복수의 SiGe층을 포함하는 임베디드 SiGe 구조를 가질 수 있다. 상기 복수의 SiGe층은 서로 다른 Ge 함량을 가질 수 있다. 다른 일부 실시예들에서, 상기 소스/드레인 영역(120)은 에피택셜 성장된 Si 층, 또는 에피택셜 성장된 SiC 층으로 이루어질 수 있다. 상기 소스/드레인 영역(120)의 상면에는 리세스 영역(120R)이 형성될 수 있다.
상기 복수의 게이트 라인(GL) 각각의 사이에는 게이트간 절연막(132)이 형성되어 있다. 상기 게이트간 절연막(132)은 이웃하는 2 개의 게이트 라인(GL) 사이에서 상기 소스/드레인 영역(120)을 덮도록 형성될 수 있다. 상기 게이트간 절연막(132)은 실리콘 산화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
상기 복수의 게이트 라인(GL) 및 게이트간 절연막(132) 위에는 블로킹 절연막(134)이 형성되어 있다. 상기 블로킹 절연막(134) 위에는 층간절연막(136)이 형성되어 있다.
상기 소스/드레인 영역(120)에는 콘택 플러그(160)가 연결되어 있다. 상기 콘택 플러그(160)는 상기 소스/드레인 영역(120)의 리세스 영역(120R)으로부터 기판(110)의 주면 (X-Y 평면)에 수직인 제3 방향 (Z 방향)으로 연장되어 있다.
상기 콘택 플러그(160)는 상기 층간절연막(136), 블로킹 절연막(134), 및 게이트간 절연막(132)을 관통하여 소스/드레인 영역(120)에 전기적으로 연결될 수 있다.
상기 콘택 플러그(160)는 소스/드레인 영역(120) 상에 차례로 형성된 도전성 배리어막(162) 및 도전성 플러그(164)를 포함한다. 상기 도전성 배리어막(162)은 상기 도전성 플러그(164)의 외부 표면을 감싸도록 형성될 수 있다. 상기 콘택 플러그(160)는 X-Y 평면을 따르는 단면 형상이 원형, 타원형, 또는 다각형일 수 있다.
상기 콘택 플러그(160)를 구성하는 도전성 배리어막(162)은 도전성 금속 질화막으로 이루어질 수 있다. 예를 들면, 상기 도전성 배리어막(162)은 TiN, TaN, AlN, WN, 또는 이들의 조합으로 이루어질 수 있다. 상기 콘택 플러그(160)를 구성하는 도전성 플러그(164)는 W, Cu, Al, 이들의 합금, 또는 이들의 조합으로 이루어질 수 있다.
그러나, 상기 도전성 배리어막(162) 및 콘택 플러그(160)의 구성 물질이 상기 예시된 바에 한정되는 것은 아니다.
상기 콘택 플러그(160)의 주위에는 상기 소스/드레인 영역(120) 위에서 상기 콘택 플러그(160)의 하부를 포위하는 콘택 절연 스페이서(144)가 형성되어 있다. 상기 콘택 절연 스페이서(144)는 상기 콘택 플러그(160)의 도전성 배리어막(162)에 접하는 제2 탄소 함유 절연막(144A)으로 이루어질 수 있다. 도 1b 및 1c에는 상기 콘택 절연 스페이서(144)가 제2 탄소 함유 절연막(144A) 만을 포함하는 단일층 구조인 경우를 예시하였으나, 본 발명의 기술적 사상은 도 1b 및 1c에 예시한 바에 한정되는 것은 아니다. 상기 콘택 절연 스페이서(144)는 서로 다른 절연 물질로 이루어지는 복수의 절연층을 포함하는 다중층 구조를 가질 수도 있다.
상기 콘택 절연 스페이서(144)와 상기 게이트 절연 스페이서(124)와의 사이에는 게이트간 절연막(132)이 개재되어 있다.
상기 콘택 플러그(160)는 콘택 절연 스페이서(144), 게이트간 절연막(132), 게이트 절연 스페이서(124), 블로킹 절연막(134), 및 상기 층간절연막(136)에 의해 포위되어 주위의 다른 도전층들과 상호 절연될 수 있다.
상기 게이트 라인(GL)과 상기 콘택 플러그(160)와의 사이에서 상기 게이트 라인(GL)의 측벽으로부터 차례로 개재된 게이트 절연 스페이서(124), 게이트간 절연막(132), 및 콘택 절연 스페이서(144)는 다중층 구조의 절연 스페이서(MSP1)를 구성할 수 있다. 상기 절연 스페이서(MSP1)는 상기 게이트 라인(GL)과 상기 콘택 플러그(160)와의 사이에 개재되어 이들 사이의 전기적 단락을 방지하고 이들 사이에서 충분히 낮은 유전율을 제공할 수 있으며, 이들 사이에 누설 전류가 발생되는 것을 억제할 수 있다.
일부 실시예들에서, 게이트 절연 스페이서(124)의 제1 탄소 함유 절연막(124A)과, 콘택 절연 스페이서(144)의 제2 탄소 함유 절연막(144A)은 서로 다른 탄소 함량비를 가질 수 있다. 일부 실시예들에서, 상기 제1 탄소 함유 절연막(124A)은 제1 탄소 함량비를 가지고, 상기 제2 탄소 함유 절연막(144A)은 상기 제1 탄소 함량비보다 더 큰 제2 탄소 함량비를 가질 수 있다. 예를 들면, 상기 제1 탄소 함유 절연막(124A)은 약 5 ∼ 15 원자%의 범위 내에서 선택되는 탄소 함량비를 가지고, 상기 제2 탄소 함유 절연막(144A)은 약 10 ∼ 25 원자%의 범위 내에서 선택되고 상기 제1 탄소 함유 절연막(124A)에서의 탄소 함량비보다 더 큰 탄소 함량비를 가질 수 있다.
일부 실시예들에서, 상기 제1 탄소 함유 절연막(124A) 및 상기 제2 탄소 함유 절연막(144A)은 각각 SiCN, SiOCN, 또는 이들의 조합으로 이루어질 수 있다. 상기 SiCN은 실리콘(Si), 탄소(C), 및 질소(N)을 함유하는 물질을 의미한다. 상기 SiOCN은 실리콘(Si), 산소(O), 탄소(C), 및 질소(N)을 함유하는 물질을 의미한다.
일 예에서, 상기 제1 탄소 함유 절연막(124A)은 약 5 ∼ 15 원자%의 범위 내에서 선택되는 제1 탄소 함량비를 가지는 SiOCN 막으로 이루어지고, 상기 제2 탄소 함유 절연막(144A)은 상기 제1 탄소 함량비보다 더 큰 제2 탄소 함량비를 가지는 SiOCN 막 또는 SiCN 막으로 이루어질 수 있다.
다른 예에서, 상기 제1 탄소 함유 절연막(124A)은 약 25 ∼ 50 원자%의 범위 내에서 선택되는 제1 산소 함량비를 가지는 SiOCN 막으로 이루어지고, 상기 제2 탄소 함유 절연막(144A)은 상기 제1 산소 함량비보다 더 작은 제2 산소 함량비를 가지는 SiOCN 막 또는 SiCN 막으로 이루어질 수 있다.
상기 블로킹 절연막(134) 및 층간절연막(136)은 상기 게이트 라인(GL) 및 다중층 구조의 절연 스페이서(MSP1)를 덮으면서 상기 콘택 플러그(160)를 감싸도록 형성될 수 있다. 일부 실시예들에서, 상기 블로킹 절연막(134)은 제1 탄소 함유 절연막(124A) 및 제2 탄소 함유 절연막(144A) 중 어느 하나의 구성 물질과 동일한 물질로 이루어질 수 있다. 일 예에서, 상기 블로킹 절연막(134)은 제1 탄소 함유 절연막(124A)과 동일한 물질로 이루어질 수 있다. 다른 예에서, 상기 블로킹 절연막(134)은 제2 탄소 함유 절연막(144A)과 동일한 물질로 이루어질 수 있다.
일부 실시예들에서, 상기 제2 탄소 함유 절연막(144A)의 폭은 상기 제1 탄소 함유 절연막(124A)의 폭보다 더 작다. 상기 게이트간 절연막(132) 중 콘택 절연 스페이서(144)와 게이트 절연 스페이서(124)와의 사이에 개재된 부분의 폭은 상기 제1 탄소 함유 절연막(124A)의 폭보다 더 작을 수 있다. 예를 들면, 상기 제1 탄소 함유 절연막(124A) 및 실리콘 질화막(124B)의 폭은 각각 약 2 ∼ 10 nm 일 수 있다. 일부 실시예들에서, 상기 제1 탄소 함유 절연막(124A) 및 실리콘 질화막(124B)의 폭은 상호 동일할 수 있다. 다른 일부 실시예들에서, 상기 제1 탄소 함유 절연막(124A)의 폭이 상기 실리콘 질화막의 폭보다 더 클 수 있다. 일부 실시예들에서, 상기 제1 탄소 함유 절연막(124A) 및 실리콘 질화막(124B)의 폭의 합은 약 5 ∼ 20 nm 일 수 있다. 상기 제2 탄소 함유 절연막(144A)의 폭은 약 1 ∼ 5 nm 일 수 있다. 상기 게이트간 절연막(132) 중 콘택 절연 스페이서(144)와 게이트 절연 스페이서(124)와의 사이에 개재된 부분의 폭은 약 1 ∼ 5 nm 일 수 있다. 그러나, 상기 폭들의 크기는 단지 예시에 불과한 것으로, 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경이 가능하다.
도 2는 도 1b의 II - II'선 단면을 따르는 평면도로서, 도 1a 내지 도 1c의 집적회로 소자(100)의 일부 구성 요소들의 평면 형상을 예시한 도면이다.
도 2에 예시한 바와 같이, 상기 제1 탄소 함유 절연막(124A)은 상기 게이트 라인(GL)의 측벽 위에서 상기 게이트 라인(GL)의 길이 방향을 따라 선형적으로 연장될 수 있다. 그리고, 상기 제2 탄소 함유 절연막(144A)은 상기 소스/드레인 영역(120) 위에서 상기 콘택 플러그(160)의 하부를 포위하는 링(ring) 형상을 가질 수 있다.
도 2에는 상기 콘택 플러그(160)가 대략 원형의 단면 형상을 가지고, 상기 콘택 플러그(160)를 포위하는 제2 탄소 함유 절연막(144A)이 대략 원형의 링 형상을 가지는 경우를 예시하였으나, 본 발명의 기술적 사상은 도 2에 예시한 형상에 한정되지 않는다. 예를 들면, 상기 콘택 플러그(160)는 타원형 또는 다각형의 단면 형상을 가질 수 있으며, 이에 대응하여 상기 제2 탄소 함유 절연막(144A)도 타원형 또는 다각형의 링 형상을 가질 수도 있다.
다시 도 1a 내지 도 1c를 참조하면, 상기 소스/드레인 영역(120)과 상기 콘택 플러그(160)와의 사이에는 금속 실리사이드막(140)이 형성될 수 있다. 상기 금속 실리사이드막(140)은 상기 리세스 영역(120R)의 내벽을 따라 형성될 수 있다.
상기 금속 실리사이드막(140)은 기판(110)으로부터 멀어질수록 더 작은 두께를 가질 수 있다. 일부 실시예들에서, 상기 금속 실리사이드막(140)은 도판트(dopant)를 포함하는 금속 실리사이드막으로 이루어질 수 있다. 상기 도판트는 탄소족 원소 및 비활성 원소 중에서 선택되는 적어도 하나의 원소를 포함할 수 있다. 예를 들면, 상기 금속 실리사이드막은 MSixDy로 표시되는 조성을 가질 수 있다. 여기서, M은 금속이고, D는 M 및 Si와는 다른 성분의 원소이고, 0 < x ≤3이고, 0 < y ≤1 일 수 있다. 일부 실시예들에서, 상기 M은 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, Pd, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 D는 Ge, C, Ar, Kr, Xe, 또는 이들의 조합으로 이루어질 수 있다.
일부 실시예들에서, 도 1b에 예시된 바와 같이, 상기 금속 실리사이드막(140)과 상기 도전성 배리어막(162)은 직접 접해 있을 수 있다. 그러나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 다른 일부 실시예들에서, 상기 금속 실리사이드막(140)과 상기 도전성 배리어막(162)과의 사이에는 상기 금속 실리사이드막(140)에 포함된 금속과 동일한 물질로 이루어지는 금속막(도시 생략)이 개재될 수도 있다. 예를 들면, 상기 금속 실리사이드막(140)이 티타늄 실리사이드로 이루어지는 경우, 상기 금속막은 티타늄으로 이루어질 수 있다.
상기 소스/드레인 영역(120)은 핀형 활성 영역(FA)의 상면의 레벨보다 더 높은 레벨의 상면을 가지는 상승된 소스/드레인(raised source/drain: RSD) 구조를 가질 수 있다.
상기 게이트간 절연막(132)은 이웃하는 2 개의 게이트 라인(GL) 사이에서 상기 소스/드레인 영역(120)을 덮도록 형성될 수 있다.
상기 블로킹 절연막(134)은 산소와 같은 원하지 않는 이물질이 복수의 게이트 라인(GL)에 침투하는 것을 방지함으로써, 상기 게이트 라인(GL)에서 원하지 않게 문턱 전압(threshold voltage)이 바뀌는 현상, 또는 게이트 라인(GL)과 콘택 플러그(160)와의 사이에서 발생될 수 있는 단락 현상을 방지하는 역할을 할 수 있다. 상기 블로킹 절연막(134)을 형성함으로써, 게이트 라인(GL)에서 문턱 전압을 일정하게 유지할 수 있으며, 게이트 라인(GL)을 포함하는 트랜지스터의 전기적 특성 열화를 방지할 수 있다. 일부 실시예들에서, 상기 블로킹 절연막(134)은 실리콘 및 질소를 포함하는 막으로 이루어질 수 있다. 예를 들면, 상기 블로킹 절연막(134)은 실리콘 질화막, 실리콘 산화질화막(SiON), 실리콘 탄화질화막(SiCN), 탄소함유 실리콘 산질화막(SiOCN), 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 블로킹 절연막(134)은 약 20 ∼ 50 Å의 두께를 가질 수 있다.
상기 층간절연막(136)은 실리콘 산화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
일부 실시예들에서, 상기 게이트간 절연막(132) 및 층간절연막(136) 중 적어도 하나는 TEOS (tetra ethyl ortho silicate) 막으로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 게이트간 절연막(132) 및 층간절연막(136) 중 적어도 하나는 약 2.2 ∼ 2.4의 초저유전상수 (ultra low dielectric constant K)를 가지는 ULK (ultra low K) 막, 예를 들면 SiOC 막 및 SiCOH 막 중에서 선택되는 어느 하나의 막으로 이루어질 수 있다.
도 3a 및 도 3b는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 도면들로서, 도 3a는 도 1a의 B - B' 선 단면에 대응하는 부분의 구성을 도시한 단면도이고, 도 3b는 도 3a에서 "3B"로 표시한 점선 영역에 포함된 일부 구성들을 확대하여 도시한 도면이다. 도 3a 및 도 3b에 있어서, 도 1a 내지 도 1c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 3a 및 도 3b에 예시한 집적회로 소자(200)는 도 1a 내지 도 1c를 참조하여 설명한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 도 3a 및 도 3b에 예시한 집적회로 소자(200)에서, 콘택 플러그(160)의 하부를 포위하는 콘택 절연 스페이서(244)에 포함되는 제2 탄소 함유 절연막(244A)의 형상이 도 1b 및 도 1c에 예시한 콘택 절연 스페이서(144)에 포함되는 제2 탄소 함유 절연막(144A)의 형상과 다르다.
도 3a 및 도 3b를 참조하여 보다 상세히 설명하면, 콘택 플러그(160)의 주위에는 소스/드레인 영역(120) 위에서 상기 콘택 플러그(160)의 하부를 포위하는 콘택 절연 스페이서(244)가 형성되어 있다. 상기 콘택 절연 스페이서(244)는 상기 콘택 플러그(160)의 도전성 배리어막(162)에 접하는 제2 탄소 함유 절연막(244A)을 포함한다.
상기 제2 탄소 함유 절연막(244A) 중 상기 기판(102)에 가장 가까운 저면의 폭(W1)은 상기 제2 탄소 함유 절연막(244A)의 중간 부분에서의 최대 폭 부분보다 더 작다. 예를 들면, 상기 저면의 폭(W1)은 상기 제2 탄소 함유 절연막(244A)에서 게이트간 절연막(132)에 의해 포위되는 부분 중 최대 폭 부분에서의 폭(W2)보다 더 작다.
또한, 콘택 플러그(260)는 소스/드레인 영역(120) 상에 차례로 형성된 도전성 배리어막(262) 및 도전성 플러그(264)를 포함한다. 상기 도전성 배리어막(262)은 상기 제2 탄소 함유 절연막(244A)에 접하는 부분이 상기 제2 탄소 함유 절연막(244A)의 표면 프로파일에 따라 연장될 수 있다. 이에 따라, 도 3b에서 "BB"로 표시한 점선 영역 내에 도시된 바와 같이, 상기 도전성 배리어막(262)은 상기 제2 탄소 함유 절연막(244A)의 저면에 가까워질수록 도전성 플러그(264)로부터 멀어지는 방향으로 돌출된 돌출부(262P)를 가질 수 있다. 또한, 도전성 플러그(264)도 상기 도전성 배리어막(262)과 유사하게, 상기 제2 탄소 함유 절연막(244A)의 저면에 가까워질수록 외부로 돌출되는 돌출부를 가질 수 있다.
상기 제2 탄소 함유 절연막(244A), 도전성 배리어막(262), 및 도전성 플러그(264)에 대한 보다 상세한 구성은 도 1a 내지 도 1c를 참조하여 제2 탄소 함유 절연막(144A), 도전성 배리어막(162) 및 도전성 플러그(164)에 대하여 설명한 바와 대체로 동일하다.
도 3a 및 도 3b에는 상기 콘택 절연 스페이서(244)가 제2 탄소 함유 절연막(244A) 만을 포함하는 단일층 구조인 경우를 예시하였으나, 본 발명의 기술적 사상은 도 3a 및 도 3b에 예시한 바에 한정되는 것은 아니다. 상기 콘택 절연 스페이서(244)는 서로 다른 절연 물질로 이루어지는 복수의 절연층을 포함하는 다중층 구조를 가질 수도 있다.
도 3a 및 도 3b에 예시한 집적회로 소자(200)에서, 게이트 라인(GL)과 콘택 플러그(260)와의 사이에는 상기 게이트 라인(GL)의 측벽으로부터 차례로 개재된 게이트 절연 스페이서(124), 게이트간 절연막(132), 및 콘택 절연 스페이서(244)를 포함하는 다중층 구조의 절연 스페이서(MSP2)가 개재되어 있다. 상기 절연 스페이서(MSP2)는 상기 게이트 라인(GL)과 상기 콘택 플러그(260)와의 사이에 개재되어 이들 사이의 전기적 단락을 방지하고 이들 사이에서 충분히 낮은 유전율을 제공할 수 있으며, 이들 사이에 누설 전류가 발생되는 것을 억제할 수 있다.
도 4a 및 도 4b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 도면들로서, 도 4a는 도 1a의 B - B' 선 단면에 대응하는 부분의 구성을 도시한 단면도이고, 도 4b는 도 1a의 C - C' 선 단면에 대응하는 구성을 도시한 단면도이다. 도 4a 및 도 4b에 있어서, 도 1a 내지 도 1c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 4a 및 도 4b에 예시한 집적회로 소자(300)는 도 1a 내지 도 1c를 참조하여 설명한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 도 4a 및 도 4b에 예시한 집적회로 소자(300)에서, 콘택 플러그(160)의 하부를 포위하는 콘택 절연 스페이서(344)는 상기 콘택 플러그(160)의 하부에서 도전성 배리어막(162)을 덮는 실리콘 질화막(344A)과, 상기 콘택 플러그(160)의 하부에서 상기 도전성 배리어막(162)과 상기 실리콘 질화막(344A)과의 사이에 개재되고 상기 도전성 배리어막(162)에 접해 있는 제2 탄소 함유 절연막(344B)을 포함한다. 상기 실리콘 질화막(344A)은 상기 게이트간 절연막(132)과 상기 제2 탄소 함유 절연막(344B)과의 사이에 개재되어 상기 콘택 플러그(160)의 하부를 포위할 수 있다.
일부 실시예들에서, 상기 제2 탄소 함유 절연막(344B)의 두께는 상기 실시예들에서, 상기 제2 탄소 함유 절연막(344B)의 두께는 상기 실리콘 질화막(344A)의 두께보다 더 작을 수 있다. 다른 일부 실시예들에서, 상기 제2 탄소 함유 절연막(344B)의 두께는 상기 실리콘 질화막(344A)의 두께와 같거나 더 클 수 있다. 상기 실리콘 질화막(344A) 및 제2 탄소 함유 절연막(344B)은 각각 약 1 ∼ 5 nm의 범위 내에서 선택되는 폭을 가질 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
도 5는 도 4a의 V - V'선 단면을 따르는 평면도로서, 도 4a 및 도 4b의 집적회로 소자(300)의 일부 구성 요소들의 평면 형상을 예시한 도면이다.
도 5에 예시한 바와 같이, 상기 제1 탄소 함유 절연막(124A)은 상기 게이트 라인(GL)의 측벽 위에서 상기 게이트 라인(GL)의 길이 방향을 따라 선형적으로 연장될 수 있다. 그리고, 실리콘 질화막(344A) 및 제2 탄소 함유 절연막(344B)을 포함하는 콘택 절연 스페이서(344)는 소스/드레인 영역(120) 위에서 콘택 플러그(160)의 하부를 포위하는 링 형상을 가질 수 있다.
도 5에는 상기 콘택 플러그(160)가 대략 원형의 단면 형상을 가지고, 상기 콘택 플러그(160)를 포위하는 콘택 절연 스페이서(344)가 대략 원형의 링 형상을 가지는 경우를 예시하였으나, 본 발명의 기술적 사상은 도 5에 예시한 형상에 한정되지 않는다. 예를 들면, 상기 콘택 플러그(160)는 타원형 또는 다각형의 단면 형상을 가질 수 있으며, 이에 대응하여 상기 콘택 절연 스페이서(344)도 타원형 또는 다각형의 링 형상을 가질 수도 있다.
도 6a 및 도 6b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 도면들로서, 도 6a는 도 1a의 B - B' 선 단면에 대응하는 구성을 도시한 단면도이고, 도 6b는 도 1a의 C - C' 선 단면에 대응하는 구성을 도시한 단면도이다. 도 6a 및 도 6b에 있어서, 도 1a 내지 도 1c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 6a 및 도 6b에 예시한 집적회로 소자(400)는 도 1a 내지 도 1c를 참조하여 설명한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 도 6a 및 도 6b에 예시한 집적회로 소자(400)에서, 콘택 플러그(460)는 도전성 배리어막(462) 및 도전성 플러그(464)를 포함한다. 상기 콘택 플러그(460)의 하부를 포위하는 콘택 절연 스페이서(444)는 상기 콘택 플러그(460)의 도전성 배리어막(462)에 접하는 제2 탄소 함유 절연막(444A)을 포함한다.
상기 제2 탄소 함유 절연막(444A)에서 도전성 배리어막(462)에 접하는 표면은 요철 구조부(444P)를 가진다. 또한, 상기 도전성 배리어막(462)에도 상기 제2 탄소 함유 절연막(444A)의 요철 구조부(444P)에 대면하는 부분에 요철 구조부(462P)가 형성되어 있다. 일부 실시예들에서, 상기 도전성 배리어막(462)과 유사하게, 상기 도전성 플러그(464)에도 상기 제2 탄소 함유 절연막(444A)의 요철 구조부(444P)에 대면하는 부분에 요철 구조부(464P)가 형성될 수 있다. 다른 일부 실시예들에서, 상기 도전성 배리어막(462)과는 달리, 상기 도전성 플러그(464)에는 상기 제2 탄소 함유 절연막(444A)의 요철 구조부(444P)에 대면하는 부분에 요철 구조부가 형성되지 않고 비교적 원활한 표면을 가질 수 있다.
도 6a 및 6b에는 상기 콘택 절연 스페이서(444)가 제2 탄소 함유 절연막(444A) 만을 포함하는 단일층 구조인 경우를 예시하였으나, 본 발명의 기술적 사상은 도 6a 및 6b에 예시한 바에 한정되는 것은 아니다. 상기 콘택 절연 스페이서(444)는 서로 다른 절연 물질로 이루어지는 복수의 절연층을 포함하는 다중층 구조를 가질 수도 있다.
상기 제2 탄소 함유 절연막(444A), 도전성 배리어막(462), 및 도전성 플러그(464)에 대한 보다 상세한 구성은 도 1a 내지 도 1c를 참조하여 제2 탄소 함유 절연막(144A), 도전성 배리어막(162), 및 도전성 플러그(164)에 대하여 설명한 바와 대체로 동일하다.
도시하지는 않았으나, 도 4a 및 도 4b에 예시한 집적회로 소자(300)의 콘택 절연 스페이서(344)에 포함된 제2 탄소 함유 절연막(344B)에서도, 도 6a 및 도 6b에 예시한 제2 탄소 함유 절연막(444A)에서와 유사하게 도전성 배리어막(162)에 접하는 표면이 요철 구조부를 가질 수 있다. 이 경우, 실리콘 질화막(344A) 및/또는 도전성 배리어막(162)에도 상기 제2 탄소 함유 절연막(344B)의 표면에 형성된 요철 구조부의 형상이 전사되어 유사한 요철 구조부를 포함하거나, 상기 제2 탄소 함유 절연막(344B)의 표면에 형성된 요철 구조부로 인해 원활하지 않게 변형된 표면을 가질 수 있다.
도 7a 및 도 7b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 도면들로서, 도 7a는 도 1a의 B - B' 선 단면에 대응하는 구성을 도시한 단면도이고, 도 7b는 도 1a의 C - C' 선 단면에 대응하는 구성을 도시한 단면도이다. 도 7a 및 도 7b에 있어서, 도 1a 내지 도 1c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 7a 및 도 7b에 예시한 집적회로 소자(500)는 도 1a 내지 도 1c를 참조하여 설명한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 도 7a 및 도 7b에 예시한 집적회로 소자(700)에서, 콘택 플러그(560)는 도전성 배리어막(562) 및 도전성 플러그(564)를 포함한다. 상기 콘택 플러그(560)의 하부를 포위하는 콘택 절연 스페이서(544)는 상기 콘택 플러그(560)의 도전성 배리어막(562)에 접하는 제2 탄소 함유 절연막(544A)을 포함한다.
상기 제2 탄소 함유 절연막(444A) 중 적어도 일부는 상기 콘택 플러그(560)의 연장 방향, 또는 기판(120)의 주면에 수직인 방향 (Z 방향)을 따라 불연속적으로(intermittently) 연장되어 있다.
상기 도전성 배리어막(562)은 상기 제2 탄소 함유 절연막(544A)의 불연속적인 구조에 대응하여, 상기 제2 탄소 함유 절연막(544A)에 대면하는 부분에 요철 구조부(562P)가 형성되어 있다. 일부 실시예들에서, 상기 도전성 배리어막(562)과 유사하게, 상기 도전성 플러그(564)에도 불연속적인 구조를 가지는 제2 탄소 함유 절연막(544A)에 대면하는 부분에 요철 구조부(564P)가 형성될 수 있다. 다른 일부 실시예들에서, 도 7a 및 도 7b에 도시된 바와 달리, 상기 도전성 플러그(564)에는 불연속적인 구조를 가지는 제2 탄소 함유 절연막(544A)에 대면하는 부분에 요철 구조부가 형성되지 않고 비교적 원활한 표면을 가질 수 있다.
도 7a 및 7b에는 상기 콘택 절연 스페이서(544)가 제2 탄소 함유 절연막(544A) 만을 포함하는 단일층 구조인 경우를 예시하였으나, 본 발명의 기술적 사상은 도 7a 및 7b에 예시한 바에 한정되는 것은 아니다. 상기 콘택 절연 스페이서(544)는 서로 다른 절연 물질로 이루어지는 복수의 절연층을 포함하는 다중층 구조를 가질 수도 있다.
상기 제2 탄소 함유 절연막(544A), 도전성 배리어막(562), 및 도전성 플러그(564)에 대한 보다 상세한 구성은 도 1a 내지 도 1c를 참조하여 제2 탄소 함유 절연막(144A), 도전성 배리어막(162), 및 도전성 플러그(164)에 대하여 설명한 바와 대체로 동일하다.
도시하지는 않았으나, 도 4a 및 도 4b에 예시한 집적회로 소자(300)의 콘택 절연 스페이서(344)를 구성하는 실리콘 질화막(344A) 및 제2 탄소 함유 절연막(344B) 중 적어도 하나는 도 7a 및 도 7b에 예시한 제2 탄소 함유 절연막(544A)과 유사하게 상기 콘택 플러그(560)의 연장 방향, 또는 기판(120)의 주면에 수직인 방향 (Z 방향)을 따라 불연속적으로 연장될 수 있다.
도 8은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다. 도 8에 있어서, 도 1a 내지 도 6b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 8에 예시한 집적회로 소자(600)는 도 6a 및 도 6b에 예시한 집적회로 소자(400)와 대체로 유사한 구성을 가진다. 단, 도 8에 예시한 집적회로 소자(600)는 상기 콘택 플러그의 하부를 포위하는 콘택 절연 스페이서(444)에 형성되는 요철 구조부에서의 불균일도가 콘택 플러그의 폭에 따라 다르다.
보다 구체적인 예를 들어 상세히 설명하면, 집적회로 소자(600)의 기판(110)은 제1 소자 영역(I) 및 제2 소자 영역(II)을 가진다.
일부 실시예들에서, 제1 소자 영역(I) 및 제2 소자 영역(II)은 서로 다른 기능을 수행하는 영역일 수 있다. 다른 일부 실시예들에서, 제1 소자 영역(I)은 저전력 모드로 동작하는 소자들이 형성되는 영역이고, 제2 소자 영역(II)은 고전력 모드로 동작하는 소자들이 형성되는 영역일 수 있다. 또 다른 일부 실시예들에서, 제1 소자 영역(I)은 메모리 소자 또는 로직 회로가 형성되는 영역이고, 제2 소자 영역(II)은 입출력 장치(I/O)와 같은 주변 회로가 형성되는 영역일 수 있다.
도 8에 예시한 집적회로 소자(600)에서, 제1 소자 영역(I) 및 제2 소자 영역(II)은 대체로 동일한 구성을 가질 수 있다. 단, 제2 소자 영역(II)에서의 패턴 형성 밀도는 제1 소자 영역(I)에서의 패턴 형성 밀도보다 더 작을 수 있다. 이에 따라, 제2 소자 영역(II)에 형성된 소스/드레인 영역(120)의 폭이 제1 소자 영역(I)에 형성된 소스/드레인 영역(120)의 폭 보다 더 클 수 있다. 또한, 제2 소자 영역(II)에 형성된 콘택 플러그(460)의 폭(CW1)이 제1 소자 영역(I)에 형성된 콘택 플러그(460)의 폭(CW2) 보다 더 클 수 있다. 이 경우, 제1 소자 영역(I)에서 비교적 작은 폭(CW1)을 가지는 콘택 플러그(460)의 하부를 감싸는 제2 탄소 함유 절연막(444A)의 요철 구조부(444P)의 불균일도에 비해, 제2 소자 영역(II)에서 비교적 큰 폭(CW2)을 가지는 콘택 플러그(460)의 하부를 감싸는 제2 탄소 함유 절연막(444A)의 요철 구조부(444P)의 불균일도가 더 클 수 있다.
일부 실시예들에서, 제1 소자 영역(I) 및 제2 소자 영역(II)에서 각각 도 6a 및 도 6b를 참조하여 설명한 바와 유사하게 제2 탄소 함유 절연막(444A)은 요철 구조부(444P)가 형성되는 부분이 콘택 플러그의 연장 방향 (Z 방향)을 따라 국부적으로 끊어지는 부분 없이 연속적으로 연장될 수 있다. 다른 일부 실시예들에서, 제1 소자 영역(I)에서는 도 6a 및 도 6b를 참조하여 설명한 바와 유사하게 제2 탄소 함유 절연막(444A) 중 요철 구조부(444P)가 형성되는 부분이 연속적으로 연장되는 구조를 가지는 반면, 제2 소자 영역(II)에서는 도 7a 및 도 7b를 참조하여 설명한 바와 유사하게, 제2 탄소 함유 절연막(444A) 중 요철 구조부(444P)가 형성되는 부분이 불연속적으로 연장될 수 있다.
도 9a 및 도 9b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 도면들로서, 도 9a는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(700)의 레이아웃 다이어그램이고, 도 9b는 도 9a의 C - C' 선 단면도이다. 도 9a 및 도 9b에 있어서, 도 1a 내지 도 1c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 9a 및 도 9b에 예시한 집적회로 소자(700)는 도 1a 내지 도 1c를 참조하여 설명한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 상기 집적회로 소자(700)는 기판(110) 상에 상호 평행하게 연장되는 복수의 핀형 활성 영역(FA)을 포함한다. 복수의 게이트 라인(GL)이 상기 복수의 핀형 활성 영역(FA)에 교차하는 방향 (Y 방향)으로 상호 평행하게 연장되어 있다.
상기 복수의 핀형 활성 영역(FA)에서 각각 복수의 게이트 라인(GL)의 양 측에는 소스/드레인 영역(120)이 형성되어 있다.
콘택 플러그(160)가 상기 복수의 핀형 활성 영역(FA) 중 이웃하는 2 개의 핀형 활성 영역(FA)에 걸쳐 연장되어 있다. 상기 콘택 플러그(160)는 상기 이웃하는 2 개의 핀형 활성 영역(FA)에 각각 형성된 소스/드레인 영역(120) 위에서 이들에 각각 연결되도록 형성되어 있다.
상기 소스/드레인 영역(120)의 상면에 형성된 리세스 영역(120R)으로부터 기판(110)의 주면에 수직인 방향 (Z 방향)으로 콘택 플러그(160)가 연장되어 있다. 상기 콘택 플러그(160)는 층간절연막(136), 블로킹 절연막(134), 및 게이트간 절연막(132)을 관통하여 이웃하는 2 개의 소스/드레인 영역(120)에 전기적으로 연결될 수 있다.
상기 콘택 플러그(160)의 주위에는 상기 소스/드레인 영역(120) 위에서 상기 콘택 플러그(160)의 하부를 포위하는 콘택 절연 스페이서(144)가 형성되어 있다.
상기 콘택 플러그(160)는 소스/드레인 영역(120) 상에 차례로 형성된 도전성 배리어막(162) 및 도전성 플러그(164)를 포함한다.상기 도전성 배리어막(162)과 소스/드레인 영역(120)과의 사이에는 금속 실리사이드막(140)이 형성되어 있다.
도 9a 및 도 9b에 예시한 집적회로 소자(700)는 핀형 활성 영역(FA)의 연장 방향 (X 방향)을 따라 도 1b에 예시한 단면 구성과 동일 또는 유사한 단면 구성을 가질 수 있다.
도 9a 및 도 9b에 예시한 집적회로 소자(700)에서는 콘택 플러그(160)가 2 개의 핀형 활성 영역(FA)에 형성된 2 개의 소스/드레인 영역(120)에 걸쳐 연장되도록 형성된 구조가 예시되어 있으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 1 개의 콘택 플러그(160)가 필요에 따라 3 개 이상의 복수의 핀형 활성 영역(FA)에 걸쳐 형성될 수 있으며, 그에 대응하여 3 개 이상의 복수의 소스/드레인 영역(120)과 전기적으로 연결될 수 있다.
도 10a 내지 도 21b는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 보다 구체적으로, 도 10a, 도 11a, ..., 도 21a는 도 1a의 B - B' 선 단면에 대응하는 부분을 공정 순서에 따라 도시한 단면도들이다. 도 10b, 도 11b, ..., 도 21b는 도 1a의 C - C' 선 단면에 대응하는 부분을 공정 순서에 따라 도시한 단면도들이다. 도 10a 내지 도 21b를 참조하여 도 1a 내지 도 1c에 예시한 집적회로 소자(100)의 예시적인 제조 방법을 설명한다. 도 10a 내지 도 21b에 있어서, 도 1a 내지 도 1c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 10a 및 도 10b를 참조하면, 기판(110)을 준비한다.
일부 실시예들에서, 상기 기판(110)은 소정의 MOS (metal oxide semiconductor) 영역을 가질 수 있다. 예를 들면, 상기 기판(110)은 PMOS 영역 또는 NMOS 영역을 가질 수 있다.
상기 기판(110)의 일부 영역을 식각하여, 기판(110)의 주면 (X-Y 평면)으로부터 상부 (Z 방향)로 돌출되고 일 방향 (X 방향)으로 연장되는 핀형 활성 영역(FA)을 형성한다.
일부 실시예들에서, 상기 기판(110)중 도 10a 및 도 10b에 예시된 부분은 PMOS 트랜지스터 및 NMOS 트랜지스터 중 어느 하나를 형성하기 위한 영역일 수 있다. 상기 핀형 활성 영역(FA)은 상기 핀형 활성 영역(FA)에 형성하고자 하는 MOS 트랜지스터의 채널 타입에 따라 P 형 또는 N 형의 불순물 확산 영역들(도시 생략)을 포함할 수 있다.
상기 기판(110) 상에 핀형 활성 영역(FA)을 덮는 절연막을 형성한 후, 상기 절연막을 에치백하여 소자분리막(112)을 형성한다. 상기 핀형 활성 영역(FA)이 상기 소자분리막(112)의 상면 위로 돌출되어 노출된다.
상기 소자분리막(112)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 이들의 조합으로 이루어질 수 있다. 상기 소자분리막(112)은 열산화막으로 이루어지는 절연 라이너 (도시 생략)와, 상기 절연 라이너 위에 형성된 매립 절연막 (도시 생략)을 포함할 수 있다.
도 11a 및 도 11b를 참조하면, 핀형 활성 영역(FA) 위에서 상기 핀형 활성 영역(FA)에 교차하여 연장되는 복수의 더미 게이트 구조체(DGS)를 형성한다.
상기 복수의 더미 게이트 구조체(DGS)는 각각 핀형 활성 영역(FA) 위에 순차적으로 적층된 더미 게이트 절연막(D114), 더미 게이트 라인(D116), 및 더미 게이트 캡핑층(D118)을 포함할 수 있다. 일부 실시예들에서, 더미 게이트 절연막(D114)은 실리콘 산화물을 포함할 수 있다. 상기 더미 게이트 라인(D116)은 폴리실리콘을 포함할 수 있다. 상기 더미 게이트 캡핑층(D118)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
그 후, 상기 더미 게이트 구조체(DGS)의 양 측벽에 게이트 절연 스페이서(124)를 형성한다. 상기 게이트 절연 스페이서(124)는 상기 더미 게이트 구조체(DGS)의 측벽을 덮는 제1 탄소 함유 절연막(124A)과, 상기 제1 탄소 함유 절연막(124A) 위에서 상기 더미 게이트 구조체(DGS)의 측벽을 덮는 실리콘 질화막(124B)을 포함할 수 있다.
일부 실시예들에서, 상기 게이트 절연 스페이서(124)의 제1 탄소 함유 절연막(124A)은 약 5 ∼ 15 원자%의 범위 내에서 선택되는 탄소 함량비를 가지도록 형성될 수 있다. 일부 실시예들에서, 상기 제1 탄소 함유 절연막(124A)은 SiCN, SiOCN, 또는 이들의 조합으로 이루어질 수 있다. 일 예에서, 상기 제1 탄소 함유 절연막(124A)은 약 5 ∼ 15 원자%의 범위 내에서 선택되는 탄소 함량비를 가지는 SiOCN 막으로 이루어질 수 있다. 상기 제1 탄소 함유 절연막(124A)은 약 5 ∼ 20 nm의 폭을 가지도록 형성될 수 있다.
상기 게이트 절연 스페이서(124)를 형성하기 위하여, ALD 또는 CVD 공정을 이용할 수 있다. 특히, 상기 제1 탄소 함유 절연막(124A)을 형성하기 위하여 PEALD (plasma enhanced ALD) 공정을 이용할 수 있다. 상기 제1 탄소 함유 절연막(124A) 형성을 위한 증착 공정은 비교적 저온인 약 600 ℃ 이하의 온도에서 수행될 수 있다. 상기 제1 탄소 함유 절연막(124A)의 형성을 위한 증착 공정은 사용되는 탄소 전구체의 종류에 따라 더욱 낮은 온도인 500 ℃ 이하의 온도에서 수행될 수도 있다.
상기 제1 탄소 함유 절연막(124A)의 형성을 위한 ALD 공정시 탄소 전구체로서, C1 ∼ C10의 알칸(alkane), C2 ∼ C10의 알켄(alkene), C1 ∼ C15의 알킬아민, C4 ∼ C15의 함질소(nitrogen-containing) 헤테로고리 화합물, C1 ∼ C20의 알킬실란, C1 ∼ C20의 알콕시실란, 및 C1 ∼ C20의 알킬실록산 중에서 선택되는 적어도 하나의 탄소 전구체를 사용할 수 있다.
C1 ∼ C10의 알칸은 메탄, 에탄, 프로판, 부탄, 펜탄, 헥산, 헵탄, 옥탄, 노난, 데칸, 또는 이들의 혼합물일 수 있다.
C2 ∼ C10의 알켄은 에틸렌, 프로필렌, 부텐, 펜텐, 헥센, 헵텐, 옥텐, 노넨, 데켄, 또는 이들의 혼합물일 수 있다.
C1 ∼ C15의 알킬아민은, 모노메틸아민, 디메틸아민, 트리메틸아민, 모노에틸아민, 디에틸아민, 트리에틸아민, 모노프로필아민, 디프로필아민, 트리프로필아민, 모노부틸아민, 디부틸아민, 트리부틸아민, 모노펜틸아민, 디펜틸아민, 트리펜틸아민, 모노헥실아민, 디헥실아민, 모노헵틸아민, 디헵틸아민, 모노옥틸아민, 모노노닐아민, 모노데실아민, 모노운데실아민, 모노도데실아민, 모노트리데실아민, 모노테트라데실아민, 모노펜타데실아민, 디메틸(에틸)아민, 디메틸(프로필)아민, 디메틸(부틸)아민, 디메틸(펜틸)아민, 디메틸(헥실)아민, 디메틸(헵틸)아민, 디메틸(옥틸)아민, 디메틸(노닐)아민, 디메틸(데실)아민, 디메틸(운데실)아민, 디메틸(도데실)아민, 디메틸(트리데실)아민, 디에틸(메틸)아민, 디에틸(프로필)아민, 디에틸(부틸)아민, 디에틸(펜틸)아민, 디에틸(헥실)아민, 디에틸(헵틸)아민, 디에틸(옥틸)아민, 디에틸(노닐)아민, 디에틸(데실)아민, 디에틸(운데실)아민, 디프로필(메틸)아민, 디프로필(에틸)아민, 디프로필(부틸)아민, 디프로필(펜틸)아민, 디프로필(헥실)아민, 디프로필(헵틸)아민, 디프로필(옥틸)아민, 디프로필(노닐)아민, 디부틸(메틸)아민, 디부틸(에틸)아민, 디부틸(프로필)아민, 디부틸(펜틸)아민, 디부틸(헥실)아민, 디부틸(헵틸)아민, 디펜틸(메틸)아민, 디펜틸(에틸)아민, 디펜틸(프로필)아민, 디펜틸(부틸)아민, 디헥실(메틸)아민, 디헥실(에틸)아민, 디헥실(프로필)아민, 디헵틸(메틸)아민, 디메틸(부테닐)아민, 디메틸(펜테닐)아민, 디메틸(헥세닐)아민, 디메틸(헵테닐)아민, 디메틸(옥테닐)아민, 디메틸(시클로펜틸)아민, 디메틸(시클로헥실)아민, 디메틸(시클로헵틸)아민, 비스(메틸 시클로펜틸)아민, (디메틸 시클로펜틸)아민, 비스(디메틸 시클로펜틸)아민, (에틸 시클로펜틸)아민, 비스(에틸시클로펜틸)아민, (메틸에틸 시클로펜틸)아민, 비스(메틸에틸 시클로펜틸)아민, N-메틸 에틸렌디아민, N-에틸 에틸렌디아민, N-프로필 에틸렌디아민 , N-부틸 에틸렌디아민, N-펜틸 에틸렌디아민 , N-헥실 에틸렌디아민 , N-헵틸에틸렌디아민 , N-옥틸 에틸렌디아민 , N-노닐 에틸렌디아민 , N-데실l 에틸렌디아민 , N-운데실 에틸렌디아민 , N-도데실 에틸렌디아민 등을 포함할 수 있다.
C1 ∼ C20의 알킬실란은 메틸실란 (methylsilane), 테트라메틸실란 (tetramethylsilane, TMS), 테트라에틸실란 (tetraethylsilane, TES), 테트라프로필실란 (tetrapropylsilane), 테트라부틸실란 (tetrabutylsilane), 디메틸실란 (dimethylsilane, DMS), 디에틸실란 (diethylsilane, DES), 디메틸디플루오로실란 (dimethyldifluorosilane, DMDFS), 디메틸디클로로실란 (dimethyldichlorosilane, DMDCS), 디에틸디클로로실란 (diethyldichlorosilane, DEDCS), 헥사메틸디실란 (hexamethyldisilane), 도데카메틸시클로헥사실란 (dodecamethylcyclohexasilane), 디메틸디페닐실란 (dimethyldiphenylsilane), 디에틸디페닐실란 (diethyldiphenylsilane), 메틸트리클로로실란 (methyltrichlorosilane), 메틸트리페닐실란 (methyltriphenylsilane), 디메틸디에틸실란 (dimethyldiethylsilane) 등을 포함할 수 있다.
C1 ∼ C20의 알콕시실란은 트리메톡시실란 (trimethoxysilane), 디메톡시실란 (dimethoxysilane), 메톡시실란 (methoxysilane), 메틸디메톡시실란 (methyldimethoxysilane), 디에톡시메틸실란 (diethoxymethylsilane), 디메틸에톡시실란 (dimethylethoxysilane), 디메틸아미노메톡시실란 (dimethylaminomethoxysilane), 디메틸메톡시실란 (dimethylmethoxysilane), 메틸트리메톡시실란 (methyltrimethoxysilane), 디메틸디메톡시실란 (dimethyldimethoxysilane), 페닐트리메톡시실란 (phenyltrimethoxysilane), 디페닐디메톡시실란 (diphenyldimethoxysilane), 디페닐디에톡시실란 (diphenyldiethoxysilane), 트리페닐메톡시실란 (triphenylmethoxysilane), 트리페닐에톡시실란 (triphenylethoxysilane) 등을 포함할 수 있다.
C1 ∼ C20의 알킬실록산은 헥사메틸시클로트리실록산 (hexamethylcyclotrisiloxane), 테트라메틸시클로테트라실록산 (tetramethylcyclotetrasiloxane), 테트라에틸시클로테트라실록산 (tetraethylcyclotetrasiloxane), 옥타메틸시클로테트라실록산 (octamethylcyclotetrasiloxane), 헥사메틸디실록산 (hexamethyldisiloxane) 등을 포함할 수 있다.
상기 실리콘 전구체는, 예를 들면, 실란 (SiH4), 디실란 (Si2H6), 모노클로로실란 (SiClH3), 디클로로실란 (SiCl2H2), 트리클로로실란 (SiCl3H), 헥사클로로디실란 (Si2Cl6), 디에틸실란 (Et2SiH2), TEOS (Si(OCH2CH3)4), 또는 알킬 아미노실란계 화합물로 이루어질 수 있다.
상기 제1 탄소 함유 절연막(124A)의 형성을 위한 ALD 공정시 산소 반응물을 사용할 수 있다. 상기 산소 반응물은 O3, H2O, O2, NO2, NO, N2O, H2O, 알콜(alcohol), 금속 알콕사이드(alkoxide), 플라즈마 O2, 리모트 플라즈마 O2, 플라즈마 N2O, 플라즈마 H2O, 또는 이들의 조합으로 이루어질 수 있다.
상기 제1 탄소 함유 절연막(124A)의 형성을 위한 ALD 공정시 질소 반응물을 사용할 수 있다. 상기 질소 반응물은 N2, NH3, 히드라진(N2H4), 플라스마 N2, 리모트 플라즈마 N2, 또는 이들의 조합으로 이루어질 수 있다.
그 후, 상기 더미 게이트 구조체(DGS)의 양 측에서 노출되는 핀형 활성 영역(FA) 위에 에피택셜 성장 공정에 의해 반도체층을 형성하여 소스/드레인 영역(120)을 형성한다. 상기 소스/드레인 영역(120)은 핀형 활성 영역(FA)의 상면보다 더 높은 레벨의 상면을 가질 수 있다.
도 11a 및 도 11b에는 소스/드레인 영역(120)이 특정한 단면 형상을 가지는 경우를 예시하였으나, 본 발명의 기술적 사상에 의하면 소스/드레인 영역(120)의 형상이 도 11a 및 도 11b에 예시한 바에 한정되는 것은 아니다. 예를 들면, 상기 소스/드레인 영역(120)에서 Y-Z 평면을 따라 자른 단면 형상이 사각형, 오각형, 육각형 등과 같은 다각형, 원형, 또는 타원형일 수 있다.
상기 소스/드레인 영역(120)은 불순물이 도핑된 반도체층으로 이루어질 수 있다. 일부 실시예들에서, 상기 소스/드레인 영역(120)은 불순물이 도핑된 Si, SiGe, 또는 SiC로 이루어질 수 있다.
그 후, 상기 소스/드레인 영역(120), 복수의 더미 게이트 구조체(DGS) 및 게이트 절연 스페이서(124)를 덮는 게이트간 절연막(132)을 형성한다.
일부 실시예들에서, 상기 게이트간 절연막(132)을 형성하기 위하여, 상기 소스/드레인 영역(120), 복수의 더미 게이트 구조체(DGS) 및 게이트 절연 스페이서(124)를 충분한 두께로 덮는 절연막을 형성할 수 있다. 그 후, 상기 복수의 더미 게이트 구조체(DGS)가 노출될 수 있도록 상기 절연막이 형성된 결과물을 평탄화하여, 평탄화된 상면을 가지는 게이트간 절연막(132)을 형성할 수 있다.
도 12a 및 도 12b를 참조하면, 상기 게이트간 절연막(132)을 통해 노출되는 복수의 더미 게이트 구조체(DGS)를 제거하여 복수의 게이트 공간(GH)을 형성한다.
상기 복수의 게이트 공간(GH)을 통해 게이트 절연 스페이서(124) 및 핀형 활성 영역(FA)이 노출될 수 있다.
상기 복수의 더미 게이트 구조체(DGS)를 제거하기 위하여 습식 식각 공정을 이용할 수 있다. 상기 습식 식각을 수행하기 위하여 예를 들면, HNO3 (nitric acid), DHF (diluted fluoric acid), NH4OH, TMAH (tetramethyl ammonium hydroxide), KOH (potassium hydroxide), 또는 이들의 조합으로 이루어지는 식각액을 사용할 수 있으나, 상기 예시한 식각액에 한정되는 것은 아니다.
상기 복수의 더미 게이트 구조체(DGS)를 제거하기 위하여 습식 식각 공정을 수행하는 동안, 상기 복수의 더미 게이트 구조체(DGS)가 식각액에 의해 제거됨에 따라 제1 탄소 함유 절연막(124A)이 상기 식각액에 노출될 수 있다. 상기 제1 탄소 함유 절연막(124A)은 복수의 더미 게이트 구조체(DGS)를 제거하기 위하여 사용되는 식각액에 대하여 비교적 우수한 내성을 가질 수 있다.
도 13a 및 도 13b를 참조하면, 복수의 게이트 공간(GH) (도 12a 및 도 12b 참조) 각각의 내부를 채우도록 인터페이스막(116), 게이트 절연막(118) 및 게이트 라인(GL)을 차례로 형성한다.
상기 복수의 인터페이스막(116)을 형성하는 공정은 복수의 게이트 공간(GH)(도 12a 및 도 12b 참조) 내에서 노출되는 핀형 활성 영역(FA)의 일부를 산화시키는 공정을 포함할 수 있다. 상기 복수의 인터페이스막(116)은 그 위에 형성되는 복수의 게이트 절연막(118)과 하부의 핀형 활성 영역(FA)과의 사이의 계면 불량을 방지하는 역할을 할 수 있다. 일부 실시예들에서, 상기 복수의 인터페이스막(116)은 실리콘 산화막, 실리콘 산질화막, 실리케이트막, 또는 이들의 조합으로 이루어질 수 있다.
상기 게이트 절연막(118) 및 게이트 라인(GL)은 복수의 게이트 공간(GH) (도 4a 참조)의 내부를 채우면서 게이트간 절연막(132)의 상면을 덮도록 형성될 수 있다.
상기 게이트 절연막(118)은 실리콘 산화막, 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 실리콘 산화막보다 유전 상수가 더 큰 물질로 이루어질 수 있다. 예를 들면, 상기 게이트 절연막(118)은 약 10 내지 25의 유전 상수를 가질 수 있다.
상기 게이트 라인(GL)은 제1 금속 함유층(MGA) 및 제2 금속 함유층(MGB)을 포함할 수 있다. 일부 실시예들에서, 상기 제1 금속 함유층(MGA) 및 제2 금속 함유층(MGB)은 각각 ALD, MOALD (metal organic ALD), 또는 MOCVD (metal organic CVD) 공정에 의해 형성될 수 있으나, 이에 한정되는 것은 아니다.
도 14a 및 도 14b를 참조하면, 도 13a 및 도 13b의 결과물에 대하여 평탄화 공정에 의해 불필요한 부분들을 제거하여, 게이트 라인(GL) 및 게이트 절연막(118)을 각각 복수의 게이트 공간(GH) (도 4a 참조) 내에 남아 있는 복수의 게이트 라인(GL) 및 복수의 게이트 절연막(118)으로 분리한다.
상기 평탄화 공정의 결과로서, 게이트 절연 스페이서(124), 및 게이트간 절연막(132)이 각각의 상면으로부터 소정 두께만큼 소모되어, 상기 게이트 절연 스페이서(124) 및 게이트간 절연막(132)의 Z 방향을 따르는 크기, 즉 수직 방향 두께가 작아질 수 있으며, 복수의 게이트 라인(GL)의 상면 주위에서 복수의 게이트 절연막(118)의 상면, 복수의 게이트 절연 스페이서(124)의 상면, 및 게이트간 절연막(132)의 상면이 노출될 수 있다.
도 15a 및 도 15b를 참조하면, 복수의 게이트 라인(GL), 게이트 절연 스페이서(124), 및 게이트간 절연막(132) 위에 블로킹 절연막(134) 및 층간절연막(136)을 차례로 형성한다.
상기 층간절연막(136)은 평탄화된 상면을 가지도록 형성될 수 있다.
상기 블로킹 절연막(134)은 상기 복수의 게이트 라인(GL)의 상면을 평탄하게 덮도록 평탄한 형상을 가지는 것으로 예시되었으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 상기 블로킹 절연막(134)은 상기 게이트 라인(GL)의 상면과, 양 측벽의 적어도 일부를 덮도록 형성될 수 있으며, 그에 상응하여 상기 블로킹 절연막(134)의 적어도 일부 영역에 단차가 형성된 구조를 가질 수 있다.
도 16a 및 도 16b를 참조하면, 층간절연막(136) 위에 마스크 패턴(도시 생략)을 형성한 후, 상기 마스크 패턴을 식각 마스크로 이용하여 상기 층간절연막(136), 블로킹 절연막(134), 및 게이트간 절연막(132)을 차례로 식각하여, 상기 층간절연막(136), 블로킹 절연막(134), 및 게이트간 절연막(132)을 관통하는 콘택홀(CH)을 형성한다.
상기 콘택홀(CH)을 형성하기 위하여 건식 식각 공정을 이용할 수 있다.
일부 실시예들에서, 상기 콘택홀(CH)이 형성된 후, 상기 콘택홀(CH)을 통해 소스/드레인 영역(120)이 노출될 수 있다. 다른 일부 실시예들에서, 도 17a 및 도 17b에 예시된 바와 달리, 상기 콘택홀(CH)을 형성할 때, 게이트간 절연막(132)의 일부만을 식각하여 상기 콘택홀(CH)의 저면에서 게이트간 절연막(132)이 노출되고, 이에 따라 상기 콘택홀(CH)을 통해 소스/드레인 영역(120)이 노출되지 않도록 할 수도 있다.
도 17a 및 도 17b를 참조하면, 콘택홀(CH) 내에 콘택 절연 스페이서(144) 형성을 위한 예비 스페이서막(P144)을 형성한다.
일부 실시예들에서, 상기 예비 스페이서막(P144)은 게이트 절연 스페이서(124)를 구성하는 제1 탄소 함유 절연막(124A)에서의 탄소 함량비보다 더 큰 탄소 함량비를 가질 수 있다. 예를 들면, 상기 예비 스페이서막(P144)은 약 10 ∼ 25 원자%의 범위 내에서 선택되는 탄소 함량비를 가질 수 있다.
일부 실시예들에서, 상기 예비 스페이서막(P144)은 SiCN, SiOCN, 또는 이들의 조합으로 이루어질 수 있다. 일 예에서, 상기 예비 스페이서막(P144)은 SiOCN 막 또는 SiCN 막으로 이루어질 수 있다.
일부 실시예들에서, 상기 예비 스페이서막(P144)을 형성하기 위하여 ALD 또는 CVD 공정을 이용할 수 있다. 특히, 상기 예비 스페이서막(P144)을 형성하기 위하여 PEALD 공정을 이용할 수 있다. 일부 실시예들에서, 상기 예비 스페이서막(P144) 형성을 위한 증착 공정은 약 450 ℃ 이하의 저온에서 수행될 수 있다. 상기 예비 스페이서막(P144) 형성을 위한 증착 공정은 도 11a 및 도 11b를 참조하여 설명한 제1 탄소 함유 절연막(124A)의 형성을 위한 증착 공정시의 공정 온도보다 더 낮은 온도에서 수행될 수 있다. 예를 들면, 상기 예비 스페이서막(P144) 형성을 위한 증착 공정은 약 400 ∼ 450 ℃의 온도 하에서 수행되고, 상기 제1 탄소 함유 절연막(124A)의 형성을 위한 증착 공정은 약 600 ∼ 650 ℃의 온도 하에서 수행될 수 있다.
일부 실시예들에서, 상기 예비 스페이서막(P144) 형성을 위한 증착 공정에서, 실리콘 전구체 및 탄소 전구체로서 서로 다른 별도의 전구체를 사용할 수 있다. 이 경우, 상기 실리콘 전구체 및 탄소 전구체로서 사용 가능한 각각의 예시적인 물질들은 도 11a 및 도 11b를 참조하여 상기 제1 탄소 함유 절연막(124A)의 형성에 대하여 설명한 바와 대체로 동일하다.
다른 일부 실시예들에서, 상기 예비 스페이서막(P144) 형성을 위한 증착 공정에서, 실리콘 전구체 및 탄소 전구체를 별도의 전구체로서 사용하지 않고, 실리콘 원자 및 탄소 원자를 모두 포함하는 화합물로 이루어지는 전구체를 사용할 수 있다.
필요에 따라, 상기 예비 스페이서막(P144) 형성을 위한 증착 공정에서, 산소 반응물 및/또는 질소 반응물을 사용할 수 있다. 상기 산소 반응물 및 질소 반응물에 대한 구체적인 예시는 도 11a 및 도 11b를 참조하여 상기 제1 탄소 함유 절연막(124A)의 형성에 대하여 예시한 바와 같다.
일부 실시예들에서, 상기 예비 스페이서막(P144)은 약 5 ∼ 25 nm의 두께로 형성될 수 있으나, 이에 한정되는 것은 아니다.
도 18a 및 도 18b를 참조하면, 예비 스페이서막(P144)을 에치백하여, 콘택홀(CH)의 측벽에 제2 탄소 함유 절연막(144A)으로 이루어지는 콘택 절연 스페이서(144)를 형성한다.
일부 실시예들에서, 상기 예비 스페이서막(P144)을 에치백한 후, 얻어진 제2 탄소 함유 절연막(144A)은 약 1 ∼ 5 nm의 폭을 가지게 될 수 있다.
도 16a 및 도 16b를 참조하여 설명한 바와 같이 콘택홀(CH) 형성 공정 후, 상기 콘택홀(CH)의 저면에서 소스/드레인 영역(120)이 게이트간 절연막(132)에 의해 덮여 노출되지 않도록 상기 콘택홀(CH)을 형성한 경우에는, 도 18a 및 도 18b를 참조하여 설명한 바와 같이 콘택 절연 스페이서(144)를 형성하기 위한 에치백 공정을 수행한 수, 습식 식각 공정을 이용하여 상기 콘택홀(CH)의 저면에서 소스/드레인 영역(120)이 노출될 때까지 상기 콘택홀(CH) 내에서 소스/드레인 영역(120) 위에 남아 있는 게이트간 절연막(132)을 제거하는 공정을 수행할 수 있다. 이 때, 상기 제2 탄소 함유 절연막(144A)이 비교적 높은 탄소 함량비를 가지는 치밀한 구조를 가지므로 상기 콘택홀(CH) 내에 남아 있는 게이트간 절연막(132)을 제거하기 위한 습식 식각 공정을 수행하는 동안 식각액에 대한 우수한 식각 내성으로 인해 상기 제2 탄소 함유 절연막(144A)의 소모량이 최소화될 수 있다. 따라서, 상기 콘택홀(CH) 내에 남아 있는 게이트간 절연막(132)을 제거하기 위한 습식 식각 공정을 수행하는 동안, 상기 콘택 절연 스페이서(144)의 제2 탄소 함유 절연막(144A)이 식각액에 노출되더라도, 소스/드레인 영역(120)이 노출될 때까지 콘택홀(CH) 내에 남아 있는 게이트간 절연막(132)을 제거하는 동안 상기 제2 탄소 함유 절연막(144A)의 실질적인 소모 없이 상기 콘택홀(CH)의 측벽에 남아 있는 상태를 유지할 수 있다. 따라서, 상기 식각액이 콘택홀(CH)의 측벽을 통해 게이트간 절연막(132)에 침투할 염려가 없으며, 이로 인한 단락 또는 누설 전류 발생 가능성을 억제할 수 있다.
도 19a 및 도 19b를 참조하면, 콘택홀(CH)을 통해 노출된 소스/드레인 영역(120)을 일부 제거하여, 상기 소스/드레인 영역(120)의 상면에 리세스 영역(120R)을 형성한다.
상기 리세스 영역(120R)은 상기 콘택홀(CH)과 연통되도록 형성될 수 있다. 상기 리세스 영역(120R)을 형성하는 데 있어서, 상기 리세스 영역(120R)이 핀형 활성 영역(FA)의 상면보다 더 낮은 레벨의 저면을 가지도록 상기 리세스 영역(120R)의 깊이를 결정할 수 있다.
도 20a 및 도 20b를 참조하면, 리세스 영역(120R)에서 소스/드레인 영역(120)의 표면에 형성되는 금속 실리사이드막(140)과, 상기 금속 실리사이드막(140) 위에서 상기 콘택홀(CH)(도 19a 및 도 19b) 내부로 노출되는 콘택 절연 스페이서(144)를 덮는 도전성 배리어막(162)을 형성하고, 상기 도전성 배리어막(162) 위에서 상기 콘택홀(CH)을 채우는 도전막(160P)을 형성한다.
일부 실시예들에서, 상기 도전막(160P)은 W, Cu, Al, 이들의 합금, 또는 이들의 조합으로 이루어질 수 있다.
상기 도전막(160P)은 상기 콘택홀(CH) 및 리세스 영역(120R)의 내부를 채우면서 층간절연막(136)의 상면 위에서 도전성 배리어막(162)을 덮도록 형성될 수 있다.
일부 실시예들에서, 상기 금속 실리사이드막(140) 및 도전성 배리어막(162)을 형성하기 위하여 다음과 같은 공정들을 수행할 수 있다. 먼저, 콘택홀(CH)을 통해 노출되는 리세스 영역(120R)으로부터 소스/드레인 영역(120)에 비정질화 원소 이온들을 주입하여 소스/드레인 영역(120)의 일부를 비정질화하여 비정질 반도체 영역을 형성할 수 있다. 상기 비정질화 원소 이온들(NCE)은 Ge, Si, C, Ar, Kr, Xe, 또는 이들의 조합으로부터 선택되는 도판트로 이루어질 수 있다. 그 후, 리세스 영역(120R)에서 소스/드레인 영역(120)을 덮는 금속막을 형성할 수 있다. 상기 금속막은 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, Pd, 또는 이들의 조합으로 이루어질 수 있다. 그 후, 상기 금속막의 노출 표면 및 상기 콘택홀(CH)의 내벽을 덮는 도전성 배리어막(162)을 형성할 수 있다. 상기 도전성 배리어막(162)은 도전성 금속 질화막으로 이루어질 수 있다. 예를 들면, 상기 도전성 배리어막(162)은 TiN, TaN, AlN, WN, 또는 이들의 조합으로 이루어질 수 있다. 상기 도전성 배리어막(162)은 PVD, CVD, 또는 ALD 공정을 이용하여 형성될 수 있다. 그 후, 상기 금속막 및 도전성 배리어막(162)이 형성된 결과물을 열처리하여, 소스/드레인 영역(120)을 구성하는 반도체 물질과 상기 금속막을 구성하는 금속과의 반응을 유도하여, 리세스 영역(120R)에서 소스/드레인 영역(120)을 덮는 금속 실리사이드막(140)을 형성할 수 있다. 상기 금속 실리사이드막(140)을 형성하는 데 있어서, 상기 소스/드레인 영역(120) 중 국부적으로 형성된 비정질 반도체 영역과 상기 금속막이 서로 반응할 수 있다.
일부 실시예들에서, 상기 금속 실리사이드막(140)이 형성된 후, 상기 금속막의 일부가 상기 금속 실리사이드막(140)과 상기 도전성 배리어막(162)과의 사이에 남게 될 수 있다. 다른 일부 실시예들에서, 상기 금속 실리사이드막(140)을 형성하는 동안 상기 금속막이 전부 금속 실리사이드막(140)을 형성하는 데 이용되어, 상기 금속 실리사이드막(140)과 상기 도전성 배리어막(162)과의 사이에 금속막이 잔류하지 않을 수 있다. 이 경우, 도 20a 및 도 20b에 예시한 바와 같이, 금속 실리사이드막(140)과 도전성 배리어막(162)은 상호 직접 접촉될 수 있다.
상기 도전막(160P)은 상기 금속 실리사이드막(140) 및 도전성 배리어막(162)이 형성된 결과물상에 상기 콘택홀(CH) 및 리세스 영역(120R)을 채우기에 충분한 두께로 금속을 증착함으로써 형성될 수 있다.
도 21a 및 도 21b를 참조하면, 층간절연막(136)의 상면이 노출될 때까지 도전성 배리어막(162) 및 도전막(160P)의 불필요한 부분들을 제거하여, 상기 도전성 배리어막(162) 및 도전막(160P)이 콘택홀(CH) 및 리세스 영역(120R)의 내부에만 남도록 할 수 있다. 그 결과, 상기 도전막(160P) 중 상기 콘택홀(CH) 및 리세스 영역(120R)의 내부를 채우는 부분인 도전성 플러그(164)와, 콘택홀(CH) 내에서 상기 도전성 플러그(164)를 포위하는 도전성 배리어막(162)을 포함하는 콘택 플러그(160)가 얻어질 수 있다.
상기 도전성 배리어막(162) 및 도전막(160P)의 불필요한 부분들을 제거하기 위하여, CMP (chemical mechanical polishing) 공정 등과 같은 평탄화 공정을 수행할 수 있다.
이상, 도 10a 내지 도 21b를 참조하여 도 1a 내지 도 1c에 예시한 집적회로 소자(100)의 제조 방법에 대하여 설명하였으나, 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경을 가하여, 도 10a 내지 도 21b를 참조하여 설명한 바로부터, 본원 발명에 따른 집적회로 소자들(200, 300, 400, 500, 600, 700) 및 이로부터 본 발명의 기술적 사상의 범위 내에서 다양하게 변형 및 변경된 집적회로 소자들을 제조할 수 있음을 당업자들은 잘 알 수 있을 것이다.
특히, 도 3a 및 도 3b에 예시한 집적회로 소자(200)를 제조하기 위하여, 도 18a 및 도 18b를 참조하여 설명한 예비 스페이서막(P144)의 에치백 공정시 CF4 가스 및 O2 가스를 사용할 수 있다. 여기서, CF4 가스는 식각 가스로 사용되고, O2 가스는 불소(F) 라디칼을 활성화하는 역할을 할 수 있다. 이 때, 상기 예비 스페이서막(P144)을 에치백하는 동안 콘택홀(CH)의 저면 근방에서 상기 콘택 절연 스페이서(144)의 노출 표면에는 다른 부분에서보다 F 이온들 또는 F 함유 물질들이 더 많이 잔류할 수 있다. 그 결과, 상기 콘택홀(CH)의 저면 근방에서 상기 예비 스페이서막(P144)의 식각량이 다른 부분에서보다 더 커질 수 있다. 그 결과, 도 3a 및 도 3b에 예시한 바와 같이 제2 탄소 함유 절연막(244A) 중 기판(102)에 가장 가까운 저면의 폭(W1)이 상기 제2 탄소 함유 절연막(244A)의 중간 부분에서의 최대 폭 부분보다 더 작아질 수 있다.
도 4a 및 도 4b에 예시한 집적회로 소자(300)를 제조하기 위하여, 도 18a 및 도 18b를 참조하여 설명한 콘택 절연 스페이서(144) 형성 단계에서, 상기 콘택 절연 스페이서(144) 대신, 실리콘 질화막(344A) 및 제2 탄소 함유 절연막(344B)을 차례로 형성하여 이중층 구조의 콘택 절연 스페이서(344)를 형성할 수 있다.
도 6a 및 도 6b에 예시한 집적회로 소자(400)를 제조하기 위하여, 도 18a 및 도 18b를 참조하여 설명한 콘택 절연 스페이서(144) 형성 단계에서, 상기 콘택 절연 스페이서(144) 대신, 요철 구조부(444P)를 포함하는 제2 탄소 함유 절연막(444A)으로 이루어지는 콘택 절연 스페이서(444)를 형성할 수 있다.
요철 구조부(444P)를 포함하는 제2 탄소 함유 절연막(444A)을 형성하기 위하여, 도 18a 및 도 18b를 참조하여 설명한 예비 스페이서막(P144)의 에치백 공정시 CF4 가스 및 O2 가스를 사용할 수 있다. 이 때, 도 3a 및 도 3b에 예시한 집적회로 소자(200)의 제조 방법에 대하여 상술한 바와 유사한 원리에 따라 CF4 가스 및 O2 가스 각각의 유량을 제어하여 상기 제2 탄소 함유 절연막(444A)에 형성되는 요철 구조부(444P)의 형상 및 요철 크기를 제어할 수 있다.
도 7a 및 도 7b에 예시한 집적회로 소자(500)를 제조하기 위하여, 도 6a 및 도 6b에 예시한 집적회로 소자(400)의 제조 방법에 대하여 상술한 바와 같은 원리를 이용할 수 있다. 즉, 제2 탄소 함유 절연막(544A) 중 적어도 일부에서 콘택 플러그(560)의 연장 방향 (Z 방향)을 따라 불연속적으로 연장되는 부분을 포함하도록 하기 위하여, 도 17a 및 도 17b에 예시한 예비 스페이서막(P144)을 도 18a 및 도 18b를 참조하여 설명한 바와 같은 방법으로 에치백할 때, CF4 가스 및 O2 가스를 사용할 수 있으며, 이 때, CF4 가스 및 O2 가스 각각의 유량을 제어하여 원하는 형상의 제2 탄소 함유 절연막(544A)을 형성할 수 있다.
도 8에 예시한 집적회로 소자(600)를 제조하기 위하여, 도 17a 및 도 17b에 예시한 예비 스페이서막(P144)을 도 18a 및 도 18b를 참조하여 설명한 바와 같은 방법으로 에치백할 때, CF4 가스 및 O2 가스를 사용하되, 콘택홀(CH)의 폭(CW1, CW2)에 따라 서로 다른 양의 CF4 가스 및 O2 가스가 예비 스페이서막(P144)의 에치백 공정에 기여하게 되는 원리를 이용할 수 있다.
도 1a 내지 도 21b를 참조하여, 3 차원 구조의 채널을 구비하는 FinFET을 포함하는 집적회로 소자들 및 그 제조 방법들에 대하여 설명하였으나, 본 발명의 기술적 사상은 상기 설명한 바에 한정되는 것은 아니다. 예를 들면, 상기한 바와 같은 본 발명의 기술적 사상의 범위 내에서 본 발명의 기술적 사상의 다양한 변형 및 변경을 통하여 본 발명의 기술적 사상에 의한 특징들을 가지는 수평형 (planar) MOSFET을 포함하는 집적회로 소자들 및 그 제조 방법들을 제공할 수 있음은 당 업자들이면 잘 알 수 있을 것이다.
도 22는 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 시스템(2000)의 블록 다이어그램이다.
상기 전자 시스템(2000)은 콘트롤러(2010), 입출력 장치 (I/O)(2020), 메모리(2030), 및 인터페이스(2040)를 포함하며, 이들은 각각 버스(2050)를 통해 상호 연결되어 있다.
상기 콘트롤러(2010)는 마이크로프로세서 (microprocessor), 디지탈 신호 프로세서, 또는 이들과 유사한 처리 장치 중 적어도 하나를 포함할 수 있다. 상기 입출력 장치(2020)는 키패드 (keypad), 키보드 (keyboard), 또는 디스플레이 (display) 중 적어도 하나를 포함할 수 있다. 상기 메모리(2030)는 콘트롤러(2010)에 의해 실행된 명령을 저장하는 데 사용될 수 있다. 예를 들면, 상기 메모리(2030)는 유저 데이타 (user data)를 저장하는 데 사용될 수 있다.
상기 전자 시스템(2000)은 무선 통신 장치, 또는 무선 환경 하에서 정보를 전송 및/또는 수신할 수 있는 장치를 구성할 수 있다. 상기 전자 시스템(2000)에서 무선 커뮤니케이션 네트워크를 통해 데이타를 전송/수신하기 위하여 상기 인터페이스(2040)는 무선 인터페이스로 구성될 수 있다. 상기 인터페이스(2040)는 안테나 및/또는 무선 트랜시버 (wireless transceiver)를 포함할 수 있다. 일부 실시예들에서, 상기 전자 시스템(2000)은 제3 세대 통신 시스템, 예를 들면, CDMA(code division multiple access), GSM (global system for mobile communications), NADC (north American digital cellular), E-TDMA (extended-time division multiple access), 및/또는 WCDMA (wide band code division multiple access)와 같은 제3 세대 통신 시스템의 통신 인터페이스 프로토콜에 사용될 수 있다. 상기 전자 시스템(2000)은 도 1 내지 도 9b에 예시한 집적회로 소자(100, 200, 300, 400, 500, 600, 700) 및 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 다양한 구조를 가지는 집적회로 소자들 중 적어도 하나를 포함한다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
110: 기판, 120: 소스/드레인 영역, 124: 게이트 절연 스페이서, 124A: 제1 탄소 함유 절연막, 124B: 실리콘 질화막, 132: 게이트간 절연막, 134: 블로킹 절연막, 140: 금속 실리사이드막, 144: 콘택 절연 스페이서, 144A: 제2 탄소 함유 절연막, 160: 콘택 플러그, 162: 도전성 배리어막, 164: 도전성 플러그, GL: 게이트 라인, MGA: 제1 금속 함유층, MGB: 제2 금속 함유층.

Claims (20)

  1. 기판의 활성 영역 위에 형성된 게이트 라인과,
    상기 게이트 라인의 양 측에서 상기 활성 영역에 형성된 한 쌍의 소스/드레인 영역과,
    상기 한 쌍의 소스/드레인 영역 중 적어도 하나의 소스/드레인 영역 위에 형성된 콘택 플러그와,
    상기 게이트 라인과 상기 콘택 플러그와의 사이에 개재되는 다중층 구조의 절연 스페이서를 포함하고,
    상기 다중층 구조의 절연 스페이서는 산화막과, 상기 산화막 중 상기 게이트 라인에 대면하는 표면을 덮는 제1 탄소 함유 절연막과, 상기 산화막 중 상기 콘택 플러그에 대면하는 표면을 덮는 제2 탄소 함유 절연막을 포함하는 것을 특징으로 하는 집적회로 소자.
  2. 제1항에 있어서,
    상기 제1 탄소 함유 절연막은 제1 탄소 함량비를 가지고,
    상기 제2 탄소 함유 절연막은 상기 제1 탄소 함량비보다 더 큰 제2 탄소 함량비를 가지는 것을 특징으로 하는 집적회로 소자.
  3. 제1항에 있어서,
    상기 제1 탄소 함유 절연막은 5 ∼ 15 원자%의 범위 내에서 선택되는 제1 탄소 함량비를 가지고,
    상기 제2 탄소 함유 절연막은 10 ∼ 25 원자%의 범위 내에서 선택되고 상기 제1 탄소 함량비보다 더 큰 제2 탄소 함량비를 가지는 것을 특징으로 하는 집적회로 소자.
  4. 제1항에 있어서,
    상기 제1 탄소 함유 절연막 및 상기 제2 탄소 함유 절연막은 각각 SiCN, SiOCN, 또는 이들의 조합으로 이루어지는 것을 특징으로 하는 집적회로 소자.
  5. 제1항에 있어서,
    상기 산화막과 상기 제1 탄소 함유 절연막과의 사이에 개재되는 실리콘 질화막을 더 포함하는 것을 특징으로 하는 집적회로 소자.
  6. 제1항에 있어서,
    상기 게이트 라인의 저면 및 측벽을 덮는 게이트 절연막을 더 포함하고,
    상기 제1 탄소 함유 절연막은 상기 게이트 절연막과 직접 접해 있는 것을 특징으로 하는 집적회로 소자.
  7. 제1항에 있어서,
    상기 제2 탄소 함유 절연막은 상기 콘택 플러그와 직접 접해 있는 것을 특징으로 하는 집적회로 소자.
  8. 제1항에 있어서,
    상기 제1 탄소 함유 절연막은 상기 게이트 라인의 측벽 위에서 상기 게이트 라인의 길이 방향을 따라 선형적으로 연장되고,
    상기 제2 탄소 함유 절연막은 상기 적어도 하나의 소스/드레인 영역 위에서 상기 콘택 플러그의 하부를 포위하는 링(ring) 형상을 가지는 것을 특징으로 하는 집적회로 소자.
  9. 제1항에 있어서,
    상기 산화막과 상기 제2 탄소 함유 절연막과의 사이에 개재되고, 상기 콘택 플러그의 하부를 포위하도록 링 형상을 가지는 실리콘 질화막을 더 포함하는 것을 특징으로 하는 집적회로 소자.
  10. 제1항에 있어서,
    상기 절연 스페이서 중 상기 콘택 플러그에 가장 가까운 표면은 요철 구조부를 가지는 것을 특징으로 하는 집적회로 소자.
  11. 제1항에 있어서,
    상기 절연 스페이서를 구성하는 다중층 중 적어도 일부 층은 상기 기판으로부터 상기 콘택 플러그의 연장 방향을 따라 불연속적으로(intermittently) 연장되어 있는 것을 특징으로 하는 집적회로 소자.
  12. 제1항에 있어서,
    상기 콘택 플러그는 도전성 플러그와 상기 도전성 플러그의 표면을 감싸며 상기 절연 스페이서에 접하는 도전성 배리어막을 포함하고,
    상기 도전성 배리어막은 상기 절연 스페이서에 대면하는 부분에서 요철 구조부를 가지는 것을 특징으로 하는 집적회로 소자.
  13. 핀형 활성 영역과,
    상기 핀형 활성 영역 위에 형성된 한 쌍의 게이트 라인과,
    상기 한 쌍의 게이트 라인 사이에서 상기 핀형 활성 영역 위에 형성된 콘택 플러그와,
    상기 한 쌍의 게이트 라인과 상기 콘택 플러그와의 사이에 각각 개재되는 다중층 구조의 절연 스페이서를 포함하고,
    상기 다중층 구조의 절연 스페이서는 산화막과, 상기 산화막 중 상기 게이트 라인에 대면하는 표면을 덮는 제1 탄소 함유 절연막과, 상기 산화막 중 상기 콘택 플러그에 대면하는 표면을 덮는 제2 탄소 함유 절연막을 포함하는 것을 특징으로 하는 집적회로 소자.
  14. 제13항에 있어서,
    상기 제1 탄소 함유 절연막은 5 ∼ 15 원자%의 범위 내에서 선택되는 제1 탄소 함량비를 가지고,
    상기 제2 탄소 함유 절연막은 10 ∼ 25 원자%의 범위 내에서 선택되고 상기 제1 탄소 함량비보다 더 큰 제2 탄소 함량비를 가지는 것을 특징으로 하는 집적회로 소자.
  15. 제13항에 있어서,
    상기 제1 탄소 함유 절연막은 상기 게이트 라인의 측벽 위에서 상기 한 쌍의 게이트 라인의 길이 방향을 따라 선형적으로 연장되고,
    상기 제2 탄소 함유 절연막은 상기 한 쌍의 게이트 라인 사이에서 상기 콘택 플러그의 하부를 포위하는 링 형상을 가지는 것을 특징으로 하는 집적회로 소자.
  16. 제13항에 있어서,
    상기 제2 탄소 함유 절연막 중 상기 핀형 활성 영역에 가장 가까운 저면의 폭은 상기 제2 탄소 함유 절연막의 중간 부분에서의 최대 폭 부분보다 더 작고,
    상기 콘택 플러그는 상기 제2 탄소 함유 절연막의 저면에 대응하는 부분에서 상기 콘택 플러그의 외부 방향으로 돌출된 돌출부를 가지는 것을 특징으로 하는 집적회로 소자.
  17. 기판 상에 제1 탄소 함유 절연막을 포함하는 게이트 절연 스페이서를 형성하는 단계와,
    상기 게이트 절연 스페이서에 의해 한정되는 공간에 게이트 라인을 형성하는 단계와,
    상기 게이트 절연 스페이서를 사이에 두고 상기 게이트 라인의 측벽을 산화막으로 덮는 단계와,
    상기 게이트 라인의 일측에서 상기 산화막을 관통하여 상기 기판의 활성 영역을 노출시키는 콘택홀을 형성하는 단계와,
    상기 콘택홀 내에 제2 탄소 함유 절연막을 포함하는 콘택 절연 스페이서를 형성하는 단계와,
    상기 콘택홀 내에서 상기 콘택 절연 스페이서에 의해 포위되는 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 집적회로 소자의 제조 방법. 법.
  18. 제17항에 있어서,
    상기 게이트 절연 스페이서를 형성하는 단계에서, 상기 제1 탄소 함유 절연막은 제1 탄소 함량비를 가지도록 형성되고,
    상기 콘택 절연 스페이서를 형성하는 단계에서, 상기 제2 탄소 함유 절연막은 상기 제1 탄소 함량비보다 더 큰 제2 탄소 함량비를 가지도록 형성되는 것을 특징으로 하는 집적회로 소자의 제조 방법.
  19. 제17항에 있어서,
    상기 제1 탄소 함유 절연막은 5 ∼ 15 원자%의 범위 내에서 선택되는 제1 탄소 함량비를 가지도록 형성되고,
    상기 제2 탄소 함유 절연막은 10 ∼ 25 원자%의 범위 내에서 선택되고 상기 제1 탄소 함량비보다 더 큰 제2 탄소 함량비를 가지도록 형성되는 것을 특징으로 하는 집적회로 소자의 제조 방법.
  20. 제17항에 있어서,
    상기 콘택 절연 스페이서를 형성하는 단계에서, 상기 제2 탄소 함유 절연막을 형성하기 위하여 실리콘 원자 및 탄소 원자를 모두 포함하는 화합물로 이루어지는 전구체를 사용하는 증착 공정을 수행하는 것을 특징으로 하는 집적회로 소자의 제조 방법.
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