KR20170024482A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

반도체 소자의 특성 제어 및 신뢰성을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공한다. 본 발명에 따른 반도체 소자의 제조 방법은, 기판으로부터 돌출된 핀형 활성 영역을 형성하는 단계, 핀형 활성 영역의 상면 및 양 측벽을 덮으며 고유전막을 포함하는 게이트 절연막을 형성하는 단계, 게이트 절연막 상에 금속 함유층을 형성하는 단계, 금속 함유층 상에 수소 원자가 함유된 실리콘 캡핑층을 형성하는 단계, 실리콘 캡핑층에 함유된 수소 원자를 감소시키는 단계, 실리콘 캡핑층 및 금속 함유층의 적어도 일부를 제거하는 단계 및 게이트 절연막 위에서 핀형 활성 영역의 상면 및 양 측벽을 덮는 게이트 전극을 형성하는 단계를 포함한다.

Description

반도체 소자의 제조 방법{Method of manufacturing semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 고유전막을 포함하는 게이트 절연막을 가지는 반도체 소자의 제조 방법에 관한 것이다.
전자 기술의 발달로 인해, 최근 반도체 소자의 다운-스케일링(down-scaling)이 급속도로 진행되고 있다. 최근, 반도체 소자는 빠른 동작 속도뿐만 아니라, 동작에 관한 정확도도 요구되고 있다. 따라서 반도체 소자의 특성 제어 및 신뢰성의 향상을 위한 다양한 연구가 진행되고 있다.
본 발명의 기술적 과제는 반도체 소자의 특성 제어 및 신뢰성을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공하는 데에 있다.
본 발명의 다른 기술적 과제는 핀형 활성 영역을 가지는 반도체 소자의 특성 제어 및 신뢰성을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 반도체 소자의 제조 방법을 제공한다.
본 발명에 따른 반도체 소자의 제조 방법은, 기판으로부터 돌출된 핀형 활성 영역을 형성하는 단계, 상기 핀형 활성 영역의 상면 및 양 측벽을 덮으며 고유전막을 포함하는 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 상에 금속 함유층을 형성하는 단계, 상기 금속 함유층 상에 수소 원자가 함유된 실리콘 캡핑층을 형성하는 단계, 상기 실리콘 캡핑층에 함유된 수소 원자를 감소시키는 단계, 상기 실리콘 캡핑층 및 상기 금속 함유층의 적어도 일부를 제거하는 단계 및 상기 게이트 절연막 위에서 상기 핀형 활성 영역의 상면 및 양 측벽을 덮는 게이트 전극을 형성하는 단계를 포함한다.
상기 실리콘 캡핑층에 함유된 수소 원자를 감소시키는 단계는, 상기 실리콘 캡핑층을 UV 복사선에 노출시킬 수 있다.
상기 실리콘 캡핑층을 형성하는 단계부터 상기 실리콘 캡핑층을 UV 복사선에 노출시키는 단계까지는 진공 분위기가 유지되는 상태에서 수행될 수 있다.
상기 UV 복사선은 280㎚ 내지 380㎚의 파장을 가질 수 있다.
상기 실리콘 캡핑층을 형성하는 단계는, 상기 실리콘 캡핑층을 비정질로 형성하고, 상기 실리콘 캡핑층을 형성하는 단계 후에 상기 실리콘 캡핑층을 다결정으로 변화시키기 위한 급속 열처리(RTA, Rapid Thermal Annealing)를 수행하는 단계를 더 포함할 수 있다.
상기 급속 열처리를 수행하는 단계는, 상기 실리콘 캡핑층을 UV 복사선에 노출시키는 단계 전에 수행할 수 있다.
상기 급속 열처리를 수행하는 단계는, 상기 실리콘 캡핑층을 UV 복사선에 노출시키는 단계 후에 수행할 수 있다.
상기 실리콘 캡핑층을 UV 복사선에 노출시키는 단계는 제1 온도의 분위기에서 수행되고, 상기 급속 열처리를 수행하는 단계는 상기 제1 온도보다 높은 제2 온도의 열이 상기 기판에 가해질 수 있다.
상기 제1 온도는 300℃ 내지 600℃일 수 있다.
상기 제2 온도는 800℃ 내지 1200℃일 수 있다.
상기 실리콘 캡핑층을 UV 복사선에 노출시키는 단계는 상기 실리콘 캡핑층을 제1 시간 동안 상기 UV 복사선에 노출시키고, 상기 급속 열처리를 수행하는 단계는 상기 제1 시간보다 짧은 제2 시간 동안 열처리가 수행될 수 있다.
상기 제1 시간은 수분(minute) 내지 수십분일 수 있다.
상기 제2 시간은 수초(second) 내지 수십초일 수 있다.
상기 실리콘 캡핑층을 형성하는 단계, 상기 실리콘 캡핑층을 UV 복사선에 노출시키는 단계, 및 상기 급속 열처리를 수행하는 단계는 진공 분위기가 계속 유지되는 상태에서 수행될 수 있다.
상기 실리콘 캡핑층을 형성하는 단계 전에, 상기 금속 함유층의 적어도 일부를 산화시키기 위하여 상기 금속 함유층을 산소가 포함되는 분위기에 노출하는 단계를 더 포함할 수 있다.
상기 산소가 포함되는 분위기는, 대기 분위기, 수증기 분위기, 산소 분위기 또는 오존 분위기일 수 있다.
상기 실리콘 캡핑층을 형성하는 단계는, LPCVD(Low pressure Chemical Vapor Deposition) 방법으로 수행할 수 있다.
상기 실리콘 캡핑층은, 수소 원자가 포함된 실리콘 전구체를 이용하거나 수소 분자와 실리콘 전구체를 함께 이용하여 형성할 수 있다.
본 발명에 따른 반도체 소자의 제조 방법은, 고유전막을 포함하는 게이트 절연막 및 적어도 일부분이 산화된 금속 함유층이 순차적으로 형성된 기판을 준비하는 단계, 제1 챔버 및 제2 챔버를 가지며 진공 분위기가 제공되는 공정 장비 내로 상기 기판을 이송하는 단계, 상기 기판을 상기 공정 장비의 상기 제1 챔버 내로 이송하여 상기 제1 챔버 내에서 상기 금속 함유층 상에 수소 원자가 함유된 실리콘 캡핑층을 형성하는 단계 및 상기 기판을 상기 공정 장비 밖으로 이송하지 않고, 상기 기판을 상기 공정 장비의 상기 제2 챔버 내로 이송하여, 상기 제2 챔버 내에서 상기 기판 상의 상기 실리콘 캡핑층에 함유된 수소 원자를 감소시키는 단계를 포함한다.
상기 기판을 상기 제1 챔버 내로 이송한 후, 상기 실리콘 캡핑층에 함유된 수소 원자를 감소시키는 단계를 완료할 때까지 상기 공정 장비 내에서 진공 분위기가 유지될 수 있다.
상기 제1 챔버는 LPCVD 챔버이고, 상기 실리콘 캡핑층은 수소 원자가 포함된 실리콘 전구체를 이용하거나 수소 분자와 실리콘 전구체를 함께 이용하여 형성할 수 있다.
상기 제2 챔버는 UV 챔버이며, 상기 실리콘 캡핑층에 함유된 수소 원자를 감소시키는 단계는, 상기 실리콘 캡핑층을 280㎚ 내지 380㎚의 파장을 가지는 UV 복사선에 노출시킬 수 있다.
상기 공정 장비는 제3 챔버를 더 가지며, 상기 실리콘 캡핑층을 형성하는 단계 후 또는 상기 실리콘 캡핑층에 함유된 수소 원자를 감소시키는 단계 후에, 상기 기판을 상기 공정 장비 밖으로 이송하지 않고 상기 기판을 상기 공정 장비의 상기 제3 챔버 내로 이송하여 상기 제3 챔버 내에서 상기 금속 함유층이 함유하는 산소 원자를 상기 고유전막에 유입시키는 급속 열처리를 수행하는 단계를 더 포함할 수 있다.
상기 실리콘 캡핑층을 UV 복사선에 노출시키는 단계는 제1 온도의 분위기에서 상기 실리콘 캡핑층을 제1 시간 동안 상기 UV 복사선에 노출시키고, 상기 급속 열처리를 수행하는 단계는 상기 제1 시간보다 짧은 제2 시간 동안 상기 제1 온도보다 높은 제2 온도의 열이 상기 기판에 가해질 수 있다.
본 발명에 따른 반도체 소자의 제조 방법은, 고유전막을 포함하는 게이트 절연막이 형성된 기판을 준비하는 단계, 상기 게이트 절연막 상에 적어도 일부분이 산화된 금속 함유층을 형성하는 단계, 상기 금속 함유층 상에 수소 원자가 함유된 실리콘 캡핑층을 형성하는 단계, 상기 실리콘 캡핑층에 함유된 수소 원자를 감소시키는 단계, 상기 실리콘 캡핑층을 다결정으로 변화시키고, 상기 금속 함유층이 함유하는 산소 원자를 상기 게이트 절연막에 유입시키는 급속 열처리를 수행하는 단계 및 상기 실리콘 캡핑층, 및 상기 금속 함유층의 적어도 일부분을 제거하는 단계를 포함한다.
상기 실리콘 캡핑층을 형성하는 단계 및 상기 실리콘 캡핑층에 함유된 수소 원자를 감소시키는 단계는, 진공 분위기가 파괴되지 않고 유지되는 상태에서 수행될 수 있다.
상기 실리콘 캡핑층을 형성하는 단계, 상기 실리콘 캡핑층에 함유된 수소 원자를 감소시키는 단계, 및 상기 급속 열처리를 수행하는 단계는, 진공 분위기가 유지되는 상태에서 수행될 수 있다.
상기 게이트 절연막이 형성된 기판을 준비하는 단계는, 상기 기판으로부터 돌출된 핀형 활성 영역을 형성하는 단계, 상기 핀형 활성 영역 위에 인터페이스막을 형성하는 단계 및 상기 인터페이스막 위에 상기 인터페이스막보다 더 큰 비유전율을 가지는 상기 고유전막을 형성하는 단계를 포함할 수 있다.
상기 핀형 활성 영역을 형성하는 단계는, 상기 기판을 일부 식각하여 예비 핀형 활성 영역을 형성하는 단계 및 상기 예비 핀형 활성 영역의 양 측벽 하부를 덮는 소자분리막을 형성하여 상기 소자분리막 위로 상기 예비 핀형 활성 영역의 상부를 돌출시키는 단계를 포함할 수 있다.
상기 실리콘 캡핑층을 형성하는 단계는 수소 원자가 포함된 실리콘 전구체를 이용하거나 수소 분자와 실리콘 전구체를 함께 이용하여 LPCVD 방법으로 상기 실리콘 캡핑층을 형성하고, 상기 실리콘 캡핑층에 함유된 수소 원자를 감소시키는 단계는 상기 실리콘 캡핑층을 UV 복사선에 노출시킬 수 있다.
본 발명에 따른 반도체 소자의 제조 방법은 게이트 절연막의 결함을 제거하기 위하여 사용되는 실리콘 캡핑층에 함유된 수소 원자를 감소시켜서, 수소 원자의 확산에 의한 반도체 소자의 신뢰성 열화를 방지할 수 있다.
또한 반도체 소자의 특성 제어 및 신뢰성 향상을 위하여 소정의 층 내 또는 층들의 계면에 의도적으로 결합된 수소 원자는 감소시키지 않고, 실리콘 캡핑층에 함유된 수소 원자만을 선택적으로 감소시켜서, 반도체 소자의 특성 제어 및 신뢰성 향상을 함께 이룰 수 있다.
도 1a 내지 도 1g는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 2a 및 도 2b는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 3a 및 도 3b는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 4a 내지 도 4e는 본 발명의 실시 예에 따른 반도체 소자를 설명하기 위한 도면들이다.
도 5 내지 도 16b는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 17은 본 발명의 실시 예에 따른 반도체 소자의 제조 방법에 사용되는 공정 장비의 개략적인 구성도이고, 도 18a 내지 도 18c는 도 17의 공정 장비에서 본 발명의 실시 예에 따른 반도체 소자의 제조 방법이 수행되는 과정을 설명하기 위한 구성도들이다.
도 19는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법에 사용되는 공정 장비의 개략적인 구성도이다.
도 20은 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 설명하는 흐름도이다.
도 21은 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 설명하는 흐름도이다.
도 22는 본 발명의 실시 예에 따른 전자 시스템의 블록 다이어그램이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시 예들에 대한 설명은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기를 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "상에" 있다거나 "접촉하여" 있다고 기재된 경우, 다른 구성 요소에 상에 직접 맞닿아 있거나 또는 연결되어 있을 수 있지만, 중간에 또 다른 구성 요소가 존재할 수 있다고 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "~사이에"와 "직접 ~사이에" 등도 마찬가지로 해석될 수 있다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 수 있다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. "포함한다" 또는 "가진다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하기 위한 것으로, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들이 부가될 수 있는 것으로 해석될 수 있다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다. 여기에 사용되는 모든 용어 "및/또는"은 언급된 구성 요소들의 각각 및 하나 이상의 모든 조합을 포함한다. 또한, 본 명세서에서 사용되는 용어 "기판"은 기판 그 자체, 또는 기판과 그 표면에 형성된 소정의 층 또는 막 등을 포함하는 적층 구조체를 의미할 수 있다. 또한, 본 명세서에서 "기판의 표면"이라 함은 기판 그 자체의 노출 표면, 또는 기판 위에 형성된 소정의 층 또는 막 등의 외측 표면을 의미할 수 있다.
본 발명의 실시 예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써 본 발명을 상세히 설명한다.
도 1a 내지 도 1g는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 활성 영역(AC)을 가지는 기판(110)을 준비한 후, 활성 영역(AC) 상에 게이트 절연막(120) 및 제1 금속 함유층(132)을 순차적으로 형성한다.
기판(110)은 III-V 족 물질 및 IV 족 물질 중 적어도 하나로 이루어질 수 있다. 기판(110)은 예를 들면, 실리콘(Si) 또는 저머늄(Ge, germanium)와 같은 반도체, 또는 SiGe(silicon germanium), SiC(silicon carbide), GaAs(gallium arsenide), InAs(indium arsenide), 및 InP(indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 상기 III-V 족 물질은 적어도 하나의 III 족 원소와 적어도 하나의 V족 원소를 포함하는 2 원계, 3 원계, 또는 4 원계 화합물일 수 있다. 상기 III-V 족 물질은 III 족 원소로서 In, Ga 및 Al 중 적어도 하나의 원소와, V 족 원소로서 As, P 및 Sb 중 적어도 하나의 원소를 포함하는 화합물일 수 있다. 예를 들면, 상기 III-V 족 물질은 InP, InzGa1-zAs (0 ≤ z ≤ 1), 및 AlzGa1-zAs (0 ≤ z ≤ 1)로부터 선택될 수 있다. 상기 2 원계 화합물은, 예를 들면 InP, GaAs, InAs, InSb 및 GaSb 중 어느 하나일 수 있다. 상기 3 원계 화합물은 InGaP, InGaAs, AlInAs, InGaSb, GaAsSb 및 GaAsP 중 어느 하나일 수 있다. 상기 IV 족 물질은 Si 또는 Ge일 수 있다. 그러나 본 발명의 실시 예에 의한 반도체 소자에서 사용 가능한 III-V 족 물질 및 IV 족 물질이 상기 예시한 바에 한정되는 것은 아니다. 상기 III-V 족 물질과 Ge과 같은 IV 족 물질은 저전력, 고속 트랜지스터를 만들 수 있는 채널 재료로 이용될 수 있다. Si 기판에 비해 전자의 이동도가 높은 III-V 족 물질, 예를 들면 GaAs로 이루어지는 반도체 기판과, Si 기판에 비해 정공의 이동도가 높은 반도체 물질, 예를 들면 Ge로 이루어지는 반도체 기판을 이용하여 고성능 CMOS를 형성할 수 있다. 일부 실시예들에서, 기판(110) 상에 MMOS 트랜지스터를 형성하는 경우, 기판(110)은 위에서 예시한 III-V 족 물질들 중 어느 하나로 이루어질 수 있다. 다른 일부 실시예들에서, 기판(110) 상에 PMOS 트랜지스터를 형성하는 경우, 상기 기판(110)의 적어도 일부는 Ge로 이루어질 수 있다. 다른 예에서, 기판(110)은 SOI (silicon on insulator) 구조를 가질 수 있다. 다른 예에서, 기판(110)은 BOX 층(buried oxide layer)을 포함할 수 있다. 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 기판(110) STI(shallow trench isolation), DTI(deep trench isolation) 구조와 같은 다양한 소자분리 구조를 가질 수 있다.
기판(110)은 평평한 형상을 가지는 것으로 도시되었으나, 이는 미시적인 부분을 예시적으로 도시한 것일 뿐, 기판(110)의 형상이 이에 한정되지 않는다. 예를 들면, 기판(110)은 반도체 소자가 포함하는 트랜지스터의 채널 영역을 구성할 수 있는 다양한 형상을 가질 수 있다.
기판(110) 상에는 게이트 절연막(120)을 형성한다. 게이트 절연막(120)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 갈륨 산화물, 게르마늄 산화물, 고유전율 유전물, 또는 이들의 조합으로 이루어질 수 있다.
게이트 절연막(120)은 제1 비유전율을 가지는 인터페이스막(122) 및 인터페이스막(122) 상에 형성되며 상기 제1 비유전율보다 높은 제2 비유전율을 가지는 고유전막(124)을 포함할 수 있다.
인터페이스막(122)은 비유전율이 약 9 이하인 저유전 물질, 예를 들면, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 갈륨 산화물, 또는 게르마늄 산화물로 이루어질 수 있으나, 이에 한정되지는 않는다. 인터페이스막(122)은 기판(110)을 이루는 물질의 산화물, 질화물 또는 산질화물일 수 있다. 인터페이스막(122)을 예를 들면, 약 5 ∼ 20 Å의 두께를 가질 수 있으나, 이에 한정되는 것은 아니다. 인터페이스막(122)은 열산화, ALD(atomic layer deposition), CVD(chemical vapor deposition), 또는 PVD(physical vapor deposition) 공정에 의해 형성될 수 있다.
고유전막(124)은 인터페이스막(124)보다 비유전율이 약 10 내지 25인 고유전 물질로 이루어질 수 있다. 고유전막(124)은 예를 들면, 실리콘 산화막 및 실리콘 질화막보다 비유전율이 더 큰 물질로 이루어질 수 있다. 고유전막(124)은 하프늄 산화물(hafnium oxide), 하프늄 산질화물(hafnium oxynitride), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 에르븀 산화물(erbium oxide), 디스프로슘 산화물(dysprosium oxide), 가돌리늄 산화물(gadolinium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 및 납 아연 니오브산염(lead zinc niobate), 및 이들의 조합 중에서 선택되는 물질로 이루어질 수 있으나, 고유전막(124)을 구성하는 물질이 상기 예시된 바에 한정되는 것은 아니다. 고유전막(124)은 ALD(atomic layer deposition), CVD(chemical vapor deposition), 또는 PVD(physical vapor deposition) 공정에 의해 형성될 수 있다. 고유전막(124)은 예를 들면, 약 10 ∼ 40 Å의 두께를 가질 수 있으나, 이에 한정되는 것은 아니다.
게이트 절연막(120)은 평평한 형상을 가지는 것으로 도시되었으나, 이는 미시적인 부분을 예시적으로 도시한 것일 뿐, 게이트 절연막(120)의 형상이 이에 한정되지 않는다. 예를 들면, 게이트 절연막(120)은 반도체 소자가 포함하는 트랜지스터의 게이트 절연막을 구성할 수 있는 다양한 형상을 가질 수 있다. 예를 들면, 인터페이스막(122) 및 고유전막(124), 또는 고유전막(124)은 기판(110)의 상면으로부터 돌출된 구조를 가질 수 있다.
게이트 절연막(120) 상에는 제1 금속 함유층(132)이 형성된다. 제1 금속 함유층(132)은 예를 들면, 금속, 금속질화물 또는 금속탄화물일 수 있다. 제1 금속 함유층(132)은 TiN, TaN, W, TiAlC, TaAlC, TaAl, TiAl, HfAl, Al, Ti, WN, Ru, Mo 및 이들의 조합 중에서 선택되는 물질로 이루어질 수 있으나, 이에 한정되지 않는다. 제1 금속 함유층(132)은 예를 들면, 약 수십 Å 내지 수백 Å의 두께를 가질 수 있으나, 이에 한정되는 것은 아니다.
제1 금속 함유층(132)은 평평한 형상을 가지는 것으로 도시되었으나, 이는 미시적인 부분을 예시적으로 도시한 것일 뿐, 제1 금속 함유층(132)의 형상이 이에 한정되지 않는다. 예를 들면, 인터페이스막(122) 및 고유전막(124), 또는 고유전막(124)이 기판(110)의 상면으로부터 돌출된 구조를 가지는 경우, 제1 금속 함유층(132)은 상기 돌출된 구조가 한정하는 공간의 전부 또는 일부를 채우는 형상을 가질 수 있다.
도 1a 및 도 1b를 함께 참조하면, 제1 금속 함유층(132)이 형성된 기판(110)을 산소가 포함되는 분위기, 즉 산소가 포함되는 기체 분자(OM)가 있는 분위기에 노출한다. 상기 산소가 포함되는 분위기는 예를 들면, 대기 분위기, 수증기 분위기, 산소 분위기 또는 오존 분위기일 수 있다. 산소가 포함되는 기체 분자(OM)는 예를 들면 산소 분자, 물 분자, 또는 오존 분자일 수 있다.
상기 산소가 포함되는 분위기에 노출된 제1 금속 함유층(132)의 적어도 일부분이 산화되어 산소가 함유되는 제2 금속 함유층(134)을 형성할 수 있다. 제1 금속 함유층(132)이 금속, 금속 질화물 또는 금속 탄화물인 경우, 제2 금속 함유층(134)은 적어도 일부분이 산화된 금속, 금속 질화물 또는 금속 탄화물일 수 있다.
일부 실시 예에서, 제1 금속 함유층(132)이 금속, 금속 탄화물인 경우, 산소 대신 질소가 포함되는 기체 분자가 있는 분위기에 제1 금속 함유층(132)이 형성된 기판(110)을 노출하여, 제1 금속 함유층(132)의 적어도 일부분이 질화되어 질소가 포함되는 제2 금속 함유층(134)을 형성할 수 있다.
제1 금속 함유층(132)의 적어도 일부분이 산화되어 형성된 제2 금속 함유층(134) 내에 함유된 산소 원자, 또는 제1 금속 함유층(132)의 적어도 일부분이 질화되어 형성된 제2 금속 함유층(134) 내에 함유된 질소 원자를 큐어링 원자(도 1e의 OA)라 호칭한다.
도 1c를 참조하면, 제2 금속 함유층(134) 상에 실리콘 캡핑층(136)을 형성한다. 실리콘 캡핍층(136)은 예를 들면, 비정질 실리콘(a-Si)으로 형성될 수 있다. 실리콘 캡핑층(136) 내에는 수소 원자(HA)가 함유될 수 있다. 실리콘 캡핑층(136)은 예를 들면, 약 수십 Å 내지 수백 Å의 두께를 가질 수 있으나, 이에 한정되는 것은 아니다. 실리콘 캡핑층(136)은 수소 원자가 포함된 실리콘 전구체(SP)를 이용하거나 수소 분자(H2)와 실리콘 전구체(SP)를 함께 이용하여 LPCVD(Low pressure Chemical Vapor Deposition) 방법으로 형성할 수 있다.
실리콘 전구체(SP)는 예를 들면, SiH4, Si2H6, SiH2Cl2, SiHCl3, CH3SiH2Cl, CH3SiHCl2, CH3SiCl3, (CH3)2SiCl2, (CH3)3SiCl, (CH3)4Si, C2H5SiCl3, (C2H5)2SiCl2, (C2H5)3SiCl, CH3C6H5SiCl2, C6H5SiCl3, (C6H5)2SiCl2, (C6H5)3SiCl와 같이 수소 원자가 포함될 수 있다. 또는 실리콘 전구체(SP)는 예를 들면, SiH4-H2, SiCl4-H2, SiHCl3-H2와 같이 수소 분자와 함께 이용할 수 있다. 수소 원자가 포함된 실리콘 전구체(SP)를 이용하거나 수소 분자(H2)와 실리콘 전구체(SP)를 함께 이용하여 실리콘 캡핑층(136)을 형성하므로, 실리콘 캡핑층(136) 내에는 수소 원자(HA)가 함유될 수 있다.
도 1d를 참조하면, 제1 온도(T1)의 분위기에서 실리콘 캡핑층(136)에 함유된 수소 원자(HA)를 감소한다. 예를 들면, 제1 온도(T1) 분위기에서 실리콘 캡핑층(136)을 UV 복사선(RD)에 노출시켜서, 실리콘 캡핑층(136)에 함유된 수소 원자(HA)를 감소할 수 있다. 제1 온도(T1)는 예를 들면, 300℃ 내지 600℃일 수 있다. UV 복사선(RD)은 예를 들면, 380㎚ 이하의 파장을 가질 수 있다.
실리콘-수소 결합(Si-H bond)은 약 3.3eV의 결합력을 가질 수 있다. 따라서 380㎚ 이하의 파장을 가지는 UV 복사선(RD)에 의하여 실리콘-수소 결합은 해리될 수 있다. 실리콘 캡핑층(136)은 UV 복사선(RD)에 수분 내지 수십분의 제1 시간 동안 노출시키면, 실리콘으로부터 해리된 수소는 제1 온도(T1) 분위기에서 확산하여 다른 해리된 수소와 결합하여 수소 분자(HM)의 상태로 실리콘 캡핑층(136)으로부터 방출될 수 있다. 이를 통하여 실리콘 캡핑층(136)에 함유된 수소 원자(HA)를 감소시킬 수 있다.
반도체 소자 내에는 반도체 소자의 특성 제어 및 신뢰성 향상을 위하여, 소정의 층 내 또는 층들의 계면에 의도적으로 수소 원자가 결합되도록 할 수 있다. 실리콘-수소 결합은 상대적으로 낮은 결합력을 가지므로, UV 복사선(RD)의 파장에 따라서, 실리콘-수소 결합만을 선택적으로 해리할 수 있다. UV 복사선(RD)은 예를 들면, 280㎚ 내지 380㎚의 파장을 가질 수 있으며, 이 경우, 상대적으로 큰 결합력을 가지는 결합은 해리되지 않고, 실리콘 캡핍층(136)에 함유된 수소 원자(HA)만을 선택적으로 감소할 수 있다.
실리콘 캡핑층(136)에 함유된 수소 원자(HA)가 과도하게 많은 경우, 수소 원자(HA)가 게이트 절연막(120) 등 반도체 소자의 다른 구성 요소로 확산하여, 신뢰성 열화를 유발할 수 있다. 따라서 실리콘 캡핑층(136)에 함유된 수소 원자(HA)를 감소시키는 경우, 신뢰성 열화를 방지할 수 있다.
일부 실시 예에서, 실리콘 캡핍층(136) 내에는 모두 수소 원자(HA)가 제거되지 않고, 일부 수소 원자(HA)가 잔류할 수도 있다.
도 1c 및 도 1d를 함께 참조하면, 실리콘 캡핑층(136)을 형성하는 과정과 형성된 실리콘 캡핑층(136)을 UV 복사선(RD)에 노출하는 과정은 진공 분위기가 파괴되지 않고 유지되는 상태에서 수행될 수 있다. 이 경우, 실리콘 캡핑층(136)에 포함된 수소 원자(HA)가 다른 구성요소, 예를 들면 게이트 절연막(120)으로 확산되는 것을 최소화할 수 있고, 실리콘 캡핑층(136) 상에 자연 실리콘 산화막 등이 형성되지 않아 실리콘 캡핑층(136)으로부터 수소 분자(HM)가 쉽게 방출될 수 있다.
예를 들면, 실리콘 캡핑층(136)을 형성하는 과정과 형성된 실리콘 캡핑층(136)을 UV 복사선(RD)에 노출하는 과정은, 복수의 챔버를 가지며 진공 분위기가 제공되는 공정 장비 내에서 기판(110)을 공정 장비 밖으로 이송하지 않고 각각의 과정에 대응되는 챔버 내에서 수행하여, 진공 분위기가 유지되는 상태에서 수행될 수 있다.
도 1d 및 1e를 함께 참조하면, 실리콘 캡핑층(136)이 형성된 기판(110)에 대하여 급속 열처리(RTA, Rapid Thermal Annealing)를 수행한다. 예를 들면, 급속 열처리에 의하여 실리콘 캡핑층(136)에 제2 시간 동안 제2 온도(T2)로 열(RT)이 가해지면, 비정질인 실리콘 캡핑층(136)은 다결정인 실리콘 캡핑층(138)으로 변화될 수 있다. 제2 온도(T2)는 제1 온도(T1)보다 높은 값을 가질 수 있다. 제2 온도(T2)는 예를 들면, 800℃ 내지 1200℃일 수 있다. 상기 제2 시간은 상기 제1 시간보다 짧을 수 있다. 상기 제2 시간은 예를 들면, 수초(second) 내지 수십초일 수 있다. 상기 제2 시간은, 연속되는 시간이 아니고, 복수회의 펄스로 제2 온도(T2)의 열(RT)이 가해지는 시간들의 합일 수 있다. 급속 열처리는 램프를 이용한 열처리 및/또는 레이저를 이용한 열처리로 이루어질 수 있다.
또한 급속 열처리에 의하여, 제2 온도(T2)로 열(RT)이 기판(110)에 가해지면, 제2 금속 함유층(134) 내의 큐어링 원자(OA)가 게이트 절연막(120)에 유입(IF)될 수 있다. 큐어링 원자(OA)는 예를 들면, 산소 원자 또는 질소 원자일 수 있다.
게이트 절연막(120)이 산소 원자 또는 질소 원자를 포함하여 이루어지는 경우, 게이트 절연막(120) 내에는 산소 공공(oxygen vacancy) 또는 질소 공공(nitrogen vacancy)과 같은 결함이 존재할 수 있다. 게이트 절연막(120)으로 유입된(IF) 큐어링 원자(OA)는 산소 공공(oxygen vacancy) 또는 질소 공공(nitrogen vacancy)과 같은 결함을 제거할 수 있다.
고유전막(124)이 인터페이스막(122)보다 상대적으로 높은 비유전율을 가지는 경우, 인터페이스막(122)보다 고유전막(124) 내에 상대적으로 많은 결함이 존재할 수 있다. 따라서 큐어링 원자(OA)는 주로 고유전막(124) 내로 유입되어(IF) 산소 공공 또는 질소 공공과 같은 결함을 제거할 수 있다.
도 1c 내지 도 1e를 함께 참조하면, 실리콘 캡핑층(136)을 형성하는 과정, 실리콘 캡핑층(136)을 UV 복사선(RD)에 노출하는 과정 및 실리콘 캡핑층(136)이 형성된 기판(110)에 대하여 급속 열처리를 수행하는 과정은 진공 분위기가 유지되는 상태에서 수행될 수 있다.
예를 들면, 실리콘 캡핑층(136)을 형성하는 과정, 형성된 실리콘 캡핑층(136)을 UV 복사선(RD)에 노출하는 과정 및 실리콘 캡핑층(136)이 형성된 기판(110)에 대하여 급속 열처리를 수행하는 과정은, 복수의 챔버를 가지며 진공 분위기가 제공되는 공정 장비 내에서 기판(110)을 공정 장비 밖으로 이송하지 않고 각각의 과정에 대응되는 챔버 내에서 수행하여, 진공 분위기가 유지되는 상태에서 수행될 수 있다.
도 1e 및 도 1f를 참조하면, 실리콘 캡핑층(138) 및 제2 금속 함유층(134)을 제거하여 게이트 절연막(120)을 노출한다. 실리콘 캡핑층(138) 및 제2 금속 함유층(134)은 건식 또는 습식 식각 공정을 이용하여 제거할 수 있다.
실리콘 캡핑층(138)에 상대적으로 수소 원자(HA)가 많이 함유되는 경우, 다결정인 실리콘 캡핑층(138)은 상대적으로 많은 결정화가 이루어질 수 있다. 이 경우, 실리콘 캡핑층(138)을 제거하는 과정에서 결정화된 면, 예를 들면 (111) 면에서 상대적으로 식각 속도가 느려지게 되어, 실리콘 캡핑층(138)의 일부분이 제거되지 않는 언스트립(unstrip) 현상이 발생할 수 있다. 그러나, 본 발명에 따른 실리콘 캡핑층(138)은 수소 원자(HA)가 감소되어, 실리콘 캡핑층(138)의 언스트립 현상이 발생하는 것을 방지할 수 있다.
일부 실시 예에서, 실리콘 캡핑층(138)은 모두 제거하고, 게이트 절연막(120)이 노출되지 않도록 제2 금속 함유층(134)은 일부만을 제거하고, 일부를 잔류시킬 수 있다.
도 1g를 참조하면, 게이트 절연막(120) 상에 게이트 전극(140)을 형성하여 반도체 소자(100)를 형성한다. 게이트 전극(140)은 예를 들면, Ti, Ta, Al, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, Pd, 중에서 선택되는 적어도 하나의 금속, 적어도 하나의 금속을 포함하는 금속 질화물, 탄소가 도핑된 금속 또는 탄소가 도핑된 금속 질화물과 같은 금속 화합물로 이루어질 수 있다.
게이트 전극(140)은 단일막으로 이루어질 수도 있으나, 복수의 막이 구성하는 다층막일 수도 있다. 게이트 전극(140)은 예를 들면, 일함수 조절용 금속 함유층과, 상기 일함수 조절용 금속 함유층의 상부에 형성된 공간을 채우는 갭필용 금속 함유층을 포함할 수 있다. 일부 실시예들에서, 게이트 전극(140)은 금속 질화물층, 금속층, 도전성 캡핑층, 및 갭필 (gap-fill) 금속막이 차례로 적층된 구조를 가질 수 있다. 상기 금속 질화물층 및 금속층은 각각 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 및 Pd 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 상기 금속 질화물층 및 금속층은 각각 ALD, MOALD (metal organic ALD), 또는 MOCVD (metal organic CVD) 공정에 의해 형성될 수 있다. 상기 도전성 캡핑층은 상기 금속층의 표면이 산화되는 것을 방지하는 보호막 역할을 할 수 있다. 또한, 상기 도전성 캡핑층은 상기 금속층 위에 다른 도전층이 증착될 때 증착을 용이하게 하기 위한 접착층 (wetting layer) 역할을 할 수 있다. 상기 도전성 캡핑층은 금속 질화물, 예를 들면 TiN, TaN, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상기 갭필 금속막은 상기 도전성 캡핑층 위에 연장될 수 있다. 상기 갭필 금속막은 W 막으로 이루어질 수 있다. 상기 갭필 금속막은 ALD, CVD, 또는 PVD 공정에 의해 형성될 수 있다. 상기 갭필 금속막은 상기 도전성 캡핑층의 상면에서의 영역간 단차부에 의해 형성되는 리세스 공간을 보이드 (void) 없이 매립할 수 있다. 일부 실시예들에서, 게이트 전극(140)은 TiAlC/TiN/W의 적층 구조 또는 TiN/TaN/TiAlC/TiN/W의 적층 구조, 또는 TiN/TaN/TiN/TiAlC/TiN/W의 적층 구조를 포함할 수 있다. 상기 적층 구조들에서, TiAlC 층 또는 TiN 층이 일함수 조절용 금속 함유층의 역할을 할 수 있다.
일부 실시 예에서, 제2 금속 함유층(도 1e의 134)의 일부를 잔류시켜, 상기 일함수 조절용 금속 함유층으로 이용할 수 있다.
도 2a 및 도 2b는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 도 2a 및 도 2b는 도 1c 이후의 단계를 나타내는 단면도들로, 도 1a 내지 도 1g에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 1c 및 2a를 함께 참조하면, 실리콘 캡핑층(136)이 형성된 기판(110)에 대하여 급속 열처리(RTA, Rapid Thermal Annealing)를 수행한다. 급속 열처리에 의하여 제2 시간 동안 제2 온도(T2)로 열(RT)이 가해지면, 비정질인 실리콘 캡핑층(136)은 다결정인 실리콘 캡핑층(138)으로 변화될 수 있다. 제2 온도(T2)는 예를 들면, 800℃ 내지 1200℃일 수 있다. 상기 제2 시간은 예를 들면, 수초(second) 내지 수십초일 수 있다.
제2 온도(T2)로 열(RT)이 가해지면, 제2 금속 함유층(134) 내의 큐어링 원자(OA)가 게이트 절연막(120)에 유입(IF)될 수 있다. 특히, 큐어링 원자(OA)는 고유전막(124)에 유입(IF)될 수 있다. 큐어링 원자(OA)는 주로 고유전막(124) 내로 유입되어(IF) 산소 공공 또는 질소 공공과 같은 결함을 제거할 수 있다.
도 2b를 참조하면, 제1 온도(T1)의 분위기에서 실리콘 캡핑층(138)에 함유된 수소 원자(HA)를 감소시킨다. 예를 들면, 제1 온도(T1) 분위기에서 실리콘 캡핑층(138)을 제1 시간 동안 UV 복사선(RD)에 노출시켜서, 실리콘 캡핑층(138)에 함유된 수소 원자(HA)를 감소할 수 있다. 제1 온도(T1)는 제2 온도(도 2a의 T2)보다 낮은 값을 가질 수 있다. 제1 온도(T1)는 예를 들면, 300℃ 내지 600℃일 수 있다. UV 복사선(RD)은 예를 들면, 380㎚ 이하의 파장을 가질 수 있다. UV 복사선(RD)은 예를 들면, 280㎚ 내지 380㎚의 파장을 가질 수 있다. 상기 제1 시간은 상기 제2 시간보다 길 수 있다. 상기 제1 시간은 예를 들면, 수분 내지 수십분일 수 있다.
도 2a에서 설명한 급속 열처리에 의하여 실리콘 캡핑층(138)에 함유된 일부 수소 원자(HA)가 감소될 수 있다. 그러나, 급속 열처리는 상대적으로 짧은 제2 시간 동안 수행되는 바, 실리콘 캡핑층에 함유된 수소 원자(HA) 중 상대적으로 적은 수의 수소 원자(HA)만이 실리콘으로부터 해리되거나, 해리된 수소들이 결합된 수소 분자(HM)가 실리콘 캡핑층(136)으로부터 방출되지 못할 수 있다. 따라서, 제1 온도(T1) 분위기에서 실리콘 캡핑층(138)을 상기 제1 시간 동안 UV 복사선(RD)에 노출시켜서, 상대적으로 많은 수소 원자(HA)를 실리콘으로부터 해리시키고, 해리된 수소들이 결합된 수소 분자(HM)를 실리콘 캡핑층(138)으로부터 방출할 수 있다.
이후 도 1f 및 도 1g에서 설명한 것과 같이 실리콘 캡핑층(138) 및 제2 금속 함유층(134)을 제거하여 게이트 절연막(120)을 노출한 후, 게이트 절연막(120) 상에 게이트 전극(140)을 형성하여, 반도체 소자(100)를 형성한다.
도 3a 및 도 3b는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 도 3a 및 도 3b는 도 1e 또는 도 2b 이후의 단계를 나타내는 단면도들로, 도 1a 내지 도 2b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 3a를 참조하면, 실리콘 캡핑층(도 1e 또는 도 2b의 138)을 제거한 후, 제2 금속 함유층(134)의 일부를 제거하여 게이트 절연막(120) 상에 제2 금속 함유층의 일부분(134a)을 잔류시킨다.
도 3b를 참조하면, 제2 금속 함유층의 일부분(134a) 상에 제3 금속 함유층(140a)을 형성하여, 게이트 절연막(120) 상에 제2 금속 함유층의 일부분(134a)과 제3 금속 함유층(140a)으로 이루어지는 게이트 전극(142)을 형성하여 반도체 소자(102)를 형성한다.
제3 금속층(140a)은 예를 들면, Ti, Ta, Al, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, Pd, 중에서 선택되는 적어도 하나의 금속, 적어도 하나의 금속을 포함하는 금속 질화물, 탄소가 도핑된 금속 또는 탄소가 도핑된 금속 질화물과 같은 금속 화합물로 이루어질 수 있다.
제3 금속층(140a)은 단일막으로 이루어질 수도 있으나, 복수의 막이 구성하는 다층막일 수도 있다. 제3 금속층(140a)은 예를 들면, 일함수 조절용 금속 함유층과, 상기 일함수 조절용 금속 함유층의 상부에 형성된 공간을 채우는 갭필용 금속 함유층을 포함할 수 있다. 또는 제2 금속 함유층의 일부분(134a)은 상기 일함수 조절용 금속 함유층의 기능을 수행하고, 제3 금속층(140a)은 갭필용 금속 함유층일 수 있다. 또는 제2 금속 함유층의 일부분(134a) 및 제3 금속층(140a)의 일부분이 상기 일함수 조절용 금속 함유층일 수 있고, 제3 금속층(140a)의 나머지가 갭필용 금속 함유층일 수 있다.
도 4a 내지 도 4e는 본 발명의 실시 예에 따른 반도체 소자를 설명하기 위한 도면들로서, 도 4a는 FinFET 구조를 가지는 트랜지스터를 포함하는 반도체 소자의 주요 구성들의 사시도이고, 도 4b는 도 4a의 B-B' 선 단면도이고, 도 4c, 도 4d 및 도 4e는 도 4a의 C-C' 선 단면도이다. 도 4a 내지 도 4e에 있어서, 도 1a 내지 도 2b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 4a 내지 도 4c를 함께 참조하면, 반도체 소자(200)는 기판(110)으로부터 상기 기판(110)의 주면에 수직인 방향 (Z 방향)으로 돌출된 핀형 활성 영역(FA)을 포함한다. 핀형 활성 영역(FA)은 일 방향 (도 4a 내지 도 4c에서 Y 방향)을 따라 연장될 수 있다. 기판(110) 상에는 핀형 활성 영역(FA)의 하부 측벽을 덮는 소자분리막(112)이 형성되어 있다. 핀형 활성 영역(FA)은 소자분리막(112) 위로 핀 형상으로 돌출되어 있다.
핀형 활성 영역(FA)은 상부에 있는 채널 영역(CH)과, 채널 영역(CH)의 하부에서 양 측벽이 소자분리막(112)으로 덮여 있는 베이스 영역(BA)을 가질 수 있다.
일부 실시예들에서, 핀형 활성 영역(FA)의 채널 영역(CH)은 단일 물질로 이루어질 수 있다. 예를 들면, 핀형 활성 영역(FA)은 채널 영역(CH)을 포함한 모든 영역이 Si으로 이루어질 수 있다. 다른 일부 실시예들에서, 핀형 활성 영역(FA) 중 일부는 Ge로 이루어지고, 핀형 활성 영역(FA) 중 다른 일부는 Si로 이루어질 수 있다.
게이트 절연막(120)은 핀형 활성 영역(FA)의 상면 및 양 측벽을 덮도록 형성될 수 있다. 게이트 전극(140)은 핀형 활성 영역(FA)의 상면 및 양 측벽 위에서 상기 게이트 절연막(120)을 덮도록 형성될 수 있다.
게이트 절연막(120)은 인터페이스막(122) 및 고유전막(124)을 포함할 수 있다. 반도체 소자(200)에서 인터페이스막(122)은 핀형 활성 영역(FA)의 상면 및 양 측벽과 게이트 전극(140)의 저면과의 사이에 형성되어, 게이트 전극(140)의 저면에 대면하도록 형성되고, 고유전막(124)은 게이트 전극(140)의 저면 및 양 측벽에 대면하도록 형성될 수 있다.
소자분리막(112)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 실리콘 탄화질화막 등과 같은 실리콘 함유 절연막, 폴리실리콘, 또는 이들의 조합으로 이루어질 수 있다.
핀형 활성 영역(FA) 중 게이트 전극(140)의 양 측에는 한 쌍의 소스/드레인 영역(162)이 형성될 수 있다. 한 쌍의 소스/드레인 영역(162)은 핀형 활성 영역(FA)으로부터 에피택셜 성장된 반도체층을 포함할 수 있다. 소스/드레인 영역(162)은 에피택셜 성장된 복수의 SiGe층을 포함하는 임베디드 SiGe 구조, 에피택셜 성장된 Si 층, 또는 에피택셜 성장된 SiC 층으로 이루어질 수 있다.
도 4a 및 도 4c에서, 한 쌍의 소스/드레인 영역(162)이 특정한 형상을 가지는 경우를 예시하였으나, 본 발명의 기술적 사상에 따르면 한 쌍의 소스/드레인 영역(162)의 단면 형상이 도 4a 및 도 4c에 예시한 바에 한정되지 않으며, 다양한 형상을 가질 수 있다.
핀형 활성 영역(FA)과 게이트 전극(140)이 교차하는 부분에서 트랜지스터(TR)가 형성될 수 있다. 트랜지스터(TR)는 핀형 활성 영역(FA)의 상면 및 양 측면에서 채널이 형성되는 3 차원 구조의 MOS 트랜지스터로 이루어진다. MOS 트랜지스터(TR)는 NMOS 트랜지스터 또는 PMOS 트랜지스터를 구성할 수 있다.
핀형 활성 영역(FA)의 표면으로부터 차례로 형성된 게이트 절연막(120), 및 게이트 전극(140)을 포함하는 게이트 구조체(120, 140)의 양 측에는 절연 스페이서(172)가 형성될 수 있다. 도 4c에 예시한 바와 같이, 절연 스페이서(172)를 중심으로 게이트 구조체(120, 140)의 반대측에서 절연 스페이서(172)를 덮는 층간 절연막(174)가 형성될 수 있다. 절연 스페이서(172)는 실리콘 질화막, 실리콘 산질화막, 탄소가 함유된 실리콘 산화질화막 또는 이들의 복합막으로 이루어지거나 그 내부에 에어갭 또는 저유전막을 가질 수 있고, 층간 절연막(174)은 실리콘 산화막으로 이루어질 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
도 4a, 도 4b 및 도 4d를 함께 참조하면, 절연 스페이서(172)는 L자형의 제1 절연 스페이서(172a)와 제1 절연스페이서(172a) 상에 형성되는 제2 절연 스페이서(172b)로 이루어지는 복합막일 수 있다.
일부 실시 예에서, 제2 절연 스페이서(172b)는 생략될 수 있으며, 이 경우 절연 스페이서(172)는 L자형의 형상을 가질 수 있다.
도 4a, 도 4b 및 도 4e를 함께 참조하면, 절연 스페이서(172)는 제1 절연 스페이서(172a) 및 제2 절연 스페이서(172b)를 포함할 수 있다. 일부 실시 예에서 제1 절연 스페이서(172a)는 L자형일 수 있다. 절연 스페이서(172)는 제1 절연 스페이서(172a)와 제2 절연 스페이서(172b) 사이의 내부에 에어갭(AG)을 더 가질 수 있다.
일부 실시 예에서, 절연 스페이서(172)는 에어갭(AG) 공간에 제1 및 제2 절연 스페이서(172a, 172b)보다 낮은 비유전율을 가지는 저유전막이 채워지도록 형성할 수 있다.
도 5 내지 도 16b는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들로서, FinFET 구조를 가지는 트랜지스터를 포함하는 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 도 5 내지 도 16b를 참조하여, 도 4a 내지 도 4c에 예시한 반도체 소자(200)의 예시적인 제조 방법을 설명한다. 구체적으로 도 5, 도 6, 도 7, 도 8a, 도 9a, 및 도 16a는 도 4a의 B-B' 선에 대응되는 단면도들이고, 도 8b, 도 9b, 도 10, 도 11, 도 12, 도 13, 도 14, 도 15, 및 도 16b는 도 4a의 C-C' 선에 대응되는 단면도들이다. 도 5a 내지 도 16b에 있어서, 도 1 내지 도 4c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 5를 참조하면, 기판(110)을 준비한 후, 기판(110) 상에 패드 산화막 패턴(312) 및 마스크 패턴(314)을 형성한다.
패드 산화막 패턴(312) 및 마스크 패턴(314)은 기판(110) 상에서 일 방향(Y 방향)을 따라 연장될 수 있다.
일부 실시예들에서, 패드산화막 패턴(312)은 기판(110)의 표면을 열산화시켜 얻어진 산화막으로 이루어질 수 있다. 마스크 패턴(714)은 실리콘 질화막, 실리콘 산화질화막, SOG (spin on glass) 막, SOH (spin on hardmask) 막, 포토레지스트막, 또는 이들의 조합으로 이루어질 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
도 6을 참조하면, 마스크 패턴(314)을 식각 마스크로 이용하여 기판(110)의 일부 영역을 식각하여, 기판(110)에 트렌치(TN)를 형성한다. 트렌치(TN)가 형성됨에 따라, 기판(110)으로부터 기판(110)의 주면에 수직인 방향(Z 방향)을 따라 상부로 돌출되고 일 방향(Y 방향)으로 연장되는 예비 핀형 활성 영역(PA)이 얻어질 수 있다.
도 7을 참조하면, 예비 핀형 활성 영역(PA)의 노출 표면을 덮도록 트렌치(TN)를 채우는 소자분리막(112)을 형성한다.
소자분리막(112)을 형성하기 위하여, PECVD (plasma enhanced chemical vapor deposition), HDP CVD (high density plasma CVD), ICP CVD (inductively coupled plasma CVD), CCP CVD (capacitor coupled plasma CVD), FCVD (flowable chemical vapor deposition), 및/또는 스핀 코팅 (spin coating) 공정 공정을 이용할 수 있으나, 상기 예시한 방법들에만 한정되는 것은 아니다.
소자분리막(112)이 형성된 후, 마스크 패턴(314)이 노출되도록 상면을 평탄화할 수 있다. 이 때, 마스크 패턴(314)의 일부가 소모되어 이들의 높이가 낮아질 수 있다.
도 8a 및 도 8b를 함께 참조하면, 예비 핀형 활성 영역(도 7의 PA)의 상면 및 상부 측벽들이 노출되도록, 마스크 패턴(도 7의 314) 및 패드 산화막 패턴(도 312)을 제거하고, 소자분리막(112)의 일부를 제거하기 위한 리세스(recess) 공정을 수행한다. 그 결과, 소자분리막(112)의 상면의 높이가 낮아지고, 핀형 활성 영역(FA)이 얻어질 수 있다. 소자분리막(112)의 일부를 제거하는 과정에서 소자분리막(112)의 상면 상에 노출되는 핀형 활성 영역(FA)의 부분(도 4B의 CH)의 일 방향(X 방향)으로의 폭이 예비 핀형 활성 영역(PA)에 비하여 좁아질 수 있다.
상기 리세스 공정을 수행하기 위하여, 건식 식각, 습식 식각, 또는 건식 및 습식을 조합한 식각 공정을 이용할 수 있다.
마스크 패턴(314)이 실리콘 질화막으로 이루어진 경우, 마스크 패턴(314)을 제거하기 위하여, 예를 들면 H3PO4를 사용하는 습식 식각 공정을 수행할 수 있다. 패드 산화막 패턴(312)을 제거하기 위하여, 예를 들면 DHF (diluted HF)를 사용하는 습식 식각 공정을 수행할 수 있다. 소자분리막(112)의 리세스 공정을 위하여, 에천트로서 NH4OH, TMAH (tetramethyl ammonium hydroxide), KOH (potassium hydroxide) 용액 등을 이용하는 습식 식각 공정, 또는 ICP (inductively coupled plasma), TCP (transformer coupled plasma), ECR (electron cyclotron resonance), RIE (reactive ion etch) 등과 같은 건식 식각 공정을 이용할 수 있다. 건식 식각에 의해 소자분리막(112)의 리세스 공정을 수행하는 경우, CF4 등과 같은 불소 함유 가스, Cl2와 같은 염소 함유 가스, HBr 등을 이용할 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
상기 리세스 공정을 수행하는 동안, 노출되는 핀형 활성 영역(FA) 각각의 상부가 플라즈마 등의 식각 분위기에 노출될 수 있으며, 상기 식각 분위기에 의해 핀형 활성 영역(FA)의 노출 표면이 손상되거나, 핀형 활성 영역(FA)의 노출 표면의 러프니스(roughness)가 열화될 수 있다. 따라서 일부 실시 예에서 이러한 핀형 활성 영역(FA)의 노출 표면의 러프니스를 개선시키기 위하여 습식 식각 공정을 수행하거나, 희생 산화막 형성 및 제거 공정이 수행될 수 있으며, 이 과정에서 소자분리막(112)의 상면 상에 노출되는 핀형 활성 영역(FA)의 부분(도 4B의 CH)의 일 방향(X 방향)으로의 폭이 예비 핀형 활성 영역(PA)에 비하여 좁아질 수 있다.
일부 실시예들에서, 핀형 활성 영역(FA)의 상부에 문턱 전압 조절용 불순물 이온 주입 공정이 수행될 수 있다. 상기 문턱 전압 조절용 불순물 이온 주입 공정시, NMOS 트랜지스터를 형성하는 경우에는 불순물로서 붕소(B) 이온을 주입하고, PMOS 트랜지스터를 형성하는 경우에는 불순물로서 인(P) 또는 비소(As)를 이온주입할 수 있다. 상기 문턱 전압 조절용 불순물 이온 주입 공정은 핀형 활성 영역(FA)의 노출 표면의 러프니스를 개선하기 위한 공정이 수행되기 전, 또는 핀형 활성 영역(FA)의 노출 표면의 러프니스를 개선하기 위한 공정이 수행된 후에 행해질 수 있다.
도 9a 및 도 9b를 함께 참조하면, 핀형 활성 영역(FA)이 형성된 기판(110) 상에 일 방향(X 방향)으로 연장되는 더미 게이트 절연막(120D) 및 더미 게이트 전극(140D)을 형성한다. 더미 게이트 절연막(120D)은 예를 들면 실리콘 산화막으로 이루어지고, 더미 게이트 전극(140D)은 폴리실리콘으로 이루어질 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
이후, 더미 게이트 절연막(120D) 및 더미 게이트 전극(140D)을 양측벽을 덮는 한쌍의 게이트 스페이서층(172)을 형성한다. 절연 스페이서(172)는 실리콘 질화막, 실리콘 산질화막, 탄소가 함유된 실리콘 산질화막 또는 이들의 복합막으로 이루어거나 그 내부에 에어갭 또는 저유전막을 가질 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
도 9a 내지 도 10을 함께 참조하면, 더미 게이트 절연막(120D) 및 더미 게이트 전극(140D)을 제거하여, 한쌍의 게이트 스페이서층(172) 사이에 제1 리세스 공간(RC1)을 한정한다.
핀형 활성 영역(FA)의 돌출된 부분의 양측에 한 쌍의 소스/드레인 영역(162)이 형성될 수 있다. 한 쌍의 소스/드레인 영역(162)은 핀형 활성 영역(FA)으로부터 에피택셜 성장된 반도체층을 포함할 수 있다. 소스/드레인 영역(162)은 에피택셜 성장된 복수의 SiGe층을 포함하는 임베디드 SiGe 구조, 에피택셜 성장된 Si 층, 또는 에피택셜 성장된 SiC 층으로 이루어질 수 있다.
절연 스페이서(172)를 중심으로 제1 리세스 공간(RC1)의 반대측에서 절연 스페이서(172)를 덮는 층간 절연막(174)이 형성될 수 있다. 층간 절연막(174)은 실리콘 산화막으로 이루어질 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
도 1a, 도 10 및 도 11을 함께 참조하면, 제1 리세스 공간(RC1)을 내면을 덮되, 제1 리세스 공간(RC1) 내에 제2 리세스 공간(RC2)을 한정하도록 게이트 절연막(120) 및 제1 금속 함유층(132)을 형성한다. 게이트 절연막(120)은 인터페이스막(122) 및 고유전막(124)을 포함할 수 있다. 인터페이스막(122)은 제1 리세스 공간(RC2)에 노출되는 핀형 활성 영역(FA)의 표면을 덮도록 형성할 수 있다. 고유전막(124) 및 제1 금속 함유층(132)은 인터페이스막(122)의 상면으로부터 제1 리세스 공간(RC1)에 노출되는 절연 스페이서(172)의 표면 상으로 연장될 수 있다. 고유전막(124) 및 제1 금속 함유층(132)은 층간 절연막(174)의 상면도 함께 덮도록 형성될 수 있다. 일부 실시 예에서, 인터페이스막(122)도 고유전막(124) 및 제1 금속 함유층(132)과 유사하게, 절연 스페이서(172) 및 층간 절연막(174) 상으로 연장될 수 있다.
인터페이스막(122)은 비유전율이 약 9 이하인 저유전 물질, 예를 들면, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 갈륨 산화물, 또는 게르마늄 산화물로 이루어질 수 있으나, 이에 한정되지는 않는다. 인터페이스막(122)은 기판(110)을 이루는 물질의 산화물, 질화물 또는 산질화물일 수 있다. 인터페이스막(122)을 예를 들면, 약 5 ∼ 20 Å의 두께를 가질 수 있으나, 이에 한정되는 것은 아니다. 인터페이스막(122)은 열산화, ALD(atomic layer deposition), CVD(chemical vapor deposition), 또는 PVD(physical vapor deposition) 공정에 의해 형성될 수 있다.
고유전막(124)은 예를 들면, 실리콘 산화막 및 실리콘 질화막보다 비유전율이 더 큰 물질로 이루어질 수 있다. 고유전막(124)은 ALD(atomic layer deposition), CVD(chemical vapor deposition), 또는 PVD(physical vapor deposition) 공정에 의해 형성될 수 있다. 고유전막(124)은 예를 들면, 약 10 ∼ 40 Å의 두께를 가질 수 있으나, 이에 한정되는 것은 아니다.
제1 금속 함유층(132)은 예를 들면, 금속, 금속질화물 또는 금속탄화물일 수 있다. 제1 금속 함유층(132)은 TiN, TaN, W, TiAlC, TaAlC, TaAl, TiAl, HfAl, Al, Ti, WN, Ru, Mo 및 이들의 조합 중에서 선택되는 물질로 이루어질 수 있으나, 이에 한정되지 않는다. 제1 금속 함유층(132)은 예를 들면, 약 수십 Å 내지 수백 Å의 두께를 가질 수 있으나, 이에 한정되는 것은 아니며, 제2 리세스 공간(RC2)을 한정할 수 있는 두께를 가지도록 할 수 있다.
도 1b, 도 11 및 도 12를 함께 참조하면, 제1 금속 함유층(132)이 형성된 기판(110)을 산소가 포함되는 분위기, 즉 산소가 포함되는 기체 분자(OM)가 있는 분위기에 노출한다. 상기 산소가 포함되는 분위기는 예를 들면, 대기 분위기, 수증기 분위기, 산소 분위기 또는 오존 분위기일 수 있다. 산소가 포함되는 기체 분자(OM)는 예를 들면 산소 분자, 물 분자, 또는 오존 분자일 수 있다.
상기 산소가 포함되는 분위기에 노출된 제1 금속 함유층(132)의 적어도 일부분이 산화되어 산소가 함유되는 제2 금속 함유층(134)을 형성할 수 있다. 제1 금속 함유층(132)이 금속, 금속 질화물 또는 금속 탄화물인 경우, 제2 금속 함유층(134)은 적어도 일부분이 산화된 금속, 금속 질화물 또는 금속 탄화물일 수 있다.
제2 리세스 공간(RC2)을 통하여, 산소가 포함되는 기체 분자(OM)가 핀형 활성 영역(FA) 상의 게이트 절연막(120)에 인접한 제1 금속 함유층(132) 상에도 공급될 수 있는 바, 핀형 활성 영역(FA) 상의 게이트 절연막(120)에 인접한 제2 금속 함유층(134)의 부분의 적어도 일부분에도 산소가 함유될 수 있다.
일부 실시 예에서, 제1 금속 함유층(132)이 금속, 금속 탄화물인 경우, 산소 대신 질소가 포함되는 기체 분자가 있는 분위기에 제1 금속 함유층(132)이 형성된 기판(110)을 노출하여, 제1 금속 함유층(132)의 적어도 일부분이 질화되어 질소가 포함되는 제2 금속 함유층(134)을 형성할 수 있다.
도 1c, 도 12 및 도 13을 함께 참조하면, 제2 금속 함유층(134) 상에 실리콘 캡핑층(136)을 형성한다. 실리콘 캡핑층(136)은 제2 리세스 공간(RC2)의 내면을 덮되, 제2 리세스 공간(RC2) 내에 제3 리세스 공간(RC3)을 한정할 수 있다.
실리콘 캡핍층(136)은 예를 들면, 비정질 실리콘(a-Si)으로 형성될 수 있다. 실리콘 캡핑층(136) 내에는 수소 원자(HA)가 함유될 수 있다. 실리콘 캡핑층(136)은 예를 들면, 약 수십 Å 내지 수백 Å의 두께를 가질 수 있으나, 이에 한정되는 것은 아니며, 제3 리세스 공간(RC3)을 한정할 수 있는 두께를 가지도록 할 수 있다. 실리콘 캡핑층(136)은 수소 원자가 포함된 실리콘 전구체(SP)를 이용하거나 수소 분자(H2)와 실리콘 전구체(SP)를 함께 이용하여 LPCVD 방법으로 형성할 수 있다.
도 1d, 도 13 및 도 14를 함께 참조하면, 제1 온도(T1)의 분위기에서 실리콘 캡핑층(136)에 함유된 수소 원자(HA)를 감소한다. 예를 들면, 제1 온도(T1) 분위기에서 실리콘 캡핑층(136)을 UV 복사선(RD)에 노출시켜서, 실리콘 캡핑층(136)에 함유된 수소 원자(HA)를 감소할 수 있다. 제1 온도(T1)는 예를 들면, 300℃ 내지 600℃일 수 있다. UV 복사선(RD)은 예를 들면, 380㎚ 이하의 파장을 가질 수 있다.
실리콘 캡핑층(136)은 UV 복사선(RD)에 수분 내지 수십분의 제1 시간 동안 노출시키면, 실리콘으로부터 해리된 수소는 제1 온도(T1) 분위기에서 확산하여 다른 해리된 수소와 결합하여 수소 분자(HM)의 상태로 실리콘 캡핑층(136)으로부터 방출될 수 있다. 이를 통하여 실리콘 캡핑층(136)에 함유된 수소 원자(HA)를 감소시킬 수 있다.
제3 리세스 공간(RC3)을 통하여, 핀형 활성 영역(FA) 상의 게이트 절연막(120)에 인접한 실리콘 캡핑층(136)의 부분도 UV 복사선(RD)에 노출될 수 있는 바, 핀형 활성 영역(FA) 상의 게이트 절연막(120)에 인접한 실리콘 캡핑층(136)의 부분에 함유된 수소 원자(HA)도 감소할 수 있다.
도 1e, 도 14 및 도 15를 함께 참조하면, 실리콘 캡핑층(136)이 형성된 기판(110)에 대하여 급속 열처리(RTA, Rapid Thermal Annealing)를 수행한다. 예를 들면, 급속 열처리에 의하여 실리콘 캡핑층(136)에 제2 시간 동안 제2 온도(T2)로 열(RT)이 가해지면, 비정질인 실리콘 캡핑층(136)은 다결정인 실리콘 캡핑층(138)으로 변화될 수 있다. 제2 온도(T2)는 제1 온도(T1)보다 높은 값을 가질 수 있다. 제2 온도(T2)는 예를 들면, 800℃ 내지 1200℃일 수 있다. 상기 제2 시간은 상기 제1 시간보다 짧을 수 있다. 상기 제2 시간은 예를 들면, 수초(second) 내지 수십초일 수 있다.
도 15, 도 16a 및 도 16b를 함께 참조하면, 실리콘 캡핑층(138) 및 제2 금속 함유층(134)을 제거하여 게이트 절연막(120)을 노출한다. 실리콘 캡핑층(138) 및 제2 금속 함유층(134)은 건식 또는 습식 식각 공정을 이용하여 제거할 수 있다.
이후, 도 4a 내지 도 4c에 보인 것과 같이 게이트 절연막(120) 상에 게이트 전극(140)을 형성하여 반도체 소자(200)를 형성한다. 게이트 전극(140)은 ALD, MOALD (metal organic ALD), 또는 MOCVD (metal organic CVD) 공정에 의해 형성될 수 있다.
일부 실시 예에서, 도 14 및 도 15에서 설명한 것과 달리, 도 2a 및 도 2b에서 설명한 것과 같이, 급속 열처리를 먼저 수행한 후, 실리콘 캡핑층(138)에 함유된 수소 원자를 감소시켜서, 반도체 소자(200)를 형성할 수 있다.
또는 일부 실시 예에서, 도 16a 및 도 16b에서 설명한 것과 달리, 도 3a 및 도 3b에서 설명한 것과 같이. 게이트 절연막(120) 상에 제2 금속 함유층의 일부분(134a)을 잔류시킨 후, 제2 금속 함유층의 일부분(134a) 상에 제3 금속 함유층(140a)을 형성하여, 게이트 절연막(120) 상에 제2 금속 함유층의 일부분(134a)과 제3 금속 함유층(140a)으로 이루어지는 게이트 전극(142)을 형성하여 반도체 소자를 형성할 수 있다.
본 발명의 실시 예에 따른 반도체 소자의 제조 방법은, 실리콘 캡핑층(도 13의 136)에 함유된 수소 원자를 감소시켜서, 반도체 소자의 신뢰성 열화를 방지할 수 있고, 실리콘 캡핑층(도 15의 138)의 언스트립 현상이 발생하는 것을 방지하여 반도체 소자의 불량이 발생하는 것을 방지할 수 있다.
도 5a 내지 도 16b를 참조하여 3 차원 구조의 채널을 구비하는 FinFET을 포함하는 반도체 소자의 제조 방법에 대하여 설명하였으나, 본 발명의 기술적 사상은 상기 설명한 바에 한정되는 것은 아니다. 예를 들면, 본 발명의 기술적 사상의 범위 내에서 본 발명의 기술적 사상의 다양한 변형 및 변경을 통하여 본 발명의 기술적 사상에 의한 특징들을 가지는 수평형 (planar) MOSFET을 포함하는 반도체 소자들 및 그 제조 방법들을 제공할 수 있음은 당 업자들이면 잘 알 수 있을 것이다.
도 17은 본 발명의 실시 예에 따른 반도체 소자의 제조 방법에 사용되는 공정 장비의 개략적인 구성도이다.
도 17을 참조하면, 반도체 소자의 제조 방법에 사용되는 공정 장비(500)는 기판 스페이지(502), 로드락 챔버(504), 제1 챔버(510) 및 제2 챔버(520)를 포함한다. 기판 스테이지(502)에는 기판이 담긴 카세트(10)가 놓일 수 있다. 제1 챔버(510) 및 제2 챔버(520)는 각각 공정 챔버일 수 있다. 예를 들면, 제1 챔버(510)는 LPCVD 챔버이고, 제2 챔버(520)는 UV 챔버일 수 있다.
기판 스테이지(502)에 놓인 카세트(10)에 담긴 기판은 로드락 챔버(504)로 이송될 수 있다. 로드락 챔버(504)로 이송된 기판은 트랜스퍼 챔버(506)를 통하여 제1 챔버(510) 또는 제2 챔버(520)로 이송될 수 있다. 제1 챔버(510) 또는 제2 챔버(520)로 이송된 기판은 트랜스퍼 챔버(506)를 통하여 각각 제2 챔버(520) 또는 제1 챔버(510)로 이송되거나, 로드락 챔버(504)로 이송될 수 있다.
공정 장비(500)는 전원부(540) 및 진공 펌프(550)가 연결될 수 있다. 진공 펌프(550)에 의하여, 로드락 챔버(504), 트랜스퍼 챔버(506), 제1 챔버(510) 및 제2 챔버(520) 내에는 진공 분위기가 유지될 수 있다.
제1 및 제2 챔버(510, 520)는 각각 제1 및 제2 프로세스 영역(518, 528)이 구비되며, 제1 및 제2 챔버(510, 520)로 이송된 기판은 각각 제1 및 제2 프로세스 영역(518, 528)에 위치한다. 제1 및 제2 챔버(510, 520)는 각각 제1 및 제2 소스(512, 522)와 연결될 수 있다. 예를 들면, 제1 챔버(510)가 LPCVD 챔버인 경우, 제1 소스(512)는 가스 및 전구체 공급부일 수 있다. 예를 들면, 제2 챔버(520)는 UV 챔버인 경우, 제2 소스(522)는 UV 복사선 소스일 수 있다. 상기 UV 복사선 소스는 예를 들면, UV 램프, UV 레이저, UV 전자빔 또는 다른 형태의 UV 복사 장치일 수 있다.
도 18a 내지 도 18c는 도 17의 공정 장비에서 본 발명의 실시 예에 따른 반도체 소자의 제조 방법이 수행되는 과정을 설명하기 위한 구성도들이다.
도 18a를 참조하면, 카세트(10)에 담긴 기판(110)이 공정 장비(500)의 로드락 챔버(504)로 이송된다. 기판(110)이 로드락 챔버(504)로 이송된 후, 로드락 챔버(504)는 외부와 격리되며, 로드락 챔버(504) 내부에 진공 분위기가 이루어진다.
기판(110)이 공정 장비(500)로 이송되기 전에, 기판(110) 상에는 게이트 절연막(도 1a의 120) 및 제1 금속 함유층(도 1a의 132)이 형성된다. 기판(110) 상에 제1 금속 함유층(132)을 형성한 후, 제1 금속 함유층(132)이 형성된 기판(110)을 산소가 포함되는 분위기에 노출한다. 예를 들면, 제1 금속 함유층(132)이 형성된 기판(110)이 공정 장비(500)로 이송되는 과정에서 대기 분위기에 노출될 수 있다. 또는 예를 들면, 제1 금속 함유층(132)이 형성된 기판(110)을 수증기 분위기, 산소 분위기 또는 오존 분위기 등 별도의 산소가 포함되는 분위기에 노출시킬 수 있다. 이를 통하여 기판(110)은, 기판(110) 상에 게이트 절연막(120) 및 산소가 함유되는 제2 금속 함유층(도 1b의 134)이 형성된 상태로 공정 장비(500)로 이송될 수 있다.
도 18b를 참조하면, 기판(110)을 로드락 챔버(504)로부터 제1 챔버(510)로 이송하여, 제1 프로세스 영역(518)에 위치시킨다. 트랜스퍼 챔버(506)와 제1 챔버(510)는 진공 분위기가 유지되므로, 로드락 챔버(504) 내부에 진공 분위기가 이루어진 이후에, 기판(110)은 공정 장비(500) 내의 진공 분위기가 유지되는 상태에서 로드락 챔버(504)로부터 제1 챔버(510)로 이송될 수 있다.
제1 챔버(510)에서 기판(110) 상에는 실리콘 캡핑층(도 1c의 136)이 형성될 수 있다. 제1 챔버(510)가 LPCVD 챔버인 경우, 제1 소스(512)로부터 수소 원자가 포함된 실리콘 전구체(도 1c의 SP) 또는 수소 분자(H2)와 실리콘 전구체(SP)가 함께 제1 프로세스 영역(518)에 공급될 수 있다.
도 18c를 참조하면, 기판(110)을 제1 챔버(510)로부터 제2 챔버(520)로 이송하여, 제2 프로세스 영역(528)에 위치시킨다. 트랜스퍼 챔버(506), 제1 챔버(510) 및 제2 챔버(520)는 진공 분위기가 유지되므로, 기판(110)은 공정 장비(500) 내에 진공 분위기가 유지되는 상태에서 제1 챔버(510)로부터 제2 챔버(520)로 이송될 수 있다.
제2 챔버(520)에서 기판(110) 상의 실리콘 캡핑층(도 1c의 136)에 함유된 수소 원자(HA)를 감소한다. 제2 챔버(520)가 UV 챔버인 경우, 제2 소스(522)로부터 UV 복사선(도 1d의 RD)이 제2 프로세스 영역(528)에 공급될 수 있다. 또한, 제2 프로세스 영역(528)에 위치하는 기판(110)에 UV 복사선(RD)에 노출시키는 동안, 제2 챔버(520) 또는 제2 프로세스 영역(528)에는 제1 온도(도 1d의 T1) 분위기가 제공될 수 있다.
제1 온도(T1) 분위기에서 실리콘 캡핑층(136)을 UV 복사선(RD)에 노출시켜서, 실리콘 캡핑층(136)에 함유된 수소 원자(HA)를 감소할 수 있다. 제1 온도(T1)는 예를 들면, 300℃ 내지 600℃일 수 있다. UV 복사선(RD)은 예를 들면, 380㎚ 이하의 파장을 가질 수 있다. 일부 실시 예에서, UV 복사선(RD)은 280㎚ 내지 380㎚의 파장을 가질 수 있다.
이후, 기판(110)은 로드락 챔버(504)를 통하여 공정 장비(500)의 외부로 이송되어 후속 공정이 수행될 수 있다.
따라서, 기판(110)은 진공 분위기가 유지되는 공정 장비(500) 내의 제1 및 제2 챔버(510, 520)에서 실리콘 캡핑층(136)의 형성과 UV 복사선(RD)에의 노출이 이루어지는 바, 실리콘 캡핑층(136)을 형성하는 과정과 형성된 실리콘 캡핑층(136)을 UV 복사선(RD)에 노출하는 과정은 진공 분위기가 유지되는 상태에서 수행될 수 있다.
도 19는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법에 사용되는 공정 장비의 개략적인 구성도이다. 도 19에 있어서, 도 17 내지 도 18c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 19를 참조하면, 반도체 소자의 제조 방법에 사용되는 공정 장비(500a)는 기판 스페이지(502), 로드락 챔버(504), 제1 챔버(510), 제2 챔버(520) 및 제3 챔버(530)를 포함한다. 제1 챔버(510), 제2 챔버(520) 및 제3 챔버(530)는 각각 공정 챔버일 수 있다. 예를 들면, 제1 챔버(510)는 LPCVD 챔버이고, 제2 챔버(520)는 UV 챔버이고, 제3 챔버(530)는 급속 열처리 챔버일 수 있다.
도 18a 내지 도 18c에서 설명한 것과 유사하게, 카세트(10)에 담긴 기판(도 18a의 110)이 공정 장비(500a)의 로드락 챔버(504)로 이송된다. 기판(110)이 로드락 챔버(504)로 이송된 후, 로드락 챔버(504)는 외부와 격리되며, 로드락 챔버(504) 내부에 진공 분위기가 이루어진다. 로드락 챔버(504) 내부에 진공 분위기가 이루어진 이후에, 기판(110)은 로드락 챔버(504)로부터 제1 챔버(510)로 이송될 수 있다. 제1 챔버(510)에서 기판(110) 상에는 실리콘 캡핑층(도 1c의 136)이 형성될 수 있다.
이후 기판(110)을 제1 챔버(510)로부터 제2 챔버(520)로 이송하여, 제2 프로세스 영역(528)에 위치시킨다. 제2 챔버(520)에서 기판(110) 상의 실리콘 캡핑층(도 1c의 136)에 함유된 수소 원자(HA)를 감소한다.
이후, 기판(110)을 제2 챔버(520)로부터 제3 챔버(530)로 이송하여, 제3 프로세스 영역(538)에 위치시킨다. 제3 챔버(530)에서 기판(110)에 대하여 도 1e에서 설명한 것과 같이 급속 열처리를 수행한다.
트랜스퍼 챔버(506), 제1 챔버(510), 제2 챔버(520) 및 제3 챔버(530)는 진공 분위기가 유지되므로, 기판(110)은 공정 장비(500a) 내에 진공 분위기가 유지되는 상태에서 제1 챔버(510)로부터 제2 챔버(520)로, 또한 제2 챔버(520)로부터 제3 챔버(530)로 이송될 수 있다.
따라서, 기판(110)은 진공 분위기가 유지되는 공정 장비(500a) 내의 제1, 제2 및 제3 챔버(510, 520, 530)에서 실리콘 캡핑층(136)의 형성, UV 복사선(RD)에의 노출 및 급속 열처리가 이루어지는 바, 실리콘 캡핑층(136)을 형성하는 과정, 형성된 실리콘 캡핑층(136)을 UV 복사선(RD)에 노출하는 과정 및 급속 열처리를 하는 과정은 진공 분위기가 유지되는 상태에서 수행될 수 있다.
일부 실시 예에서, 기판(110)은 공정 장비(500a) 내에서 제1 챔버(510)로부터 제3 챔버(530)로, 또한 제3 챔버(530)로부터 제2 챔버(520)로 이송되어, 도 2a 및 도 2b에서 설명한 것과 같이, 급속 열처리를 하는 과정을 먼저 수행한 후, 실리콘 캡핑층(136)을 UV 복사선(RD)에 노출하는 과정을 수행할 수 있다.
도 20은 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 설명하는 흐름도이다. 구체적으로, 도 20은 도 1a 내지 도 1g, 또는 도 3a 및 도 3b에서 설명한 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 도 17 또는 도 19에서 설명한 공정 장비를 이용하여 수행하는 과정을 설명하는 흐름도이다.
도 20을 도 1a 내지 도 1g, 도 3a, 도 3b, 도 17 및 도 19와 함께 참조하면, 기판(110)을 준비한 후(S100), 기판(110) 상에 게이트 절연막(120)을 형성한다(S210). 이후 게이트 절연막(120) 상에 금속 함유층(도 1a의 제1 금속 함유층(132))을 형성하고(S220), 산소가 포함되는 분위기에 상기 금속 함유층을 노출하여 금속 함유층의 적어도 일부분이 산화된 산소가 함유되는 금속 함유층(도 1b의 제2 금속 함유층(134))을 형성한다(S222).
금속 함유층(134)이 형성된 기판(110)은 공정 장비(500, 500a) 내로 이송한다(S230). 공정 장비(500, 500a) 내에서 기판(110)을 제1 챔버(510)로 이송하여, 기판(110) 상에 수소 원자(HA)가 함유된 실리콘 캡핑층(136)을 형성한다(S232). 이후, 기판(110)을 제1 챔버(510)로부터 제2 챔버(520)로 이송하여, 실리콘 캡핑층(136)을 제1 온도(T1) 분위기에서 제1 시간 동안 UV 복사선(RD)에 노출하여, 실리콘 캡핑층(136)에 함유된 수소 원자(HA)를 감소시킨다(S234).
기판(110)은 진공 분위기가 유지되는 공정 장비(500, 500a) 내의 제1 및 제2 챔버(510, 520)에서 실리콘 캡핑층(136)의 형성과 UV 복사선(RD)에의 노출이 이루어지는 바, 실리콘 캡핑층(136)을 형성하는 과정과 형성된 실리콘 캡핑층(136)을 UV 복사선(RD)에 노출하는 과정은 진공 분위기가 유지되는 상태에서 수행될 수 있다.
이후, 기판(110)을 제2 챔버(520)로부터 제3 챔버(530)로 이송하여, 기판(110)에 대하여 제2 시간 동안 제2 온도(T2)로 열(RT)이 가해지는 급속 열처리를 수행한다(S236).
도 17에 보인 공정 장비(500)를 이용하는 경우, 제3 챔버(530)는 공정 장비(500)와 분리된 별도의 공정 장비에 포함되는 챔버일 수 있다.
도 19에 보인 공정 장비(500a)를 이용하는 경우, 제3 챔버(530)는 공정 장비(500a)에 포함되는 챔버일 수 있다. 이 경우, 기판(110)은 진공 분위기가 유지되는 공정 장비(500a) 내의 제1, 제2 및 제3 챔버(510, 520, 530)에서 실리콘 캡핑층(136)의 형성, UV 복사선(RD)에의 노출, 및 급속 열처리가 이루어지는 바, 실리콘 캡핑층(136)을 형성하는 과정, 형성된 실리콘 캡핑층(136)을 UV 복사선(RD)에 노출하는 과정 및 급속 열처리를 하는 과정은 진공 분위기가 유지되는 상태에서 수행될 수 있다.
이후 실리콘 캡핑층(138)을 제거하고, 금속 함유층(도 1b의 제2 금속 함유층(134))의 적어도 일부를 제거하고(S260), 게이트 전극(140, 142)을 형성하여(S270) 반도체 소자(100, 102)를 형성한다.
도 21은 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 설명하는 흐름도이다. 구체적으로, 도 21은 도 2a 및 도 2b에서 설명한 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 도 19에서 설명한 공정 장비를 이용하여 수행하는 과정을 설명하는 흐름도이다. 도 21에서 도 20에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 21을 도 2a, 도 2b, 도 19와 함께 참조하면, 공정 장비(500a)의 제1 챔버(510) 내에서 기판(110) 상에 수소 원자(HA)가 함유된 실리콘 캡핑층(136)을 형성하고(S232), 기판(110)을 제1 챔버(510)로부터 제3 챔버(530)로 이송하여, 기판(110)에 대하여 제2 시간 동안 제2 온도(T2)로 열(RT)이 가해지는 급속 열처리를 수행한다(S234a).
이후, 기판(110)을 제3 챔버(530)로부터 제2 챔버(520)로 이송하여, 실리콘 캡핑층(138)을 제1 온도(T1) 분위기에서 제1 시간 동안 UV 복사선(RD)에 노출하여, 실리콘 캡핑층(138)에 함유된 수소 원자(HA)를 감소시킨다(S236a).
기판(110)은 진공 분위기가 유지되는 공정 장비(500a) 내의 제1, 제2 및 제3 챔버(510, 520, 530)에서 실리콘 캡핑층(136)의 형성, UV 복사선(RD)에의 노출, 및 급속 열처리가 이루어지는 바, 실리콘 캡핑층(136)을 형성하는 과정, 형성된 실리콘 캡핑층(136)을 UV 복사선(RD)에 노출하는 과정 및 급속 열처리를 하는 과정은 진공 분위기가 유지되는 상태에서 수행될 수 있다.
도 22는 본 발명의 실시 예에 따른 전자 시스템의 블록 다이어그램이다.
도 22를 참조하면, 전자 시스템(2000)은 콘트롤러(2010), 입출력 장치 (I/O)(2020), 메모리(2030), 및 인터페이스(2040)를 포함하며, 이들은 각각 버스(2050)를 통해 상호 연결되어 있다.
콘트롤러(2010)는 마이크로프로세서 (microprocessor), 디지탈 신호 프로세서, 또는 이들과 유사한 처리 장치 중 적어도 하나를 포함할 수 있다. 입출력 장치(2020)는 키패드 (keypad), 키보드 (keyboard), 또는 디스플레이 (display) 중 적어도 하나를 포함할 수 있다. 메모리(2030)는 콘트롤러(2010)에 의해 실행된 명령을 저장하는 데 사용될 수 있다. 예를 들면, 메모리(2030)는 유저 데이타 (user data)를 저장하는 데 사용될 수 있다.
전자 시스템(2000)은 무선 통신 장치, 또는 무선 환경 하에서 정보를 전송 및/또는 수신할 수 있는 장치를 구성할 수 있다. 전자 시스템(2000)에서 무선 커뮤니케이션 네트워크를 통해 데이타를 전송/수신하기 위하여 인터페이스(2040)는 무선 인터페이스로 구성될 수 있다. 인터페이스(2040)는 안테나 및/또는 무선 트랜시버 (wireless transceiver)를 포함할 수 있다. 일부 실시예에서, 전자 시스템(2000)은 제3 세대 통신 시스템, 예를 들면, CDMA(code division multiple access), GSM (global system for mobile communications), NADC (north American digital cellular), E-TDMA (extended-time division multiple access), 및/또는 WCDMA (wide band code division multiple access)와 같은 제3 세대 통신 시스템의 통신 인터페이스 프로토콜에 사용될 수 있다. 전자 시스템(2000)은 도 1a 내지 도 21에서 설명한 반도체 소자의 제조 방법 및 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 다양한 제조 방법으로 제조된 반도체 소자들 중 적어도 하나를 포함한다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
100/102/200 : 반도체 소자, 110: 기판, 120: 게이트 절연막, 122: 인터페이스막, 124: 고유전막, 132/134 : 금속 함유층(제1/제2 금속 함유층), 136/138 : 실리콘 캡핑층, 140/142 : 게이트 전극, FA : 핀형 활성 영역

Claims (20)

  1. 기판으로부터 돌출된 핀형 활성 영역을 형성하는 단계;
    상기 핀형 활성 영역의 상면 및 양 측벽을 덮으며, 고유전막을 포함하는 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 금속 함유층을 형성하는 단계;
    상기 금속 함유층 상에 수소 원자가 함유된 실리콘 캡핑층을 형성하는 단계;
    상기 실리콘 캡핑층에 함유된 수소 원자를 감소시키는 단계;
    상기 실리콘 캡핑층, 및 상기 금속 함유층의 적어도 일부를 제거하는 단계; 및
    상기 게이트 절연막 위에서 상기 핀형 활성 영역의 상면 및 양 측벽을 덮는 게이트 전극을 형성하는 단계;를 포함하는 반도체 소자의 제조 방법.
  2. 제1 항에 있어서,
    상기 실리콘 캡핑층에 함유된 수소 원자를 감소시키는 단계는, 상기 실리콘 캡핑층을 UV 복사선에 노출시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제2 항에 있어서,
    상기 실리콘 캡핑층을 형성하는 단계부터 상기 실리콘 캡핑층을 UV 복사선에 노출시키는 단계까지는 진공 분위기가 유지되는 상태에서 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제2 항에 있어서,
    상기 실리콘 캡핑층을 형성하는 단계는, 상기 실리콘 캡핑층을 비정질로 형성하고,
    상기 실리콘 캡핑층을 형성하는 단계 후에, 상기 실리콘 캡핑층을 다결정으로 변화시키기 위한 급속 열처리(RTA, Rapid Thermal Annealing)를 수행하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제4 항에 있어서,
    상기 실리콘 캡핑층을 UV 복사선에 노출시키는 단계는 제1 온도의 분위기에서 수행되고,
    상기 급속 열처리를 수행하는 단계는, 상기 제1 온도보다 높은 제2 온도의 열이 상기 기판에 가해지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제5 항에 있어서,
    상기 실리콘 캡핑층을 UV 복사선에 노출시키는 단계는, 상기 실리콘 캡핑층을 제1 시간 동안 상기 UV 복사선에 노출시키고,
    상기 급속 열처리를 수행하는 단계는, 상기 제1 시간보다 짧은 제2 시간 동안 열처리가 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제4 항에 있어서,
    상기 실리콘 캡핑층을 형성하는 단계, 상기 실리콘 캡핑층을 UV 복사선에 노출시키는 단계, 및 상기 급속 열처리를 수행하는 단계는 진공 분위기가 계속 유지되는 상태에서 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제4 항에 있어서,
    상기 실리콘 캡핑층을 형성하는 단계 전에, 상기 금속 함유층의 적어도 일부를 산화시키기 위하여, 상기 금속 함유층을 산소가 포함되는 분위기에 노출하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제1 항에 있어서,
    상기 실리콘 캡핑층을 형성하는 단계는, LPCVD(Low pressure Chemical Vapor Deposition) 방법으로 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제9 항에 있어서,
    상기 실리콘 캡핑층은, 수소 원자가 포함된 실리콘 전구체를 이용하거나 수소 분자와 실리콘 전구체를 함께 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 고유전막을 포함하는 게이트 절연막 및 적어도 일부분이 산화된 금속 함유층이 순차적으로 형성된 기판을 준비하는 단계;
    제1 챔버 및 제2 챔버를 가지며 진공 분위기가 제공되는 공정 장비 내로 상기 기판을 이송하는 단계;
    상기 기판을 상기 공정 장비의 상기 제1 챔버 내로 이송하여, 상기 제1 챔버 내에서 상기 금속 함유층 상에 수소 원자가 함유된 실리콘 캡핑층을 형성하는 단계; 및
    상기 기판을 상기 공정 장비 밖으로 이송하지 않고, 상기 기판을 상기 공정 장비의 상기 제2 챔버 내로 이송하여, 상기 제2 챔버 내에서 상기 기판 상의 상기 실리콘 캡핑층에 함유된 수소 원자를 감소시키는 단계;를 포함하는 반도체 소자의 제조 방법.
  12. 제11 항에 있어서,
    상기 기판을 상기 제1 챔버 내로 이송한 후, 상기 실리콘 캡핑층에 함유된 수소 원자를 감소시키는 단계를 완료할 때까지 상기 공정 장비 내에서 진공 분위기가 유지되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제11 항에 있어서,
    상기 제1 챔버는 LPCVD 챔버이고, 상기 실리콘 캡핑층은 수소 원자가 포함된 실리콘 전구체를 이용하거나 수소 분자와 실리콘 전구체를 함께 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 제11 항에 있어서,
    상기 제2 챔버는 UV 챔버이며,
    상기 실리콘 캡핑층에 함유된 수소 원자를 감소시키는 단계는, 상기 실리콘 캡핑층을 280㎚ 내지 380㎚의 파장을 가지는 UV 복사선에 노출시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제14 항에 있어서,
    상기 공정 장비는 제3 챔버를 더 가지며,
    상기 실리콘 캡핑층을 형성하는 단계 후 또는 상기 실리콘 캡핑층에 함유된 수소 원자를 감소시키는 단계 후에, 상기 기판을 상기 공정 장비 밖으로 이송하지 않고 상기 기판을 상기 공정 장비의 상기 제3 챔버 내로 이송하여, 상기 제3 챔버 내에서 상기 금속 함유층이 함유하는 산소 원자를 상기 고유전막에 유입시키는 급속 열처리를 수행하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 제15 항에 있어서,
    상기 실리콘 캡핑층을 UV 복사선에 노출시키는 단계는 제1 온도의 분위기에서 상기 실리콘 캡핑층을 제1 시간 동안 상기 UV 복사선에 노출시키고,
    상기 급속 열처리를 수행하는 단계는 상기 제1 시간보다 짧은 제2 시간 동안 상기 제1 온도보다 높은 제2 온도의 열이 상기 기판에 가해지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  17. 고유전막을 포함하는 게이트 절연막이 형성된 기판을 준비하는 단계;
    상기 게이트 절연막 상에 적어도 일부분이 산화된 금속 함유층을 형성하는 단계;
    상기 금속 함유층 상에 수소 원자가 함유된 실리콘 캡핑층을 형성하는 단계;
    상기 실리콘 캡핑층에 함유된 수소 원자를 감소시키는 단계;
    상기 실리콘 캡핑층을 다결정으로 변화시키고, 상기 금속 함유층이 함유하는 산소 원자를 상기 게이트 절연막에 유입시키는 급속 열처리를 수행하는 단계; 및
    상기 실리콘 캡핑층, 및 상기 금속 함유층의 적어도 일부분을 제거하는 단계;를 포함하는 반도체 소자의 제조 방법.
  18. 제17 항에 있어서,
    상기 게이트 절연막이 형성된 기판을 준비하는 단계는,
    상기 기판으로부터 돌출된 핀형 활성 영역을 형성하는 단계;
    상기 핀형 활성 영역 위에 인터페이스막을 형성하는 단계; 및
    상기 인터페이스막 위에 상기 인터페이스막보다 더 큰 비유전율을 가지는 상기 고유전막을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  19. 제18 항에 있어서,
    상기 핀형 활성 영역을 형성하는 단계는,
    상기 기판을 일부 식각하여 예비 핀형 활성 영역을 형성하는 단계; 및
    상기 예비 핀형 활성 영역의 양 측벽 하부를 덮는 소자분리막을 형성하여 상기 소자분리막 위로 상기 예비 핀형 활성 영역의 상부를 돌출시키는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  20. 제17 항에 있어서,
    상기 실리콘 캡핑층을 형성하는 단계는, 수소 원자가 포함된 실리콘 전구체를 이용하거나 수소 분자와 실리콘 전구체를 함께 이용하여 LPCVD 방법으로 상기 실리콘 캡핑층을 형성하고,
    상기 실리콘 캡핑층에 함유된 수소 원자를 감소시키는 단계는, 상기 실리콘 캡핑층을 UV 복사선에 노출시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
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