KR20150071637A - 금속 게이트를 갖는 반도체 구조 및 그 제조 방법 - Google Patents

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Abstract

금속 게이트 구조를 제조하기 위한 방법은 게이트 트렌치에 하이-k 유전체 층을 형성하는 단계; 상기 하이-k 유전체 층 위에 에칭 정지부(etch stop)를 형성하는 단계; 원자층 증착(ALD) 동작에 의해, 입계 공학 층으로서, 도펀트 원자가 그 층을 통해 침투하는 것을 허용하도록 구성된 입계 공학 층, 상기 도펀트 원자를 상기 입계 공학 층에 제공하도록 구성된 도핑 층, 및 상기 도핑 층이 산화되는 것을 방지하도록 구성된 캐핑 층의 시퀀스를 갖는 3-층을 형성함으로써 상기 에칭 정지부 위에 일함수 조정층을 형성하는 단계; 및 상기 게이트 트렌치를 레벨 업(level up)하도록 금속을 충전하는 단계를 포함한다. 입계 공학 층은 섭씨 약 200도 내지 350도와 같은 다양한 온도들 하의 ALD 동작에 의해 준비된다.

Description

금속 게이트를 갖는 반도체 구조 및 그 제조 방법{SEMICONDUCTOR STRUCTURE WITH METAL GATE AND MANUFACURING METHOD THEREOF}
본 개시는 반도체 구조 내의 금속 게이트에 관한 것이다.
반도체 집적 회로(IC) 산업은 빠른 성장을 경험하여 왔다. IC 진화의 과정에서, 기능적 밀도(즉, 칩 영역 당 상호연결된 디바이스들의 수)는 일반적으로 증가한 반면에, 지오메트리 크기(즉, 제작 프로세스를 이용하여 생성될 수 있는 최소 컴포넌트(또는 라인))는 감소하였다. 이 스케일링 다운(scaling down) 프로세스는 일반적으로 생산 효율을 증가시키고 연관된 비용들을 낮춤으로써 이익들을 제공한다. 이러한 스케일링 다운은 또한 IC의 프로세싱 및 제조의 복잡도를 증가시키고, 이들 진보들이 실현되기 위해서, IC 프로세싱 및 제조에 있어서 유사한 개발들이 필요로 된다. 트랜지스터의 치수들이 감소함에 따라, 게이트 길이가 감소된 채로 성능을 유지하기 위해 게이트 산화물의 두께는 감소되어야 한다. 그러나, 게이트 누설을 감소시키기 위해, 더 큰 테크놀로지 노드들에서 이용되는 통상적인 게이트 산화물에 의해 제공되었을 것과 동일한 유효 커패시턴스를 유지하면서 더 큰 물리적 두께를 허용하는 높은 유전율(하이-k) 게이트 절연체 층들이 이용된다.
부가적으로, 테크놀로지 노드들이 축소됨에 따라, 몇몇 IC 설계들에서, 피처 크기들이 감소된 채로 디바이스 성능을 개선하기 위해 통상적인 폴리실리콘 게이트 전극을 금속 게이트(MG) 전극으로 대체하고자 하는 바램이 있어왔다. MG 전극을 형성하는 하나의 프로세스는, "게이트 퍼스트(gate first)"로 불리는 다른 MG 전극 형성 프로세스에 대조적으로, "게이트 라스트(gate last)" 프로세스로 불린다. "게이트 라스트" 프로세스는 게이트의 형성 이후에 수행되어야 하는 고온 프로세싱을 포함하는 감소된 수의 후속 프로세스들을 허용한다.
따라서, 원하는 것은 기판 상에 형성되는 NMOS 및 PMOS 트랜지스터들 각각에 대해 상이하게 구성되는 금속 게이트 구조들을 제공하는 방법 및 반도체 디바이스이다.
몇몇 실시예들에서, 금속 게이트 구조는 다음의 동작들, 즉 게이트 트렌치에 하이-k 유전체 층을 형성하는 단계; 하이-k 유전체 층 위에 에칭 정지부(etch stop)를 형성하는 단계; 입계 공학 층으로서, 도펀트 원자가 그 층을 통해 침투하는 것을 허용하도록 구성된 입계 공학 층, 도펀트 원자를 입계 공학 층에 제공하도록 구성된 도핑 층, 및 도핑 층이 산화하는 것을 방지하도록 구성된 캐핑 층의 시퀀스를 갖는 3-층을 형성함으로써 에칭 정지부 위에 일함수 조정층을 형성하는 단계; 및 게이트 트렌치를 레벨 업(level up)하도록 금속을 충전하는 단계에 의해 제조된다.
몇몇 실시예들에서, 금속 게이트 제조 동작에서 입계 공학 층, 도핑 층 및 캐핑 층의 시퀀스를 갖는 3-층을 형성하는 것은 원자층 증착(atomic layer deposition; ALD) 동작을 이용하는 것을 포함한다.
몇몇 실시예들에서, DMAH(dimethylaluminumhydride) 또는 DMEAA(dimethylethylaminealane)는 금속 게이트 제조 동작에서 이용되는 ALD 동작에서 도핑 층을 형성하는데 있어서의 전구체로서 이용된다.
몇몇 실시예들에서, 입계 공학 층의 형성은 금속 게이트 제조 동작에서 섭씨 약 200도 내지 약 350도의 온도 범위 내에서 ALD 동작을 수행하는 것을 포함한다.
몇몇 실시예들에서, 입계 공학 층의 형성은 금속 게이트 제조 동작에서 클로저 막을 형성하도록 충분한 ALD 사이클을 수행하는 것을 포함한다.
몇몇 실시예들에서, 금속 게이트 구조는 진공 하에서 입계 공학 층을 형성하는 챔버로부터 도핑 층을 형성하는 다른 챔버로 전달된다.
몇몇 실시예들에서, 금속 게이트 제조 동작은 일함수 조정층을 형성하기 이전에 P 일함수 층을 형성하는 단계; 및 일함수 조정층을 형성하기 이전에 P 일함수 층을 제거하는 단계를 더 포함한다.
몇몇 실시예들에서, 금속 게이트 제조 동작은 더미 게이트 영역을 정의하는 단계; 및 게이트 트렌치를 노출하도록 더미 게이트 영역의 부분을 제거하는 단계를 더 포함한다.
몇몇 실시예들에서, FinFET에서 금속 게이트 구조는 다음의 동작들, 즉 핀(fin)을 형성하는 단계; 핀 위에 더미 게이트 및 층간 유전체(interlayer dielectric; ILD)를 형성하는 단계; 게이트 트렌치를 노출하도록 더미 게이트의 부분을 제거하는 단계; 입계 공학 층 및 입계 공학 층 위의 도핑 층을 형성함으로써 게이트 트렌치에 일함수 조정층을 형성하는 단계에 의해 제조된다.
몇몇 실시예들에서, 입계 공학 층의 형성은 FinFET에서의 금속 게이트 구조 제조 동작에서 섭씨 약 200도 내지 약 350도의 온도 범위 내에서 ALD 동작을 수행하는 것을 포함한다.
몇몇 실시예들에서, 입계 공학 층 및 도핑 층의 형성은 진공 하에서 입계 공학 층의 형성을 수행하는 챔버로부터 도핑 층의 형성을 수행하는 다른 챔버로 FinFET의 금속 게이트 구조를 전달함으로써 입계 공학 층의 표면 산화를 방지하는 것을 포함한다.
몇몇 실시예들에서, FinFET에서 금속 게이트 구조의 제조 동작은 도핑 층 위에 캐핑 층을 형성하는 단계를 더 포함한다.
몇몇 실시예들에서, 금속 게이트를 갖는 반도체 구조는 하이-k 유전체 층; 일함수 조정층; 및 금속 층을 포함한다. 일함수 조정층은 도펀트 원자가 그곳을 통해 침투하게 허용하도록 구성되는 입계 공학 층; 도펀트 원자를 입계 공학 층에 제공하도록 구성된, 입계 공학 층 위의 도핑 층; 및 도핑 층이 산화하는 것을 방지하도록 구성된, 도핑 층 위의 캐핑 층을 포함한다. 일함수 조정층은 하이-k 유전체 층과 금속 층 간에 개재된다.
몇몇 실시예들에서, 금속 게이트를 갖는 반도체 구조는 핀 전계 효과 트랜지스터(FinFET)이다.
몇몇 실시예들에서, FinFET에서 금속 게이트의 게이트 길이는 16nm 미만이다.
몇몇 실시예들에서, 금속 게이트의 높이와 FinFET의 게이트 길이의 종횡비는 약 1 내지 약 10의 범위이다.
몇몇 실시예들에서, 핀 높이와 인접한 핀들 간의 피치의 종횡비는 약 0.2 내지 약 10의 범위이다.
몇몇 실시예들에서, FinFET의 게이트 구조에서 입계 공학 층은 비정질 클로저 막(amorphous closure film)이다.
몇몇 실시예들에서, FinFET의 게이트 구조에서 입계 공학 층은 결정질 클로저 막이다.
몇몇 실시예들에서, FinFET의 게이트 구조에서 입계 공학 층의 두께는 약 10Å 내지 약 30Å의 범위이다.
본 개시의 양상들은 첨부 도면들과 함께 읽혀질 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처들이 제 축적대로 그려지진 않는다는 것이 강조된다. 사실상, 다양한 피처들의 치수들은 논의의 명확성을 위해 임의로 증가되거나 감소될 수 있다.
도 1은 본 개시의 몇몇 실시예들에 따라 반도체 구조의 금속 게이트의 단면도이다.
도 2는 본 개시의 몇몇 실시예들에 따라 금속 게이트 구조를 갖는 핀 전계 효과 트랜지스터(Fin Field Effect Transistor; FinFET)의 투시도이다.
도 3a는 본 개시의 몇몇 실시예들에 따라 도 2에서 도시된 FinFET 구조의 금속 게이트의 단면도이다.
도 3b는 본 개시의 몇몇 실시예들에 따라 도 2에서 도시된 FinFET 구조의 금속 게이트의 단면도이다.
도 4a는 본 개시의 몇몇 실시예들에 따른 일함수 조정층 내의 3-층의 확대된 단면도이다.
도 4b는 본 개시의 몇몇 실시예들에 따른 입계 공학층의 특성을 도시하는 개략도이다.
도 5a는 본 개시의 몇몇 실시예들에 따라 일함수 조정층 내의 3-층의 확대된 단면도이다.
도 5b는 본 개시의 몇몇 실시예들에 따라 입계 공학층의 특성을 도시하는 개략도이다.
도 6a, 7a, 8a, 9a, 10a는 본 개시의 몇몇 실시예들에 따라 NFET 구조에서 금속 게이트에 대한 제조 방법의 동작들이다.
도 6b, 7b, 8b, 9b, 10b는 본 개시의 몇몇 실시예들에 따라 PFET 구조에서 금속 게이트에 대한 제조 방법의 동작들이다.
도 11은 본 개시의 몇몇 실시예들에 따라 다수의 성장 챔버들을 갖는 반도체 웨이퍼 제조 툴이다.
도 12 내지 도 17은 본 개시의 몇몇 실시예들에 따라 금속 게이트에 대한 게이트 라스트 제조 방법의 동작들이다.
다음의 상세한 설명에서, 다수의 특정한 세부사항들의 본 발명의 완전한 이해를 제공하기 위해 제시된다. 그러나 본 발명은 이들 특정한 세부사항들 없이 실시될 수 있다는 것이 당업자에 의해 이해될 것이다. 다른 예들에서, 잘 알려진 방법들, 프로시저들, 컴포넌트들 및 회로들은 본 발명을 모호하게 하지 않도록 상세히 설명되지 않는다. 다음의 개시는 다양한 실시예들의 상이한 특징들을 구현하기 위해 다수의 상이한 실시예들 또는 예들을 제공한다는 것이 이해될 것이다. 컴포넌트들 및 배열들의 특정한 예들은 본 개시를 단순하게 하기 위해 아래에서 설명된다. 물론, 이들은 단지 예들이며 제한하는 것으로 의도되지 않는다.
실시예들의 제조 및 이용이 아래에서 상세히 논의된다. 그러나 본 발명은 매우 다양한 특정한 맥락들에서 실현될 수 있는 다수의 응용 가능한 진보성있는 개념들을 제공한다는 것이 인지되어야 한다. 논의된 특정한 실시예들은 본 발명을 제조 및 이용하기 위한 특정한 방식들을 단지 예시하며 본 발명의 범위를 제한하지 않는다.
알루미늄 주입은 트랜지스터의 채널 영역에 근접한 금속 게이트(MG) 스택의 유효 일함수 및 플랫 밴드 전압(flat band voltage; VFB)을 감소시키는데 이용된다. 알루미늄과 같은 금속 엘리먼트들은, N-타입 트랜지스터의 채널 영역에서 음의 캐리어들을 끌어당기고 그에 따라 문턱 전압을 낮추는 그의 능력을 고려하면, N-타입 트랜지스터의 문턱 전압을 조정하기 위한 유명한 비에클(prominent vehicle)로서 이용되었다. 그러나 디바이스 테크놀로지 노드의 축소과 함께, 원자층 증착(atomic layer deposition; ALD)은 상기 금속 엘리먼트들을 포함하는 전도성 박막을 직접 증착하기 위한 수단으로서 채택된다.
ALD 동작 동안, 알루미늄 기포 결함들은 적어도 2개의 이슈들: 1) 예를 들어, 과도한 알루미늄 전구체 투여량(예를 들어, 너무 많은 DMAH(dimethylaluminumhydride) 및/또는 DMEAA(dimethylethylaminealane)은 전구체들의 자가-반응을 유도하여 알루미늄 응집(agglomeration)을 형성할 것임) 및 2) 전구체들의 흡수의 정도를 감소시키는 자유 전자-결핍 언더층(free electron-deficient underlayer)에 기인할 수 있다. 자유 전자-결핍 언더층은 비-알루미늄 함유 막의 성장 동안 진공 상태(즉, 진공 브레이크(vacuum break))의 차단에 의해 형성되는 산화물 층일 수 있다. 산화물 층은 자유 전자들의 부족 뿐만 아니라 위에 놓인 층으로부터 알루미늄 이온들로의 확산 채널들을 차단한다. 금속 이온이 트랜지스터의 채널 영역에 근접한 위치에 도달할 수 없을 때, 문턱 전압 튜닝 능력은 이에 따라 제한된다.
본 개시의 몇몇 실시예들에서, 3-층 구조 및 인-시추-ALD 동작(in situ-ALD operation)은 MG 스택의 형성 시에 도입된다. 보다 구체적으로, 본 명세서에서 설명된 3-층 구조는 일함수 조정층, 또는 N 일함수 금속 층으로서 기능하고, 인 시추-ALD 동작은 증착 과정 동안 어떠한 진공 브레이크도 요구되지 않는 ALD 동작 흐름을 제공한다.
본 명세서에서 논의된 3-층 구조는 (아래부터 위로) 입계 공학층(grain boundary engineering layer; GBEL), 알루미늄 함유 도핑층 및 선택적인 캐핑 층을 지칭한다. 몇몇 실시예들에서, GBEL은 도펀트 원자가 입계들(grain boundaries)과 같은 확산 채널들을 통해 그곳을 침투하도록 허용한다. 도핑층은 GBEL 상에 안착되고 도펀트 소스를 GBEL에 제공한다. 선택적인 캐핑 층은 도핑 층 위에 위치되어 도핑 층이 인-시추 캐핑 조치에 의해 산화되는 것을 방지한다. GBEL에서 도펀트 침투의 정도를 제어함으로써, 트랜지스터의 문턱 전압이 조정 가능하다. 또한, 진공 브레이크 없이 인-시추 방식으로 3-층 구조의 성장을 수행함으로써, 어떠한 산화물 층도 3-층 구조에서 형성되지 않는다.
본 개시의 몇몇 실시예들은 3-층 구조를 제공하고, 인 시추 ALD 동작은, 전구체의 투여량에 의존할 뿐만 아니라 GBEL의 도펀트 침투의 정도를 통해 조정 가능한 트랜지스터의 문턱 전압의 튜닝을 허용한다. MG 스택에서 알루미늄 기포 결함들은 산화물 층 형성 없는 인-시추 막 성장으로 인해 완화될 수 있다.
본 개시의 몇몇 실시예들은 금속 게이트 MOSFET(MG-MOSFET)을 제공한다. MG-MOSFET은 3-층 구조를 포함하고, 본 명세서에서 논의되는 바와 같이 진공 브레이크 없이 인 시추 방식으로 제조된다. 본 개시의 다른 실시예들은 금속 게이트 FinFET(MG-FinFET)를 제공한다. MG-FinFET는 3-층 구조를 제공하고, 본 명세서에서 논의된 바와 같이 진공 브레이크 없이 인 시추 방식으로 제조된다.
본 개시의 몇몇 실시예들은 3-층 구조를 포함하는 MG-FinFET의 NFET 및 PFET를 제조하기 위한 방법을 제공한다. 본 개시의 다른 실시예들은 "게이트 라스트" 동작을 이용하여 3-층 구조를 포함하는 MG-FinFET를 제조하기 위한 방법을 제공한다.
도 1은 3-층 구조를 갖는 금속 게이트(100)의 단면도를 도시한다. 몇몇 실시예들에서, 금속 게이트(100)를 갖는 반도체 디바이스는 NMOS이다. 3-층 구조 또는 일함수 조정층(105) 및 일함수 조정층(105)에 의해 형성되는 트렌치를 충전하는 금속 층(107)은 집합적으로 금속 게이트 스택(105, 107)이라 불린다. 도 1에서, 금속 게이트 스택(105, 107)은 반도체 기판(101) 위에 위치되고 하이-k 유전체 층(103)이 반도체 기판(101)과 금속 게이트 스택(105, 107)의 하부 사이에 라이닝된다. 선택적인 스페이서(110)는 후속 소스/드레인 정렬 동작을 용이하게 하기 위해 금속 게이트 스택(105, 107)의 측벽에 안착된다. 하이-k 유전체 층(103)은 금속 게이트 스택(105, 107)과 선택적인 스페이서(110) 간에 라이닝된다.
도 1에서 도시된 바와 같이, 금속 게이트 스택(105, 107), 하이-k 유전체 층(103), 및 선택적인 스페이서(110)는 측방향으로, 층간 유전체(interlayer dielectric; ILD)(109) 사이에 위치된다. 도 1에서, 소스 또는 드레인(S/D)(108)은 반도체 기판(101)에 정의되고, 소스와 드레인 간 거리는 게이트 길이(Lg)이다. 몇몇 실시예들에서, NMOS의 게이트 길이(Lg)는 16nm이다. 다른 실시예들에서, NMOS의 게이트 길이(Lg)는 16nm 미만이다.
3-층 구조는 금속 게이트 스택(105, 107)의 일함수 조정층(105)에서 도시된다. 몇몇 실시예들에서, 3-층 구조는 N 일함수 금속 층으로서 기능한다. 몇몇 실시예들에서, 3-층 구조는 입계 공학 층(GBEL)(105a), 도핑 층(105b), 및 캐핑 층(105c)을 포함한다. GBEL은 하이-k 유전체 층(103)과 대면하는 금속 게이트 스택(105, 107)의 최외곽 층이다. 도핑 층(105b)은 GBEL(105a)의 프로파일에 따르며, GBEL(105a)와 캐핑 층(105c) 간에 개재된다.
본 개시의 몇몇 실시예들에서, 본 명세서에서 지칭되는 반도체 기판(101)은 다양한 층들 및 디바이스 구조가 형성되는 벌크 반도체 기판이다. 몇몇 실시예들에서, 벌크 기판은 실리콘 또는 GaAs, InP, Si/Ge, 또는 SiC와 같은 화합물 반도체를 포함한다. 다양한 층들이 반도체 기판(101) 상에 형성될 수 있다. 예를 들어, 유전체 층들, 도핑된 층들, 폴리실리콘 층들 또는 전도성 층들이 있다. 예를 들어, 다양한 디바이스들이 반도체 기판(101) 상에 형성될 수 있다. 예를 들어, 상호연결 층을 통해 부가적인 집적 회로들에 상호연결될 수 있는 트랜지스터들, 레지스터들, 및/또는 커패시터들이 있다.
본 개시의 몇몇 실시예들에서, 하이-k 유전체 층(103)은 ALD, CVD, 금속 유기 CVD(MOCVD), PVD, 플라즈마 강화 CVD(PECVD), 플라즈마 강화 ALD(PEALD), 열 산화, 이들의 결합들 또는 다른 적합한 기법들에 의해 형성된다. 몇몇 실시예들에서, 하이-k 유전체 층(103)은 약 5 내지 약 30 Å 범위의 두께를 포함한다. 하이-k 유전체 층(103)은 HfOx와 같은 이진 또는 3진 하이-k 막을 포함한다. 몇몇 실시예들에서, 하이-k 유전체 층(103)은 LaO, AlO, ZrO, TiO, Ta2O5, Y2O3, SrTiO3(STO), BaTiO3(BTO), BaZrO, HfZrO, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTiO, (Ba,Sr)TiO3 (BST), Al2O3, Si3N4, 산질화물, 또는 다른 적합한 물질들과 같은 다른 하이-k 유전체들을 포함한다.
본 개시의 몇몇 실시예들에서, GBEL(105a)은 약 10Å 내지 약 30Å의 범위의 두께를 갖는 TiN 또는 TaN을 포함한다. GBEL(105a)은 도핑 층(105b)으로부터 주입되는 도펀트 원자가 확산에 의해 그것을 통해 침투하도록 허용한다. GBEL(105a)은 섭씨 약 200 내지 350도의 기판 온도 하에서 ALD, PVD, CVD, PECVD, 또는 다른 적합한 기법들과 같은 다양한 증착 기법들에 의해 형성된다.
몇몇 실시예들에서, GBEL(105a)의 막 두께는 막의 클로저 상태에 의해 결정된다. 본 명세서에서 이용되는 "클로저 막(closure film)"이란 용어는 박막 성장에 의해 달성되는 언더층에 대한 완료된 커버리지 상태를 지칭한다. 예를 들어, ALD 성장 조건이 아일랜드 성장 매커니즘을 유도할 때, 클로저 막은 약 30 사이클들 이후에 획득될 수 있다. 몇몇 실시예들에서, 획득된 클로저 막은 약 15Å 내지 약 20Å의 두께를 갖는다. 몇몇 실시예들에서, GBEL(105a)(동시에 클로저 막)은 정의된 입계들이 전자 현미경 관찰 하에서 식별될 수 있는 결정질 구조를 갖는다. 다른 실시예들에서, GBEL(105a)(동시에 클로저 막)은 어떠한 정의된 입계들도 식별되지 않을 수 있는 비정질 구조를 갖는다.
결정질 구조가 GBEL(105a)에서 식별되는 본 개시의 몇몇 실시예들에서, 다양한 정도의 결정도(crystallinity)는 GBEL(105a) 상에서 수행되는 X-레이 회절(XRD)에 의해 식별될 수 있다. 예를 들어, 섭씨 약 275도의 기판 온도 하에서 ALD 동작에 의해 성장되는 GBEL은 XRD 2-세타 스캔에서, 섭씨 약 225도에서 성장되는 GBEL 층의 2배의 (111) 피크 세기를 갖는다. 다른 예를 들어, 섭씨 약 325도의 기판 온도 하에서 ALD 동작에 의해 성장되는 GBEL은 XRD 2-세타 스캔에서, 섭씨 약 225도에서 성장된 GBEL 층보다 3배의 (111) 피크 세기를 갖는다. 섭씨 약 325도의 더 높은 온도에서 성장된 GBEL이 섭씨 약 225도의 더 낮은 온도에서 성장된 GBEL에 비해 더 양호한 결정도를 갖는다는 것이 보여진다.
본 개시의 몇몇 실시예들에서, 도핑 층(105b)은 약 20Å 내지 약 50Å의 두께를 갖는 TiAlx를 포함한다. 몇몇 실시예들에서, 알루미늄 전구체 DMAH(dimethylaluminumhydride) 또는 DMEAA(dimethylethylaminealane)를 이용한 ALD 동작이 도핑 층(105b)을 형성하는데 이용된다.
도 1을 참조하면, 도핑 층(105b)은 GBEL(105a)의 상부 상에 위치된다. 도핑 층(105b)은 도펀트들, 몇몇 실시예들에서, 알루미늄 이온들을 GBEL(105a)에 제공하도록 구성된다. GBEL(105a)의 결정도 및 입계 밀도가 비교적 높은(예를 들어, 섭씨 약 325도에서 ALD-성장된 GBEL)은 경우에서, 도핑 층(105b)으로부터 GBEL(105a)로 침투하는 도펀트의 양은, GBEL(105a)의 결정도 및 입계 밀도가 비교적 낮은(예를 들어, 섭씨 약 225도에서 ALD-성장된 GBEL) 경우보다 더 많다. GBEL(105a)에 누적된 도펀트들이 더 많을수록 트랜지스터의 문턱 전압은 더 낮다. 즉, GBEL(105a)의 마이크로구조는 상이한 문턱 전압 요건을 충족하도록 맞춤제작된다.
본 개시의 몇몇 실시예들에서, 캐핑 층(105c)은 약 10Å 내지 약 25Å 범위의 두께를 갖는 TiN 또는 TaN을 포함한다. 캐핑 층(105c)은 인 시추 방식으로(즉, 진공 브레이크 없이) 도핑 층(105b)의 상부 상에 형성되어, 도핑 층(105b)이 산화되는 것을 방지한다. 캐핑 층(105c)은 ALD, PVD, CVD, PECVD, 또는 다른 적합한 기법들과 같은 다양한 증착 기법들에 의해 형성된다. 몇몇 실시예들에서, 캐핑 층(105c)은 본 명세서에서 논의된 3-층으로부터 제거될 수 있는 선택적인 층이다
본 개시의 몇몇 실시예들에서, 금속 층(107)은 금속 게이트 스택(105, 107) 내의 잔여 게이트 트렌치를 충전하도록 형성된다. 금속 층(107)은 WN, TaN, 또는 Ru와 같은 금속 게이트 또는 그의 부분을 형성하기에 적합한 임의의 금속 물질을 포함한다. 몇몇 실시예들에서, P-금속층은 TiN/W, WN, 및 WCN와 같은 다중-금속 층 구조를 포함한다.
몇몇 실시예들에서, 일함수 조정층(105) 및 하이-k 유전체 층(103) 외에, 금속 게이트 스택(105, 107)은 또한 라이너 층들, 계면 층들, 시드 층들, 부착 층들, 배리어 층들 또는 그의 등가물들을 포함한다.
몇몇 실시예들에서, ILD(109)는 유전체 물질을 포함한다. 몇몇 실시예들에서, 유전체 물질은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 스핀-온 글래스(spin-on glass; SOG), 플루오르화된 실리카 글래스(fluorinated silica glass; FSG), 탄소 도핑 실리콘 산화물(예를 들어, SiCOH), BLACK DIAMOND®(캘리포니아, 산타클라라의 어플라이드 매서리얼즈(Applied Materials)), XEROGEL®, AEROGEL®, 비정질 플루오르화된 탄소, 파릴렌, BCB(bis-benzocyclobutenes), FLARE®, SILK®(미시간, 미드랜드의 도우 케미컬(Dow Chemical)), 폴리이미드, 다른 적절한 다공성 폴리머릭 물질들, 다른 적합한 유전체 물질들 및/또는 이들의 결합들을 포함한다. 몇몇 실시예들에서, ILD(109)는 고밀도 플라즈마(high density plasma; HDP) 유전체 물질(예를 들어, HDP 산화물) 및/또는 고 종횡비 프로세스(high aspect ratio process; HARP) 유전체 물질(예를 들어, HARP 산화물)을 포함한다. ILD(109)는 하나 이상의 유전체 물질들 및/또는 하나 이상의 유전체 층들을 포함할 수 있다는 것이 이해된다. ILD(109)는 금속 게이트 스택(103, 105)의 상부 부분이 도 1에서 예시된 바와 같이 노출될 때까지 화학-기계적-폴리싱(chemical-mechanical-polishing; CMP) 프로세스에 의해 평탄화된다. CMP 프로세스는 금속 게이트 스택(103, 105), 스페이서들(110), 및 ILD(109)에 대한 실질적으로 평탄한 표면을 제공하기 위해 고 선택비(high selectivity)를 포함한다. 몇몇 실시예들에서, CMP 프로세스는 낮은 디싱(dishing) 및/또는 금속 부식 효과를 갖는다.
도 2를 참조하면, 금속 게이트 FinFET 구조(200)의 투시도이다. 2개의 반도체 핀들(203)은 기판(201) 상에 위치되고 얕은 트렌치 격리(shallow trench isolation)(205)에 의해 분리된다. 반도체 핀(203)은 실리콘, 실리콘-게르마늄, 게르마늄, 또는 다른 적합한 반도체 물질로 형성될 수 있다. 금속 게이트(209)는 반도체 핀들(203)의 상부 표면(203a) 및 측벽(203B) 위에 있다. 트랜지스터의 채널(도시되지 않음)은 반도체 핀의 상부 표면(203A) 및 측벽(203B)을 따라 정의되고 반도체 핀(203)의 소스(S)와 드레인(D) 간에 연장된다. 도 2에서 도시된 바와 같이, ILD(207)는 반도체 핀들(203)의 소스(S)와 드레인(D) 부분에서 상부 표면(203A) 및 측벽(203B) 위에 위치된다.
도 3a 및 도 3b를 참조하면, MG FinFET 구조의 2개의 단면도들이 도시된다. 도 3a에서 도시된 단면은 도 2에서 도시된 제 1 방향으로부터 절단한 것이다. 제 1 방향은 반도체 핀(203)의 세로축과 병렬이며 "1"로서 표시된다. 도 3a에서 동일한 번호 라벨들을 갖는 엘리먼트들 및 도 1 및 2의 엘리먼트들은 동일한 물질들의 구조를 가리키며, 단순함을 위해 여기서 반복되지 않는다. 도 3a에서, 금속 게이트 스택(105, 107)은 반도체 핀(203) 상에 위치된다. 채널 길이(Lg)는 반도체 핀(203)의 상부 표면(203A)을 따라 정의되고 반도체 핀(203)의 소스(S)와 드레인(D) 간에 연장된다. 몇몇 실시예들에서, MG FinFET 구조의 채널 길이(Lg)는 약 16nm이거나 16nm 미만이다. 금속 게이트 스택(105, 107)의 높이(H1)는 금속 게이트의 평준화된(leveled) 상부 표면으로부터 반도체 핀(203)의 상부 표면(203A)까지 측정된 길이로서 정의된다. 몇몇 실시예들에서, 금속 게이트 스택(105, 107)의 높이(H1)는 약 20nm 내지 약 110nm이다. 몇몇 실시예들에서, 금속 게이트 스택(105, 107)의 종횡비는 금속 게이트 스택(105, 107)의 높이와 금속 게이트 스택(105, 107)에 의해 정의된 채널 길이(Lg)의 비를 지칭한다. 종횡비가 더 클수록, 금속 게이트 스택(105, 107)의 성장 시에 부과될 수 있는 증착 제어가 더 크다.
도 3b에서 도시된 단면은 도 2에서 도시된 제 2 방향으로부터 절단한 것이다. 제 2 방향은 반도체 핀(203)의 세로축에 수직이며 "2"로서 표시된다. 도 3a에서 동일한 번호 라벨들을 갖는 엘리먼트들 및 도 1 및 2의 엘리먼트들은 동일한 물질들의 구조를 가리키며, 단순함을 위해 여기서 반복되지 않는다. 도 3b에서, 일함수 조정층(105) 및 하이-k 유전체 층(103)은 반도체 핀들(203)의 상부 표면(203A) 및 측벽(203B) 상에 컨포멀하게(conformally) 증착된다. 도 3b의 하위 부분에서, 반도체 핀(203)은 STI(205)에 의해 분리되는 반면에, 도 3b의 상위 부분에서, 반도체 핀(203)은 ILD(207)에 의해 분리된다. FinFET 구조의 채널 길이는 도 3b에서 도시된 바와 같이 제 2 방향을 따라 절단되는 단면으로부터 알 수 없다. 핀 높이(H2)는 반도체 핀(203)의 상부 표면(203A)으로부터 STI(205)의 상부 표면까지 측정된 길이로서 정의된다. 몇몇 실시예들에서, 핀 높이(H2)는 약 5nm 내지 약 50nm 범위에 있다. FinFET 구조의 피치(P)는 도 3b에서와 같이 도시된 단면도에서 보이는 2개의 인접한 반도체 핀(203) 간의 거리를 지칭한다. 몇몇 실시예들에서, 2개의 인접한 금속 게이트 FinFET 구조들 간의 피치(P)는 약 5nm 내지 약 20nm이다. 몇몇 실시예들에서, FinFET 구조의 핀 높이(H2)와 피치(P)의 비는 약 0.2 내지 약 10의 범위에 있다. H2 대 P의 비가 클수록, FinFET 구조 상의 금속 게이트의 성장 시에 부가될 수 있는 증착 제어가 더 크다.
도 4a를 참조하면, 본 명세서에서 논의되는 일함수 조정층(105)의 확대도가 도시된다. 몇몇 실시예들에서, 일함수 조정층은 비정질 또는 저 결정질 GBEL(105a), 도핑 층(105b), 및 선택적인 캐핑 층(105c)을 포함하는 3-층 구조이다. 위에서 언급된 3-층 구조에 대해 이용되는 기능 및 물질들은 본 개시의 도 1을 참조한 설명에서 진술되며, 단순함을 위해 여기서 반복되지 않는다. 도 4b는 도펀트 D가 도핑 층(105b)으로부터 비정질 또는 저 결정도 GBEL(105a)로 침투하는 것을 예시하는 개략도이다. 도 4b에서 도시된 바와 같이, 2개의 인접한 결정 입자들(105)을 분할하는 입계들은 도펀트 D에 대한 주요 확산 채널이다.
도 5a를 참조하면, 본 명세서에서 논의되는 일함수 조정층(105)의 확대도가 도시된다. 몇몇 실시예들에서, 일함수 조정층(105)은 고 결정질 GBEL(105a), 도핑 층(105b), 및 선택적인 캐핑 층(105c)을 포함하는 3-층 구조이다. 위에서 언급된 3-층 구조에 대해 이용되는 기능 및 물질들은 본 개시의 도 1을 참조한 설명에서 진술되며, 단순함을 위해 여기서 반복되지 않는다. 도 5b는 도펀트 D가 도핑 층(105b)으로부터 고 결정질 GBEL(105a)로 침투하는 것을 예시하는 개략도이다. 도 5b에서 도시된 바와 같이, 2개의 인접한 결정 입자들(105)을 분할하는 입계들은 도펀트 D에 대한 주요 확산 채널이다.
도 4a 내지 도 5b로부터 알 수 있는 바와 같이, GBEL(105a)의 결정도가 높을수록, 입계 밀도가 높고, 이에 따라 위에 놓인 층으로부터의 도펀트들은 GBEL(105a)를 통해 침투하도록 허용되고, 트랜지스터의 채널 영역에 근접하게 위치된다.
몇몇 실시예들에서, 도 6a 내지 도 10b는 금속 게이트 MOSFET 구조에 대한 제조 방법을 도시하는 동작들이다. 도 6a 내지 도 10b에서 도시된 동작들은 상이한 온도들에서 GBEL(105a)을 형성함으로써 GBEL(105a) 위의 도핑 층(105b) 내의 도핑 원자들에 관하여 GBEL(105a)에서의 침투의 정도를 조정함으로써 금속 게이트 트랜지스터 구조의 문턱 전압을 제어하는 방법을 제공한다. 도 6a, 7a, 8a, 9a, 10a는 NMOS 구조에서 금속 게이트에 대한 제조 방법의 동작들이고, 도 6b, 7b, 8b, 9b, 10b는 PMOS 구조에서 금속 게이트에 대한 제조 방법의 동작들이다. 도 3a에서 동일한 번호 라벨들을 갖는 엘리먼트들 및 도 6a, 7a, 8a, 9a, 10a의 엘리먼트들은 동일한 물질 구조를 가리키며, 단순함을 위해 여기서 반복되지 않는다. 도 6a에서, ILD(109), 질화물 층(113), 스페이서(110), 하이-k 유전체 층(103), 에칭 정지/배리어 층(104A), 및 게이트 트렌치(106)가 현재 기술에 따라 반도체 기판(101) 상에 형성된다. 화학 기계적 폴리싱(CMP) 동작은 스페이서(110), 질화물 층(113) 및 ILD(109)의 형성 이후에 수행된다. 게이트 트렌치(106)는 더미 게이트 물질들(도시되지 않음)을 제거함으로써 형성된다. 더미 게이트 물질들의 제거를 지칭하는 동작은 본 개시의 도 12 내지 도 17에서 논의된다. 몇몇 실시예들에서, 더미 게이트 물질들의 제거 이후에, 하이-k 유전체 층(103) 및 에칭 정지/배리어(104A)가 형성된다. 도 6b에서, 도 6a에서의 동작들과 동일한 동작들이 PMOS 구조 상에서 수행된다.
몇몇 실시예들에서, 에칭 정지/배리어 층(104A)은 하이-k 유전체 층(103) 위에 형성된다. 몇몇 실시예들에서, 에칭/정지 배리어 층(104A)은 약 5 내지 약 30 Å 범위의 두께를 갖는 TiN 또는 TaN을 포함한다. 에칭 정지/배리어 층(104A)은 하이-k 유전체 층(103)을 보호하기 위한 배리어로서 기능한다. 에칭 정지/배리어 층(104A)은 ALD, PVD, CVD, PECVD 또는 다른 적합한 기법과 같은 다양한 증착 기법들에 의해 형성된다.
도 7a 및 도 7b를 참조하면, P 일함수 층(104B)이 NMOS(도 7a) 및 PMOS(도 7B) 구조 양자에서 에칭 정지/배리어 층(104A) 위에 형성된다. 몇몇 실시예들에서, P 일함수 층(104B)은 ALD, PVD, CVD, 또는 다른 적합한 프로세스에 의해 형성될 수 있다. 대안적으로, PMOS 디바이스에서 적절히 수행되는 P 일함수 층(104B)은 TiN, TaN, 또는 Ru와 같은 다른 적합한 금속들을 포함한다. 몇몇 실시예들에서, P 일함수 층(104B)은 TiN/WN과 같은 다중-금속층 구조를 포함한다.
도 8a 및 도 8b를 참조하면, 에칭 동작은 도 7a에서 형성된 NMOS 구조의 P 일함수 층(104B)을 제거하도록 수행된다. 스핀-온-글래스(SOG)(120)는 PMOS 구조(도 8b)의 게이트 트렌치(106) 위에 형성되어, P 일함수 층(104B)이 PMOS 구조 위에서 제거되는 것을 방지하기 위한 에칭 마스크로서 기능한다. 몇몇 실시예들에서, SOG(120)는 NMOS 및 PMOS 구조 둘 다 상에서 스핀 온되고, 포토레지스트 층은 추가로 블랭킷(blanket) SOG(120) 위에서 패터닝되어, NMOS 구조 위의 영역을 노출한다. 건식 에칭 동작은 포토레지스트 층에 의해 커버되지 않는 SOG(120)의 부분을 제거하도록 수행된다. 후속적으로, 노출된 P 일함수 층(104B)은 건식 에칭, 습식 에칭, 건식 및 습식 에칭의 결합 또는 다른 적합한 프로세스에 의해 제거된다. 포토레지스트 및 SOG(120)는 이어서 P 일함수 층(104B)의 제거 이후에 벗겨진다.
도 9a 및 도 9b를 참조하면, 일함수 조정층(105)은 NMOS 구조 상의 에칭/정지 배리어 층(104A) 위에(도 9a) 및 PMOS 구조 상의 P 일함수 층(104B) 위에(도 9b) 형성된다. 몇몇 실시예들에서, 일함수 조정층(105)은 몇 개의 ALD 동작들에 의해 증착되는 3-층 구조를 포함한다. 몇몇 실시예들에서, 3-층 구조(105)의 GBEL(105a)은 약 섭씨 225도의 기판 온도에서 ALD 동작에 의해 형성되는 TaN 막이다. 다른 실시예들에서, 3-층 구조(105)의 GBEL(105a)은 섭씨 약 275도의 기판 온도에서 ALD 동작에 의해 형성되는 TaN 막이다. 다른 실시예들에서, 3-층 구조(105)의 GBEL(105a)는 섭씨 약 325도의 기판 온도에서 ALD 동작에 의해 형성되는 TaN 막이다. 도 4a 내지 도 5b에서 앞서 논의된 바와 같이, ALD 동작에서 GBEL(105a) 성장을 위한 성장 온도의 선택은 원하는 도펀트 침투의 정도에 의존한다. 몇몇 실시예들에서, GBEL(105a)의 두께는 GBEL(105a)의 "클로저" 상태에 관련된다. 예를 들어, 몇몇 실시예들에서, 30 ALD 사이클들은 클로저 막을 획득하기 위해 섭씨 약 325도의 기판 온도 하에서 수행된다. 몇몇 실시예들에서, "클로저" 상태를 충족하는 GBEL(105a)은 약 10Å 내지 약 25Å이다.
GBEL(105a)의 형성 이후에, 금속 게이트 MOSFET 구조는 이어서 진공 브레이크 없이 동일한 시스템 내의 다른 성장 챔버로 전달된다. 한 성장 챔버로부터 다른 성장 챔버로의 웨이퍼 전달 동안 어떠한 표면 산화도 발생하기 않기 때문에, 어떠한 산화물 층도 GBEL(105a) 위에서 식별되지 않는다. 즉, 어떠한 산화물 층도 도핑 층(105b)과 GBEL(105a) 간에 형성되지 않는다. 몇몇 실시예들에서, 3-층 구조를 형성하는데 이용되는 시스템은 도 11에서 예시되는 바와 같이 Applied Material Endura® 클러스터이다. 몇몇 실시예들에서, Applied Material Endura® 클러스터에는 ALD 성장 과정에서 염소 생성으로 인한 챔버 부식을 방지하기 위해 염소 유사 메인 프레임(chlorine comparable main frame)이 장착된다. 3-층 구조 성장을 위한 전달 매커니즘은 도 11에서 상세히 논의된다.
도핑 층(105b)은 상이한 챔버가 아니라, GBEL(105a)를 성장시키는 동일 시스템에 형성된다. 몇몇 실시예들에서, ALD 동작은 전구체 DMAH(dimethylaluminumhydride), DMEAA(dimethylethylaminealane) 또는 둘 다의 선택을 통해 알루미늄을 함유한 도핑 층(105b)을 성장시키는데 이용된다. 예를 들어, 도핑 층(105b)에 대한 증착 온도는 섭씨 약 100 내지 200도이다.
도핑 층(105b)의 형성 이후에, 금속 게이트 MOSFET 구조는 이어서 진공 브레이크 없이 동일한 시스템 내의 다른 성장 챔버로 전달된다. 캐핑 층(105c)은 3-층 구조에서 선택적인 층이다. 몇몇 실시예들에서, 캐핑 층(105c)은 TiN 또는 TaN과 같은 적합한 금속을 포함한다. 캐핑 층(105c)은 알루미늄-함유 도핑층(105b)의 표면 산화를 방지하기 위해 동일한 시스템에서 인 시추의 ALD 동작에 의해 형성된다. 몇몇 실시예들에서, 캐핑 층(105c)의 두께는 막의 "클로저" 상태에 의존한다. 예를 들어, 25 내지 45 ALD 사이클들은 약 5Å 내지 약 20Å의 두께를 갖는 캐핑 층(105c)을 획득하기에 충분하다.
도 10a 및 도 10b를 참조하면, 금속층(107)은 게이트 트렌치(106) 내로 과충전된다. 몇몇 실시예들에서, W, WN, TaN, 또는 Ru을 포함하는 단일 금속이 게이트 트렌치(106) 내로 스퍼터링되고, 3-층 구조의 캐핑 층(105c)을 노출하기 위한 CMP 동작이 이어진다. 몇몇 실시예들에서, 금속 층(107)은 TaN, TiN, W, WN, 및 WCN, 또는 이들의 임의의 결합과 같은 다중-금속 층 구조를 포함한다.
다른 실시예들에서, 도 6a 내지 도 10b는 도 2에서 정의된 제 1 방향에서 보이는 금속 게이트 FinFET 구조에 대한 제조 방법을 도시하는 동작들이다. 금속 게이트 FinFET 구조에 대한 제조 동작들은 금속 게이트 MOSFET 구조에 대한 제조 동작과 유사하며 단순함을 위해 여기서 반복되지 않는다. 금속 게이트 FinFET 성장을 수행하는데 있어, 도 6a 내지 도 10b에서 도시된 반도체 기판(101)은 도 3a에서 도시된 반도체 핀(203)으로 대체된다.
도 11을 참조하면, 본 개시의 몇몇 실시예들에 따라 일함수 조정층(즉 3-층 구조)을 형성하는데 이용되는 반도체 웨이퍼 제조 시스템(1100)의 구성이 도시된다. 반도체 웨이퍼 제조 시스템(1100)은 2개의 클러스터들(1100A 및 1100B) 각각에 배열되는 몇 개의 성장 챔버들을 갖는다. 본 명세서에서 논의되는 3-층 구조의 각각의 층은 대기 접촉 없이 반도체 웨이퍼 제조 시스템(1100) 내부에 형성될 수 있다.
2개의 로드 록 챔버들(1113A 및 1113B)은 로드 포트(1102)로부터 전달되는 웨이퍼를 수신하도록 구성된다. 로드 록 챔버들(1113A 및 1113B)은, 웨이퍼가 로드 포트(1102)와 로드 록 챔버들(1113A 및 1113B) 간에 전달되는 동안 로드 포트(1102)와 등가의 압력으로 배기(vent)된다. 로드 록 챔버(1113A 및 1113B)로부터 시스템(1100) 내의 챔버들 중 하나로 웨이퍼를 이동시킬 때, 로드 록 챔버들(1113A 및 1113B)은 클러스터들(1100A 및 1100B) 내부의 진공 레벨에 가까운 특정한 정도의 진공까지 펌핑 다운(pumped down)된다.
클러스터들(1100A 및 1100B) 각각은 펌핑-다운된 로드 록 챔버(1113A 및 1113B)에 파킹된(parked) 웨이퍼를 성장 챔버들 중 하나로 전달하는 로봇 암(1104 또는 1107)과 같은 적어도 하나의 기계적 수단을 갖는다. 몇몇 실시예들에서, 하나의 챔버(1101)는 클러스터(1100B)에 부착되고 TaN 막 ALD 성장을 위해 전구체로 로딩된다. 예를 들어, 전구체는 PDMAT(Pentakis-dimethylamino Tantalum) 및 NH3 가스를 포함한다. 몇몇 실시예들에서, 챔버(1101) 내의 성장 온도는 섭씨 약 200 내지 350도의 범위로 유지된다.
몇몇 실시예들에서, 2개의 챔버들(1103 및 1105)은 클러스터(1100B)에 대칭적으로 부착되고, TiAlx 막 ALD 성장을 위한 전구체들로 로딩된다. 예를 들어, 전구체는 DMAH(dimethylaluminumhydride) 또는 DMEAA(dimethylethylaminealane)를 포함한다. 몇몇 실시예들에서, 챔버들(1103 및 1105)의 성장 온도는 섭씨 약 90 내지 약 250도의 범위로 유지된다.
몇몇 실시예들에서, 2개의 챔버들(1107 및 1109)은 클러스터(1100A)에 대칭적으로 부착되고 TiN 막 ALD 성장을 위한 전구체들로 로딩된다. 예를 들어, 전구체는 TiCl4(titanium tetrachloride) 및 NH3 가스를 포함한다. 몇몇 실시예들에서, 챔버들(1103 및 1105)에서의 성장 온도는 섭씨 약 100도 내지 약 500도의 범위로 유지된다.
몇몇 실시예들에서, 2개의 챔버들(1115 및 1117)은 클러스터(1100A)에 대칭적으로 부착되고, 금속 타겟 또는 다른 적합한 막의 성장을 위한 전구체들로 로딩된다. 몇몇 실시예들에서, 챔버들(1115 및 1117)은 텅스텐(W) 또는 코발트(Co) 타겟으로 로딩되고, 본 명세서에서 참조되는 게이트 트렌치(106)를 가득 충전(fill up)하는 금속 트렌치(107)을 성장시키기 위해 아르곤 가스가 도입된다. 냉각 챔버들(1110A 및 1110B)은 대기 접촉 없이 박막 성장 간의 적절한 냉각율로 웨이퍼가 원하는 온도까지 냉각되도록 허용한다.
각각의 웨이퍼에는 레시피(recipe)에 따라 동작들의 시퀀스가 할당된다. 몇몇 실시예들에서, 본 명세서에서 논의되는 3-층 구조는 로봇 암들(1107 및 1104)을 통해 먼저 로드 록 챔버(1113A 및/또는 1113B)로부터 클러스터(1100B)로 전달된다. 웨이퍼는 GBEL(105a) 성장을 위해 챔버(1101)로 보내진다. 본 개시에서 앞서 논의된 바와 같이, TaN GBEL(105a)의 ALD 성장 온도는 섭씨 약 200도 내지 약 350도에서 조정될 수 있다 몇몇 실시예들에서, 클로저 GBEL(105a) 이 획득된 이후, 웨이퍼는 이어서 도핑 층(105b)의 성장을 위해 챔버(1101)로부터 챔버(1103) 또는 챔버(1105)로 전달된다. GBEL(105a)의 성장과 도핑 층(105b)의 성장 간의 전달 동작이 클러스터(1100B) 내부에서 행해지기 때문에, 어떠한 대기 접촉 또는 산소 오염도 GBEL(105a) 상에서 형성되지 않는다. 깨끗한 GBEL(105a)은 전구체들 DMAH 또는 DMEAA가 그의 표면 상에서 흡수되도록 풍부한 자유 전자를 제공하여, 알루미늄-함유 도핑 층(105b)의 ALD 성장 반응을 용이하게 한다. 또한, GBEL(105a) 위의 산화물 층의 부재는 알루미늄이 도핑 층(105b)으로부터 GBEL(105a)로 확산하기 위한 더 많은 개구 채널을 제공한다.
도핑 층(105b)의 형성 이후에, 웨이퍼는 챔버(1103 또는 1105)로부터 클러스터(1100A)의 챔버(1107 또는 1109)로 전달된다. 몇몇 실시예들에서, 캐핑 층(105c)이, 예를 들어, TiN 층은 ALD 동작에 의해 챔버(1107 또는 1109) 내부에서 형성된다. 또한, 웨이퍼는 게이트 트렌치(106) 내부에 금속 층(107)을 충전하기 위해 챔버(1107 또는 1109)로부터 챔버(1115 또는 1117)로 전달될 수 있다. 금속 층(107)이 충전된 이후, 웨이퍼는 이어서 로드 록 챔버들(1113A 및 1113B)로 파킹될 수 있다. 로드 록 챔버(1113A 및 1113B) 내부의 진공 레벨은 로드 포트(1102)에 비견 가능한 레벨로 상승되고, 웨이퍼는 이어서 로드 포트(1102)로 전달되고 후속 동작들을 위해 꺼내진다.
게이트 구조(예를 들어, 게이트 에칭 또는 패터닝)의 형성 이후에, MOSFET 또는 FinFET 구조를 포함하는 웨이퍼는 당 분야에 알려진 바와 같은 다양한 디바이스 피처들을 형성하기 위해 부가적인 CMOS 프로세싱을 경험한다. 몇몇 실시예들에서, 다양한 피처들은 경하게 도핑된 소스/드레인 영역들(n-타입 및 p-타입 LDD), 소스/드레인(S/D) 영역들, 규화물 피처들, 접촉 에칭 정지층(contact etch stop layer; CESL))을 포함(그러나 이들로 제한되지 않음)한다. 실리콘 게르마늄(SiGe) 및 실리콘 탄화물(SiC)와 같은 스트레인 구조들(strained structures)은 P-타입 및/또는 N-타입 디바이스에 각각 형성될 수 있다는 것이 주의되어야 한다.
도 12 내지 도 17은 본 명세서에서 설명된 금속 게이트 구조를 위한 "게이트 라스트" 제조 방법의 동작들을 도시한다. 도 12 내지 도 17에서 도시된 단면도는 도 2에서 도시된 방향 1을 따른 절개(dissection)이다. 도 12에서, 본 개시의 몇몇 실시예들에 따라, 반도체 핀(1201)이 반도체 기판(도시되지 않음) 위에 형성된다. 희생 유전체 층(1203)이 반도체 핀(1201) 상에 형성된다. 몇몇 실시예들에서, 희생 유전체 층(1203)은 선택적이다. 몇몇 실시예들에서, 희생 유전체 층(1203)은 열 또는 화학 기상 증착 중 어느 하나에 의해 형성되는 산화물을 포함한다. 몇몇 실시예들에서, 희생 유전체 층(1203)은 단일 웨이퍼 챔버 장비에서 형성된다. 몇몇 실시예들에서, 희생 유전체 층(1203)은 배치 모드(batch mode)를 이용하여 노(furnace)에서 형성된다.
도 13에서, 더미 게이트(1205)가 희생 유전체 층(1203) 위에 형성된다. 몇몇 실시예들에서, 더미 게이트(1205)는 물리 기상 증착, 화학 기상 증착(CVD), 또는 다른 적합한 증착 동작에 의해 형성된다. 몇몇 실시예들에서, 실란(SiH4), 디-실란(Si2H6), 또는 디-클로르실란(SiCl2H4)은 더미 게이트(1205)를 형성하도록 CVD 동작에서 이용될 수 있다. 더미 게이트(1205)는 약 150Å 내지 약 2500Å 범위의 두께를 포함할 수 있다.
도 13 및 도 14를 참조하면, 하드 마스크 층(1206)이 더미 게이트(1205) 위에 패터닝되고, 패턴은 아래 놓이는 더미 게이트(1205) 및 선택적인 희생 유전체 층(1203)에 전달된다. 몇몇 실시예들에서, 하드 마스크 층(1206)은 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 및/또는 다른 적합한 유전체 물질들을 포함하고, 화학 기상 증착(CVD), 또는 물리 기상 증착(PVD 또는 스퍼터링)과 같은 방법을 이용하여 형성될 수 있다. 하드 마스크 층(1206)은 약 100과 약 400Å 간의 두께를 포함한다. 몇몇 실시예들에서, 반사방지 코팅 층(ARC)이 하드 마스크 층 상에 형성되어 포토레지스트 층을 패터닝하기 위한 포토리소그라피 프로세스를 강화한다. 예를 들어, 패터닝된 포토레지스트 층(도시되지 않음)은 하드 마스크 층(1206) 상에 형성될 수 있다. 하드 마스크 층(1206)의 패턴은 이어서 건식 에칭, 습식 에칭 또는 이들의 결합에 이해 더미 게이트(1201)에 전달된다.
도 15에서, 측벽 스페이서들(1210), 질화물 층들(1213) 및 층간 유전체(ILD)(1209)가 형성된다. ILD(1209)는 하나 이상의 유전체 물질들 및/또는 하나 이상의 유전체 층들을 포함할 수 있다. ILD(1209)를 위해 이용되는 물질들은 도 6a를 참조하여 이전에 논의되었고, 단순함을 위해 여기서 반복되지 않는다. 몇몇 실시예들에서, ILD(1209)는 더미 게이트(1205)의 상부 부분이 도 15에서 예시된 바와 같이 노출될 때까지 화학-기계적-폴리싱(CMP) 프로세스에 의해 평탄화된다.
도 16에서, 게이트 대체 프로세스가 수행된다. 더미 게이트(1205) 및 희생 유전체 층(1203)은 건식 에칭, 습식 에칭, 건식 및 습식 에칭의 결합, 또는 다른 적합한 프로세스에 의해 제거된다. 몇몇 실시예들에서, 더미 게이트(1205) 및 희생 유전체 층(1203)은 단일-단계 에칭 프로세스 또는 다수-단계 에칭 프로세스에서 제거된다. 예를 들어, 제 1 습식 에칭 프로세스는 더미 게이트(1205)를 제거하는데 이용된다. 제 1 습식 에칭 프로세스는 수산화물 함유 용액(예를 들어, 수산화암모늄), 탈이온수, 및/또는 다른 적합한 에천트 용액들로의 노출을 포함할 수 있다. 제 2 습식 에칭 프로세스는 희생 유전체 층(1203)을 제거하는데 이용된다. 제 2 습식 에칭 프로세스는 버퍼링된 HF 용액 또는 버퍼링된 산화물 에천트(buffered oxide etchant; BOE)로의 노출을 포함한다. 제 2 습식 에칭 프로세스는 희생 유전체 층(1203)을 선택적으로 제거하고, 반도체 핀(1201)에서 정지할 수 있으며, 그에 의해 금속 게이트 구조에서 트렌치(1206)를 형성한다. 다른 에칭 화학물질들이 희생 유전체 층(1203) 및 더미 게이트(1205)를 선택적으로 제거하기 위해 이용될 수 있다는 것이 이해된다.
도 17에서, 하이-k 유전체 층(1203) 및 일함수 조정층(1205)이 본 명세서에서 앞서 논의된 바와 같이 게이트 트렌치(1206) 내부에 형성된다. 금속 층(1207)은 게이트 트렌치(1206)의 잔여 공간내로 충전되고 CMP 동작은 금속 층(1207)이 노출될 때까지 금속 게이트 구조의 상부 표면을 레벨 업(level up)하도록 수행된다. 도 17에서 도시된 바와 같이, 일함수 조정층(1205) 내의 캐핑 층(1205c)은 선택적이다.
또한, 본 출원의 범위는 본 명세서에서 설명된 프로세스, 기계, 제조, 물질의 구성(composition of matter), 수단, 방법들 및 단계들의 특정한 실시예들로 제한되도록 의도되지 않는다. 본 개시의 개시물로부터 당업자가 쉽게 인지할 바와 같이, 본 명세서에서 설명된 대응하는 실시예들과 실질적으로 동일한 결과를 달성하거나 실질적으로 동일한 기능을 수행하는, 현재 존재하거나 추후에 개발될 프로세스들, 기계들, 제조, 물질의 구성, 수단, 방법들 또는 단계들은 본 개시에 따라 활용될 수 있다.
이에 따라, 첨부된 청구항들은 프로세스들, 기계들, 제조, 물질의 구성, 수단, 방법들 또는 단계들을 본 발명의 범위 내에 포함하도록 의도된다. 또한, 각각의 청구항은 별개의 실시예, 및 다양한 청구항들의 결합을 구성하며, 실시예들은 본 발명의 범위 내에 있다.

Claims (10)

  1. 금속 게이트 구조를 제조하기 위한 방법으로서,
    게이트 트렌치에 하이-k 유전체 층을 형성하는 단계와,
    상기 하이-k 유전체 층 위에 에칭 정지부(etch stop)를 형성하는 단계와,
    입계(grain boundary) 공학 층으로서, 도펀트 원자가 그 층을 통해 침투하는 것을 허용하도록 구성된 상기 입계 공학 층, 상기 도펀트 원자를 상기 입계 공학 층에 제공하도록 구성된 도핑 층, 및 상기 도핑 층이 산화되는 것을 방지하도록 구성된 캐핑(capping) 층의 시퀀스를 갖는 3-층을 형성함으로써 상기 에칭 정지부 위에 일함수(work function) 조정층을 형성하는 단계와,
    상기 게이트 트렌치를 레벨 업(level up)하도록 금속을 충전하는 단계를 포함하는 금속 게이트 구조를 제조하기 위한 방법.
  2. 제1항에 있어서,
    상기 입계 공학 층, 도핑 층 및 캐핑 층의 시퀀스를 갖는 3-층을 형성하는 것은 원자층 증착(atomic layer deposition; ALD) 동작을 이용하는 것을 포함하는 것인 금속 게이트 구조를 제조하기 위한 방법.
  3. 제1항에 있어서,
    상기 입계 공학 층을 형성하는 것은, 섭씨 200도 내지 350도의 온도 범위 내에서 ALD 동작을 수행하는 것을 포함하는 것인 금속 게이트 구조를 제조하기 위한 방법.
  4. 제1항에 있어서,
    상기 금속 게이트 구조는 진공 하에서 상기 입계 공학 층을 형성하는 챔버로부터 상기 도핑 층을 형성하는 다른 챔버로 이송되는 것인 금속 게이트 구조를 제조하기 위한 방법.
  5. 제1항에 있어서,
    상기 일함수 조정층을 형성하기 이전에 P 일함수 층을 형성하는 단계와,
    상기 일함수 조정층을 형성하기 이전에 상기 P 일함수 층을 제거하는 단계를 더 포함하는 금속 게이트 구조를 제조하기 위한 방법.
  6. 제1항에 있어서,
    더미 게이트 영역을 정의하는 단계와,
    상기 게이트 트렌치를 노출하도록 상기 더미 게이트 영역의 일부를 제거하는 단계를 더 포함하는 금속 게이트 구조를 제조하기 위한 방법.
  7. FinFET에서 금속 게이트 구조를 제조하기 위한 방법으로서,
    핀(fin)을 형성하는 단계와,
    상기 핀 위에 더미 게이트 및 층간 유전체(interlayer dielectric; ILD)를 형성하는 단계와,
    게이트 트렌치를 노출하도록 상기 더미 게이트의 일부를 제거하는 단계와,
    입계 공학 층 및 상기 입계 공학 층 위의 도핑 층을 형성함으로써 상기 게이트 트렌치에 일함수 조정층을 형성하는 단계를 포함하는 FinFET에서 금속 게이트 구조를 제조하기 위한 방법.
  8. 금속 게이트를 갖는 반도체 구조로서,
    하이-k 유전체 층과,
    일함수 조정층과,
    금속 층을 포함하며,
    상기 일함수 조정층은,
    입계 공학 층으로서, 도펀트 원자가 그 층을 통해 침투하는 것을 허용하도록 구성되는 상기 입계 공학 층과,
    상기 도펀트 원자를 상기 입계 공학 층에 제공하도록 구성된, 상기 입계 공학 층 위의 도핑 층과,
    상기 도핑 층이 산화되는 것을 방지하도록 구성된, 상기 도핑 층 위의 캐핑 층을 포함하며,
    상기 일함수 조정층은, 상기 하이-k 유전체 층과 상기 금속 층 간에 개재되는 것인 금속 게이트를 갖는 반도체 구조.
  9. 제8항에 있어서,
    상기 금속 게이트를 갖는 반도체 구조는, 핀 전계 효과 트랜지스터(FinFET)인 것인 금속 게이트를 갖는 반도체 구조.
  10. 제8항에 있어서,
    상기 입계 공학 층은, 비정질 클로저 막(amorphous closure film) 또는 결정질 클로저 막인 것인 금속 게이트를 갖는 반도체 구조.
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