KR20200026711A - 금속층들을 위한 형성 및 인시츄 에칭 공정들 - Google Patents

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Abstract

본 발명개시는 반도체 디바이스, 및 반도체 구조물을 제조하는 제조 방법에 관한 것이다. 본 방법은 기판 내에 개구를 형성하는 단계, 및 개구 내에 컨포멀한 금속층을 퇴적하는 단계를 포함한다. 퇴적은 하나 이상의 퇴적 사이클을 수행하는 것을 포함한다. 퇴적은 제1 전구체를 퇴적 챔버 내로 유동시키는 것, 및 퇴적 챔버를 퍼지하여 제1 전구체의 적어도 일부를 제거하는 것을 포함한다. 본 방법은 또한, 제2 전구체를 퇴적 챔버 내로 유동시켜서 컨포멀한 금속층의 서브층을 형성하는 단계, 및 퇴적 챔버를 퍼지하여 제2 전구체의 적어도 일부를 제거하는 단계를 포함한다. 본 방법은 금속성 할라이드 에칭(MHE) 공정을 수행하는 단계를 더 포함하며, 이 단계는 퇴적 챔버 내로 제3 전구체를 유동시키는 단계를 포함한다.

Description

금속층들을 위한 형성 및 인시츄 에칭 공정들{FORMATION AND IN-SITU ETCHING PROCESSES FOR METAL LAYERS}
본 발명은 금속층들을 위한 형성 및 인시츄 에칭 공정들에 관한 것이다.
반도체 집적 회로(integrated circuit; IC) 산업은 기하급수적인 성장을 경험해 왔다. IC 물질 및 설계에서의 기술적 진보들은 이전의 IC 세대보다 더 작고 더 복잡한 회로들을 각각 갖는 IC 세대들을 낳았다. IC 진화의 과정에서, 기능적 밀도(예컨대, 칩 면적 당 상호연결된 디바이스들의 갯수)는 일반적으로 증가되어 왔으며 지오메트리 크기(예컨대, 제조 공정을 이용하여 생성될 수 있는 가장 작은 컴포넌트(또는 라인))는 감소해왔다. 이러한 스케일링 다운 공정은 일반적으로 생산 효율성을 증가시키고 관련 비용을 낮춤으로써 이로움들을 제공한다.
일부 실시예들에서, 반도체 구조물을 제조하는 방법은 기판 내에 개구를 형성하는 단계, 및 개구 내에 컨포멀한 금속층을 퇴적하는 단계를 포함한다. 퇴적은 하나 이상의 퇴적 사이클을 수행하는 것을 포함한다. 퇴적은 제1 전구체를 퇴적 챔버 내로 유동시키는 것, 및 퇴적 챔버를 퍼지하여 제1 전구체의 적어도 일부를 제거하는 것을 포함한다. 본 방법은 또한, 제2 전구체를 퇴적 챔버 내로 유동시켜서 컨포멀한 금속층의 서브층을 형성하는 단계, 및 퇴적 챔버를 퍼지하여 제2 전구체의 적어도 일부를 제거하는 단계를 포함한다. 본 방법은 금속성 할라이드 에칭(MHE) 공정을 수행하는 단계를 더 포함하며, 이 단계는 퇴적 챔버 내로 제3 전구체를 유동시키는 단계를 포함한다.
일부 실시예들에서, 반도체 트랜지스터 구조물을 제조하는 방법은 기판 상에 개구를 형성하는 단계, 및 개구 내에 배리어층을 퇴적하는 단계를 포함한다. 본 방법은 또한, 원자층 증착(ALD) 공정을 사용하여 배리어층 상에 일함수층을 퇴적하는 단계를 포함한다. 본 방법은 금속성 할라이드 에칭(MHE) 공정에 의해, 인시츄로 일함수층을 에칭하는 단계, 및 개구를 채우기 위해 금속층을 퇴적하는 단계를 더 포함한다.
일부 실시예들에서, 반도체 구조물은 기판 위의 배리어층, 및 배리어층 상에 형성된 게이트 스택을 포함한다. 게이트 스택은 6보다 큰 종횡비를 가지며, 배리어층 상의 하나 이상의 일함수층을 포함한다. 하나 이상의 일함수층의 두께는 약 5Å와 약 50Å 사이이다. 반도체 구조물은 또한, 하나 이상의 일함수층 위의 금속층을 포함한다.
본 발명개시의 다양한 실시예들에 따르면, 반도체 구조물들에서 컨포멀한 갭 충전층들을 형성하기 위해 퇴적 및 인시츄 에칭 공정을 사용하는 것은, 무엇보다도, (i) 고 종횡비 구조물들에서의 개선된 스텝 커버리지로 인한 높은 디바이스 신뢰성 및 문턱 전압 성능; (ii) MHE 에칭 공정으로 인한 추가적인 건식 에칭 또는 습식 에칭 공정에 대한 필요성을 감소시키거나 또는 제거함; 및 (iii) 동일한 퇴적 챔버에서 수행되는 인시츄 에칭 공정을 채택함으로써 오염물을 회피하고 비용을 감소시킨다라는 이점들을 제공한다.
본 발명개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 일반적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수는 설명 및 논의의 명료화를 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1 내지 도 3b는 일부 실시예들에 따른, 반도체 구조물들의 도면들이다.
도 4는 일부 실시예들에 따른, 반도체 웨이퍼 제조 시스템의 구성이다.
도 5는 일부 실시예들에 따른, 멀티 사이클 퇴적 및 에칭 공정들을 사용하여 층들을 형성하는 예시적인 방법의 흐름도이다.
도 6a 내지 도 6f는 일부 실시예들에 따른, 반도체 구조물들의 단면도들이다.
아래의 발명개시는 제공되는 본 발명내용의 여러 특징들을 구현하기 위한 여러 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트 및 장치의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 이것들로 한정시키고자 의도한 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 위에서의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 배치되는 실시예들을 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 숫자들 및/또는 문자들을 반복할 수 있다. 이러한 반복 그 자체는 논의되는 다양한 실시예들 및/또는 구성들간의 관계를 설명하는 것은 아니다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와달리 배향될 수 있고(90° 회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다.
본 명세서에서 사용되는 "FET"이라는 약어는 전계 효과 트랜지스터(field effect transistor)를 가리킨다. FET의 일례는 금속 산화물 반도체 전계 효과 트랜지스터(metal oxide semiconductor field effect transistor; MOSFET)이다. MOSFET은, 예를 들어, (i) 반도체 웨이퍼와 같은 기판의 평표면 내 및 그 위에 구축되거나 또는 (ii) 수직 구조물들을 갖도록 구축된 평면 구조물들일 수 있다.
용어 "FinFET"은 웨이퍼의 평면에 대해 수직으로 배향된 핀 위에 형성되는 FET를 가리킨다.
"S/D"는 FET의 2개의 단자들을 형성하는 소스 및/또는 드레인 접합을 가리킨다.
본 명세서에서 사용된 용어 "수직"은 기판의 표면에 공칭적으로 수직인 것을 의미한다.
"에피택셜층"이라는 표현은 단결정 물질의 층 또는 구조물을 가리킨다. 마찬가지로, "에피택셜로 성장된다"라는 표현은 단결정 물질의 층 또는 구조물을 가리킨다. 에피택셜로 성장된 물질은 도핑되거나 또는 도핑되지 않을 수 있다.
본 명세서에서 사용된 "공칭"이라는 용어는 제품 또는 공정의 설계 단계 동안에 설정되는, 컴포넌트 또는 공정 작업에 대한 특성 또는 파라미터의 원하는 값 또는 타겟 값을 가리키며, 이와 함께, 이 원하는 값 위 및/또는 아래의 값들의 범위를 갖는다. 이러한 값들의 범위는 일반적으로 제조 공정들 또는 허용오차들에서의 약간의 변동들에 기인한다.
본 명세서에서 사용된 용어 "실질적으로"는 주어진 수량의 값이 해당 값의 ±5%만큼 변한다는 것을 나타낸다.
본 명세서에서 사용된 용어 "약"은 본 반도체 디바이스와 관련된 특정 기술 노드에 기초하여 변할 수 있는 주어진 수량 값을 나타낸다. 특정 기술 노드에 기초하여, 용어 "약"은, 예를 들어, 해당 값의 10~30%(예컨대, 해당 값의 ±10%, ±20%, 또는 ±30%) 내에서 변하는 주어진 수량 값을 나타낼 수 있다.
회로 성능 향상을 위한 스케일된 평면형 및 FinFET 기반 디바이스들에서 대체 금속 게이트 및 하이 k 게이트 유전체가 사용된다. 예를 들어, 금속 게이트 전극 및 하이 k 게이트 유전체층들(즉, 3.9보다 큰 유전 상수를 갖는 게이트 유전체층들)은 폴리실리콘 게이트 전극 및 실리콘 이산화물 유전체층들을 각각 대체하여 감소된 게이트 누설 및 개선된 구동 전류를 달성할 수 있다. 금속 게이트를 구현하는 하나의 공정을 "게이트 라스트(gate last)" 또는 "대체 게이트" 공정이라고 칭한다. 이러한 공정은 희생 폴리실리콘 게이트를 형성하는 단계, 반도체 디바이스와 연관된 다양한 공정들을 수행하는 단계, 희생 게이트를 제거하여 트렌치 또는 개구를 형성하는 단계, 및 금속 게이트 물질을 트렌치 또는 개구 내에 퇴적시켜서 금속 게이트를 형성하는 단계를 포함한다.
적절한 일함수 값들을 갖는 금속 전극층들이 공칭 트랜지스터 문턱 전압을 제공하기 위해 대체 게이트 공정에서 사용된다. 이를 위해, 다양한 일함수 값들(예를 들어, 전도 대역 가장자리 근처, 원자가 대역 가장자리 근처, 또는 중간 갭 근처)을 갖는 다양한 금속 전극층들이 다양한 디바이스 유형들(예를 들어, 2D 및/또는 3D n형/p형 FET)에서의 응용을 위해 연구되어 왔다. 금속 게이트를 위한 일함수 물질들의 선택은 트랜지스터 문턱 전압(VTH)에 영향을 미친다. 일함수 값은 일함수층의 물질 조성과 관련이 있으며, 이에 따라, 일함수를 튜닝하여 원하는 공칭 문턱 전압(VTH)이 달성되도록 일함수층의 물질이 선택된다. 일함수 금속은 p형 또는 n형일 수 있다.
기술이 발전함에 따라, 집적 회로는 이전 세대 디바이스들에 비해 치수 요건을 감소시키는 것을 특징으로 한다. 그러나, 이러한 피처들과 공정들을 구현하는데는 어려움이 있는데, 예를 들어, 포토리소그래피 공정의 임계 치수가 감소하면 더 높은 종횡비(즉, 개구의 깊이 대 폭 비)를 갖는 개구를 초래시킬 수 있다. 예시로서, 이러한 고 종횡비의 개구는 희생 게이트 구조물이 제거된 후 그리고 갭 충전층들을 퇴적하기 전에 금속 게이트 대체 공정 동안에 형성될 수 있다. 일함수층 및 금속 소스/드레인 콘택트와 같은, 갭 충전층들의 퇴적 동안, 고 종횡비는 갭 충전 물질 내에서의 조기 밀봉 및/또는 결함 형성의 원인들 중의 하나의 원인일 수 있다. 결함은 보이드(void) 및 불량한 스텝 커버리지(step coverage)를 포함할 수 있으며, 이는 갭의 측벽 또는 바닥면 상의 퇴적된 물질의 불연속부들일 수 있다. 결함 및 불량한 스텝 커버리지는 결국 불량한 디바이스 성능으로 이어질 수 있다.
원자층 증착(atomic layer deposition; ALD) 공정은 컨포멀한 박막 퇴적을 제공하기 위한 다양한 CVD 공정들로부터 개발된 것이다. ALD 공정은 기판과 반응하는 화학적 전구체(chemical precursor)의 순차적 교번 노출을 특징으로 한다. ALD 공정에서, 제1 전구체가 기판 표면과 완전히 반응할 수 있도록 미리결정된 시간량 동안 진공하에서 반응 챔버 내로 제1 전구체가 펄싱(pulse)된다. 이어서, 반응 챔버를 불활성 가스로 퍼지(purge)하여 임의의 미반응 전구체 및 반응 부산물을 제거한다. 그런 후, 제2 전구체가 반응 챔버 내로 펄싱되어 상기 반응하였던 제1 전구체와 반응하고 원하는 물질의 하나 이상의 원자층("하위층"이라고 통칭함)을 형성한다. 그런 후, 이 공정은 공칭 막 두께에 도달할 때까지 순환된다. ALD 공정은 다양한 구조물들 및 표면들에서 비교적 컨포멀한 막 퇴적을 제공하지만, 보이드와 같은, (예를 들어, 6보다 큰) 고 종횡비 구조물들에서 결함들은 여전히 남아있을 수 있다. 예를 들어, 고 종횡비의 개구에서, ALD 공정은 개구의 바닥보다는 최상부 모서리들에서 물질을 더 빨리 퇴적시켜서, 최상부 모서리들에서 오버행(overhang)을 초래시킬 수 있고, 개구가 완전히 채워지기 전에 개구를 조기에 폐쇄시킬 수 있다.
본 발명개시에 따른 다양한 실시예들은 고 종횡비(예를 들어, 6보다 큰 종횡비) 개구에서 개선된 스텝 커버리지(예를 들어, 실질적으로 균일하고 연속적인 물질 커버리지)를 갖는 컨포멀한 금속층들을 형성하는 방법을 제공한다. 일부 실시예들에서, 본 발명개시에서 기재된 방법을 사용하여 형성된 컨포멀한 층들은 금속 화합물층 및 금속층을 포함할 수 있고; 이들 층들은 간략화를 위해 "금속층"이라고 통칭하여 기재된다. 컨포멀한 금속층은 멀티 사이클 퇴적 및 인시츄(in-situ) 에칭 공정을 사용하여 형성될 수 있다. 형성 공정은 퇴적 공정, 및 금속성 할라이드 에칭(metallic halide etching; MHE) 공정과 같은 인시츄 에칭 공정의 사이클들을 포함할 수 있다. MHE 공정은 진공 챔버에서 염소계 또는 불소계 전구체를 사용하는 건식 에칭 공정이다. MHE 공정은 최상부 모서리들에서의 반응물 분자들과의 큰 접촉면 및 더 높은 반응물 분자 밀도로 인해 개구의 최상부 모서리들에서의 오버행을 효과적으로 제거할 수 있다. MHE 공정은 과잉의 퇴적 물질을 에칭하여 제거하고 컨포멀한 금속층을 형성하기 위해 퇴적 사이클들 사이 또는 그 종료시에 인시츄로 수행(예를 들어, 멀티 사이클 퇴정 공정과 동일한 챔버에서 수행)될 수 있다. 일부 실시예들에서, 퇴적된 금속층은 실질적으로 컨포멀할 수 있다. 일부 실시예들에서, 퇴적된 물질층은 개선된 스텝 커버리지를 달성하기 위해 고 종횡비 개구의 측벽, 바닥면, 및 최상면 상에서 실질적으로 균일하고 연속적인 물질 커버리지를 제공할 수 있다. 일부 실시예들에서, 멀티 사이클 퇴적 공정은 원자층 증착(ALD) 공정을 포함할 수 있다. 일부 실시예들에서, MHE 공정에서 사용되는 전구체는 염소계 또는 불소계 금속 전구체를 포함할 수 있다. 컨포멀한 금속층들의 공칭 두께 및 품질은 적어도 퇴적 조건, 퇴적 사이클들의 횟수, MHE 공정을 위한 전구체들의 선택, 에칭 사이클들의 횟수, MHE 공정의 파라미터들, 기타 적절한 파라미터들, 및/또는 이들의 조합을 조정함으로써 변경될 수 있다.
본 발명개시의 다양한 실시예들에 따르면, 반도체 구조물들에서 컨포멀한 갭 충전층들을 형성하기 위해 퇴적 및 인시츄 에칭 공정을 사용하는 것은, 무엇보다도, (i) 고 종횡비 구조물들에서의 개선된 스텝 커버리지로 인한 높은 디바이스 신뢰성 및 문턱 전압 성능; (ii) MHE 에칭 공정의 적용으로 인한 추가적인 건식 에칭 또는 습식 에칭 공정들에 대한 필요성의 감소 또는 제거; 및 (iii) 인시츄 에칭 공정을 채택함으로써 오염물과 비용의 감소라는 이점들을 제공한다.
본 발명개시는 여러 기술 노드들에서 그리고 다양한 디바이스 유형들에서 채택될 수 있는, 게이트 스택 형성 및 관련 게이트 스택 구조물들에 관한 실시예들을 제시한다. 일부 실시예들에서, 컨포멀한 금속층들 및 이를 형성하기 위한 방법은 7㎚ 이하의 기술 노드들에서 병합될 수 있다. 예를 들어, 본 명세서에서 설명된 실시예들은 3㎚ 기술 노드들에서도 적용될 수 있다. 일부 실시예들에서, 게이트 스택들은 평면형 벌크 금속 산화물 반도체 전계 효과 트랜지스터(metal-oxide-semiconductor field-effect transistor; MOSFET), FinFET 디바이스와 같은 다중 게이트 트랜지스터 (평면형 또는 수직형), 게이트 올 어라운드(gate-all-around; GAA) 디바이스, 오메가 게이트(Omega-gate; Ω-gate) 디바이스, 또는 파이 게이트(Pi-gate; Π-gate) 디바이스뿐만이 아니라, 스트레이닝된 반도체 디바이스, 절연체 상의 실리콘(silicon-on-insulator; SOI) 디바이스, 부분적 공핍형 SOI 디바이스, 완전 공핍형 SOI 디바이스, 또는 기타 디바이스들에서의 사용에 적절할 수 있다. 또한, 본 명세서에서 개시된 실시예들은 p형 및/또는 n형 디바이스들의 형성에서 채택될 수 있다. 콘택트 및 상호연결부와 같은 다른 반도체 구조물들이 본 발명개시의 실시예들로부터 이익을 얻을 수 있다.
"인시츄(in-situ)"라는 용어는 디바이스 또는 웨이퍼가 처리 시스템(예를 들어, 로드 락 챔버, 이송 챔버, 처리 챔버, 또는 임의의 다른 처리 챔버를 포함함) 내에 머물러 있는 동안 수행되는 공정들을 설명하는데 사용되며, 여기서는, 예를 들어, 처리 시스템이 기판을 진공 조건 하에 머물러 있게 해준다는 것을 또한 유념한다. 이와 같이, "인시츄"라는 용어는 또한 일반적으로, 처리되는 디바이스 또는 기판이 외부 환경(예를 들어, 처리 시스템 외부)에 노출되지 않는 공정을 지칭하기 위해 사용될 수 있다.
도 1 내지 도 4는 다단계 퇴적 및 MHE 공정 방법의 실시예들에 기초한 다양한 반도체 디바이스들에서의 금속층 제조 공정들을 나타낸다. 제조 공정은 고 종횡비의 개구에서 개선된 스텝 커버리지(즉, 실질적으로 균일하고 연속적인 물질 커버리지)를 갖는 컨포멀한 금속층들을 생성할 수 있다. 본 명세서에서는 평면형 디바이스와 다중 핀 FinFET의 제조 공정들을 예시로서 설명하지만, 본 제조 공정은 종횡비가 낮거나 높은 트렌치 또는 갭, 단일 핀 FinFET, 및 다른 임의의 적절한 반도체 구조물과 같은, 다양한 반도체 구조물들에서 적용될 수 있다. 여기서 제공되는 제조 공정들은 예시적이며, 이들 도면들에서는 도시되지 않은 본 발명개시에 따른 대안적인 공정들이 수행될 수 있다. 본 발명개시의 일부 실시예들은 대체 게이트 공정을 사용하여 n형 및 p형 디바이스들을 제조하기 위한 방법을 제공한다. 예를 들어, n-MOS 및 p-MOS 디바이스들의 제조 공정들이 소개된다.
도 1은 일부 실시예들에 따른, 금속 갭 충전층들을 포함하는 반도체 디바이스(100)의 단면도를 도시한다. 일부 실시예들에서, 반도체 디바이스(100)는 평면형 n-MOS 디바이스이다. 위에서 논의된 바와 같이, 대체 게이트 공정은 희생 폴리실리콘이 제거된 후 층간 유전체(interlayer dielectric; ILD)층 내에 개구를 형성하는 단계를 포함한다. 도 1에서 도시된 바와 같이, 게이트 트렌치(111)가 ILD(109)의 대향면들과 반도체 기판(101)의 최상면 사이에 형성된다. 도 1에서, n형 일함수층(105), 차단층(106), 및 금속층(107)을 본 명세서에서 "금속 게이트 스택"이라고 통칭하며, 이것들은 반도체 기판(101) 위에 위치된다. 도 1에서, 하이 k 유전체층(103)과 배리어층(104)이 반도체 기판(101)과 금속 게이트 스택 사이에 라이닝(line)되어 있다. 선택적 스페이서(110)가 후속 소스/드레인 정렬 동작을 용이하게 하기 위해 금속 게이트 스택의 측벽들 상에 형성된다.
도 1에서 도시된 바와 같이, 금속 게이트 스택, 하이 k 유전체층(103), 및 선택적 스페이서(110)는 층간 유전체(ILD)(109) 내에서 횡측 방향으로 위치된다. 도 1에서, 소스/드레인(S/D)(108)이 반도체 기판(101) 내에 형성되고, 소스와 드레인 사이의 거리는 게이트 길이(Lg)이다. 일부 실시예들에서, 반도체 디바이스(100)의 게이트 길이(Lg)는 약 16㎚일 수 있다. 일부 실시예들에서, 게이트 길이(Lg)는 16㎚보다 작을 수 있다. 일부 실시예들에서, 게이트 길이(Lg)는 16㎚보다 클 수 있다. 배리어층(104)의 바닥에서부터 금속층(107)의 최상면까지 측정된 게이트 높이(H)는 약 10㎚와 약 120㎚ 사이일 수 있다. 일부 실시예들에서, 하이 k 유전체층(103)의 대향 측벽면들 사이의 거리(LA)는 약 10㎚와 약 20㎚ 사이일 수 있다. 일부 실시예들에서, 배리어층(104)의 대향 측벽면들 사이의 거리(LB)는 약 17㎚일 수 있다. 일부 실시예들에서, n형 일함수층(105)의 대향 측벽면들 사이의 거리(LC)는 약 2㎚일 수 있다. 일부 실시예들에서, p-MOS 디바이스는 배리어층(104)과 n형 일함수층(105) 사이에 라이닝된 p형 일함수층을 가질 수 있다. 그러한 경우, p형 일함수층의 대향 측벽면들 사이의 거리는 약 8㎚일 수 있다.
반도체 기판(101)은 다양한 층들 및 디바이스 구조물이 그 위에 형성되어 있는 벌크 반도체 기판일 수 있다. 일부 실시예들에서, 반도체 기판(101)은 실리콘을 포함할 수 있거나, 또는 갈륨 비소(GaAs), 인듐 인화물(InP), 실리콘 게르마늄(SiGe), 실리콘 탄화물(SiC), 다른 적절한 반도체 물질들, 및/또는 이들의 조합과 같은 화합물 반도체를 포함할 수 있다. 일부 실시예들에서, 유전체층, 도핑층, 폴리실리콘층, 도전층, 다른 적절한 층들, 및/또는 이들의 조합과 같은, 다양한 층들이 반도체 기판(101) 상에 형성될 수 있다. 일부 실시예들에서, 트랜지스터, 저항기, 커패시터, 다른 적절한 디바이스들, 및/또는 이들의 조합과 같은, 다양한 디바이스들이 반도체 기판(101) 상에 형성될 수 있다.
하이 k 유전체층(103)은 3.9보다 큰 유전 상수를 갖는 임의의 적절한 물질일 수 있다. 예를 들어, 하이 k 유전체층(103)은 하프늄 산화물(HfOx)과 같은 하이 k 유전체를 포함할 수 있다. 일부 실시예들에서, 하이 k 유전체층(103)은 란타늄 산화물(LaO), 알루미늄 산화물(Al2O3), 지르코늄 산화물(ZrO), 티타늄 산화물(TiO), 탄탈륨 산화물(Ta2O5), 이트륨 산화물(Y2O3), 스트론튬 티타네이트(STO), 바륨 티타네이트(BTO), 하프늄 실리케이트(HfSiO), 실리콘 질화물(Si3N4), 산질화물, 임의의 다른 적절한 물질들, 및/또는 이들의 조합과 같은, 다른 하이 k 유전체들을 포함할 수 있다. 하이 k 유전체층(103)은 ALD, 화학적 기상 증착(chemical vapor deposition; CVD), 금속 유기(metalorganic CVD; MOCVD), 물리적 기상 증착(physical vapor deposition; PVD), 플라즈마 강화 CVD(plasma enhanced CVD; PECVD), 플라즈마 강화 ALD(plasma enhance ALD; PEALD), 열 산화, 임의의 다른 적절한 퇴적 기술들, 및/또는 이들의 조합과 같은 임의의 적절한 공정에 의해 형성될 수 있다. 일부 실시예들에서, 하이 k 유전체층(103)은 약 10Å와 약 20Å 사이의 두께를 가질 수 있다.
일부 실시예들에 따라, 배리어층(104)은 하이 k 유전체층(103) 위에 형성될 수 있다. 배리어층(104)은 금속 확산을 방지함으로써 하이 k 유전체층(103)을 보호하기 위한 배리어로서 기능할 수 있다. 일부 실시예들에서, 배리어층(104)은 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 임의의 다른 적절한 배리어층 물질, 및/또는 이들의 조합을 포함할 수 있다. 배리어층(104)은 하이 k 유전체층(103) 이후에 형성될 수 있고 ALD, PVD, CVD, PECVD, 다른 적절한 퇴적 공정들, 및/또는 이들의 조합과 같은 다양한 퇴적 기술들을 사용하여 형성될 수 있다. 일부 실시예들에서, 배리어층(104)은 약 10Å와 약 30Å 사이의 실질적으로 균일한 두께를 가질 수 있다.
일부 실시예들에서, 개선된 스텝 커버리지를 갖는 컨포멀한 배리어층(104)을 형성하기 위해 MHE 공정은 ALD 증착 공정과 함께 사용될 수 있다. 일부 실시예들에서, MHE 공정은 개선된 스텝 커버리지를 제공하기 위해 다른 적절한 퇴적 공정들과 함께 사용될 수 있다. 일부 실시예들에서, TiN을 함유하는 배리어층을 생성하기 위해 사용되는 ALD 공정은 암모니아(NH3)가 기판 표면과 완전히 반응할 수 있도록 진공 하에서 미리결정된 시간량 동안 반응 챔버 내로 암모니아(NH3)의 제1 전구체를 펄싱하는 단계를 포함할 수 있다. 이어서, 임의의 미반응 NH3 및 반응 부산물을 제거하기 위해 반응 챔버 내에서 질소 또는 아르곤과 같은 불활성 가스를 사용한 제1 퍼지 공정이 수행된다. 그런 후, 제1 전구체와의 표면 반응을 허용하고 TiN의 하나 이상의 원자층을 형성하기 위해 사염화 티타늄(TiCl4)의 제2 전구체가 반응 챔버 내로 펄싱된다. 일부 실시예들에서, 펜타키스-디메틸아미노 탄탈륨(pentakis-dimethylamino tantalum; PDMAT)이 제2 전구체로서 사용될 수 있다. 임의의 미반응 TiCl4 및 임의의 반응 부산물을 제거하기 위해 반응 챔버 내에서 제2 퍼지 공정이 수행된다. 간략화를 위해, 단일 퇴적 사이클은 상술한 2회의 펄싱 및 2회의 퍼지 공정들을 포함하는 것으로 정의될 수 있다. 그런 후, 이 퇴적 사이클은 TiN의 공칭 막 두께가 달성될 때까지 반복된다. 일부 실시예들에서, 후속 퇴적 사이클이 시작되기 전에 오버행이 감소될 수 있도록 MHE 공정은 하나 이상의 퇴적 사이클 이후에 수행될 수 있다. 예를 들어, 일부 실시예들에 따라, MHE 공정은 2회의 펄싱과 2회의 퍼지 공정들 이후에 수행될 수 있다. MHE 공정은 또한 특정 횟수의 퇴적 사이클들 이후에 간격을 두고 수행될 수 있다. 일부 실시예들에서, MHE 공정은 최종 공칭 막 두께가 달성된 후에 그리고 상이한 물질의 퇴적 공정 전에 수행될 수 있다. MHE 공정은 개구의 바닥면과 비교하여 개구의 최상부에서의 더 큰 반응물 분자 밀도로 인해 퇴적 사이클 동안 형성된 오버행을 효과적으로 제거할 수 있다.
일부 실시예들에서, MHE 공정을 위한 염소계 또는 불소계 금속 전구체는 텅스텐 플루오라이드(WFx), 텅스텐 클로라이드(WClx), 티타늄 클로라이드(TiClx), 티타늄 플루오라이드(TiFx), 탄탈륨 클로라이드(TaClx)를 포함할 수 있으며, 여기서 'x'는 약 1과 약 6 사이일 수 있다. 임의의 다른 적절한 전구체들이 사용될 수 있다. 퇴적 사이클 및 MHE 공정은 인시츄로 수행될 수 있는데, 예를 들어, ALD 클러스터 툴과 같은 처리 시스템 내에서 수행될 수 있다. MHE 공정은 약 200℃와 1000℃ 사이의 온도에서 수행될 수 있다. MHE 공정의 전구체들은 약 100~12000sccm(standard cubic centimeters per minute)의 유량으로 반응 챔버 내로 펄싱될 수 있다. MHE 공정을 위한 처리 압력은 약 1Torr와 약 20Torr 사이일 수 있다. MHE 공정은 약 10초와 약 300초 사이의 기간 동안 수행될 수 있다. 일부 실시예들에서, 플라즈마는 MHE 공정 동안 활성화되지 않는다. 일부 실시예들에서, 퇴적 사이클들 사이의 MHE 공정들은 실질적으로 동일한 시간량 동안 수행될 수 있다. 일부 실시예들에서, MHE 처리 시간은 퇴적 사이클들 사이에서 상이할 수 있다. 전구체들과 MHE 공정 사이에 열 화학 반응을 유도하여, 에칭 공정의 결과로서, 개구의 최상부 모서리들에서의 과잉 물질이 제거되고, 개선된 스텝 커버리지가 달성되도록, 처리 조건들(예를 들어, 염소계 또는 불소계 금속 전구체들의 선택, 퇴적 및 MHE 처리 온도, 및 염소계 또는 불소계 금속 전구체의 유량을 포함함)이 선택될 수 있다. 일부 실시예들에서, MHE 공정에서 사용된 전구체의 금속 잔류물이 퇴적된 막 내에 남아있을 수 있다. 일부 실시예들에서, 염소계 또는 불소계 금속 전구체의 금속 엘리먼트가 각각의 MHE 공정 이후에 형성된 물질 내에 남아있을 수 있다. 예를 들어, W, Ta, 또는 Ti 잔류물이 형성된 배리어층(104) 내에 남아있을 수 있다. 각각의 MHE 공정 이후, 금속 잔류물이 에칭된 막의 표면 상에 남아있을 수 있다. MHE 공정이 퇴적 사이클들 사이에서 인시츄로 수행되는 공정 동안 그리고 최종 막 두께에 도달하기 전에, 잔류 금속 엘리먼트는 MHE 공정의 빈도수 및 에칭 지속시간에 따라, 최종 막의 두께 전체에 걸쳐 매립되어 있을 수 있다. 예를 들어, 잔류 금속 엘리먼트는 퇴적된 막의 두께의 10%와 90% 사이의 깊이로 매립될 수 있다. 일부 실시예들에서, MHE 공정은 공칭 최종 두께에 도달할 때까지 각각의 퇴적 사이클 이후에 인시츄로 수행되고, 잔류 금속 엘리먼트는 퇴적된 막의 두께 전체에 걸쳐 형성된다. 일부 실시예들에서, MHE 공정은 전체 퇴적 사이클들의 일부 동안 인시츄로 수행된다. 예를 들어, MHE 공정은 전체 퇴적 사이클들 중 처음 10%의 퇴적 사이클 동안 수행될 수 있다. 이러한 시나리오에서, 잔류 금속 엘리먼트는 최종적인 퇴적된 막의 0% 내지 10% 두께로 매립될 수 있다. MHE 공정이 적용되는 퇴적 사이클들 동안 계면에 잔류 금속 엘리먼트가 형성될 수 있으므로, 잔류 금속 엘리먼트는 퇴적된 막의 임의의 적절한 두께로 형성될 수 있음에 유의해야 한다. 일부 실시예들에서, MHE 공정은 최종 막 두께가 달성된 후 인시츄로 수행된다. 이러한 시나리오에서, 잔류 금속 엘리먼트는 최종 막의 노출면으로부터 침투 깊이만큼 최종 막 내로 침투할 수 있다. 예를 들어, 일부 실시예들에 따르면, 잔류 금속 엘리먼트는 최종 막의 표면으로부터 약 10% 두께까지 침투할 수 있다. 일부 실시예들에서, 금속 잔류물은 염소계 및 불소계 금속 전구체들에서 사용된 금속 엘리먼트들로 형성될 수 있다.
일부 실시예들에 따라, n형 일함수층(105)이 배리어층(104) 상에 퇴적된다. n형 일함수층(105)은 반도체 디바이스(100)를 위한 공칭 트랜지스터 문턱 전압을 달성하기 위해 적절한 일함수 값을 제공한다. 일부 실시예들에서, 반도체 디바이스(100)는 공칭 문턱 전압을 달성하기 위해 하나 이상의 일함수층을 포함할 수 있다. 개선된 스텝 커버리지를 갖는 컨포멀한 일함수층은 높은 디바이스 신뢰성과 문턱 전압 성능을 제공할 수 있다. 일부 실시예들에서, n형 일함수층(105)은 알루미늄 도핑된 티타늄 탄화물(TiAlC), 알루미늄 도핑된 탄탈륨 탄화물(TaAlC), 티타늄 실리콘 탄화물(TiSiC), 임의의 다른 적절한 n형 일함수층 물질, 및 및/또는 이들의 조합을 포함할 수 있다. n형 일함수층(105)은 배리어층(104) 이후에 형성될 수 있고 ALD, PVD, CVD, PECVD, 다른 적절한 퇴적 공정들, 및/또는 이들의 조합과 같은 다양한 퇴적 기술들을 사용하여 형성될 수 있다. 일부 실시예들에서, n형 일함수층(105)은 약 10Å와 약 50Å 사이의 실질적으로 균일한 두께를 가질 수 있다.
일부 실시예들에서, 개선된 스텝 커버리지를 갖는 컨포멀한 n형 일함수층(105)을 형성하기 위해 MHE 공정은 ALD 증착 공정과 함께 사용될 수 있다. 일부 실시예들에서, MHE 공정은 개선된 스텝 커버리지를 제공하기 위해 CVD 또는 PVD와 같은 다른 적절한 퇴적 공정들과 함께 사용될 수 있다. 일부 실시예들에서, TiAlC을 함유하는 n형 일함수층을 생성하기 위해 사용되는 ALD 공정은 제1 전구체가 기판 표면과 완전히 반응할 수 있도록 진공 하에서 미리결정된 시간량 동안 반응 챔버 내로 TiCl4의 제1 전구체를 유동시키는 단계를 포함할 수 있다. 이어서, 임의의 미반응 TiCl4 및 반응 부산물을 제거하기 위해 반응 챔버 내에서 질소 또는 아르곤과 같은 불활성 가스를 사용한 제1 퍼지 공정이 수행된다. 그런 후, 제1 전구체와의 표면 반응을 허용하고 TiAlC의 하나 이상의 원자층을 형성하기 위해 트리에틸알루미늄(triethylaluminum; TEA)과 같은 제2 전구체가 반응 챔버 내로 유동된다. 임의의 미반응 TEA 및 임의의 반응 부산물을 제거하기 위해 반응 챔버 내에서 제2 퍼지 공정이 수행된다. 그런 후, 퇴적 사이클은 TiAlC의 공칭 막 두께가 달성될 때까지 반복된다.
일부 실시예들에서, 후속 퇴적 사이클이 시작되기 전에 오버행이 감소될 수 있도록 MHE 공정은 하나 이상의 퇴적 사이클 이후에 수행될 수 있다. 예를 들어, 일부 실시예들에 따라, MHE 공정은 각각의 퇴적 사이클 이후에 수행될 수 있다. MHE 공정은 또한 특정 횟수의 퇴적 사이클들 이후에 간격을 두고 수행될 수 있다. 일부 실시예들에서, MHE 공정은 최종 공칭 막 두께가 달성된 후에 그리고 상이한 물질의 퇴적 공정 전에 수행될 수 있다. MHE 공정은 개구(예컨대, 트렌치 또는 비아)의 바닥면과 비교하여 개구의 최상부에서의 더 큰 이온 밀도로 인해 퇴적 사이클 동안 형성된 오버행을 효과적으로 제거할 수 있다.
일부 실시예들에서, MHE 공정을 위한 염소계 또는 불소계 금속 전구체는 텅스텐 클로라이드(WClx), 주석 클로라이드(SnClx), 니오븀 클로라이드(NbClx), 몰리브덴 클로라이드(MoClx), 티타늄 플루오라이드(TiFx)를 포함할 수 있으며, 여기서 'x'는 약 1과 약 6 사이일 수 있다. 일부 실시예들에서, 임의의 다른 적절한 전구체들이 사용될 수 있다. 퇴적 사이클 및 MHE 공정은 인시츄로 수행될 수 있다. 일부 실시예들에서, 염소계 또는 불소계 금속 전구체의 금속 엘리먼트가 형성된 물질 내에 남아있을 수 있다. 예를 들어, W, Sn, Nb, Mo, 또는 Ti 원자가 형성된 n형 일함수층(105) 내에 남아있을 수 있다. 일부 실시예들에서, MHE 공정의 처리 조건들은 배리어층(104)의 형성 동안 MHE 공정에서 사용된 처리 조건들과 유사할 수 있다. 예를 들어, 온도, 전구체 유량, 챔버 압력, 처리 시간, 플라즈마 조건, 사이클들의 횟수, 사이클들의 순서, 및 다른 처리 조건들과 같은 처리 조건들은 상술한 MHE 공정들 간에 유사할 수 있다. 일부 실시예들에서, 처리 조건들은 상이할 수 있다.
위에서 논의된 바와 같이, 도 1은 반도체 디바이스(100)를 평면형 n-MOS 디바이스로서 나타낸다. 일부 실시예들에서, 반도체 디바이스(100)는 또한 평면형 p-MOS 디바이스일 수 있다. p-MOS 디바이스는 n형 일함수층(105)의 퇴적 이전에 형성된 p형 일함수층을 포함할 수 있으며, 간략화를 위해 도 1에서는 도시되지 않았다. 일부 실시예들에서, p형 일함수층은 n형 일함수층(105)의 퇴적 이후에 그리고 차단층(106)을 형성하기 전에 형성될 수 있다. 인시츄 MHE 공정과 결합된 p형 일함수 물질 퇴적 공정은 또한 컨포멀한 p형 일함수 물질 퇴적 및 개선된 스텝 커버리지를 제공할 수 있다.
결합된 n형 및 p형 일함수층들은 p-MOS 디바이스를 위한 공칭 트랜지스터 문턱 전압을 달성하기 위해 적절한 일함수 값을 제공할 수 있다. 일부 실시예들에서, p-MOS 디바이스는 공칭 문턱 전압을 달성하기 위해 둘보다 많은 일함수층들을 포함할 수 있다. 일부 실시예들에서, p형 일함수층은 TiN, 하이 k 캡핑 TiN, 임의의 다른 적절한 일함수층 물질, 및/또는 이들의 조합을 포함할 수 있다. p형 일함수층은 n형 일함수층 이후에 형성될 수 있고 ALD, PVD, CVD, PECVD, 다른 적절한 퇴적 공정들, 및/또는 이들의 조합과 같은 다양한 퇴적 기술들을 사용하여 형성될 수 있다. 일부 실시예들에서, 염소계 또는 불소계 금속 전구체의 금속 엘리먼트가 형성된 물질 내에 남아있을 수 있다. 일부 실시예들에서, p형 일함수층은 약 5Å와 약 50Å 사이의 실질적으로 균일한 두께를 가질 수 있다. p형 일함수층을 형성하기 위한 MHE 공정은 WClx, TaClx, SnClx, NbClx를 사용하는 전구체들을 포함할 수 있으며, 여기서 'x'는 약 1과 약 6 사이일 수 있다. 일부 실시예들에서, 임의의 다른 적절한 전구체들이 사용될 수 있다. 일부 실시예들에서, p형 일함수층 형성 공정에서의 MHE 공정의 처리 조건들은 n형 일함수층(105)의 형성 공정에서의 처리 조건들과 유사할 수 있다. 일부 실시예들에서, 처리 조건들은 상이할 수 있다.
일부 실시예들에 따라, 차단층(106)은 n형 일함수층(105) 상에 형성될 수 있다. 일부 실시예들에 따라, 차단층(106)은 p형 일함수층 상에 형성될 수 있다. 차단층(106)은 인시츄 방식으로 일함수층들 상에 형성되어, 아래에 있는 일함수층이 오염 또는 산화되는 것을 방지할 수 있다. 차단층(106)은 TiN, TaN, TSN, 임의의 다른 적절한 물질, 및/또는 이들의 조합을 포함할 수 있다. 일부 실시예들에서, 차단층(106)은 약 5Å 내지 약 40Å의 범위의 두께를 가질 수 있다. 차단층(106)은 ALD, PVD, CVD, PECVD와 같은 다양한 퇴적 기술들 또는 임의의 다른 적절한 기술들에 의해 형성될 수 있다. 일부 실시예들에서, 차단층(106)은 제거될 수 있는 선택적 층일 수 있다.
배리어층 및 일함수층들의 퇴적 공정과 마찬가지로, 인시츄 MHE 공정과 결합된 차단층 퇴적 공정은 또한 컨포멀한 차단 물질 퇴적 및 개선된 스텝 커버리지를 제공할 수 있다. 일부 실시예들에서, 차단층(106)을 형성하기 위한 MHE 공정은 WClx, SnClx, NbClx, MoClx, TiFx와 같은 전구체들을 포함할 수 있으며, 여기서 'x'는 약 1과 약 6 사이일 수 있다. 임의의 다른 적절한 전구체들이 사용될 수 있다. 일부 실시예들에서, 염소계 또는 불소계 금속 전구체의 금속 엘리먼트가 형성된 물질 내에 남아있을 수 있다. 예를 들어, W, Sn, Nb, Mo, 또는 Ti 원자가 형성된 차단층(106) 내에 남아있을 수 있다. 일부 실시예들에서, 차단층 형성 공정에서의 MHE 공정의 처리 조건들은 n형 일함수층(105)의 형성 공정에서의 처리 조건들과 유사할 수 있다. 처리 조건들은 상이할 수 있다.
본 발명개시의 일부 실시예들에서, 금속층(107)이 금속 게이트 스택에서 게이트 트렌치의 나머지를 채우도록 형성된다. 금속층(107)은 금속 게이트 또는 그 일부를 형성하기에 적절한 임의의 금속 물질을 포함할 수 있다. 예를 들어, 금속층(107)은 텅스텐을 포함할 수 있다. 일부 실시예들에서, 금속층(107)은 텅스텐 질화물(WN), TaN, 루테늄, 은, 알루미늄, 임의의 다른 적절한 물질, 및/또는 이들의 조합을 사용하여 형성될 수 있다. 일부 실시예들에서, ILD(109)의 최상면 상에 형성된 임의의 과잉 물질을 제거하기 위해 다마신 공정과 이어서 평탄화 공정(예를 들어, 화학적 기계적 폴리싱 공정)을 사용하여 금속층(107)이 형성될 수 있다.
일부 실시예들에서, ILD(109)는 유전체 물질을 포함할 수 있다. 일부 실시예들에서, 유전체 물질은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물, SOG(spin-on glass), FSG(fluorinated silica glass), 탄소 도핑된 실리콘 산화물(예컨대, SiCOH), 비정질 플루오린화 탄소, 파릴렌, 비스-벤조시클로부테네스, 폴리이미드, 다른 적절한 다공성 폴리머 물질들, 다른 적절한 유전체 물질들, 및/또는 이들의 조합들을 포함할 수 있다. 일부 실시예들에서, ILD층(109)은 고밀도 플라즈마(high density plasma; HDP) 유전체 물질(예컨대, HDP 산화물) 및/또는 고 종횡비 공정(high aspect ratio process; HARP) 유전체 물질(예컨대, HARP 산화물)을 포함할 수 있다. ILD층(109)은 하나 이상의 유전체 물질 및/또는 하나 이상의 유전체층을 포함할 수 있다. ILD(109)는 도 1에서 도시된 바와 같이 금속 게이트 스택의 최상부가 노출될 때까지 화학적 기계적 폴리싱 공정에 의해 평탄화될 수 있다. CMP 공정은 금속 게이트 스택, 스페이서(110), 및 ILD(109)를 위한 실질적인 평면을 제공하기 위해 높은 선택비를 포함한다. 일부 실시예들에서, CMP 공정은 낮은 디싱(dishing) 및/또는 금속 침식 효과를 갖는다.
일부 실시예들에서, 위에서 설명된 층들 이외에, 반도체 디바이스(100)는 라이너층들, 계면층, 시드층들, 접착층들, 배리어층들, 또는 이들의 등가물들을 더 포함할 수 있다.
도 2 내지 도 3b는 금속 게이트 FinFET 구조물(200)의 다양한 도면들을 나타낸다. 도 3a와 도 3b에서 도시된 바와 같이, 금속 게이트 FinFET 구조물(200)은 개선된 스텝 커버리지를 갖는 컨포멀한 막 퇴적을 생성하기 위해 (상술한) 멀티 사이클 퇴적 및 MHE 에칭 공정을 사용하여 고 종횡비 개구 내에 형성된 배리어층, 일함수층, 및 차단층을 포함할 수 있다. 예시로서, 본 발명개시에서 도시된 금속 게이트 FinFET 구조물(200)은 하나 이상의 n형 일함수층을 갖는 n형 FinFET일 수 있다. 금속 게이트 FinFET 구조물(200)은 또한 컨포멀한 막 두께 및 개선된 스텝 커버리지를 제공하기 위해 멀티 사이클 퇴적 및 MHE 공정을 사용하여 형성된 하나 이상의 n형 및 p형 일함수층을 갖는 p형 FinFET을 포함할 수 있음에 유의해야 한다.
도 2를 참조하면, 금속 게이트 FinFET 구조물(200)의 사시도가 도시되어 있다. 기판(201) 상에 두 개의 반도체 핀들(213)이 위치해 있고, 두 개의 반도체 핀들(213)은 얕은 트렌치 격리부(215)에 의해 분리되어 있다. 반도체 핀(213)은 실리콘, 실리콘 게르마늄, 게르마늄 또는 다른 적절한 반도체 물질들로 형성될 수 있다. 금속 게이트(205G)가 반도체 핀들(213)의 최상면(213A) 및 측벽들(213B) 위에 형성된다. FinFET 구조물(200)(도시되지 않음)의 채널은 반도체 핀(213)의 최상면(213A) 및 측벽들(213B)을 따라 규정되고, 반도체 핀(213) 내의 소스/드레인(S 및 D) 사이에서 연장된다. 도 2에서 도시된 바와 같이, ILD(209)가 반도체 핀들(213)의 S/D 부분들에서 최상면(213A) 및 측벽들(213B) 위에 형성된다. 얕은 트렌치 격리부(215)가 기판(201) 상에 그리고 인접한 반도체 핀들(213) 사이에 형성된다. 금속 게이트가 대체 게이트 공정을 사용하여 형성될 수 있으며, 이 대체 게이트 공정에서는, 희생 폴리실리콘 게이트 구조물이 ILD(209)로부터 제거되어, 금속 게이트 구조물이 퇴적될 수 있는 개구를 남긴다. 일부 실시예들에서, 개구는 약 6과 약 60 사이의 종횡비를 갖는 고 종횡비 개구일 수 있다.
반도체 기판(201)은 다양한 층들 및 디바이스 구조물들이 그 위에 형성되어 있는 벌크 반도체 기판일 수 있다. 일부 실시예들에서, 반도체 기판(201)은 도 1에서 상술된 반도체 기판(101)과 유사할 수 있으며, 간략화를 위해 여기서는 반복되지 않는다. 일부 실시예들에서, 반도체 기판(201)은 반도체 기판(101)과 상이할 수 있다. 일부 실시예들에서, 다양한 층들 및 디바이스들이 반도체 기판(201) 상에 형성될 수 있다. 예를 들어, 유전체층들, 도핑층들, 폴리실리콘층들, 도전층들, 다른 적절한 층들, 및/또는 이들의 조합이 반도체 기판(201) 상에 형성될 수 있다. 상호연결층을 통해 여러 디바이스들이 추가적인 집적 회로들에 상호연결될 수 있다.
도 3a과 도 3b를 참조하면, 금속 게이트 FinFET 구조물(200)의 2개의 단면도들이 도시되어 있다. 도 3a에서 도시된 단면은 도 2의 금속 게이트 FinFET 구조물(200)의 제1 방향에서 바라본 것이다. 제1 방향은 반도체 핀(213)을 관통하여 나아간 것이고, 반도체 핀(213)의 종축에 평행하며, "A-A'"로서 표시된다. 도 3b에서 도시된 단면은 도 2의 금속 게이트 FinFET 구조물(200)의 제2 방향에서 바라본 것이다. 제2 방향은 얕은 트렌치 격리부(215)를 관통한 것이고, 또한 반도체 핀(213)의 종축에 평행하며, "B-B'"로서 표시된다. 게이트 트렌치(211)가 도 3a에서 도시된 바와 같이 ILD(209)의 대향면들과 반도체 핀(213)의 최상면(213A) 사이에 또는 도 3b에서 도시된 바와 같이 얕은 트렌치 격리부(215)의 최상면과 ILD(209)의 대향면들 사이에 형성된다. 선택적 스페이서(310)가 후속 소스/드레인 정렬 동작을 용이하게 하기 위해 금속 게이트 스택의 측벽들 상에 형성된다. 스페이서(310)는 도 1에서 상술된 스페이서(110)와 유사할 수 있고, 간략화를 위해 여기서는 상세히 설명되지 않는다.
도 3a에서, 금속 게이트 스택(205G)이 반도체 핀(213) 상에 그리고 게이트 트렌치(211) 내에 위치된다. 금속 게이트 스택(205G)은 배리어층(204), n형 일함수층(205), 차단층(206), 및 금속층(207)을 포함할 수 있다. 게이트 길이(Lg)는 반도체 핀(213)의 최상면(213A)을 따라 측정된 것이고, 반도체 핀(213)에서의 소스(S)와 드레인(D) 사이에서 연장된다. 일부 실시예들에서, 금속 게이트 FinFET 구조물(200)의 게이트 길이(Lg)는 약 16㎚보다 작다. 일부 실시예들에서, 게이트 길이(Lg)는 약 16㎚보다 클 수 있다. 금속 게이트 스택(205G)의 높이(H1)는 금속층(207)의 평평한 최상면으로부터 배리어층(204)의 바닥면까지 측정된 길이이다. 일부 실시예들에서, 금속 게이트 스택(205G)의 높이(H)는 약 20㎚ 내지 약 120㎚일 수 있다. 하이 k 유전체층(203)의 대향면들 사이의 거리(L1)는 약 10㎚와 약 20㎚ 사이일 수 있다. 일부 실시예들에서, 금속 게이트 스택(205G)의 종횡비는 약 6 내지 약 12의 범위 내일 수 있다. 금속 게이트 스택(205G)의 종횡비는 거리(L1)에 대한 높이(H1)의 비를 가리킨다. 게이트 트렌치의 종횡비가 클수록, 개선된 스텝 커버리지를 갖는 실질적으로 균일한 막들을 퇴적하기가 더 어렵다. 일부 실시예들에서, 배리어층(204)의 대향면들 사이의 거리는 약 17㎚일 수 있다. 일부 실시예들에서, n형 일함수층(205)의 대향면들 사이의 거리는 약 2㎚일 수 있다. 일부 실시예들에서, p형 FinFET 구조물은 배리어층(204)과 n형 일함수층(205) 사이에 라이닝된 p형 일함수층을 가질 수 있다. 그러한 경우, p형 일함수층의 대향면들 사이의 거리는 약 8㎚일 수 있다.
하이 k 유전체층(203)은 3.9보다 큰 유전 상수를 갖는 임의의 적절한 물질일 수 있다. 하이 k 유전체층(203)은 도 1에서 상술된 하이 k 유전체층(103)과 유사할 수 있고, 간략화를 위해 여기서는 상세히 설명되지 않는다. 일부 실시예들에서, 하이 k 유전체층(203)은 하프늄 산화물(HfOx)과 같은 하이 k 유전체를 포함할 수 있다. 하이 k 유전체층(203)은 하이 k 유전체층(103)을 형성하는데 사용되는 것과 유사한 공정을 사용하여 형성될 수 있다. 일부 실시예들에서, 하이 k 유전체층(203)은 상이한 퇴적 공정을 사용하여 형성될 수 있다. 일부 실시예들에서, 하이 k 유전체층(203)은 약 10Å와 약 20Å 사이의 두께를 가질 수 있다.
일부 실시예들에 따라, 배리어층(204)은 하이 k 유전체층(203) 위에 형성될 수 있다. 배리어층(204)은 도 1에서 상술된 배리어층(104)과 유사할 수 있고, 간략화를 위해 여기서는 상세히 설명되지 않는다. 일부 실시예들에서, 배리어층(204)은 TiN, TaN, 임의의 다른 적절한 배리어층 물질, 및/또는 이들의 조합을 포함할 수 있다. 배리어층(204)은 하이 k 유전체층(203) 이후에 형성될 수 있고 ALD, PVD, CVD, PECVD, 다른 적절한 퇴적 공정들, 및/또는 이들의 조합과 같은 다양한 퇴적 기술들을 사용하여 형성될 수 있다. 일부 실시예들에서, 배리어층(204)은 약 10Å와 약 30Å 사이의 실질적으로 균일한 두께를 가질 수 있다. 배리어층(104)을 형성하는 것과 마찬가지로, 개선된 스텝 커버리지를 갖는 컨포멀한 배리어층(204)을 형성하기 위해 MHE 공정이 ALD 증착 공정과 함께 사용될 수 있다. 일부 실시예들에서, 배리어층(204)을 형성하기 위한 MHE 공정은 배리어층(104)을 형성하기 위한 MHE 공정과 유사할 수 있고, 여기서는 간략화를 위해 상세히 설명되지 않는다. 일부 실시예들에서, 퇴적 또는 MHE 공정들은 상이할 수 있다.
일부 실시예들에 따라, n형 일함수층(205)이 배리어층(204) 상에 퇴적된다. n형 일함수층(205)은 도 1에서 상술된 n형 일함수층(105)과 유사할 수 있고, 간략화를 위해 여기서는 상세히 설명되지 않는다. 일부 실시예들에서, n형 일함수층(205)은 TiAlC, TaAlC, TiSiC, 임의의 다른 적절한 배리어층 물질, 및/또는 이들의 조합을 포함할 수 있다. n형 일함수층(205)은 ALD, PVD, CVD, PECVD, 다른 적절한 퇴적 공정들, 및/또는 이들의 조합과 같은 다양한 퇴적 기술들을 사용하여 형성될 수 있다. n형 일함수층(205)은 약 10Å와 약 50Å 사이의 실질적으로 균일한 두께를 가질 수 있다. 일부 실시예들에서, 개선된 스텝 커버리지를 갖는 컨포멀한 n형 일함수층(205)을 형성하기 위해 MHE 공정은 ALD 증착 공정과 함께 사용될 수 있다. 일부 실시예들에서, n형 일함수층(205)을 형성하는데 사용되는 퇴적 공정 및 MHE 공정은 n형 일함수층(105)을 형성하는데 사용되는 대응하는 공정들과 유사할 수 있고, 여기서 간략화를 위해 상세하게 설명되지 않는다.
도 3a는 n형 디바이스로서 금속 게이트 FinFET 구조물(200)을 도시하지만, 금속 게이트 FinFET 구조물(200)은 또한 p형 디바이스를 포함할 수 있다. p형 디바이스는 n형 일함수층(205)의 퇴적 이전에 형성된 p형 일함수층을 포함할 수 있으며, 간략화를 위해 도 3a에서는 도시되지 않는다. 인시츄 MHE 공정과 결합된 p형 일함수 물질 퇴적 공정은 또한 컨포멀한 p형 일함수 물질 퇴적 및 개선된 스텝 커버리지를 제공할 수 있다. 이러한 p형 일함수층의 형성은 도 1을 참조하여 상술한 p형 일함수층과 유사할 수 있으며, 간략화를 위해 여기서는 상세히 설명되지 않는다.
일부 실시예들에 따라, 차단층(206)이 n형 일함수층(205) 상에 형성될 수 있다. 일부 실시예들에 따라, 차단층(206)은 또한 p형 FinFET 내의 p형 일함수층 상에 형성될 수 있다. 차단층(206)은 도 1에서 상술된 차단층(106)과 유사한 퇴적 및 MHE 공정을 사용하여 형성될 수 있으며, 간략화를 위해 여기서는 상세히 설명되지 않는다. 일부 실시예들에서, 처리 조건들은 상이할 수 있다. 일부 실시예들에서, 차단층(206)은 선택적 층이다.
금속층(207)이 금속 게이트 스택(205G)에서 게이트 트렌치의 나머지를 채우도록 형성될 수 있다. 금속층(207)은 도 1에서 상술된 금속층(107)과 유사할 수 있고, 간략화를 위해 여기서는 상세히 설명되지 않는다. 일부 실시예들에서, 금속층(207)은 텅스텐을 포함할 수 있다. 일부 실시예들에서, 금속층(207)은 WN, TaN, 루테늄, 은, 알루미늄, 임의의 다른 적절한 물질, 및/또는 이들의 조합을 사용하여 형성될 수 있다. 일부 실시예들에서, ILD(209)의 최상면 상에 형성된 임의의 과잉 물질을 제거하기 위해 다마신 공정과 이어서 평탄화 공정을 사용하여 금속층(207)이 형성될 수 있다.
일부 실시예들에서, ILD(209)는 유전체 물질을 포함할 수 있다. 일부 실시예들에서, ILD(209)는 도 1에서 상술된 ILD(109)와 유사할 수 있으며, 간략화를 위해 여기서는 설명되지 않는다. ILD(209)는 도 3a에서 도시된 바와 같이 금속 게이트 스택(205G)의 최상부가 노출될 때까지 화학적 기계적 폴리싱 공정에 의해 평탄화될 수 있다.
도 3b에서 도시된 단면은 도 2에서 도시된 제2 방향으로부터 절단된 것이다. 제2 방향은 얕은 트렌치 격리부(215)를 관통하여 나아간 것이고, 반도체 핀(213)의 종축에 평행하며, "B-B'"로서 표시된다. 도 2, 도 3a, 및 도 3b에서 동일한 번호 라벨들을 갖는 엘리먼트들은 동일한 물질들의 구조물에 관한 것이며, 여기서는 간략화를 위해 반복되지 않는다. 얕은 트렌치 격리부(215)는 인접한 디바이스들 간에 전기적 절연을 제공하기 위해 사용될 수 있고, 로우 k 유전체 물질(예를 들어, 3.9보다 낮은 유전 상수를 갖는 유전체 물질)을 사용하여 형성될 수 있다. 도 3b에서의 게이트 높이(H2)는 금속층(207)의 최상면으로부터 배리어층(204)의 바닥면까지 측정된 것이다. 게이트 높이(H2)는 도 3a의 게이트 높이(H1)보다 클 수 있는데, 그 이유는 게이트 높이(H2)는, 게이트 높이(H1)와, 또한 반도체 핀(213)의 최상면(213A)과 얕은 트렌치 격리부(215)의 최상면 사이에 있는 ILD(209)의 두께 둘 다의 높이를 포함하기 때문이다. 따라서, 도 3b에서 보여진 바와 같이 게이트 대체 공정 동안 ILD(209) 내에 형성된 게이트 트렌치는 도 3a의 게이트 트렌치보다 더 높은 종횡비를 가질 수 있다. 예를 들어, 종횡비는 약 6과 약 60 사이일 수 있다. 일부 실시예들에서, 금속 게이트 스택의 높이(H2)는 약 120㎚ 내지 약 600㎚일 수 있다. 하이 k 유전체층(203)의 대향면들 사이의 거리(L1)는 약 10㎚와 약 20㎚ 사이일 수 있다. 상술한 바와 같이, 멀티 사이클 퇴적 공정 및 MHE 공정은 도 3b에서 도시된 게이트 대체 공정 동안에 형성된 개구와 같은, 고 종횡비 개구에서 개선된 스텝 커버리지를 갖는 컨포멀한 막을 생성할 수 있다.
도 4를 참조하면, 금속 게이트 반도체 디바이스에서 일함수층들을 형성하는데 사용되는 반도체 웨이퍼 제조 시스템(400)의 구성이 예시된다. 반도체 웨이퍼 제조 시스템(400)은 2개의 클러스터들(400A, 400B) 각각에 배열된 여러 개의 성장 챔버들을 갖는다. 반도체 웨이퍼 제조 시스템(400)은 또한 유전체층들, 배리어층들, 차단층들, 접착층들, 반사 방지층들, 및 임의의 다른 적절한 층들을 퇴적하기 위한 다른 성장 챔버들을 포함할 수 있다. 도 1 내지 도 3b에서 상술된 금속 게이트 구조물들 내의 각각의 층은 퇴적 공정들 사이에서 웨이퍼를 주변 접촉물에 노출시키지 않고서 반도체 웨이퍼 제조 시스템(400) 내에서 형성될 수 있다.
2개의 로드 락 챔버들(413A, 413B)은 로드 포트(402)로부터 이송된 웨이퍼를 수용하도록 구성된다. 로드 락 챔버들(413A, 413B)은 로드 포트(402)와 로드 락 챔버들(413A 또는 413B) 간에 웨이퍼가 이송되는 동안 로드 포트(402)와 동등한 압력으로 배기된다. 로드 락 챔버(413A 또는 413B)로부터 반도체 웨이퍼 제조 시스템(400) 내의 챔버들 중 하나 내로 웨이퍼를 이동시킬 때, 로드 락 챔버들(413A, 413B)은 클러스터들(400A, 400B) 내부의 진공 레벨에 더 가까운 일정한 진공도로 펌핑 다운된다. 클러스터들(400A, 400B) 각각은 펌핑 다운된 로드 락 챔버(413A 또는 413B)에 파킹된 웨이퍼를 성장 챔버들 중 하나로 이송하는 로봇 아암(404 또는 408)과 같은 적어도 하나의 기계적 수단을 갖는다. 반도체 웨이퍼 제조 시스템(400)은 또한 박막 특성의 변화와 퇴적 실패를 방지하기 위해 수분 및 산소와 같은 가스성 및/또는 액체 물질들을 활성화시키고 이들을 기판으로부터 제거하는데 사용되는 탈기(degassing) 챔버들(415, 417)을 포함할 수 있다.
일부 실시예들에서, 유전체 퇴적 챔버(401)는 클러스터(400A)에 부착되고, 하이 k 유전체 성장을 위한 전구체들로 로딩된다. 예를 들어, 각각 도 1와 도 2에서 도시된 하이 k 유전체층들(103, 203)을 퇴적하기 위해, 사염화 하프늄(HfCl4), 물(H2O), 및 임의의 다른 적절한 전구체들과 같은 전구체들이 퇴적 챔버(401)에 제공된다.
일부 실시예들에서, 배리어층 퇴적 챔버(403)는 클러스터(400A)에 부착되고, 배리어층 성장을 위한 전구체 공급원들에 연결된다. 예를 들어, 퇴적 챔버(403)는 개선된 스텝 커버리지를 갖는 컨포멀한 배리어층을 형성하는데 사용되는 멀티 사이클 퇴적 및 MHE 공정을 위한 전구체들로 로딩될 수 있다. 전구체들은 가스 형태로 있을 수 있다. 퇴적 챔버(403)는 MHE 공정 동안 활성화된 플라즈마의 유무에 관계없이 동작될 수 있다. 일부 실시예들에서, 퇴적 챔버(403)는 인시츄 MHE 공정을 수행할 수도 있는 ALD 퇴적 챔버일 수 있다. 일부 실시예들에서, 퇴적 챔버(403)는 실온과 약 200℃ 사이의 온도에서 유지될 수 있다. 일부 실시예들에서, 퇴적 챔버(403)는 약 200℃와 약 1000℃ 사이의 온도에서 유지될 수 있다. 일부 실시예들에서, 퇴적 챔버(403)는 MHE 공정 동안 약 1Torr와 약 20Torr 사이의 챔버 압력에서 유지될 수 있다. 일부 실시예들에서, 배리어층 퇴적 챔버(403)는 WClx, WFx, TaClx, TiClx, NH3, PDMAT, 및/또는 임의의 다른 적절한 전구체들과 같은, 전구체들을 위한 공급원들에 연결될 수 있으며, 여기서 'x'는 약 1과 약 6사이에 있을 수 있다.
일부 실시예들에서, n형 일함수층 퇴적 챔버(405)는 클러스터(400B)에 부착되고, n형 일함수층 퇴적을 위한 전구체 공급원들에 연결된다. 예를 들어, 퇴적 챔버(405)는 n형 일함수층들을 형성하는데 사용되는 멀티 사이클 퇴적 및 MHE 공정을 위한 전구체들로 로딩될 수 있다. 일부 실시예들에서, 전구체들은 가스 형태로 있을 수 있다. 일부 실시예들에서, 퇴적 챔버(405)는 인시츄 MHE 공정을 수행할 수도 있는 ALD 퇴적 챔버일 수 있다. 일부 실시예들에서, 퇴적 챔버(405)는 실온과 약 200℃ 사이의 온도에서 유지될 수 있다. 일부 실시예들에서, 퇴적 챔버(405)는 약 200℃와 약 1000℃ 사이의 온도에서 유지될 수 있다. 일부 실시예들에서, 퇴적 챔버(405)는 MHE 공정 동안 약 1Torr와 약 20Torr 사이의 챔버 압력에서 유지될 수 있다. 일부 실시예들에서, n형 일함수층 퇴적 챔버(405)는 WClx, SnClx, NbClx, MoClx, TEA, 및/또는 임의의 다른 적절한 전구체들과 같은, 전구체들을 위한 공급원들에 연결될 수 있으며, 여기서 'x'는 약 1과 약 6사이에 있을 수 있다.
일부 실시예들에서, p형 일함수층 퇴적 챔버(407)는 클러스터(400B)에 부착되고, p형 일함수층 퇴적을 위한 전구체 공급원들에 연결된다. 예를 들어, 퇴적 챔버(407)는 p형 일함수층들을 형성하는데 사용되는 멀티 사이클 퇴적 및 MHE 공정을 위한 전구체들로 로딩될 수 있다. 일부 실시예들에서, 퇴적 챔버(407)는 인시츄 MHE 공정을 수행할 수도 있는 ALD 퇴적 챔버일 수 있다. 일부 실시예들에서, 퇴적 챔버(407)는 실온과 약 200℃ 사이의 온도에서 유지될 수 있다. 일부 실시예들에서, 퇴적 챔버(407)는 약 200℃와 약 1000℃ 사이의 온도에서 유지될 수 있다. 일부 실시예들에서, 퇴적 챔버(407)는 MHE 공정 동안 약 1Torr와 약 20Torr 사이의 챔버 압력에서 유지될 수 있다. 일부 실시예들에서, n형 일함수층 퇴적 챔버(407)는 WClx, SnClx, NbClx, MoClx, TEA, 및/또는 임의의 다른 적절한 전구체들과 같은, 전구체들을 위한 공급원들에 연결될 수 있으며, 여기서 'x'는 약 1과 약 6사이에 있을 수 있다.
일부 실시예들에서, 차단층 퇴적 챔버(409)는 클러스터(400B)에 부착되고, 차단층 퇴적을 위한 전구체 공급원들에 연결된다. 예를 들어, 퇴적 챔버(409)는 차단층들을 형성하는데 사용되는 멀티 사이클 퇴적 및 MHE 공정을 위한 전구체들로 로딩될 수 있다. 일부 실시예들에서, 퇴적 챔버(409)는 인시츄 MHE 공정을 수행할 수도 있는 ALD 퇴적 챔버일 수 있다. 일부 실시예들에서, 퇴적 챔버(409)는 실온과 약 200℃ 사이의 온도에서 유지될 수 있다. 일부 실시예들에서, 퇴적 챔버(409)는 약 200℃와 약 1000℃ 사이의 온도에서 유지될 수 있다. 일부 실시예들에서, 퇴적 챔버(409)는 MHE 공정 동안 약 1Torr와 약 20Torr 사이의 챔버 압력에서 유지될 수 있다. 일부 실시예들에서, 차단층 퇴적 챔버(409)는 WClx, SnClx, NbClx, MoClx, TiClx, 및/또는 임의의 다른 적절한 전구체들과 같은, 전구체들을 위한 공급원들에 연결될 수 있으며, 여기서 'x'는 약 1과 약 6사이에 있을 수 있다.
일부 실시예들에서, 냉각 챔버들(410A, 410B)은 웨이퍼가 주변과 접촉하지 않고서 다양한 박막 성장들 사이에서 적절한 냉각 속도로 원하는 온도로 냉각되도록 해준다. 일부 실시예들에서, 도 1 내지 도 3b에서 상술한 반도체 구조물들을 형성하는데 사용되는 임의의 적절한 물질을 퇴적하기 위해 추가적인 챔버들이 반도체 웨이퍼 제조 시스템(400) 내에 포함될 수 있다. 예를 들어, 게이트 트렌치를 채우는 금속층들(107, 207)을 퇴적하기 위해 금속층 퇴적 챔버들이 반도체 웨이퍼 제조 시스템(400) 내에 포함될 수 있다. 금속층 퇴적 챔버들은 텅스텐 또는 코발트 타겟과 같은 전구체 공급원들에 연결될 수 있고, 아르곤 가스와 함께 도입될 수 있다.
반도체 웨이퍼 제조 시스템(400)의 퇴적 챔버들에서의 컨포멀한 층들의 퇴적 동안, 주변 접촉물 또는 오염물이 도입되지 않도록, 퇴적 챔버들은 멀티 사이클 퇴적 공정들과 MHE 공정들 사이에서 진공 상태로 유지된다. 사용자는 멀티 사이클 퇴적과 MHE 공정 둘 다를 수행하도록 퇴적 챔버를 제어하기 위해 단일 레시피를 컴퓨터 프로세서에 입력할 수 있다. 예를 들어, 레시피는 펄싱 시간, 퍼지 시간, 가스 유량, 챔버 온도, 챔버 압력, 플라즈마 전력, 기판 바이어스, 및/또는 임의의 적절한 퇴적 파라미터들과 같은, 멀티 사이클 퇴적 공정에서의 제1 및 제2 전구체들에 대한 퇴적 파라미터들을 포함할 수 있다. 레시피는 또한 전구체 유형, 전구체 유량, 챔버 압력, 챔버 온도, 처리 시간, 및/또는 임의의 적절한 처리 파라미터들과 같은, MHE 공정을 위한 처리 파라미터들을 포함할 수 있다. 따라서, 컨포멀한 층을 위한 전체 퇴적 공정은 동일한 챔버에서 단일 레시피에 의해 제어될 수 있다.
각각의 웨이퍼에는 반도체 웨이퍼 제조 시스템(400)에서 자동 웨이퍼 처리를 달성하기 위해 동작 레시피에 따른 동작들의 시퀀스가 할당된다. 일부 실시예들에서, 기판은 먼저 로봇 암(404)을 사용하여 로드 락 챔버(413A 및/또는 413B)로부터 클러스터(400A)로 이송된다. 웨이퍼는 탈기(degassing)를 위해 챔버(415 또는 417)로 보내지고, 그런 후, 유전체층 퇴적을 위해 하이 k 유전체층 퇴적 챔버(401)로 보내질 수 있다. 예를 들어, 상술한 하이 k 유전체층들(103, 203)이 퇴적 챔버(401)를 사용하여 게이트 트렌치 내에 퇴적될 수 있다. 일부 실시예들에서, 하이 k 유전체층이 형성된 후, 배리어층(104 또는 204)의 성장을 위해 웨이퍼는 챔버(401)로부터 퇴적 챔버(403)로 이송될 수 있다. 일부 실시예들에서, 배리어층은 선택적이고, 웨이퍼는 후속 퇴적들을 위해 퇴적 챔버(401)로부터 클러스터(400B) 내의 퇴적 챔버들 중 하나로 이송될 수 있다. 예를 들어, 일부 실시예들에 따라, n형 일함수층을 퇴적하기 위해 웨이퍼는 n형 일함수층 퇴적 챔버(405)로 이송될 수 있다. 일부 실시예들에 따라, n형 일함수층의 퇴적 후에, p-MOS 또는 p형 FinFET와 같은 p형 디바이스에서 사용되는 p형 일함수층을 형성하기 위해 웨이퍼는 p형 일함수층 퇴적 챔버(407)로 이송될 수 있다. 일함수층들이 퇴적된 후, 웨이퍼는, 필요한 경우, 차단층 퇴적 챔버(409)로 이송될 수 있다. 일부 실시예들에 따라, 게이트 트렌치를 채우는데 사용되는 금속층이 또한 반도체 웨이퍼 제조 시스템(400) 내에 퇴적될 수 있다. 금속층들이 형성된 후, 로봇 아암들(404, 408)을 사용하여 웨이퍼가 로드 락 챔버들(413A, 413B)에 파킹될 수 있다. 로드 락 챔버들(413A, 413B) 내부의 진공 레벨은 로드 포트(402)에 필적하는 레벨로 상승되고, 그런 후, 웨이퍼는 로드 포트(402)로 이송되어 후속 작업들을 위해 취출된다. 예를 들어, 금속 게이트 구조물의 형성 후, MOSFET 또는 FinFET 구조물들을 포함하는 웨이퍼는 다양한 디바이스들을 형성하기 위해 추가적인 CMOS 처리를 받을 수 있다. 일부 실시예들에서, 다양한 피처들은, 비제한적인 예시로서, 약하게 도핑된 소스/드레인 영역들(n형 및 p형; LDD), 소스/드레인(S/D) 영역들, 실리사이드 피처들, 및 콘택트 에칭 정지층(CESL)을 포함한다. 실리콘 게르마늄(SiGe) 및 실리콘 탄화물(SiC) 피처들과 같은 스트레이닝된 구조물들이 각각 p형 및/또는 n형 디바이스들 내에 형성될 수 있음에 유의해야 한다.
도 5는 본 발명개시의 일부 실시예들에 따라, 반도체 구조물들에서 개선된 스텝 커버리지를 갖는 컨포멀한 층들을 형성하는 예시적인 방법(500)의 흐름도이다. 방법(500)의 동작들은 상이한 순서로 수행될 수 있고/있거나 변할 수 있으며, 방법(500)은 더 많은 동작들을 포함할 수 있되, 이것들은 간략화를 위해 설명되지 않았다는 것을 유의해야 한다. 예시적인 방법(500)은 또한 콘택트, 비아, 및/또는 상호연결부에서 개선된 스텝 커버리지를 갖는 컨포멀한 층들을 형성하는데 사용될 수 있음에 또한 유의해야 한다. 도 6a 내지 도 6f는 개선된 스텝 커버리지를 갖는 컨포멀한 층들을 형성하기 위해 인시츄 MHE 공정을 채택한 예시적인 반도체 구조물(600)을 제조하는 단면도들이다. 도 6a 내지 도 6f는 방법(500)의 설명을 용이하게 하기 위한 예시적인 단면도들로서 제공된 것이다. 반도체 구조물(600)은 얕은 트렌치 격리부(615), ILD(609), 및 스페이서(610)를 포함할 수 있으며, 이들은 각각 도 2 내지 도 3b에서 상술한 얕은 트렌치 격리부(215), ILD(209), 및 스페이서(310)와 유사하고, 여기서는 간략화를 위해 자세히 설명되지 않는다. 일부 실시예들에서, 얕은 트렌치 격리부(615)는 반도체 기판의 일부일 수 있다.
동작(502)에서, 본 발명개시의 일부 실시예들에 따라, 하이 k 유전체층들이 반도체 디바이스의 개구 내에 퇴적된다. 개구는 게이트 트렌치, 비아, 상호연결부, 및 다른 고 종횡비 개구와 같은, 고 종횡비(예를 들어, 6 초과) 개구일 수 있다. 도 6a를 참조하면, 게이트 트렌치(602)가 하이 k 유전체층(603)의 노출된 측벽과 바닥면들 사이에 형성된다. 게이트 트렌치(602)는 높이(H)를 폭(L)으로 나눔으로써 측정된 고 종횡비(예를 들어, 약 6과 약 66 사이)를 가질 수 있다. 하이 k 유전체층들은 게이트 트렌치(602)의 측벽들과 및 바닥 상에 퇴적될 수 있다. 하이 k 유전체층의 예시는 도 6a에서 도시된 하이 k 유전체층(603)이다. 하이 k 유전체층들은 3.9보다 큰 유전 상수를 갖는 임의의 적절한 물질일 수 있다. 예를 들어, 하이 k 유전체층들은 HfOx과 같은 하이 k 유전체를 포함할 수 있다. 일부 실시예들에서, 하이 k 유전체층은 LaO, Al2O3, ZrO, TiO, Ta2O5, Y2O3, STO, BTO, HfSiO, Si3N4, 산질화물, 임의의 다른 적절한 물질들, 및/또는 이들의 조합과 같은, 다른 하이 k 유전체들을 포함할 수 있다. 하이 k 유전체층들은 ALD, CVD, MOCVD, PVD, PECVD, PEALD, 열 산화, 임의의 다른 적절한 퇴적 기술들, 및/또는 이들의 조합과 같은 임의의 적절한 공정에 의해 형성될 수 있다. 일부 실시예들에서, 하이 k 유전체층은 약 10Å와 약 20Å 사이의 두께를 가질 수 있다. 하이 k 유전체층들의 다른 예시들은 도 1과 도 2에서 상술된 하이 k 유전체층들(103, 203)일 수 있다.
동작(504)에서, 본 발명개시의 일부 실시예들에 따라, 배리어층들이 반도체 디바이스의 개구 내에 퇴적된다. 개구는 게이트 트렌치, 비아, 상호연결부, 및 다른 고 종횡비 개구와 같은, 고 종횡비(예를 들어, 6 초과) 개구일 수 있다. 배리어층의 예시는 도 6b에서 도시된 바와 같이, 하이 k 유전체층(603) 상에 형성된 배리어층(604)이다. 일부 실시예들에서, 배리어층은 TiN, TaN, 임의의 다른 적절한 배리어층 물질, 및/또는 이들의 조합을 포함할 수 있다. 배리어층은 하이 k 유전체층 이후에 형성될 수 있고 ALD, PVD, CVD, PECVD, 다른 적절한 퇴적 공정들, 및/또는 이들의 조합과 같은 다양한 퇴적 기술들을 사용하여 형성될 수 있다. 일부 실시예들에서, 배리어층은 약 10Å와 약 30Å 사이의 실질적으로 균일한 두께를 가질 수 있다.
일부 실시예들에서, 개선된 스텝 커버리지를 갖는 컨포멀한 배리어층을 형성하기 위해 MHE 공정은 ALD 증착 공정과 함께 사용될 수 있다. 일부 실시예들에서, MHE 공정은 개선된 스텝 커버리지를 제공하기 위해 다른 적절한 퇴적 공정들과 함께 사용될 수 있다. 일부 실시예들에서, 배리어층을 형성하기 위해 사용되는 ALD 공정은 제1 전구체를 진공 하에서 미리결정된 시간량 동안 반응 챔버 내로 펄싱하는 단계를 포함할 수 있다. 임의의 미반응 제1 전구체 물질 및 반응 부산물을 제거하기 위해 반응 챔버 내에서 불활성 가스를 사용한 제1 퍼지 공정이 수행된다. 그런 후, 제1 전구체와의 표면 반응을 허용하고 배리어층 물질의 하나 이상의 원자층을 형성하기 위해 제2 전구체가 반응 챔버 내에 펄싱된다. 임의의 미반응 제2 전구체 물질 및 임의의 반응 부산물을 제거하기 위해 반응 챔버 내에서 제2 퍼지 공정이 수행된다. 그런 후, 이 퇴적 사이클은 배리어층의 공칭 막 두께가 달성될 때까지 반복된다. 일부 실시예들에서, 후속 퇴적 사이클이 시작되기 전에 오버행이 감소될 수 있도록 MHE 공정은 하나 이상의 퇴적 사이클 이후에 수행될 수 있다. 예를 들어, 일부 실시예들에 따라, MHE 공정은 각각의 퇴적 사이클 이후에 수행될 수 있다. MHE 공정은 또한 특정 횟수의 퇴적 사이클들 이후에 간격을 두고 수행될 수 있다. 일부 실시예들에서, MHE 공정은 최종 공칭 막 두께가 달성된 후에 그리고 상이한 물질의 퇴적 공정 전에 수행될 수 있다. MHE 공정은 개구의 바닥과 비교하여 개구의 최상부에서의 더 큰 이온 밀도로 인해 퇴적 사이클 동안 형성된 오버행을 효과적으로 제거할 수 있다.
일부 실시예들에서, MHE 공정을 위한 염소계 또는 불소계 금속 전구체는 WFx, WClx, TiClx, TaClx를 포함할 수 있으며, 여기서 'x'는 약 1~6과 같을 수 있다. 일부 실시예들에서, 임의의 다른 적절한 전구체들이 사용될 수 있다. 일부 실시예들에서, 퇴적 사이클 및 MHE 공정은 인시츄로 수행되는데, 예를 들어, ALD 클러스터 툴과 같은 처리 시스템 내에서 수행될 수 있다. 일부 실시예들에서, MHE 공정의 처리 조건들은 배리어층(104)의 형성 동안 MHE 공정에서 사용된 처리 조건들과 유사할 수 있다. 예를 들어, 온도, 전구체 유량, 챔버 압력, 처리 시간, 플라즈마 조건, 사이클들의 횟수, 사이클들의 순서, 및 다른 처리 조건들과 같은 처리 조건들은 상술한 MHE 공정들 간에 유사할 수 있다. 일부 실시예들에서, 처리 조건들은 상이할 수 있다. 멀티 사이클 퇴적 공정 및 MHE 공정을 사용하여 배리어층들을 형성하는 다른 예시들은 도 1과 도 2에서 상술한 바와 같이 배리어층들(104, 204)을 형성하는 것일 수 있다.
동작(506)에서, 본 발명개시의 일부 실시예들에 따라, p형 일함수층들이 반도체 디바이스의 개구 내에 퇴적된다. 개구는 게이트 트렌치, 비아, 상호연결부, 및 다른 고 종횡비 개구와 같은, 고 종횡비(예를 들어, 6 초과) 개구일 수 있다. 일부 실시예들에서, 반도체 트랜지스터 디바이스는 n형 일함수층 상에 형성된 p형 일함수층을 포함하는 p형 디바이스일 수 있다. p형 일함수층의 예시는 도 6c에서 도시된 바와 같이, 배리어층(604) 상에 형성된 p형 일함수층(605p)이다. 인시츄 MHE 공정과 결합된 p형 일함수 물질 퇴적 공정은 또한 컨포멀한 p형 일함수 물질 퇴적 및 개선된 스텝 커버리지를 제공할 수 있다. 결합된 n형 및 p형 일함수층들은 p형 디바이스들을 위한 공칭 트랜지스터 문턱 전압을 달성하기 위해 적절한 일함수 값을 제공할 수 있다. 일부 실시예들에서, p형 일함수층은 TiN, HKE-TiN, 임의의 다른 적절한 일함수층 물질, 및/또는 이들의 조합을 포함할 수 있다. p형 일함수층은 n형 일함수층 이후에 형성될 수 있고 ALD, PVD, CVD, PECVD, 다른 적절한 퇴적 공정들, 및/또는 이들의 조합과 같은 다양한 퇴적 기술들을 사용하여 형성될 수 있다. 일부 실시예들에서, p형 일함수층은 약 5Å와 약 50Å 사이의 실질적으로 균일한 두께를 가질 수 있다. p형 일함수층을 형성하기 위한 MHE 공정은 WClx, TaClx, SnClx, NbClx를 사용하는 전구체들을 포함할 수 있으며, 여기서 'x'는 약 1과 약 6 사이일 수 있다. 일부 실시예들에서, 임의의 다른 적절한 전구체들이 사용될 수 있다. 일부 실시예들에서, p형 일함수층 형성 공정에서의 MHE 공정의 처리 조건들은 n형 일함수층(105)의 형성 공정들에서의 처리 조건들과 유사할 수 있다. 일부 실시예들에서, 처리 조건들은 상이할 수 있다. p형 일함수층들의 다른 예시들은 도 1와 도 2를 참조하여 상술한 p형 일함수층들일 수 있다.
동작(508)에서, 본 발명개시의 일부 실시예들에 따라, n형 일함수층들이 반도체 디바이스의 개구 내에 퇴적된다. 개구는 게이트 트렌치, 비아, 상호연결부, 및 다른 고 종횡비 개구와 같은, 고 종횡비(예를 들어, 6 초과) 개구일 수 있다. 일부 실시예들에 따라, 하나 이상의 n형 일함수층들이 배리어층 상에 퇴적될 수 있다. n형 일함수층의 예시는 도 6d에서 도시된 바와 같이, p형 일함수층(605p) 상에 형성된 n형 일함수층(605n)이다. n형 일함수층들은 반도체 트랜지스터 디바이스를 위한 공칭 트랜지스터 문턱 전압을 달성하기 위해 적절한 일함수 값을 제공할 수 있다. 일부 실시예들에서, n형 일함수층은 TiAlC, TaAlC, TiSiC, 임의의 다른 적절한 n형 일함수층 물질, 및/또는 이들의 조합을 포함할 수 있다. n형 일함수층들은 배리어층 퇴적 이후에 형성될 수 있고, ALD, PVD, CVD, PECVD, 다른 적절한 퇴적 공정들, 및/또는 이들의 조합과 같은 다양한 퇴적 기술들을 사용하여 형성될 수 있다. 일부 실시예들에서, n형 일함수층들은 약 10Å와 약 50Å 사이의 실질적으로 균일한 두께를 가질 수 있다. 개선된 스텝 커버리지를 갖는 컨포멀한 n형 일함수층들을 형성하기 위해 MHE 공정은 ALD 증착 공정과 함께 사용될 수 있다. 일부 실시예들에서, n형 일함수층을 생성하기 위해 사용되는 ALD 공정은 제1 전구체가 기판 표면과 완전히 반응할 수 있도록 진공 하에서 미리결정된 시간량 동안 반응 챔버 내로 제1 전구체를 펄싱하는 단계를 포함할 수 있다. 이어서, 임의의 미반응 제1 전구체 물질 및 반응 부산물을 제거하기 위해 반응 챔버 내에서 불활성 가스를 사용한 제1 퍼지 공정이 수행된다. 그런 후, 제1 전구체와의 표면 반응을 허용하고 n형 일함수 물질의 하나 이상의 원자층을 형성하기 위해 제2 전구체가 반응 챔버 내에 펄싱된다. 임의의 미반응 제2 전구체 물질 및 임의의 반응 부산물을 제거하기 위해 반응 챔버 내에서 제2 퍼지 공정이 수행된다. 그런 후, 퇴적 사이클은 n형 일함수 물질의 공칭 막 두께가 달성될 때까지 반복된다. 일부 실시예들에서, 후속 퇴적 사이클이 시작되기 전에 오버행이 감소될 수 있도록 MHE 공정은 하나 이상의 퇴적 사이클 이후에 수행될 수 있다. 예를 들어, 일부 실시예들에 따라, MHE 공정은 각각의 퇴적 사이클 이후에 수행될 수 있다. MHE 공정은 또한 특정 횟수의 퇴적 사이클들 이후에 간격을 두고 수행될 수 있다. 일부 실시예들에서, MHE 공정은 최종 공칭 막 두께가 달성된 후에 그리고 상이한 물질의 퇴적 공정 전에 수행될 수 있다. MHE 공정은 개구의 바닥과 비교하여 개구의 최상부에서의 더 큰 이온 밀도로 인해 퇴적 사이클 동안 형성된 오버행을 효과적으로 제거할 수 있다.
일부 실시예들에서, MHE 공정을 위한 염소계 또는 불소계 금속 전구체는 WClx, SnClx, NbClx, MoClx를 포함할 수 있으며, 여기서 'x'는 약 1과 약 6사이일 수 있다. 일부 실시예들에서, 임의의 다른 적절한 전구체들이 사용될 수 있다. 일부 실시예들에서, 퇴적 사이클 및 MHE 공정은 인시츄로 수행되는데, 예를 들어, ALD 클러스터 툴과 같은 처리 시스템 내에서 수행될 수 있다. 일부 실시예들에서, MHE 공정의 처리 조건들은 배리어층(104)의 형성 동안 MHE 공정에서 사용된 처리 조건들과 유사할 수 있다. 예를 들어, 온도, 전구체 유량, 챔버 압력, 처리 시간, 플라즈마 조건, 사이클들의 횟수, 사이클들의 순서, 및 다른 처리 조건들과 같은 처리 조건들은 상술한 MHE 공정들 간에 유사할 수 있다. 일부 실시예들에서, 처리 조건들은 상이할 수 있다. n형 일함수층들의 다른 예시들은 도 1과 도 2에서 상술된 n형 일함수층들(105, 205)일 수 있다.
동작(510)에서, 본 발명개시의 일부 실시예들에 따라, 차단층들이 반도체 디바이스의 개구 내에 퇴적된다. 개구는 게이트 트렌치, 비아, 상호연결부, 및 다른 고 종횡비 개구와 같은, 고 종횡비(예를 들어, 6 초과) 개구일 수 있다. 일부 실시예들에 따라, 차단층들은 p형 또는 n형 일함수층들 상에 형성될 수 있다. 차단층의 예시는 도 6e에서 도시된 바와 같이, n형 일함수층(605n) 상에 형성된 차단층(606)이다. 차단층들은 인시츄 방식으로 일함수층들 상에 형성되어, 아래에 있는 일함수층이 오염 또는 산화되는 것을 방지할 수 있다. 차단층들은 또한 동일한 클러스터 툴 내에서 또는 상이한 퇴적 툴을 사용하여 상이한 퇴적 챔버 내에서 형성될 수 있다. 차단층들은 TiN, TaN, TSN, 임의의 다른 적절한 물질, 및/또는 이들의 조합을 포함할 수 있다. 일부 실시예들에서, 차단층들은 약 5Å 내지 약 40Å의 범위의 두께를 가질 수 있다. 차단층들은 ALD, PVD, CVD, PECVD와 같은 다양한 퇴적 기술들 또는 다른 적절한 기술들에 의해 형성될 수 있다. 일부 실시예들에서, 차단층(606)은 제거될 수 있는 선택적 층일 수 있다. 배리어층 및 일함수층들의 퇴적 공정과 마찬가지로, 인시츄 MHE 공정과 결합된 차단층 퇴적 공정은 또한 컨포멀한 차단 물질 퇴적 및 개선된 스텝 커버리지를 제공할 수 있다. 일부 실시예들에서, 차단층(606)을 형성하기 위한 MHE 공정은 WClx, SnClx, NbClx, MoClx와 같은 전구체들을 포함할 수 있으며, 여기서 'x'는 약 1과 약 6 사이일 수 있다. 일부 실시예들에서, 임의의 다른 적절한 전구체들이 사용될 수 있다. 차단층들의 다른 예시들은 도 1 내지 도 3b에서 상술된 차단층들(106, 206)일 수 있다.
동작(512)에서, 본 발명개시의 일부 실시예들에 따라, 금속층들이 반도체 디바이스의 개구 내에 퇴적된다. 개구는 게이트 트렌치, 비아, 상호연결부, 및 다른 고 종횡비 개구와 같은, 고 종횡비(예를 들어, 6 초과) 개구일 수 있다. 금속층들은 금속 게이트 스택에서 게이트 트렌치의 나머지를 채우도록 형성될 수 있다. 금속층의 예시는 도 6f에서 도시된 바와 같이, 차단층(606) 상에 형성된 금속층(607)이다. 금속층들은 텅스텐, WN, TaN, 루테늄, 은, 알루미늄, 임의의 다른 적절한 물질, 및/또는 이들의 조합을 포함할 수 있다. ILD층의 최상면 상에 형성된 임의의 과잉 물질을 제거하기 위해 다마신 공정과 이어서 평탄화 공정을 사용하여 금속층들이 형성될 수 있다. 금속층들의 다른 예시들은 도 1 내지 도 3b에서 상술된 금속층들(107, 207)일 수 있다. 도 6f를 참조하면, 배리어층(604), p형 일함수층(605p), n형 일함수층(605n), 차단층(606), 및 금속층(607)을 포함하는 금속 게이트 스택이 형성된다. 금속 게이트 스택은 도 6a에서 상술한 게이트 트렌치(602) 내에 형성되며, 게이트 트렌치(602)와 동일한 종횡비를 가질 수 있다. 따라서, 금속 게이트 스택은 약 6과 약 66사이의 종횡비를 가질 수 있다.
본 발명개시에 따른 다양한 실시예들은 고 종횡비 개구에서 개선된 스텝 커버리지를 갖는 컨포멀한 금속층들을 형성하는 방법을 제공한다. 일부 실시예들에서, 본 발명개시에서 기재된 방법을 사용하여 형성된 컨포멀한 층들은 또한 금속 화합물층들을 포함할 수 있고, 이들 층들은 간략화를 위해 금속층이라고 통칭하여 기재된다. 컨포멀한 금속층은 멀티 사이클 퇴적 및 인시츄(in-situ) 에칭 공정을 사용하여 형성될 수 있다. 형성 공정은 퇴적 공정, 및 MHE 공정과 같은 인시츄 에칭 공정의 사이클들을 포함할 수 있다. MHE 공정은 과잉의 퇴적 물질을 에칭하여 제거하고 컨포멀한 금속층을 형성하기 위해 퇴적 사이클들 사이 또는 그 종료시에 인시츄로 수행될 수 있다. 일부 실시예들에서, 퇴적된 금속층은 실질적으로 컨포멀할 수 있다. 일부 실시예들에서, 퇴적된 물질층은 개선된 스텝 커버리지를 달성하기 위해 고 종횡비 개구의 측벽들, 바닥, 및 최상면 상에서 실질적으로 균일하고 연속적인 물질 커버리지를 제공할 수 있다. 일부 실시예들에서, 멀티 사이클 퇴적 공정은 ALD 공정을 포함할 수 있다. 일부 실시예들에서, MHE 공정에서 사용되는 전구체는 염소계 또는 불소계 금속 전구체를 포함할 수 있다. 컨포멀한 금속층들의 공칭 두께 및 품질은 적어도 퇴적 조건, 퇴적 사이클들의 횟수, MHE 공정을 위한 전구체들의 선택, 에칭 사이클들의 횟수, MHE 공정의 파라미터들, 기타 적절한 파라미터들, 및/또는 이들의 조합에 의해 변경될 수 있다.
본 발명개시의 요약서가 아닌 상세한 설명 섹션이 청구범위를 해석하는데 사용되어야 할 것으로 의도되었음을 이해해야 한다. 본 발명개시의 요약서는 구상가능한 모든 예시적인 실시예들이 아닌 하나 이상의 실시예들을 설명할 수 있으며, 따라서 첨부된 청구항들을 제한하려는 의도는 없다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 전술된 발명개시는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알 것이다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 첨부된 청구범위의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각할 것이다.
실시예들
실시예 1. 반도체 구조물을 제조하는 방법에 있어서,
기판 내에 개구를 형성하는 단계; 및
상기 개구 내에 컨포멀한(conformal) 금속층을 퇴적하는 단계를 포함하고, 상기 퇴적하는 단계는,
하나 이상의 퇴적 사이클을 수행하는 단계 - 상기 하나 이상의 퇴적 사이클을 수행하는 단계는,
제1 전구체를 퇴적 챔버 내로 유동시키는 단계;
적어도 상기 제1 전구체의 일부를 제거하기 위해 상기 퇴적 챔버를 퍼지(purge)하는 단계;
상기 컨포멀한 금속층의 서브층을 형성하기 위해 상기 퇴적 챔버 내로 제2 전구체를 유동시키는 단계; 및
적어도 상기 제2 전구체의 일부를 제거하기 위해 상기 퇴적 챔버를 퍼지하는 단계를 포함함 -; 및
금속성 할라이드 에칭(metallic halide etching; MHE) 공정을 수행하는 단계를 포함하며, 상기 금속성 할라이드 에칭(MHE) 공정을 수행하는 단계는 상기 퇴적 챔버 내로 제3 전구체를 유동시키는 단계를 포함한 것인 반도체 구조물을 제조하는 방법.
실시예 2. 실시예 1에 있어서, 상기 하나 이상의 퇴적 사이클을 수행하는 단계는 상기 퇴적 사이클을 반복하여 공칭 두께의 상기 컨포멀한 금속층을 퇴적하는 단계를 포함한 것인 반도체 구조물을 제조하는 방법.
실시예 3. 실시예 1에 있어서, 상기 MHE 공정을 수행하는 단계는 상기 하나 이상의 퇴적 사이클 각각 이후에 상기 MHE 공정을 수행하는 단계를 포함한 것인 반도체 구조물을 제조하는 방법.
실시예 4. 실시예 1에 있어서, 상기 MHE 공정은 상기 하나 이상의 퇴적 사이클 이후에 수행되는 것인 반도체 구조물을 제조하는 방법.
실시예 5. 실시예 1에 있어서, 상기 MHE 공정을 수행하는 단계는 공칭 두께의 상기 컨포멀한 금속층이 퇴적된 후에 상기 MHE 공정을 수행하는 단계를 포함한 것인 반도체 구조물을 제조하는 방법.
실시예 6. 실시예 1에 있어서, 상기 MHE 공정은 약 200℃와 약 1000℃ 사이의 온도에서 수행된 것인 반도체 구조물을 제조하는 방법.
실시예 7. 실시예 1에 있어서, 상기 제1 전구체 또는 상기 제2 전구체는 사염화 티타늄(TiCl4), 펜타키스-디메틸아미노 탄탈륨(pentakis-dimethylamino Tantalum; PDMAT), 암모니아(NH3), 및 트리에틸알루미늄(triethylaluminum; TEA) 중 적어도 하나를 포함한 것인 반도체 구조물을 제조하는 방법.
실시예 8. 실시예 1에 있어서, 상기 제3 전구체는 염소계 또는 불소계 금속 전구체를 포함한 것인 반도체 구조물을 제조하는 방법.
실시예 9. 실시예 1에 있어서, 상기 제3 전구체는, 텅스텐 플루오라이드(WFx), 텅스텐 클로라이드(WClx), 티타늄 클로라이드(TiClx), 티타늄 플루오라이드(TiFx), 탄탈륨 클로라이드(TaClx), 주석 클로라이드(SnClx), 및 몰리브덴 클로라이드(MoClx) 중 적어도 하나를 포함하며, 여기서 x는 약 1과 약 6사이인 것인 반도체 구조물을 제조하는 방법.
실시예 10. 실시예 1에 있어서, 상기 MHE 공정은 약 10초와 약 300초 사이의 기간 동안 수행된 것인 반도체 구조물을 제조하는 방법.
실시예 11. 실시예 1에 있어서, 상기 MHE 공정을 수행하는 단계는 플라즈마의 활성화 없이 상기 MHE 공정을 수행하는 단계를 포함한 것인 반도체 구조물을 제조하는 방법.
실시예 12. 실시예 1에 있어서, 상기 MHE 공정은 약 1Torr와 약 20Torr 사이의 챔버 압력에서 수행된 것인 반도체 구조물을 제조하는 방법.
실시예 13. 실시예 1에 있어서, 상기 제3 전구체의 유량은 약 100sccm(standard cubic centimeters per minute)와 약 12000sccm 사이인 것인 반도체 구조물을 제조하는 방법.
실시예 14. 실시예 1에 있어서, 상기 MHE 공정을 수행하는 단계는 상기 반도체 구조물을 주변에 노출시키지 않고서 상기 하나 이상의 퇴적 사이클 이후에 상기 MHE 공정을 수행하는 단계를 포함한 것인 반도체 구조물을 제조하는 방법.
실시예 15. 반도체 트랜지스터 구조물을 제조하는 방법에 있어서,
기판 상에 개구를 형성하는 단계;
상기 개구 내에 배리어층을 퇴적하는 단계;
원자층 증착(atomic layer deposition; ALD) 공정을 사용하여 상기 배리어층 상에 일함수층을 퇴적하는 단계;
금속성 할라이드 에칭(MHE) 공정에 의해, 상기 일함수층을 인시츄( in-situ)로 에칭하는 단계; 및
상기 개구를 채우도록 금속층을 퇴적하는 단계를 포함하는 반도체 트랜지스터 구조물을 제조하는 방법.
실시예 16. 실시예 15에 있어서, 상기 일함수층을 에칭하는 단계는 상기 ALD 공정 동안 상기 MHE 공정을 수행하는 단계를 포함한 것인 반도체 트랜지스터 구조물을 제조하는 방법.
실시예 17. 실시예 15에 있어서, 상기 일함수층을 에칭하는 단계는 상기 ALD 공정 이후에 상기 MHE 공정을 수행하는 단계를 포함한 것인 반도체 트랜지스터 구조물을 제조하는 방법.
실시예 18. 실시예 15에 있어서, 상기 일함수층을 에칭하는 단계는 퇴적 챔버 내로 전구체를 유동시키는 단계를 포함하며, 상기 전구체는 염소계 또는 불소계 금속 전구체를 포함한 것인 반도체 트랜지스터 구조물을 제조하는 방법.
실시예 19. 반도체 구조물에 있어서,
기판 상의 배리어층;
상기 배리어층 상의 일함수층 - 상기 일함수층은 상기 일함수층을 에칭하기 위한 금속성 할라이드 에칭(MHE) 공정에서 사용되는 금속 엘리먼트를 포함함 -; 및
상기 일함수층 상의 금속층을 포함하는 반도체 구조물.
실시예 20. 실시예 19에 있어서, 상기 금속 엘리먼트는 텅스텐, 주석, 니오븀, 몰리브덴, 탄탈륨, 및 티타늄 중 적어도 하나를 포함한 것인 반도체 구조물.

Claims (10)

  1. 반도체 구조물을 제조하는 방법에 있어서,
    기판 내에 개구를 형성하는 단계; 및
    상기 개구 내에 컨포멀한(conformal) 금속층을 퇴적하는 단계
    를 포함하고,
    상기 퇴적하는 단계는,
    하나 이상의 퇴적 사이클을 수행하는 단계 - 상기 하나 이상의 퇴적 사이클을 수행하는 단계는,
    제1 전구체를 퇴적 챔버 내로 유동시키는 단계;
    적어도 상기 제1 전구체의 일부를 제거하기 위해 상기 퇴적 챔버를 퍼지(purge)하는 단계;
    상기 컨포멀한 금속층의 서브층을 형성하기 위해 상기 퇴적 챔버 내로 제2 전구체를 유동시키는 단계; 및
    적어도 상기 제2 전구체의 일부를 제거하기 위해 상기 퇴적 챔버를 퍼지하는 단계를 포함함 -; 및
    금속성 할라이드 에칭(metallic halide etching; MHE) 공정을 수행하는 단계
    를 포함하며,
    상기 금속성 할라이드 에칭(MHE) 공정을 수행하는 단계는 상기 퇴적 챔버 내로 제3 전구체를 유동시키는 단계를 포함한 것인 반도체 구조물을 제조하는 방법.
  2. 제1항에 있어서,
    상기 하나 이상의 퇴적 사이클을 수행하는 단계는 상기 퇴적 사이클을 반복하여 공칭 두께의 상기 컨포멀한 금속층을 퇴적하는 단계를 포함한 것인 반도체 구조물을 제조하는 방법.
  3. 제1항에 있어서,
    상기 MHE 공정을 수행하는 단계는 상기 하나 이상의 퇴적 사이클 각각 이후에 상기 MHE 공정을 수행하는 단계를 포함한 것인 반도체 구조물을 제조하는 방법.
  4. 제1항에 있어서,
    상기 MHE 공정은 상기 하나 이상의 퇴적 사이클 이후에 수행되는 것인 반도체 구조물을 제조하는 방법.
  5. 제1항에 있어서,
    상기 MHE 공정을 수행하는 단계는 공칭 두께의 상기 컨포멀한 금속층이 퇴적된 후에 상기 MHE 공정을 수행하는 단계를 포함한 것인 반도체 구조물을 제조하는 방법.
  6. 제1항에 있어서,
    상기 MHE 공정을 수행하는 단계는 플라즈마의 활성화 없이 상기 MHE 공정을 수행하는 단계를 포함한 것인 반도체 구조물을 제조하는 방법.
  7. 제1항에 있어서,
    상기 MHE 공정을 수행하는 단계는 상기 반도체 구조물을 주변에 노출시키지 않고서 상기 하나 이상의 퇴적 사이클 이후에 상기 MHE 공정을 수행하는 단계를 포함한 것인 반도체 구조물을 제조하는 방법.
  8. 반도체 트랜지스터 구조물을 제조하는 방법에 있어서,
    기판 상에 개구를 형성하는 단계;
    상기 개구 내에 배리어층을 퇴적하는 단계;
    원자층 증착(atomic layer deposition; ALD) 공정을 사용하여 상기 배리어층 상에 일함수층을 퇴적하는 단계;
    금속성 할라이드 에칭(MHE) 공정에 의해, 상기 일함수층을 인시츄( in-situ)로 에칭하는 단계; 및
    상기 개구를 채우도록 금속층을 퇴적하는 단계
    를 포함하는 반도체 트랜지스터 구조물을 제조하는 방법.
  9. 반도체 구조물에 있어서,
    기판 상의 배리어층;
    상기 배리어층 상의 일함수층 - 상기 일함수층은 상기 일함수층을 에칭하기 위한 금속성 할라이드 에칭(MHE) 공정에서 사용되는 금속 엘리먼트를 포함함 -; 및
    상기 일함수층 상의 금속층
    을 포함하는 반도체 구조물.
  10. 제9항에 있어서,
    상기 금속 엘리먼트는 텅스텐, 주석, 니오븀, 몰리브덴, 탄탈륨, 및 티타늄 중 적어도 하나를 포함한 것인 반도체 구조물.
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