DE102019116992A1 - Bildungs- und in-situ-ätzprozesse für metallschichten - Google Patents

Bildungs- und in-situ-ätzprozesse für metallschichten Download PDF

Info

Publication number
DE102019116992A1
DE102019116992A1 DE102019116992.5A DE102019116992A DE102019116992A1 DE 102019116992 A1 DE102019116992 A1 DE 102019116992A1 DE 102019116992 A DE102019116992 A DE 102019116992A DE 102019116992 A1 DE102019116992 A1 DE 102019116992A1
Authority
DE
Germany
Prior art keywords
deposition
mhe
work function
layer
precursor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102019116992.5A
Other languages
English (en)
Inventor
Po-Yu Lin
Chi-Yu Chou
Hsien-Ming Lee
Huai-Tei Yang
Chun-Chieh Wang
Yueh-Ching Pai
Chi-Jen Yang
Tsung-ta Tang
Yi-Ting Wang
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102019116992A1 publication Critical patent/DE102019116992A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28088—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a composite, e.g. TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28194—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H01L21/28562—Selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76865—Selective removal of parts of the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

Die vorliegende Offenbarung betrifft eine Halbleitervorrichtung und ein Herstellungsverfahren zum Herstellen einer Halbleiterstruktur. Das Verfahren umfasst das Bilden einer Öffnung in einem Substrat und Abscheiden einer konformen Metallschicht in die Öffnung. Das Abscheiden umfasst das Ausführen eines oder mehrerer Abscheidungszyklen. Die Abscheidung umfasst das Zuführen eines ersten Vorläufers in eine Abscheidungskammer und das Spülen der Abscheidungskammer, um mindestens einen Teil des ersten Vorläufers zu entfernen. Das Verfahren umfasst auch das Zuführen eines zweiten Vorläufers in die Abscheidungskammer zum Bilden einer Unterschicht der konformen Metallschicht und das Spülen der Abscheidungskammer, um mindestens einen Teil des zweiten Vorläufers zu entfernen. Das Verfahren umfasst ferner das Ausführen eines Metallhalogenid-Ätzprozesses (MHE), der das Zuführen eines dritten Vorläufers in die Abscheidungskammer umfasst.

Description

  • HINTERGRUND
  • Die Halbleiterindustrie für integrierte Schaltungen (IC) hat ein exponentielles Wachstum erfahren. Der technologische Fortschritt bei IC-Materialien und ihrer Ausgestaltung hat Generationen von ICs hervorgebracht, bei denen jede Generation kleinere und komplexere Schaltungen als die vorherige Generation aufweist. Im Verlauf der IC-Entwicklung hat die Funktionsdichte (z. B. die Anzahl der miteinander verbundenen Vorrichtungen pro Chipfläche) im Allgemeinen zugenommen, während die geometrische Größe (z. B. die kleinste Komponente oder Leitung, die unter Verwendung eines Herstellungsprozesses erzeugt werden kann) abgenommen hat. Dieser Verkleinerungsprozess stellt im Allgemeinen Vorteile durch Erhöhen der Produktionseffizienz und Senken der damit verbundenen Kosten bereit.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung sind am besten aus der folgenden ausführlichen Beschreibung beim Lesen zusammen mit den beigefügten Figuren verständlich. Es sei angemerkt, dass gemäß der in der Industrie üblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale der Klarheit der Darstellung und Diskussion halber beliebig vergrößert oder verkleinert sein.
    • 1-3B sind Ansichten von Halbleiterstrukturen gemäß einigen Ausführungsformen.
    • 4 ist eine Konfiguration eines Halbleiterwafer-Herstellungssystems gemäß einigen Ausführungsformen.
    • 5 ist ein Flussdiagramm eines beispielhaften Verfahrens zum Bilden von Schichten unter Verwendung von Mehrzyklus-Abscheidungs- und Ätzprozessen gemäß einigen Ausführungsformen.
    • 6A-6F sind Querschnittsansichten von Halbleiterstrukturen gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt unterschiedliche Ausführungsformen oder Beispiele zum Implementieren unterschiedlicher Merkmale des bereitgestellten Gegenstands bereit. Spezifische Beispiele von Komponenten und Anordnungen sind nachstehend zur Vereinfachung der vorliegenden Offenbarung beschrieben. Es handelt sich hierbei selbstverständlich nur um Beispiele, die nicht einschränkend zu verstehen sind. Beispielsweise kann das Ausbilden eines ersten Merkmals über einem zweiten Merkmal in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, bei denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal angeordnet sind, so dass das erste und das zweite Merkmal nicht in direktem Kontakt sind. Zusätzlich kann die vorliegende Offenbarung Bezugsnummern und/oder -buchstaben in verschiedenen Beispielen wiederholen. Diese Wiederholung an sich gibt keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Ferner können räumlich relative Ausdrücke, wie „unterhalb“, „unter“, „niedriger“, „über“, „obere“ und dergleichen hier der Einfachheit der Beschreibung halber verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal, wie in den Figuren dargestellt, zu beschreiben. Die räumlich relativen Ausdrücke sollen unterschiedliche Ausrichtungen der Vorrichtung im Gebrauch oder Betrieb zusätzlich zu der in den Figuren dargestellten Ausrichtung umfassen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad oder mit anderen Ausrichtungen gedreht) und die hierin verwendeten räumlich relativen Deskriptoren können auf ähnliche Weise entsprechend ausgelegt werden.
  • Das Akronym „FET“, wie hierin verwendet, bezieht sich auf einen Feldeffekttransistor. Ein Beispiel eines FET ist ein Metalloxid-Halbleiter-Feldeffekttransistor (MOSFET). MOSFETs können z. B. (i) planare Strukturen sein, die in die planare Oberfläche eines Substrats eingebaut oder angebaut sind, wie ein Halbleiterwafer, oder (ii) mit vertikalen Strukturen gebaut sein.
  • Der Begriff „FinFET“ bezieht sich auf einen FET, der über einer Finne ausgebildet ist, die in Bezug auf die planare Oberfläche eines Wafers vertikal ausgerichtet ist.
  • „S/D“ bezieht sich auf die Source- und/oder Drain-Übergänge, die zwei Anschlüsse eines FET bilden.
  • Der Ausdruck „vertikal“, wie hier verwendet, bedeutet nominal senkrecht zur Oberfläche eines Substrats.
  • Der Ausdruck „Epitaxieschicht“ bezieht sich auf eine Schicht oder Struktur aus Einkristallmaterial. Gleichfalls bezieht sich der Ausdruck „epitaktisch aufgewachsen“ auf eine Schicht oder Struktur aus Einkristallmaterial. Epitaktisch aufgewachsenes Material kann dotiert oder undotiert sein.
  • Der Begriff „nominal“, wie hier verwendet, bezieht sich auf einen gewünschten oder Sollwert einer Eigenschaft oder eines Parameters für eine Komponente oder einen Prozessvorgang, der während der Entwurfsphase eines Produkts oder eines Prozesses zusammen mit einem Wertebereich über und/oder unter dem gewünschten Wert eingestellt wird. Der Wertebereich ist typischerweise auf geringfügige Abweichungen in den Herstellungsverfahren oder Toleranzen zurückzuführen.
  • Der Ausdruck „im Wesentlichen“, wie hier verwendet, zeigt an, dass der Wert einer gegebenen Menge um ± 5% des Werts variiert.
  • Der Begriff „etwa“, wie hier verwendet, gibt den Wert einer gegebenen Menge an, die basierend auf einem bestimmten Technologieknoten variieren kann, welcher der betreffenden Halbleitervorrichtung zugeordnet ist. Basierend auf dem speziellen Technologieknoten kann der Begriff „etwa“ einen Wert einer gegebenen Menge angeben, der beispielsweise innerhalb von 10-30% des Werts variiert (z. B. ± 10%, ± 20% oder ± 30% des Werts).
  • Ersatz-Metall-Gate- und High-k-Gate-Dielektrika werden in skalierten planaren und FinFET-basierten Vorrichtungen für eine verbesserte Schaltungsleistung verwendet. Beispielsweise können Metall-Gate-Elektroden und High-k-Gate-Dielektrikumsschichten (d. h. Gate-Dielektrikumsschichten mit einer Dielektrizitätskonstante von mehr als 3,9) Polysilizium-Gate-Elektroden bzw. dielektrische Siliziumdioxidschichten ersetzen, um einen verringerten Gateverlust und einen verbesserten Ansteuerstrom zu erzielen. Ein Prozess zum Implementieren von Metall-Gates wird als „Gate last“- oder „Ersatz-Gate“-Prozess bezeichnet. Solche Prozesse schließen das Ausbilden eines Opfer-Polysilizium-Gates, das Ausführen verschiedener mit der Halbleitervorrichtung verbundener Prozesse, das Entfernen des Opfer-Gates zum Bilden eines Grabens oder einer Öffnung und das Abscheiden von Metall-Gate-Material in den Graben oder die Öffnung zum Ausbilden eines Metall-Gates ein.
  • Metallelektrodenschichten mit angemessenen Austrittsarbeitswerten werden in dem Ersatz-Gate-Prozess zum Bereitstellen eines nominalen Transistor-Schwellenwerts bereitgestellt. Zu diesem Zweck wurde eine Mehrzahl von Metallelektrodenschichten mit einer Mehrzahl von Austrittsarbeitswerten (z. B. nahe einer Leiterbandkante, nahe einer Valenzbandkante oder nahe einem mittleren Spalt) für die Anwendung in einer Mehrzahl von Vorrichtungstypen (z. B. 2D- und/oder 3D-FETs vom n-Typ/p-Typ-FETs) untersucht. Die Auswahl von Austrittsarbeitsmaterialien für das Metall-Gate betrifft die Transistorschwellenspannung VTH . Ein Austrittsarbeitswert ist der Metallzusammensetzung der Austrittsarbeitsschicht zugeordnet, sodass Material der Austrittsarbeitsschicht zum Abstimmen der Austrittsarbeit gewählt wird, sodass die gewünschte nominale Schwellenspannung VTH erreicht wird. Austrittsarbeitsmetall kann vom p-Typ oder n-Typ sein.
  • Mit fortschreitender Technologie sind integrierte Schaltungen durch geringere Abmessungsanforderungen gegenüber Vorrichtungen der vorherigen Generation gekennzeichnet. Es gibt jedoch Herausforderungen bei der Implementierung solcher Merkmale und Prozesse; beispielsweise können verringerte kritische Abmessungen eines Photolithographieprozesses zu Öffnungen mit einem höheren Aspektverhältnis (d. h. Verhältnis von Tiefe zu Breite der Öffnung) führen. Als ein Beispiel können solche Öffnungen mit hohem Aspektverhältnis während eines Metall-Gate-Ersetzungsprozesses gebildet werden, nachdem eine Opfer-Gate-Struktur entfernt wurde und bevor Spaltfüllschichten abgeschieden werden. Während der Abscheidung von Spaltfüllschichten, wie Austrittsarbeitsschichten und Metall-Source-/Drain-Kontakte, können hohe Aspektverhältnisse einer der Gründe für eine vorzeitige Versiegelung und/oder für Formdefekte im Spaltfüllmaterial sein. Defekte können Hohlräume und eine schlechte Stufenbedeckung einschließen, die Diskontinuitäten in dem abgeschiedenen Material an der Seitenwand oder den unteren Oberflächen des Spalts sein können. Die Defekte und schlechte Stufenbedeckung können wiederum zu einer schlechten Vorrichtungsleistung führen.
  • Atomschichtabscheidungs- (Atomic Layer Deposition, ALD-) Prozesse werden aus einer Mehrzahl von CVD-Prozessen entwickelt, um eine konforme Dünnfilmabscheidung bereitzustellen. ALD-Prozesse unterstützen die sequentielle, abwechselnde Freilegung von chemischen Vorläufern, die mit dem Substrat reagieren. In einem ALD-Prozess wird ein erster Vorläufer unter Vakuum für eine vorbestimmte Zeitdauer in eine Reaktionskammer gepulst, damit der erste Vorläufer vollständig mit der Substratoberfläche reagieren kann. Anschließend wird die Reaktionskammer mit einem Inertgas gespült, um nicht umgesetzte Vorläufer und Reaktionsnebenprodukte zu entfernen. Ein zweiter Vorläufer wird dann in die Reaktionskammer gepulst, um mit dem umgesetzten ersten Vorläufer zu reagieren und eine oder mehr atomare Schichten (zusammen als „Unterschicht“ bezeichnet) des gewünschten Materials zu bilden. Dieser Prozess wird dann solange wiederholt, bis eine nominale Filmdicke erreicht ist. Obwohl ALD-Prozesse eine relativ konforme Filmabscheidung in einer Mehrzahl von Strukturen und Oberflächen bereitstellen, können Defekte in Strukturen mit hohem Aspektverhältnis (z. B. größer als 6), wie Hohlräumen, weiter verbleiben. Beispielsweise kann bei Öffnungen mit hohem Aspektverhältnis der ALD-Prozess Material schneller an den oberen Ecken als am Boden der Öffnung abscheiden, was zu einem Überhang an den oberen Ecken führt und die Öffnung vorzeitig schließen kann, bevor die Öffnung vollständig gefüllt ist.
  • Verschiedene Ausführungsformen gemäß dieser Offenbarung stellen Verfahren zum Bilden von konformen Metallschichten mit verbesserter Stufenbedeckung (z. B. im Wesentlichen gleichförmiger und kontinuierlicher Bedeckung des Materials) in Öffnungen mit hohem Aspektverhältnis (z. B. Aspektverhältnissen größer als 6) bereit. In einigen Ausführungsformen können die konformen Schichten, die unter Verwendung der in der vorliegenden Offenbarung beschriebenen Verfahren gebildet werden, Metallverbundschichten und Metallschichten einschließen; diese Schichten werden der Einfachheit halber zusammenfassend als „Metallschichten“ bezeichnet. Die konformen Metallschichten können unter Verwendung eines Mehrzyklus-Abscheidungs- und In-situ-Ätzprozesses gebildet werden. Der Bildungsprozess kann Zyklen von Abscheidungsprozessen und In-situ-Ätzprozessen einschließen, wie z. B. einen Metallhalogenid-Ätzprozess (MHE-Prozess). Ein MHE-Prozess ist ein Trockenätzprozess unter Verwendung von Vorläufern auf Chlorbasis oder Fluorbasis in einer Vakuumkammer. MHE-Prozesse können Überhänge an den oberen Ecken einer Öffnung aufgrund der höheren Reaktantenmoleküldichte und der großen Kontaktfläche mit Reaktantenmolekülen an den oberen Ecken effizient entfernen. Der MHE-Prozess kann in situ (z. B. in der gleichen Kammer wie der Mehrzyklus-Abscheidungsprozess durchgeführt werden) zwischen oder am Ende von Abscheidungszyklen durchgeführt werden, um überschüssiges abgeschiedenes Material wegzuätzen und eine konforme Metallschicht zu bilden. In einigen Ausführungsformen kann die abgeschiedene Metallschicht im Wesentlichen konform sein. In einigen Ausführungsformen kann die abgeschiedene Materialschicht eine im Wesentlichen gleichförmige und kontinuierliche Materialbedeckung an der Seitenwand, dem Boden und den oberen Oberflächen von Öffnungen mit hohem Aspektverhältnis bereitstellen, um eine verbesserte Stufenbedeckung zu erzielen. In einigen Ausführungsformen kann der Mehrzyklus-Abscheidungsprozess einen Atomic Layer Deposition (ALD)-Prozess umfassen. In einigen Ausführungsformen können im MHE-Prozess verwendete Vorläufer Metallvorläufer auf Chlorbasis oder Fluorbasis umfassen. Die nominale Dicke und Qualität der konformen Metallschichten kann variiert werden, indem mindestens die Abscheidungsbedingungen, die Anzahl der Abscheidungszyklen, die Wahl der Vorläufer für den MHE-Prozess, die Anzahl der Ätzzyklen, die Parameter des MHE-Prozesses, andere geeignete Parameter und/ oder Kombinationen davon eingestellt werden.
  • Gemäß verschiedenen Ausführungsformen dieser Offenbarung stellt die Verwendung des Abscheidungs- und In-Situ-Ätzprozesses zur Bildung von konformen Spaltfüllschichten in Halbleiterstrukturen unter anderem die Vorteile von (i) hoher Vorrichtungszuverlässigkeit und Schwellenspannungsleistung aufgrund einer verbesserten Stufenbedeckung in Strukturen mit hohem Aspektverhältnis; (ii) Reduzierung oder Beseitigung der Notwendigkeit zusätzlicher Trockenätz- oder Nassätzprozesse aufgrund der Anwendung des MHE-Ätzprozesses; und (iii) Reduzierung der Kontamination und der Kosten durch Einsetzen eines In-situ-Ätzprozesses bereit.
  • Es sei angemerkt, dass die vorliegende Offenbarung Ausführungsformen darstellt, welche die Gate-Stapelbildung und verwandte Gate-Stapelstrukturen betreffen, die in mehreren Technologieknoten und in einer Mehrzahl von Vorrichtungstypen eingesetzt werden können. In einigen Ausführungsformen können die konformen Metallschichten und Verfahren zum Bilden derselben in Technologieknoten von 7 nm oder kleiner integriert sein. Beispielsweise können die hierin beschriebenen Ausführungsformen auch für 3 nm-Technologieknoten angewendet werden. In einigen Ausführungsformen können Gate-Stapel zur Verwendung in planaren Bulk-Metalloxidhalbleiter-Feldeffekttransistoren (MOSFET), Multigatetransistoren (planar oder vertikal) wie FinFET-Vorrichtungen, GAA-Vorrichtungen (Gate-All-Around), Omega-Gate (Ω-Gate)-Vorrichtungen oder Pi-Gate (Π-Gate)-Vorrichtungen sowie Vorrichtungen mit verspannten Halbleitervorrichtungen, Vorrichtungen mit Silizium-auf-Isolator (SOI), teilweise verarmten SOI-Vorrichtungen, vollständig verarmten SOI-Vorrichtungen oder anderen Vorrichtungen geeignet sein. Zusätzlich können hier offenbarte Ausführungsformen bei der Bildung von Vorrichtungen vom p-Typ und/oder n-Typ verwendet werden. Andere Halbleiterstrukturen können ebenfalls von Ausführungsformen der vorliegenden Offenbarung wie Kontakten und Zwischenverbindungen profitieren.
  • Es sei auch angemerkt, dass der Begriff „in situ“ verwendet wird, um Prozesse zu beschreiben, die durchgeführt werden, während eine Vorrichtung oder ein Wafer in einem Verarbeitungssystem verbleibt (z. B. einschließlich einer Ladeschleusenkammer, Transferkammer, Verarbeitungskammer oder einer anderen Verarbeitungskammer), und wobei zum Beispiel das Verarbeitungssystem dem Substrat ermöglicht, unter Vakuumbedingungen zu bleiben. Der Ausdruck „in situ“ kann auch allgemein verwendet werden, um sich auf Prozesse zu beziehen, bei denen die zu verarbeitende Vorrichtung oder das zu verarbeitende Substrat keiner externen Umgebung (z. B. außerhalb des Verarbeitungssystems) ausgesetzt ist.
  • 1-4 veranschaulichen Metallschicht-Herstellungsprozesse in verschiedenen Halbleitervorrichtungen basierend auf Ausführungsformen des mehrstufigen Abscheidungs- und MHE-Prozessverfahrens. Der Herstellungsprozess kann konforme Metallschichten mit verbesserter Stufenbedeckung (d. h. im Wesentlichen gleichförmiger und kontinuierlicher Bedeckung des Materials) in Öffnungen mit hohem Aspektverhältnis erzeugen. Obwohl hier als Beispiele Herstellungsprozesse für planare Vorrichtungen und FinFET mit mehreren Finnen als Beispiele beschrieben sind, kann der Herstellungsprozess auf verschiedene Halbleiterstrukturen angewendet werden, wie z. B. Gräben oder Spalte mit niedrigen oder hohen Aspektverhältnissen, FinFETs mit einzelnen Finnen und auf jede beliebige andere geeignete Halbleiterstruktur. Die hier bereitgestellten Herstellungsprozesse sind beispielhaft, und alternative Prozesse gemäß dieser Offenbarung können ausgeführt werden, die in diesen Figuren nicht gezeigt sind. Einige Ausführungsformen der vorliegenden Offenbarung stellen Verfahren zum Herstellen von n-Typ- und p-Typ-Vorrichtungen unter Verwendung eines Ersatz-Gate-Prozesses bereit. Beispielsweise werden Herstellungsprozesse von n-MOS- und p-MOS-Vorrichtungen eingeführt.
  • 1 zeigt eine Querschnittsansicht einer Halbleitervorrichtung 100, die Metallspalt-Füllschichten gemäß einigen Ausführungsformen aufnimmt. In einigen Ausführungsformen ist die Halbleitervorrichtung 100 eine planare n-MOS-Vorrichtung. Wie oben erörtert, umfasst ein Ersatz-Gate-Prozess das Bilden einer Öffnung in einer ILD-Schicht, nachdem das Opfer-Polysilizium entfernt wurde. Wie in 1 gezeigt, ist ein Gate-Graben 111 zwischen gegenüberliegenden Oberflächen des ILD 109 und einer oberen Oberfläche des Halbleitersubstrats 101 ausgebildet. In 1 werden eine Austrittsarbeitsschicht 105 vom n-Typ, eine Sperrschicht 106 und eine Metallschicht 107 hier gemeinsam als „Metall-Gate-Stapel“ bezeichnet und über einem Halbleitersubstrat 101 positioniert. In 1 sind eine High-k-Dielektrikumsschicht 103 und eine Barriereschicht 104 zwischen dem Halbleitersubstrat 101 und dem Metall-Gate-Stapel überzogen. Ein optionaler Abstandshalter 110 ist an den Seitenwänden des Metall-Gate-Stapels ausgebildet, um einen nachfolgenden Source-/ Drain-Ausrichtungsvorgang zu erleichtern.
  • Wie in 1 gezeigt, sind der Metall-Gate-Stapel, die High-k-Dielektrikumsschicht 103 und der optionale Abstandshalter 110 in lateraler Richtung in einem Zwischenschichtdielektrikum (ILD) 109 positioniert. In 1 ist eine Source/Drain (S/D) 108 in dem Halbleitersubstrat 101 ausgebildet, und ein Abstand zwischen der Source und dem Drain ist die Gatelänge Lg . In einigen Ausführungsformen kann die Gatelänge Lg der Halbleitervorrichtung 100 etwa 16 nm betragen. In einigen Ausführungsformen kann die Gatelänge Lg kleiner als 16 nm sein. In einigen Ausführungsformen kann die Gatelänge Lg größer als 16 nm sein. Die Gatehöhe H, wie von einer Unterseite der Barriereschicht 104 zu einer oberen Oberfläche der Metallschicht 107 gemessen, kann zwischen etwa 10 nm und etwa 120 nm betragen. In einigen Ausführungsformen kann ein Abstand LA zwischen gegenüberliegenden Seitenwandoberflächen der High-k-Dielektrikumsschicht 103 zwischen etwa 10 nm und etwa 20 nm betragen. In einigen Ausführungsformen kann ein Abstand LB zwischen gegenüberliegenden Seitenwandoberflächen der Barriereschicht 104 etwa 17 nm betragen. In einigen Ausführungsformen kann ein Abstand LC zwischen gegenüberliegenden Seitenwandoberflächen der Austrittsarbeitsschicht vom n-Typ 105 etwa 2 nm betragen. In einigen Ausführungsformen kann eine p-MOS-Vorrichtung eine Austrittsarbeitsschicht vom p-Typ aufweisen, die zwischen der Barriereschicht 104 und der Austrittsarbeitsschicht vom n-Typ 105 überzogen ist. In solchen Fällen kann ein Abstand zwischen gegenüberliegenden Seitenwandoberflächen der Austrittsarbeitsschicht vom p-Typ etwa 8 nm betragen.
  • Das Halbleitersubstrat 101 kann ein Bulk-Halbleitersubstrat sein, auf dem verschiedene Schichten und Vorrichtungsstrukturen ausgebildet sind. In einigen Ausführungsformen kann das Halbleitersubstrat 101 Silizium oder einen Verbundhalbleiter wie Galliumarsenid (GaAs), Indiumphosphid (InP), Siliziumgermanium (SiGe), Siliziumkarbid (SiC), andere geeignete Halbleitermaterialien und/oder Kombinationen davon umfassen. In einigen Ausführungsformen können verschiedene Schichten auf dem Halbleitersubstrat 101 gebildet werden, wie dielektrische Schichten, dotierte Schichten, Polysiliziumschichten, leitende Schichten, andere geeignete Schichten und/oder Kombinationen davon. In einigen Ausführungsformen können verschiedene Vorrichtungen auf dem Halbleitersubstrat 101 gebildet werden, wie Transistoren, Widerstände, Kondensatoren, andere geeignete Vorrichtungen und/oder Kombinationen davon.
  • Die High-k-Dielektrikumsschicht 103 kann jedes geeignete Material sein, das eine Dielektrizitätskonstante von größer als 3,9 aufweist. Beispielsweise kann die High-k-Dielektrikumsschicht 103 ein High-k-Dielektrikum wie Hafniumoxid (HfOx) umfassen. In einigen Ausführungsformen kann die High-k-Dielektrikumsschicht 103 andere High-k-Dielektrika aufweisen, wie Lanthanoxid (LaO), Aluminiumoxid (Al2O3), Zirkoniumoxid (ZrO), Titanoxid (TiO), Tantaloxid (Ta2O5), Yttriumoxid (Y2O3), Strontiumtitanat (STO), Bariumtitanat (BTO), Hafniumsilikat (HfSiO), Siliciumnitrid (Si3N4), Oxynitride, beliebige andere geeignete Materialien und/oder Kombinationen davon. Die High-k-Dielektrikumsschicht 103 kann durch ein beliebiges geeignetes Verfahren wie ALD, chemisches Aufdampfen (CVD), metallorganisches Aufdampfen (MOCVD), physisches Aufdampfen (PVD), plasmaunterstütztes CVD (PECVD), plasmaunterstütztes ALD (PEALD), thermische Oxidation, andere geeignete Abscheidungstechniken und/oder Kombinationen davon gebildet werden. In einigen Ausführungsformen kann die High-k-Dielektrikumsschicht 103 eine Dicke zwischen etwa 10Å und etwa 20Å aufweisen.
  • Die Barriereschicht 104 kann über der High-k-Dielektrikumsschicht 103 gebildet werden, gemäß einigen Ausführungsformen. Die Barriereschicht 104 kann als eine Barriere dienen, um die High-k-Dielektrikumsschicht 103 durch Verhindern der Metalldiffusion zu schützen. In einigen Ausführungsformen kann die Barriereschicht 104 Titannitrid (TiN), Tantalnitrid (TaN), ein beliebiges anderes geeignetes Barriereschichtmaterial und/oder Kombinationen davon aufweisen. Die Barriereschicht 104 kann nach der High-k-Dielektrikumsschicht 103 gebildet werden und unter Verwendung verschiedener Abscheidungstechniken wie ALD, PVD, CVD, PECVD, anderer geeigneter Abscheidungsprozesse und/oder Kombinationen davon gebildet werden. In einigen Ausführungsformen kann die Barriereschicht 104 eine im Wesentlichen gleichförmige Dicke zwischen etwa 10Ä und etwa 30Ä aufweisen.
  • In einigen Ausführungsformen kann ein MHE-Prozess mit einem ALD-Abscheidungsprozess verwendet werden, um eine konforme Barriereschicht 104 mit verbesserter Stufenbedeckung zu bilden. In einigen Ausführungsformen können MHE-Prozesse mit anderen geeigneten Abscheidungsprozessen verwendet werden, um eine verbesserte Stufenbedeckung bereitzustellen. In einigen Ausführungsformen kann ein ALD-Prozess, der zur Herstellung einer Barriereschicht, die TiN enthält, verwendet wird, das Pulsen eines ersten Vorläufers von Ammoniak (NH3) in eine Reaktionskammer unter Vakuum für eine vorbestimmte Zeitdauer umfassen, damit NH3 vollständig mit der Substratoberfläche reagieren kann. Anschließend wird ein erster Spülvorgang unter Verwendung eines Inertgases wie Stickstoff oder Argon in der Reaktionskammer durchgeführt, um nicht umgesetztes NH3 und Reaktionsnebenprodukte zu entfernen. Ein zweiter Vorläufer aus Titantetrachlorid (TiCl4) wird dann in die Reaktionskammer gepulst, um eine Oberflächenreaktion mit dem ersten Vorläufer zu ermöglichen und eine oder mehrere atomare Schichten aus TiN zu bilden. In einigen Ausführungsformen kann Pentakis-Dimethylaminotantal (PDMAT) als der zweite Vorläufer verwendet werden. In der Reaktionskammer wird ein zweiter Spülvorgang durchgeführt, um nicht umgesetztes TiCl4 und jegliche Reaktionsnebenprodukte zu entfernen. Der Einfachheit halber kann ein einzelner Abscheidungszyklus als die oben beschriebenen zwei Puls- und zwei Spülvorgänge umfassend definiert werden. Dieser Abscheidungszyklus wird dann solange wiederholt, bis eine nominale Filmdicke von TiN erreicht ist. In einigen Ausführungsformen können MHE-Prozesse nach einem oder mehreren Abscheidungszyklen durchgeführt werden, so dass ein Überhang verringert werden kann, bevor ein nachfolgender Abscheidungszyklus beginnt. Beispielsweise kann gemäß einigen Ausführungsformen ein MHE-Prozess nach den zwei Puls- und zwei Spülvorgängen durchgeführt werden. Der MHE-Prozess kann auch in Intervallen nach einer gewissen Anzahl von Abscheidungszyklen durchgeführt werden. In einigen Ausführungsformen können MHE-Prozesse durchgeführt werden, nachdem eine endgültige nominale Filmdicke erreicht ist und vor dem Abscheidungsprozess eines anderen Materials. Der MHE-Prozess kann während des Abscheidungszyklus gebildete Überhänge aufgrund der größeren Reaktantenmolekulardichte an der Oberseite der Öffnungen im Vergleich zu der Unterseite der Öffnungen wirksam entfernen.
  • In einigen Ausführungsformen kann der Metallvorläufer auf Chlorbasis oder Fluorbasis für den MHE-Prozess Wolframfluorid (WFx), Wolframchlorid (WClx), Titanchlorid (TiClx), Titanfluorid (TiFx), Tantalchlorid (TaClx) aufweisen, wobei ‚x‘ zwischen etwa 1 und etwa 6 liegen kann. Beliebige andere geeignete Vorläufer können verwendet werden. Der Abscheidungszyklus und der MHE-Prozess können in situ durchgeführt werden, beispielsweise in einem Verarbeitungssystem wie einem ALD-Cluster-Tool durchgeführt werden. Der MHE-Prozess kann bei einer Temperatur zwischen etwa 200 °C bis etwa 1000 °C durchgeführt werden. Die Vorläufer des MHE-Prozesses können bei einer Strömungsrate von etwa 100-12000 Standardkubikzentimetern pro Minute (sccm) in die Reaktionskammer gepulst werden. Der Verarbeitungsdruck für den MHE-Prozess kann zwischen etwa 1 Torr und etwa 20 Torr liegen. Der MHE-Prozess kann für einen Zeitraum zwischen etwa 10 s und etwa 300 s durchgeführt werden. In einigen Ausführungsformen wird kein Plasma während des MHE-Prozesses aktiviert. In einigen Ausführungsformen können die MHE-Prozesse zwischen Abscheidungszyklen für die im Wesentlichen gleiche Zeitdauer durchgeführt werden. In einigen Ausführungsformen kann die MHE-Verarbeitungszeit zwischen Abscheidungszyklen unterschiedlich sein. Die Verarbeitungsbedingungen (z. B. Auswahl der Metallvorläufer auf Chlorbasis oder Fluorbasis, Abscheidungs- und MHE-Verarbeitungstemperaturen und Strömungsraten des Metallvorläufers auf Chlorbasis oder Fluorbasis) können so ausgewählt werden, dass eine thermisch-chemische Reaktion zwischen den Vorläufern und dem MHE-Prozess induziert wird, so dass als ein Ergebnis des Ätzprozesses überschüssiges Material an den oberen Ecken der Öffnung entfernt und eine verbesserte Stufenbedeckung erreicht wird. In einigen Ausführungsformen kann ein Metallrest des Vorläufers, der in dem MHE-Prozess verwendet wird, in dem abgeschiedenen Film verbleiben. In einigen Ausführungsformen kann das Metallelement des Metallvorläufers auf Chlorbasis oder Fluorbasis nach jedem MHE-Prozess in dem gebildeten Material verbleiben. Beispielsweise kann ein W-, Ta- oder Ti-Rest in der gebildeten Barriereschicht 104 verbleiben. Nach jedem MHE-Prozess kann der Metallrest an der Oberfläche des Ätzfilms verbleiben. Während des Prozesses, in dem der MHE-Prozess in situ zwischen Abscheidungszyklen und vor Erreichen einer endgültigen Filmdicke durchgeführt wird, kann das Restmetallelement in Abhängigkeit von der Häufigkeit und Ätzdauer des MHE-Prozesses über die gesamte Dicke des endgültigen Films eingebettet werden. Beispielsweise kann das Restmetallelement in einer Tiefe zwischen 10% und 90% der Dicke des abgeschiedenen Films eingebettet sein. In einigen Ausführungsformen wird der MHE-Prozess in situ nach jedem Abscheidungszyklus durchgeführt, bis eine nominale endgültige Dicke erreicht ist, und das Restmetallelement wird über die gesamte Dicke des abgeschiedenen Films gebildet. In einigen Ausführungsformen wird der MHE-Prozess in situ während eines Teils der gesamten Abscheidungszyklen durchgeführt. Beispielsweise kann der MHE-Prozess während der ersten 10% der Abscheidungszyklen der gesamten Abscheidungszyklen durchgeführt werden. In solchen Szenarien kann das Restmetallelement zwischen 0 % und 10 % der Dicke des endgültig abgeschiedenen Films eingebettet sein. Es sei anzumerken, dass ein Restmetallelement an der Grenzfläche während Abscheidungszyklen gebildet werden kann, bei denen der MHE-Prozess angewendet wurde, daher kann das Restmetallelement bei jeder geeigneten Dicke des abgeschiedenen Films gebildet werden. In einigen Ausführungsformen wird der MHE-Prozess in situ durchgeführt, nachdem eine endgültige Filmdicke erreicht wurde. In solchen Szenarien kann das Restmetallelement von der freiliegenden Oberfläche des endgültigen Films mit einer Eindringtiefe in den Film eindringen. Beispielsweise kann das Restmetallelement gemäß einigen Ausführungsformen bis zu etwa 10% Dicke von der Oberfläche des endgültigen Films eindringen. In einigen Ausführungsformen kann der Metallrest aus Metallelementen gebildet sein, die in den Metallvorläufern auf Chlorbasis und Fluorbasis verwendet werden.
  • Die Austrittsarbeitsschicht 105 vom n-Typ ist gemäß einigen Ausführungsformen auf der Barriereschicht 104 abgeschieden. Die Austrittsarbeitsschicht 105 vom n-Typ stellt einen geeigneten Austrittsarbeitswert bereit, um eine nominale Transistorschwellenspannung für die Halbleitervorrichtung 100 zu erreichen. In einigen Ausführungsformen kann die Halbleitervorrichtung 100 eine oder mehrere Austrittsarbeitsschichten aufweisen, um die nominale Schwellenspannung zu erreichen. Eine konforme Austrittsarbeitsschicht mit verbesserter Stufenbedeckung kann eine hohe Vorrichtungszuverlässigkeit und Schwellenspannungsleistung bereitstellen. In einigen Ausführungsformen kann die Austrittsarbeitsschicht 105 vom n-Typ aluminiumdotiertes Titankarbid (TiAlC), aluminiumdotiertes Tantalkarbid (TaAlC), Tantalsiliziumkarbid (TiSiC), ein beliebiges anderes geeignetes Austrittsarbeitsschichtmaterial vom n-Typ und/oder Kombinationen davon umfassen. Die Austrittsarbeitsschicht 105 vom n-Typ kann nach der Barriereschicht 104 gebildet werden und unter Verwendung verschiedener Abscheidungstechniken wie ALD, PVD, CVD, PECVD, anderer geeigneter Abscheidungsprozesse und/oder Kombinationen davon gebildet werden. In einigen Ausführungsformen kann die Austrittsarbeitsschicht vom n-Typ 105 eine im Wesentlichen gleichförmige Dicke zwischen etwa 10Ä und etwa 50Å aufweisen.
  • In einigen Ausführungsformen kann ein MHE-Prozess mit einem ALD-Abscheidungsprozess verwendet werden, um eine konforme Austrittsarbeitsschicht vom n-Typ 105 mit verbesserter Stufenbedeckung zu bilden. In einigen Ausführungsformen kann der MHE-Prozess mit anderen geeigneten Abscheidungsprozessen wie CVD und PVD verwendet werden, um eine verbesserte Stufenbedeckung bereitzustellen. In einigen Ausführungsformen kann ein ALD-Prozess, der zur Herstellung einer Austrittsarbeitsschicht vom n-Typ, die TiAlC enthält, verwendet wird, das Zufuhren eines ersten Vorläufers von TiCl4 in eine Reaktionskammer unter Vakuum für eine vorbestimmte Zeitdauer umfassen, damit der erste Vorläufer mit der Substratoberfläche vollständig reagieren kann. Anschließend wird ein erster Spülvorgang unter Verwendung eines Inertgases wie Stickstoff oder Argon in der Reaktionskammer durchgeführt, um nicht umgesetztes TiCl4 und Reaktionsnebenprodukte zu entfernen. Ein zweiter Vorläufer wie beispielsweise Triethylaluminum (TEA) wird dann der Reaktionskammer zugeführt, um eine Oberflächenreaktion mit dem ersten Vorläufer zu ermöglichen und eine oder mehrere atomare Schichten aus TiAlc zu bilden. In der Reaktionskammer wird ein zweiter Spülvorgang durchgeführt, um nicht umgesetztes TEA und jegliche Reaktionsnebenprodukte zu entfernen. Der Abscheidungszyklus wird dann solange wiederholt, bis eine nominale Filmdicke von TiAlC erreicht ist.
  • In einigen Ausführungsformen kann der MHE-Prozess nach einem oder mehreren Abscheidungszyklen durchgeführt werden, so dass ein Überhang verringert werden kann, bevor der nachfolgender Abscheidungszyklus beginnt. Beispielsweise kann gemäß einigen Ausführungsformen der MHE-Prozess nach jedem Abscheidungszyklus durchgeführt werden. Der MHE-Prozess kann auch in Intervallen nach einer gewissen Anzahl von Abscheidungszyklen durchgeführt werden. In einigen Ausführungsformen können MHE-Prozesse durchgeführt werden, nachdem eine endgültige nominale Filmdicke erreicht ist und vor dem Abscheidungsprozess eines anderen Materials. Der MHE-Prozess kann während des Abscheidungszyklus gebildete Überhänge aufgrund einer größeren Ionendichte an der Oberseite der Öffnungen (z. B. Gräben oder Durchkontaktierungen) als an der Unterseite der Öffnungen wirksam entfernen.
  • In einigen Ausführungsformen kann der Metallvorläufer auf Chlorbasis oder Fluorbasis für einen MHE-Prozess Wolframchlorid (WClx), Zinnchlorid (SnClx), Niobchlorid (NbClx), Molybdänchlorid (MoClx), Titanfluorid (TiFx) aufweisen, wobei ‚x‘ zwischen etwa 1 und etwa 6 liegen kann. In einigen Ausführungsformen können beliebige andere geeignete Vorläufer verwendet werden. Der Abscheidungszyklus und der MHE-Prozess können in situ durchgeführt werden. In einigen Ausführungsformen kann das Metallelement des Metallvorläufers auf Chlorbasis oder Fluorbasis in dem gebildeten Material verbleiben. Beispielsweise können W-, Sn-, Nb-, Mo- oder Ti-Atome in der gebildeten Austrittsarbeitsschicht vom n-Typ 105 verbleiben. In einigen Ausführungsformen können die Verarbeitungsbedingungen des MHE-Prozesses ähnlich den Verarbeitungsbedingungen sein, die im MHE-Prozess während der Bildung der Barriereschicht 104 verwendet werden. Beispielsweise können die Verarbeitungsbedingungen wie Temperatur, Vorläuferdurchflussraten, Kammerdruck, Verarbeitungszeit, Plasmazustand, Anzahl der Zyklen, Abfolge der Zyklen und andere Verarbeitungsbedingungen zwischen den zuvor genannten MHE-Prozessen ähnlich sein. In einigen Ausführungsformen können die Verarbeitungsbedingungen unterschiedlich sein.
  • Wie oben erläutert, veranschaulicht 1 die Halbleitervorrichtung 100 als eine planare n-MOS-Vorrichtung. In einigen Ausführungsformen kann die Halbleitervorrichtung 100 auch eine planare p-MOS-Vorrichtung sein. Eine p-MOS-Vorrichtung kann eine Austrittsarbeitsschicht vom p-Typ aufweisen, die vor der Abscheidung der Austrittsarbeitsschicht vom n-Typ 105 gebildet wurde und in 1 der Einfachheit halber nicht gezeigt ist. In einigen Ausführungsformen kann die Austrittsarbeitsschicht vom p-Typ nach dem Abscheiden der Austrittsarbeitsschicht vom n-Typ 105 und vor dem Bilden der Sperrschicht 106 gebildet werden. Ein Abscheidungsprozess des Austrittsarbeitsmaterials vom p-Typ in Kombination mit einem In-Situ-MHE-Prozess kann auch eine konforme Materialabscheidung des Austrittsarbeitsmaterials vom p-Typ und eine verbesserte Stufenbedeckung bereitstellen.
  • Die kombinierten Austrittsarbeitsschichten vom n-Typ und p-Typ können einen angemessenen Austrittsarbeitswert bereitstellen, um eine nominale Transistorschwellenspannung für p-MOS-Vorrichtungen zu erreichen. In einigen Ausführungsformen kann die p-MOS-Vorrichtung mehr als zwei Austrittsarbeitsschichten aufweisen, um die nominale Schwellenspannung zu erreichen. In einigen Ausführungsformen kann die Austrittsarbeitsschicht vom p-Typ TiN, High-k-bedeckendes TiN, jedes andere geeignete Austrittsarbeitsschichtmaterial und/oder Kombinationen davon umfassen. Eine Austrittsarbeitsschicht vom p-Typ kann nach einer Austrittsarbeitschicht vom n-Typ gebildet werden und unter Verwendung verschiedener Abscheidungstechniken wie ALD, PVD, CVD, PECVD, anderer geeigneter Abscheidungsprozesse und/oder Kombinationen davon gebildet werden. In einigen Ausführungsformen kann das Metallelement des Metallvorläufers auf Chlorbasis oder Fluorbasis in dem gebildeten Material verbleiben. In einigen Ausführungsformen kann die Austrittsarbeitsschicht vom p-Typ eine im Wesentlichen gleichförmige Dicke zwischen etwa 5Å und etwa 50Ä aufweisen. Der MHE-Prozess zum Bilden der Austrittsarbeitsschicht vom p-Typ kann Vorläufer umfassen, die WClx, TaClx, SnClx, NbClx verwenden, wobei „x“ zwischen etwa 1 und etwa 6 liegen kann. In einigen Ausführungsformen können beliebige andere geeignete Vorläufer verwendet werden. In einigen Ausführungsformen können die Verarbeitungsbedingungen des MHE-Prozesses in einem Bildungsprozess der Austrittsarbeitsschicht vom p-Typ denjenigen aus dem Bildungsprozess der Austrittsarbeitsschicht vom n-Typ 105 ähneln. In einigen Ausführungsformen können die Verarbeitungsbedingungen unterschiedlich sein.
  • Die Sperrschicht 106 kann gemäß einigen Ausführungsformen auf einer Austrittsarbeitsschicht vom n-Typ 105 ausgebildet sein. Die Sperrschicht 106 kann gemäß einigen Ausführungsformen auf einer Austrittsarbeitsschicht vom p-Typ ausgebildet sein. Die Sperrschicht 106 kann auf den Austrittsarbeitsschichten in situ ausgebildet werden, wodurch verhindert wird, dass die darunter liegende Austrittsarbeitsschicht kontaminiert wird oder oxidiert. Die Sperrschicht 106 kann TiN, TaN, TSN, jedes andere geeignete Material und/oder Kombinationen davon aufweisen. In einigen Ausführungsformen kann die Sperrschicht 106 eine Dicke in dem Bereich von etwa 5 Ä bis etwa 40 Ä aufweisen. Die Sperrschicht 106 kann durch verschiedene Abscheidungstechniken gebildet werden, wie z. B. ALD, PVD, CVD, PECVD oder jede andere geeignete Technik. In einigen Ausführungsformen kann die Sperrschicht 106 eine optionale Schicht sein, die entfernt werden kann.
  • Ähnlich dem Abscheidungsprozess von Sperrschicht- und Austrittsarbeitsschichten kann ein Abscheidungsprozess für Sperrschichten in Kombination mit einem In-situ-MHE-Prozess auch eine konforme Abscheidung von Sperrmaterial und eine verbesserte Stufenbedeckung bereitstellen. In einigen Ausführungsformen kann der MHE-Prozess zum Bilden der Sperrschicht 106 Vorläufer wie WClx, SnClx, NbClx, MoClx, TiFx umfassen, wobei ,x‘ zwischen etwa 1 und etwa 6 liegen kann. Beliebige andere geeignete Vorläufer können verwendet werden. In einigen Ausführungsformen kann das Metallelement des Metallvorläufers auf Chlorbasis oder Fluorbasis in dem gebildeten Material verbleiben. Beispielsweise können W-, Sn-, Nb-, Mo- oder Ti-Atome in der gebildeten Sperrschicht 106 verbleiben. In einigen Ausführungsformen können die Verarbeitungsbedingungen des MHE-Prozesses in einem Bildungsprozess der Sperrschicht denjenigen aus dem Bildungsprozess der Austrittsarbeitsschicht vom n-Typ 105 ähneln. Die Verarbeitungsbedingungen können unterschiedlich sein.
  • In einigen Ausführungsformen der vorliegenden Offenbarung wird die Metallschicht 107 ausgebildet, um einen Rest eines Gate-Grabens in dem Metall-Gate-Stapel zu füllen. Die Metallschicht 107 kann jedes Metallmaterial aufweisen, das sich zum Bilden eines Metall-Gates oder Abschnitts davon eignet. Die Metallschicht 107 kann zum Beispiel Wolfram aufweisen. In einigen Ausführungsformen kann die Metallschicht 107 unter Verwendung von Wolframnitrid (WN), TaN, Ruthenium, Silber, Aluminium, einem beliebigen anderen geeigneten Material und/oder Kombinationen davon gebildet werden. In einigen Ausführungsformen kann die Metallschicht 107 unter Verwendung eines Damascene-Prozesses gebildet werden, gefolgt von einem Planarisierungsprozess (z. B. einem chemisch-mechanischen Polierprozess), um jegliches überschüssige Material zu entfernen, das sich auf der oberen Oberfläche des ILD 109 gebildet hat.
  • In einigen Ausführungsformen kann das ILD 109 ein dielektrisches Material aufweisen. In einigen Ausführungsformen kann das dielektrische Material Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Aufschleuderglas (SOG), fluoriertes Quarzglas (FSG), kohlenstoffdotiertes Siliziumoxid (z. B. SiCOH), amorphen fluorierten Kohlenstoff, Parylen, Bis-Benzocyclobutene, Polyimid, andere geeignete poröse polymere Materialien, andere geeignete dielektrische Materialien und/oder Kombinationen davon aufweisen. In einigen Ausführungsformen kann das ILD 109 ein hochdichtes dielektrisches Plasmamaterial (HDP) (z. B. HDP-Oxid) und/oder ein dielektrisches Material mit hohem Aspektverhältnis (HARP) (z. B. HARP-Oxid) umfassen. Das ILD 109 kann auch eines oder mehr dielektrische Materialien und/oder eine oder mehr dielektrische Schichten umfassen. Das ILD 109 kann durch einen chemisch-mechanischen Polierprozess abgeflacht sein, bis ein oberer Abschnitt des Metall-Gate-Stapels freigelegt wird, wie in 1 dargestellt. Der CMP-Prozess umfasst eine hohe Selektivität, um eine im Wesentlichen planare Oberfläche für den Metall-Gate-Stapel, die Abstandshalter 110 und das ILD 109 bereitzustellen. In einigen Ausführungsformen weist der CMP-Prozess eine geringe Auswölbung und/oder Metallerosion auf.
  • In einigen Ausführungsformen kann die Halbleitervorrichtung 100 zusätzlich zu den oben beschriebenen Schichten ferner Auskleidungsschichten, Grenzflächenschichten, Keimschichten, Haftschichten, Barriereschichten oder deren Äquivalente umfassen.
  • 2-3B zeigen verschiedene Ansichten einer Metall-Gate-FinFET-Struktur 200. Wie in 3A und 3B kann die Metall-Gate-FinFET-Struktur 200 Barriereschichten, Austrittsarbeitsschichten und Sperrschichten aufweisen, die in Öffnungen mit hohem Aspektverhältnis unter Verwendung des Mehrzyklus-Abscheidungs- und MHE-Ätzprozesses (oben beschrieben) ausgebildet sind, um eine konforme Filmabscheidung mit verbesserter Schrittbedeckung herzustellen. Beispielsweise kann die in der vorliegenden Offenbarung dargestellte Metall-Gate-FinFET-Struktur 200 ein FinFET vom n-Typ mit einer oder mehreren Austrittsarbeitsschichten vom n-Typ sein. Es sei anzumerken, dass die Metall-Gate-FinFET-Struktur 200 auch eine FinFET vom p-Typ mit einer oder mehreren Austrittsarbeitsschichten vom n-Typ und p-Typ umfassen kann, die unter Verwendung der Mehrzyklus-Abscheidungs- und MHE-Prozesse gebildet werden, um eine konforme Filmdicke und eine verbesserte Schrittbedeckung bereitzustellen.
  • Mit Bezug auf 2 ist eine perspektivische Ansicht einer Metall-Gate-FinFET-Struktur 200 gezeigt. Zwei Halbleiterfinnen 213 sind auf einem Substrat 201 angeordnet und durch Flachgrabenisolation 215 getrennt. Die Halbleiterfinne 213 kann aus Silizium, SiliziumGermanium, Germanium oder anderen geeigneten Halbleitermaterialien gebildet sein. Ein Metall-Gate 205G ist über einer oberen Oberfläche 213A und Seitenwände 213B der Halbleiterfinnen 213 gebildet. Ein Kanal der FinFET-Struktur 200 (nicht gezeigt) ist entlang der oberen Oberfläche 213A und der Seitenwände 213B der Halbleiterfinne 213 definiert und erstreckt sich zwischen Source/Drain (S und D) in der Halbleiterfinne 213. Wie in 2 gezeigt, ist das ILD 209 über der oberen Oberfläche 213A und den Seitenwänden 213B an den S/D-Abschnitten der Halbleiterfinnen 213 ausgebildet. Eine Flachgrabenisolation 215 ist auf dem Substrat 201 und zwischen benachbarten Halbleiterfinnen 213 ausgebildet. Das Metall-Gate kann unter Verwendung eines Ersatz-Gateprozesses gebildet werden, bei dem eine Opfer-Polysiliziumgate-Struktur von dem ILD 209 entfernt wird, wobei eine Öffnung belassen wird, in die eine Metall-Gate-Struktur abgeschieden werden kann. In einigen Ausführungsformen kann die Öffnung eine Öffnung mit hohem Aspektverhältnis sein und ein Aspektverhältnis zwischen etwa 6 und etwa 60 aufweisen.
  • Das Halbleitersubstrat 201 kann ein Bulk-Halbleitersubstrat sein, auf dem verschiedene Schichten und Vorrichtungsstrukturen ausgebildet sind. In einigen Ausführungsformen kann das Halbleitersubstrat 201 dem Halbleitersubstrat 101 ähnlich sein, wie oben in 1 beschrieben, und wird hier der Einfachheit halber nicht wiederholt. In einigen Ausführungsformen kann das Halbleitersubstrat 201 von dem Halbleitersubstrat 101 verschieden sein. In einigen Ausführungsformen können verschiedene Schichten und Vorrichtungen auf dem Halbleitersubstrat 201 gebildet werden. Zum Beispiel dielektrische Schichten, dotierte Schichten, Polysiliziumschichten, leitende Schichten, andere geeignete Schichten und/oder Kombinationen davon. Eine Vielzahl von Vorrichtungen kann durch eine Zwischenverbindungsschicht mit zusätzlichen integrierten Schaltungen verbunden sein.
  • In 3A und 3B sind zwei Querschnittsansichten der Metall-Gate-FinFET-Struktur 200 gezeigt. Der in 3A gezeigte Querschnitt ist aus einer ersten Richtung der Metall-Gate-FinFET-Struktur 200 der 2 gesehen. Die erste Richtung ist durch die Halbleiterfinne 213 und parallel zu einer Längsachse der Halbleiterfinne 213 geschnitten und mit „A-A“ bezeichnet. Der in 3B gezeigte Querschnitt ist aus einer zweiten Richtung der Metall-Gate-FinFET-Struktur 200 der 2 gesehen. Die zweite Richtung ist durch die Flachgrabenisolation 215 und ebenfalls parallel zu einer Längsachse der Halbleiterfinne 213 und mit „B-B“ bezeichnet. Der Gate-Graben 211 ist zwischen den gegenüberliegenden Oberflächen des ILD 209 und der oberen Oberfläche 213A der Halbleiterfinne 213 ausgebildet, wie in 3A gezeigt, oder zwischen gegenüberliegenden Oberflächen des ILD 209 und der oberen Oberfläche der Flachgrabenisolation 215, wie in 3B gezeigt. Ein optionaler Abstandshalter 310 ist an den Seitenwänden des Metall-Gate-Stapels ausgebildet, um einen nachfolgenden Source-/ Drain-Ausrichtungsvorgang zu erleichtern. Der Abstandshalter 310 kann dem oben in 1 beschriebenen Abstandshalter 110 ähnlich sein und wird hier der Einfachheit halber nicht im Detail beschrieben.
  • In 3A ist der Metall-Gate-Stapel 205G auf der Halbleiterfinne 213 und im Gategraben 211 positioniert. Der Metall-Gate-Stapel 205G kann eine Barriereschicht 204, eine Austrittsarbeitsschicht 205 vom n-Typ, eine Sperrschicht 206 und eine Metallschicht 207 aufweisen. Eine Kanallänge Lg wird entlang der oberen Oberfläche 213A der Halbleiterfinne 213 gemessen und erstreckt sich zwischen einer Source (S) und einem Drain (D) in der Halbleiterfinne 213. In einigen Ausführungsformen beträgt die Kanallänge Lg in der Metall-Gate-FinFET-Struktur 200 weniger als etwa 16 nm. In einigen Ausführungsformen kann die Kanallänge Lg größer als etwa 16 nm sein. Eine Höhe HI des Metall-Gate-Stapels 205G ist eine Länge, die von einer nivellierten oberen Oberfläche der Metallschicht 207 zu einer unteren Oberfläche der Barriereschicht 204 gemessen wird. In einigen Ausführungsformen kann die Höhe HI des Metall-Gate-Stapels 205G von etwa 20 nm bis etwa 120 nm betragen. Ein Abstand LI kann zwischen gegenüberliegenden Oberflächen der High-k-Dielektrikumsschicht 203 zwischen etwa 10 nm und etwa 20 nm betragen. In einigen Ausführungsformen kann ein Aspektverhältnis des Metall-Gate-Stapels 205G in einem Bereich von etwa 6 bis etwa 12 liegen. Das Aspektverhältnis des Metall-Gate-Stapels 205G bezieht sich auf ein Verhältnis der Höhe HI über den Abstand LI . Je größer das Aspektverhältnis des Gate-Grabens ist, desto größer ist die Schwierigkeit, im Wesentlichen gleichförmige Filme mit verbesserter Stufenbedeckung abzuscheiden. In einigen Ausführungsformen kann ein Abstand zwischen gegenüberliegenden Oberflächen der Barriereschicht 204 etwa 17 nm betragen. In einigen Ausführungsformen kann ein Abstand zwischen gegenüberliegenden Oberflächen der Austrittsarbeitsschicht vom n-Typ 205 etwa 2 nm betragen. In einigen Ausführungsformen kann eine FinFET-Struktur vom p-Typ eine Austrittsarbeitsschicht vom p-Typ aufweisen, die zwischen der Barriereschicht 204 und der Austrittsarbeitsschicht vom n-Typ 205 gesäumt ist. In solchen Fällen kann ein Abstand zwischen gegenüberliegenden Oberflächen der Austrittsarbeitsschicht vom p-Typ etwa 8 nm betragen.
  • Die High-k-Dielektrikumsschicht 203 kann jedes geeignete Material sein, das eine Dielektrikumskonstante von größer als 3,9 aufweist. Die High-k-Dielektrikumsschicht 203 kann der oben in 1 beschriebenen High-k-Dielektrikumsschicht 103 ähnlich sein und wird hier der Einfachheit halber nicht im Detail beschrieben. In einigen Ausführungsformen kann die High-k-Dielektrikumsschicht 203 ein High-k-Dielektrikum wie Hafniumoxid (HfOx) aufweisen. Die High-k-Dielektrikumsschicht 203 kann unter Verwendung eines ähnlichen Prozesses gebildet werden, der zum Bilden der High-k-Dielektrikumsschicht 103 verwendet wird. In einigen Ausführungsformen kann die High-k-Dielektrikumsschicht 203 unter Verwendung eines anderen Abscheidungsprozesses gebildet werden. In einigen Ausführungsformen kann die High-k-Dielektrikumsschicht 203 eine Dicke zwischen etwa 10 Å und etwa 20 Å aufweisen.
  • Die Barriereschicht 204 kann über der High-k-Dielektrikumsschicht 203 ausgebildet werden, gemäß einigen Ausführungsformen. Die Barriereschicht 204 kann der oben in 1 beschriebenen Barriereschicht 104 ähnlich sein und wird hier der Einfachheit halber nicht im Detail beschrieben. In einigen Ausführungsformen kann die Barriereschicht 204 TiN, TaN, ein beliebiges anderes geeignetes Barriereschichtmaterial und/oder Kombinationen davon aufweisen. Die Barriereschicht 204 kann nach der High-k-Dielektrikumsschicht 203 gebildet werden und unter Verwendung verschiedener Abscheidungstechniken wie ALD, PVD, CVD, PECVD, anderer geeigneter Abscheidungsprozesse und/oder Kombinationen davon gebildet werden. In einigen Ausführungsformen kann die Barriereschicht 204 eine im Wesentlichen gleichförmige Dicke zwischen etwa 10Ä und etwa 30Å aufweisen. Ähnlich wie beim Ausbilden der Barriereschicht 104 kann ein MHE-Prozess mit einem ALD-Abscheidungsprozess verwendet werden, um eine konforme Barriereschicht 204 mit verbesserter Stufenbedeckung zu bilden. In einigen Ausführungsformen kann der MHE-Prozess zum Bilden der Barriereschicht 204 dem MHE-Prozess zum Bilden der Barriereschicht 104 ähnlich sein und wird hier der Einfachheit halber nicht im Detail beschrieben. In einigen Ausführungsformen können die Abscheidungs- oder MHE-Prozesse unterschiedlich sein.
  • Die Austrittsarbeitsschicht 205 vom n-Typ ist gemäß einigen Ausführungsformen auf der Barriereschicht 104 abgeschieden. Die Austrittsarbeitsschicht vom n-Typ 205 kann der oben in 1 beschriebenen Austrittsarbeitsschicht vom n-Typ 105 ähnlich sein und wird hier der Einfachheit halber nicht im Detail beschrieben. In einigen Ausführungsformen kann die Austrittsarbeitsschicht 205 vom n-Typ TiAlC, TaAlC, TiSiC, jedes beliebige andere geeignete Barriereschichtmaterial vom n-Typ und/oder Kombinationen davon aufweisen. Die Austrittsarbeitsschicht 205 vom n-Typ kann unter Verwendung verschiedener Abscheidungstechniken wie ALD, PVD, CVD, PECVD, anderer geeigneter Abscheidungsprozesse und/oder Kombinationen davon gebildet werden. Die Austrittsarbeitsschicht vom n-Typ 205 kann eine im Wesentlichen gleichförmige Dicke zwischen etwa 10 Å und etwa 50 Å aufweisen. In einigen Ausführungsformen kann ein MHE-Prozess mit einem ALD-Abscheidungsprozess verwendet werden, um eine konforme Austrittsarbeitsschicht vom n-Typ 205 mit verbesserter Stufenbedeckung zu bilden. In einigen Ausführungsformen können Abscheidungsprozesse und MHE-Prozesse, die zum Bilden der Austrittsarbeitsschicht vom n-Typ 205 verwendet werden, den entsprechenden Prozessen ähnlich sein, die zum Bilden der Austrittsarbeitsschicht vom n-Typ 105 verwendet werden, und werden hier der Einfachheit halber nicht im Detail beschrieben.
  • Obwohl 3A die Metall-Gate-FinFET-Struktur 200 als eine Vorrichtung vom n-Typ darstellt, kann die Metall-Gate-FinFET-Struktur 200 auch einen Vorrichtung vom p-Typ aufweisen. Die Vorrichtung vom p-Typ kann eine Austrittsarbeitsschicht vom p-Typ aufweisen, die vor der Abscheidung der Austrittsarbeitsschicht vom n-Typ 205 gebildet wurde und in 3A der Einfachheit halber nicht gezeigt ist. Ein Abscheidungsprozess des Austrittsarbeitsmaterials vom p-Typ in Kombination mit einem In-Situ-MHE-Prozess kann auch eine konforme Materialabscheidung des Austrittsarbeitsmaterials vom p-Typ und eine verbesserte Stufenbedeckung bereitstellen. Die Bildung einer solchen vom p-Typ kann der oben unter Bezugnahme auf 1 beschriebenen Austrittsarbeitsschicht vom p-Typ ähnlich sein und wird hier der Einfachheit halber nicht im Detail beschrieben.
  • Die Sperrschicht 206 kann auf einer Austrittsarbeitsschicht vom n-Typ 205 ausgebildet sein, gemäß einigen Ausführungsformen. Die Sperrschicht 206 kann gemäß einigen Ausführungsformen auch auf einer Austrittsarbeitsschicht vom p-Typ in einem FinFET vom p-Typ ausgebildet sein. Die Sperrschicht 206 kann unter Verwendung eines ähnlichen Abscheidungs- und MHE-Prozesses wie die Sperrschicht 106 gebildet werden, wie oben in 1 beschrieben und wird hier der Einfachheit halber nicht im Detail beschrieben. In einigen Ausführungsformen können die Verarbeitungsbedingungen unterschiedlich sein. In einigen Ausführungsformen ist die Sperrschicht 206 eine optionale Schicht.
  • Die Metallschicht 207 kann gebildet werden, um einen Rest eines Gate-Graben in dem Metall-Gate-Stapel 205G zu füllen. Die Metallschicht 207 kann der oben in 1 beschriebenen Metallschicht 107 ähnlich sein und wird hier der Einfachheit halber nicht im Detail beschrieben. In einigen Ausführungsformen kann die Metallschicht 207 Wolfram aufweisen. In einigen Ausführungsformen kann die Metallschicht 207 unter Verwendung von WN, TaN, Ruthenium, Silber, Aluminium, einem beliebigen anderen geeigneten Material und/oder Kombinationen davon gebildet werden. In einigen Ausführungsformen kann die Metallschicht 207 unter Verwendung eines Damascene-Prozesses gebildet werden, gefolgt von einem Planarisierungsprozess, um jegliches überschüssige Material zu entfernen, das sich auf der oberen Oberfläche des ILD 209 gebildet hat.
  • In einigen Ausführungsformen kann das ILD 209 ein dielektrisches Material aufweisen. In einigen Ausführungsformen Das ILD 209 kann dem oben in 1 beschriebenen ILD 109 ähnlich sein und wird hier der Einfachheit halber nicht im Detail beschrieben. Das ILD 209 kann durch einen chemisch-mechanischen Polierprozess abgeflacht werden, bis ein oberer Abschnitt des Metall-Gate-Stapels 205G freigelegt ist, wie in 3A dargestellt.
  • Der in 3B gezeigte Querschnitt ist aus einer zweiten Richtung von 2 ausgeschnitten. Die zweite Richtung ist durch die Flachgrabenisolation 215 und parallel zu einer Längsachse der Halbleiterfinne 213 geschnitten und mit „B-B“ bezeichnet. Elemente mit den gleichen Bezugszeichen in den 2, 3A und 3B beziehen sich auf die gleiche Struktur von Materialien und werden hier der Einfachheit halber nicht wiederholt. Die Flachgrabenisolation 215 kann verwendet werden, um eine elektrische Isolation zwischen benachbarten Vorrichtungen bereitzustellen, und kann unter Verwendung eines Low-k-Dielektrikummaterials (z. B. eines Dielektrikummaterials mit einer Dielektrizitätskonstante von weniger als 3,9) gebildet werden. Eine Gate-Höhe H2 in 3B wird von einer oberen Oberfläche der Metallschicht 207 zu einer unteren Oberfläche der Barriereschicht 204 gemessen. Die Gatehöhe H2 kann größer als die Gatehöhe HI von 3A sein, weil die Gatehöhe H2 sowohl die Höhe der Gatehöhe HI als auch die Dicke des ILD 209 umfasst, die zwischen der oberen Oberfläche 213A der Halbleiterfinne 213 und der oberen Oberfläche der Metallschicht 207 liegt. Daher kann der in dem ILD 209 gebildete Gate-Graben, wie in 3B gezeigt, während des Gate-Ersetzungsprozesses ein höheres Aspektverhältnis aufweisen als der Gate-Graben in 3A. Das Aspektverhältnis kann zwischen etwa 6 und etwa 60 liegen. In einigen Ausführungsformen kann die Höhe H2 des Metall-Gate-Stapels von etwa 120 nm bis etwa 600 nm betragen. Ein Abstand LI kann zwischen gegenüberliegenden Oberflächen der High-k-Dielektrikumsschicht 203 zwischen etwa 10 nm bis etwa 20 nm betragen. Wie oben beschrieben, können der Mehrzyklus-Abscheidungsprozess und der MHE-Prozess einen konformen Film mit verbesserter Stufenbedeckung in Öffnungen mit hohem Aspektverhältnis erzeugen, wie z. B. der Öffnung, die während der in 3B dargestellten Gate-Ersetzungsstruktur gebildet wird.
  • In Bezug auf 4 ist eine Konfiguration eines Halbleiterwafer-Herstellungssystems 400 dargestellt, das zum Ausbilden der Austrittsarbeitsschichten in einer Metall-Gate-Halbleitervorrichtung verwendet wird. Das Halbleiterwafer-Herstellungssystem 400 weist verschiedene Wachstumskammern auf, die in jedem der zwei Cluster 400A und 400B angeordnet sind. Das Halbleiterwafer-Herstellungssystem 400 kann auch andere Wachstumskammern zum Abscheiden von dielektrischen Schichten, Barriereschichten, Sperrschichten, Haftschichten, Antireflexionsschichten und anderen geeigneten Schichten aufweisen. Jede Schicht in den Metall-Gate-Strukturen, die oben in 1-3B beschrieben sind, können in dem Halbleiterwafer-Herstellungssystem 400 gebildet werden, ohne den Wafer einem Umgebungskontakt zwischen Abscheidungsprozessen auszusetzen.
  • Zwei Ladeschleusenkammern 413A und 413B sind konfiguriert, um einen von einem Ladeanschluss 402 übertragenen Wafer aufzunehmen. Die Ladeschleusenkammern 413A und 413B werden zu einem Druck entlüftet, der dem Ladeanschluss 402 entspricht, während ein Wafer zwischen dem Ladeanschluss 402 und den Ladeschleusenkammern 413A oder 413B übertragen wird. Wenn der Wafer von der Ladeschleusenkammer 413A oder 413B in eine der Kammern im Halbleiterwafer-Herstellungssystem 400 bewegt wird, werden die Ladeschleusenkammern 413A und 413B auf einen bestimmten Grad an Vakuum heruntergepumpt, der näher an dem Vakuumpegel in den Clustern 400A und 400B liegt. Die Cluster 400A und 400B weisen jeweils mindestens ein mechanisches Mittel auf, wie beispielsweise einen Roboterarm 404 oder 408, der den in der heruntergepumpten Ladeschleusenkammer 413A oder 413B geparkten Wafer in eine der Wachstumskammern überträgt. Das Halbleiterwafer-Herstellungssystem 400 kann auch Entgasungskammern 415 und 417 aufweisen, die verwendet werden, um gasförmige und/oder flüssige Substanzen wie Feuchtigkeit und Sauerstoff von Substraten zu aktivieren und zu entfernen, um eine Änderung der Dünnfilmeigenschaften zu verhindern und ein Abscheidungsversagen zu verursachen.
  • In einigen Ausführungsformen ist eine dielektrische Abscheidungskammer 401 an dem Cluster 400A angebracht und mit Vorläufern für High-k-Dielektriumwachstum geladen. Zum Abscheiden der High-k-Dielektrikumsschichten 103 und 203, wie in 1 bzw. 2 dargestellt, sind beispielsweise Vorläufer wie Hafniumtetrachlorid (HfCl4), Wasser (H2O) und beliebige andere geeignete Vorläufer für die Abscheidungskammer 401 bereitgestellt.
  • In einigen Ausführungsformen ist eine Barriereschicht-Abscheidungskammer 403 an dem Cluster 400A angebracht und mit den Vorläuferzufuhren für das Barriereschichtwachstum verbunden. Zum Beispiel kann die Abscheidungskammer 403 mit Vorläufern für Mehrzyklus-Abscheidungs- und MHE-Prozesse beladen werden, die verwendet werden, um konforme Barriereschichten mit verbesserter Stufenbedeckung auszubilden. Die Vorläufer können in Gasform vorliegen. Die Abscheidungskammer 403 kann mit oder ohne aktiviertem Plasma während des MHE-Prozesses betrieben werden. In einigen Ausführungsformen kann die Abscheidungskammer 403 eine ALD-Abscheidungskammer sein, die auch in situ-MHE-Prozesse ausführen kann. In einigen Ausführungsformen kann die Abscheidungskammer 403 bei einer Temperatur zwischen Raumtemperatur und etwa 200 °C beibehalten werden. In einigen Ausführungsformen kann die Abscheidungskammer 403 bei einer Temperatur zwischen etwa 200 °C und etwa 1000 °C beibehalten werden. In einigen Ausführungsformen kann die Abscheidungskammer 403 bei einem Kammerdruck zwischen etwa 1 Torr und etwa 20 Torr während eines MHE-Prozesses beibehalten werden. In einigen Ausführungsformen kann die Barriereschicht-Abscheidungskammer 403 mit Vorläuferzufuhren wie WClx, WFx, TaClx, TiClx, NH3, PDMAT und/oder anderen geeigneten Vorläufern verbunden sein, wobei „x“ zwischen etwa 1 und etwa 6 liegen kann.
  • In einigen Ausführungsformen ist eine Abscheidungskammer für die Austrittsarbeitsschicht vom n-Typ 405 an dem Cluster 400B angebracht und mit Vorläuferzufuhren für die Abscheidung der Austrittsarbeitsschicht vom n-Typ verbunden. Zum Beispiel kann die Abscheidungskammer 405 mit Vorläufern für Mehrzyklus-Abscheidungs- und MHE-Prozesse beladen werden, die zum Bilden von Austrittsarbeitsschichten vom n-Typ verwendet werden. In einigen Ausführungsformen können die Vorläufer in Gasform vorliegen. In einigen Ausführungsformen kann die Abscheidungskammer 405 eine ALD-Abscheidungskammer sein, die auch in situ-MHE-Prozesse ausführen kann. In einigen Ausführungsformen kann die Abscheidungskammer 405 bei einer Temperatur zwischen Raumtemperatur und etwa 200 °C beibehalten werden. In einigen Ausführungsformen kann die Abscheidungskammer 405 bei einer Temperatur zwischen etwa 200 °C und etwa 1000 °C beibehalten werden. In einigen Ausführungsformen kann die Abscheidungskammer 405 bei einem Kammerdruck zwischen etwa 1 Torr und etwa 20 Torr während eines MHE-Prozesses beibehalten werden. In einigen Ausführungsformen kann die Abscheidungskammer der Austrittsarbeitsschicht vom n-Typ 405 mit Vorläuferzufuhren wie WClx, SnClx, NbClx, MoClx, TEA und/oder anderen geeigneten Vorläufern verbunden sein, wobei „x“ zwischen etwa 1 und etwa 6 liegen kann.
  • In einigen Ausführungsformen ist eine Abscheidungskammer für die Austrittsarbeitsschicht vom p-Typ 407 an dem Cluster 400B angebracht und mit Vorläuferzufuhren für die Abscheidung der Austrittsarbeitsschicht vom p-Typ verbunden. Zum Beispiel kann die Abscheidungskammer 407 mit Vorläufern für Mehrzyklus-Abscheidungs- und MHE-Prozesse beladen werden, die zum Bilden von Austrittsarbeitsschichten vom p-Typ verwendet werden. In einigen Ausführungsformen kann die Abscheidungskammer 407 eine ALD-Abscheidungskammer sein, die auch in situ-MHE-Prozesse ausführen kann. In einigen Ausführungsformen kann die Abscheidungskammer 407 bei einer Temperatur zwischen Raumtemperatur und etwa 200 °C beibehalten werden. In einigen Ausführungsformen kann die Abscheidungskammer 407 bei einer Temperatur zwischen etwa 200 °C und etwa 1000 °C beibehalten werden. In einigen Ausführungsformen kann die Abscheidungskammer 407 bei einem Kammerdruck zwischen etwa 1 Torr und etwa 20 Torr während eines MHE-Prozesses beibehalten werden. In einigen Ausführungsformen kann die Abscheidungskammer der Austrittsarbeitsschicht vom n-Typ 407 mit Vorläuferzufuhren wie WClx, SnClx, NbClx, MoClx, TEA und/oder anderen geeigneten Vorläufern verbunden sein, wobei „x“ zwischen etwa 1 und etwa 6 liegen kann.
  • In einigen Ausführungsformen ist eine Sperrschicht-Abscheidungskammer 409 an dem Cluster 400B angebracht und mit Vorläuferzufuhren für die Sperrschicht-Abscheidung verbunden. Zum Beispiel kann die Abscheidungskammer 409 mit Vorläufern für Mehrzyklus-Abscheidungs- und MHE-Prozesse beladen werden, die zum Bilden von Austrittsarbeitsschichten vom p-Typ verwendet werden. In einigen Ausführungsformen kann die Abscheidungskammer 409 eine ALD-Abscheidungskammer sein, die auch in situ-MHE-Prozesse ausführen kann. In einigen Ausführungsformen kann die Abscheidungskammer 409 bei einer Temperatur zwischen Raumtemperatur und etwa 200 °C beibehalten werden. In einigen Ausführungsformen kann die Abscheidungskammer 409 bei einer Temperatur zwischen etwa 200 °C und etwa 1000 °C beibehalten werden. In einigen Ausführungsformen kann die Abscheidungskammer 409 bei einem Kammerdruck zwischen etwa 1 Torr und etwa 20 Torr während eines MHE-Prozesses beibehalten werden. In einigen Ausführungsformen kann die Abscheidungskammer der Austrittsarbeitsschicht vom n-Typ 409 mit Vorläuferzufuhren wie WClx, SnClx, NbClx, MoClx, TiClx und/oder anderen geeigneten Vorläufern verbunden sein, wobei „x“ zwischen etwa 1 und etwa 6 liegen kann.
  • In einigen Ausführungsformen ermöglichen es die Kühlkammern 410A und 410B einem Wafer, sich mit einer geeigneten Abkühlungsrate zwischen verschiedenen Dünnfilmwachstümern ohne Umgebungskontakt auf eine gewünschte Temperatur abzukühlen. In einigen Ausführungsformen kann das Halbleiterwafer-Herstellungssystem 400 zusätzliche Kammern aufweisen, um jedes geeignete Material abzuscheiden, das zum Bilden der oben in den 1-3B beschriebenen Halbleiterstrukturen verwendet wird. Beispielsweise kann Halbleiterwafer-Herstellungssystem 400 Metallschicht-Abscheidungskammern zum Abscheiden von Metallschichten 107 und 207 aufweisen, die den Gate-Graben füllen. Die Metallschicht-Abscheidungskammern können mit Vorläufer-Zufuhren wie Wolfram- oder Kobalttarget verbunden sein und mit Argongas eingeführt werden.
  • Während der Abscheidung von konformen Schichten in den Abscheidungskammern des Halbleiterwafer-Herstellungssystems 400 werden die Abscheidungskammern zwischen den Mehrzyklus-Abscheidungsprozessen und den MHE-Prozessen unter Vakuum gehalten, so dass kein Umgebungskontakt oder Kontamination eingeführt werden. Ein Benutzer kann eine einzige Bauanleitung in einen Computerprozessor eingeben, um die Abscheidungskammer zum Ausführen sowohl des Mehrzyklus-Abscheidungsprozesses als auch des MHE-Prozesses zu steuern. Beispielsweise kann die Bauanleitung Abscheidungsparameter für den ersten und den zweiten Vorläufer in dem Mehrzyklus-Abscheidungsprozess umfassen, wie z. B. Pulszeit, Spülzeit, Gasströmungsrate, Kammertemperatur, Kammerdruck, Plasmaleistung, Substratvorspannung und/oder beliebige geeignete Abscheidungsparameter. Die Bauanleitung kann auch Verarbeitungsparameter für den MHE-Prozess aufweisen, wie Vorläufertypen, Vorläuferströmungsrate, Kammerdruck, Kammertemperatur, Verarbeitungszeit und/oder beliebige geeignete Verarbeitungsparameter. Daher kann der gesamte Abscheidungsprozess für eine konforme Schicht durch eine einzige Bauanleitung in der gleichen Kammer gesteuert werden.
  • Jedem Wafer wird eine Abfolge von Operationen gemäß einer Betriebsbauanleitung zugewiesen, um eine automatische Waferverarbeitung in dem Halbleiterwafer-Herstellungssystem 400 zu erreichen. In einigen Ausführungsformen wird ein Substrat zuerst von einer Ladeschleusenkammer 413A und/oder 413B zu einem Cluster 400A unter Verwendung eines Roboterarms 404 übertragen. Der Wafer kann zur Entgasung in die Kammer 415 oder 417 und dann zur Abscheidung der Dielektrikumsschicht in die High-k-Dielektrikumsschicht-Abscheidungskammer 401 geschickt werden. Beispielsweise können die oben beschriebenen High-k-Dielektrikumsschichten 103 und 203 in Gate-Gräben unter Verwendung der Abscheidungskammer 401 abgeschieden werden. In einigen Ausführungsformen kann der Wafer, nachdem eine High-k-Dielektrikumsschicht gebildet wurde, von der Kammer 401 zur Abscheidungskammer 403 zum Aufwachsen der Barriereschicht 104 oder 204 übertragen werden. In einigen Ausführungsformen ist eine Barriereschicht optional und der Wafer kann für nachfolgende Abscheidungen von der Abscheidungskammer 401 zu einer der Abscheidungskammern im Cluster 400B übertragen werden. Beispielsweise kann der Wafer gemäß einigen Ausführungsformen in die Abscheidungskammer für die Austrittsarbeitsschicht vom n-Typ 405 übertragen werden, um eine Austrittsarbeitsschicht vom n-Typ abzuscheiden. Nach der Abscheidung einer Austrittsarbeitsschicht vom n-Typ kann der Wafer zur Abscheidungskammer der Austrittsarbeitsschicht vom p-Typ 407 übertragen werden, um eine Austrittsarbeitsschicht vom p-Typ auszubilden, die in einer Vorrichtung vom p-Typ wie einem p-MOS oder p-FinFET verwendet wird, gemäß einigen Ausführungsformen. Nach dem Abscheiden der Austrittsarbeitsschichten kann der Wafer dann, falls erforderlich, in die Sperrschicht-Abscheidungskammer 409 übertragen werden. Eine Metallschicht, die zum Füllen von Gate-Gräben verwendet wird, kann gemäß einigen Ausführungsformen auch in das Halbleiterwafer-Herstellungssystem 400 abgeschieden werden. Nachdem die Metallschichten gebildet sind, kann der Wafer dann geparkt werden, um die Schleusenkammern 413A und 413B unter Verwendung der Roboterarme 404 und 408 zu laden. Das Vakuumniveau in den Ladeschleusenkammern 413A und 413B wird auf einen Pegel angehoben, der mit dem Ladeanschluss 402 vergleichbar ist, und der Wafer wird dann zum Ladeanschluss 402 übertragen und für nachfolgende Operationen entnommen. Beispielsweise kann der Wafer, der MOSFET- oder FinFET-Strukturen enthält, nach der Bildung der Metall-Gate-Struktur einer zusätzlichen CMOS-Verarbeitung unterzogen werden, um verschiedene Vorrichtungen zu bilden. In einigen Ausführungsformen umfassen die verschiedenen Merkmale leicht dotierte Source-/Drain-Gebiete (n-Typ und p-Typ LDD), Source-/Drain- (S/D) -Gebiete, Silizidmerkmale und eine Kontaktätzstoppschicht (CESL), ohne darauf beschränkt zu sein. Es sei anzumerken, dass gespannte Strukturen wie Siliziumgermanium (SiGe)- und Siliziumkarbid (SiC)-Merkmale in den Vorrichtungen vom p-Typ und/oder n-Typ gebildet werden können.
  • 5 ist ein Flussdiagramm eines beispielhaften Verfahrens 500 zum Bilden von konformen Schichten mit verbesserter Stufenbedeckung in Halbleiterstrukturen gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Es sei angemerkt, dass Operationen des Verfahrens 500 in einer anderen Reihenfolge und/oder in einer anderen Variation ausgeführt werden können und dass das Verfahren 500 mehr Operationen aufweisen kann, die der Einfachheit halber nicht beschrieben sind. Es sei auch anzumerken, dass das beispielhafte Verfahren 500 auch verwendet werden kann, um konforme Schichten mit verbesserter Stufenbedeckung in Kontakten, Durchkontaktierungen und/oder Zwischenverbindungen auszubilden. 6A - 6F sind Querschnittsansichten der Herstellung einer beispielhaften Halbleiterstruktur 600, die einen in situ-MHE-Prozess zum Ausbilden von konformen Schichten mit verbesserter Stufenbedeckung einsetzt. 6A - 6F sind als beispielhafte Querschnittsansichten bereitgestellt, um die Erklärung des Verfahrens 500 zu erleichtern. Die Halbleiterstruktur 600 kann eine Flachgrabenisolation 615, ein ILD 609 und einen Abstandshalter 610 aufweisen, die jeweils der Flachgrabenisolation 215, dem ILD 209 und dem Abstandshalter 310 ähnlich sind, wie oben in 2 - 3B beschrieben, und werden der Einfachheit halber hier nicht im Detail beschrieben. In einigen Ausführungsformen kann die Flachgrabenisolation 615 Teil eines Halbleitersubstrats sein.
  • Bei Operation 502 werden gemäß einigen Ausführungsformen der vorliegenden Offenbarung High-k-Dielektrikumsschichten in Öffnungen einer Halbleitervorrichtung abgeschieden. Die Öffnungen können Öffnungen mit hohem Aspektverhältnis (z. B. größer als 6) sein, wie Gate-Gräben, Durchkontaktierungen, Zwischenverbindungen und andere Öffnungen mit hohem Aspektverhältnis. In 6A ist ein Gate-Graben 602 zwischen der freigelegten Seitenwand und der unteren Oberfläche der High-k-Dielektrikumsschicht 603 ausgebildet. Der Gate-Graben 602 kann ein hohes Aspektverhältnis (z. B. zwischen etwa 6 und etwa 66) aufweisen, gemessen durch Teilen seiner Höhe H durch seine Breite L. An den Seitenwänden und dem Boden des Gate-Grabens 602 können High-k-Dielektrikumsschichten abgeschieden werden. Ein Beispiel einer High-k-Dielektrikumsschicht ist die High-k-Dielektrikumsschicht 603 aus 6A. Die High-k-Dielektrikumsschichten können jedes geeignete Material sein, das eine Dielektrizitätskonstante von größer als 3,9 aufweist. Beispielsweise können die High-k-Dielektrikumsschichten ein High-k-Dielektrikum wie HfOx aufweisen. In einigen Ausführungsformen kann die High-k-Dielektrikumsschicht andere High-k-Dielektrika aufweisen, wie LaO, Al2O3, ZrO, TiO, Ta2O5, Y2O3, STO, BTO, HfSiO, Si3N4, Oxynitride, beliebige andere geeignete Materialien und/oder Kombinationen davon. Die High-k-Dielektrikumsschichten können durch jeden beliebigen geeigneten Prozess wie ALD, CVD, MOCVD, PVD, PECVD, PEALD, thermische Oxidation, andere geeignete Abscheidungstechniken und/oder Kombinationen davon gebildet werden. In einigen Ausführungsformen kann die High-k-Dielektrikumsschicht eine Dicke zwischen etwa 10 Å und etwa 20 Å aufweisen. Andere Beispiele für High-k-Dielektrikumsschichten können die in 1 und 2 beschriebenen High-k-Dielektrikumsschichten 103 und 203 sein.
  • Bei Operation 504 werden gemäß einigen Ausführungsformen der vorliegenden Offenbarung Barriereschichten in Öffnungen einer Halbleitervorrichtung abgeschieden. Die Öffnungen können Öffnungen mit hohem Aspektverhältnis (z. B. größer als 6) sein, wie Gate-Gräben, Durchkontaktierungen, Zwischenverbindungen und andere Öffnungen mit hohem Aspektverhältnis. Ein Beispiel einer Barriereschicht ist die Barriereschicht 604, die auf der High-k-Dielektrikumsschicht 603 ausgebildet ist, wie in 6A gezeigt. In einigen Ausführungsformen kann die Barriereschicht TiN, TaN, ein beliebiges anderes geeignetes Barriereschichtmaterial und/oder Kombinationen davon umfassen. Die Barriereschicht kann nach der High-k-Dielektrikumsschicht gebildet werden und unter Verwendung verschiedener Abscheidungstechniken wie ALD, PVD, CVD, PECVD, anderer geeigneter Abscheidungsprozesse und/oder Kombinationen davon gebildet werden. In einigen Ausführungsformen kann die Barriereschicht eine im Wesentlichen gleichförmige Dicke zwischen etwa 10 Å und etwa 30 Å aufweisen.
  • In einigen Ausführungsformen kann ein MHE-Prozess mit einem ALD-Abscheidungsprozess verwendet werden, um eine konforme Barriereschicht mit verbesserter Stufenbedeckung zu bilden. In einigen Ausführungsformen können MHE-Prozesse mit anderen geeigneten Abscheidungsprozessen verwendet werden, um eine verbesserte Stufenbedeckung bereitzustellen. In einigen Ausführungsformen kann der ALD-Prozess, der zum Bilden der Barriereschicht verwendet wird, das Pulsen eines ersten Vorläufers in eine Reaktionskammer unter Vakuum für eine vorbestimmte Zeitdauer umfassen. Ein erster Spülvorgang unter Verwendung eines Inertgases wird in der Reaktionskammer durchgeführt, um jegliches nicht umgesetztes erstes Vorläufermaterial und Reaktionsnebenprodukte zu entfernen. Ein zweiter Vorläufer wird dann in die Reaktionskammer gepulst, um eine Oberflächenreaktion mit dem ersten Vorläufer zu ermöglichen und eine oder mehrere atomare Schichten aus Barriereschichtmaterial zu bilden. In der Reaktionskammer wird ein zweiter Spülvorgang durchgeführt, um jegliches nicht umgesetztes zweites Vorläufermaterial und jegliche Reaktionsnebenprodukte zu entfernen. Dieser Abscheidungszyklus wird dann solange wiederholt, bis eine nominale Filmdicke der Barriereschicht erreicht ist. In einigen Ausführungsformen können die MHE-Prozesse nach einem oder mehreren Abscheidungszyklen durchgeführt werden, so dass ein Überhang verringert werden kann, bevor der nachfolgender Abscheidungszyklus beginnt. Beispielsweise kann gemäß einigen Ausführungsformen ein MHE-Prozess nach jedem Abscheidungszyklus durchgeführt werden. Der MHE-Prozess kann auch in Intervallen nach einer gewissen Anzahl von Abscheidungszyklen durchgeführt werden. In einigen Ausführungsformen können MHE-Prozesse durchgeführt werden, nachdem eine endgültige nominale Filmdicke erreicht ist und vor dem Abscheidungsprozess eines anderen Materials. Der MHE-Prozess kann während des Abscheidungszyklus gebildete Überhänge aufgrund einer größeren Ionendichte an der Oberseite der Öffnungen als an der Unterseite der Öffnungen wirksam entfernen.
  • In einigen Ausführungsformen kann der Metallvorläufer auf Chlorbasis oder Fluorbasis für einen MHE-Prozess WFx, WClx, TiClx, TaClx umfassen, wobei „x“ gleich etwa 1-6 betragen kann. In einigen Ausführungsformen können beliebige andere geeignete Vorläufer verwendet werden. In einigen Ausführungsformen werden der Abscheidungszyklus und der MHE-Prozess in situ durchgeführt, beispielsweise in einem Verarbeitungssystem wie einem ALD-Cluster-Tool durchgeführt werden. In einigen Ausführungsformen können die Verarbeitungsbedingungen des MHE-Prozesses ähnlich den Verarbeitungsbedingungen sein, die im MHE-Prozess während der Bildung der Barriereschicht 104 verwendet werden. Beispielsweise können die Verarbeitungsbedingungen wie Temperatur, Vorläuferdurchflussraten, Kammerdruck, Verarbeitungszeit, Plasmazustand, Anzahl der Zyklen, Abfolge der Zyklen und andere Verarbeitungsbedingungen zwischen den zuvor genannten MHE-Prozessen ähnlich sein. In einigen Ausführungsformen können die Verarbeitungsbedingungen unterschiedlich sein. Andere Beispiele zum Bilden von Barriereschichten unter Verwendung des Mehrzyklus-Abscheidungsprozesses und MHE-Prozesses können das Ausbilden von Barriereschichten 104 und 204 sein, wie oben in 1 und 2 beschrieben.
  • Bei Operation 506 werden gemäß einigen Ausführungsformen der vorliegenden Offenbarung Austrittsarbeitsschichten vom p-Typ in Öffnungen einer Halbleitervorrichtung abgeschieden. Die Öffnungen können Öffnungen mit hohem Aspektverhältnis (z. B. größer als 6) sein, wie Gate-Gräben, Durchkontaktierungen, Zwischenverbindungen und andere Öffnungen mit hohem Aspektverhältnis. In einigen Ausführungsformen kann die Halbleitertransistorvorrichtung eine Vorrichtung vom p-Typ sein, die eine Austrittsarbeitsschicht vom p-Typ umfasst, die auf einer Austrittsarbeitsschicht vom n-Typ ausgebildet ist. Ein Beispiel für eine Austrittsarbeitsschicht vom p-Typ ist die Austrittsarbeitsschicht vom p-Typ 605p, die auf der Barriereschicht 604 ausgebildet ist, wie in 6C gezeigt. Ein Abscheidungsprozess des Austrittsarbeitsmaterials vom p-Typ in Kombination mit einem In-Situ-MHE-Prozess kann auch eine konforme Materialabscheidung des Austrittsarbeitsmaterials vom p-Typ und eine verbesserte Stufenbedeckung bereitstellen. Die kombinierten Austrittsarbeitsschichten vom n-Typ und p-Typ können einen angemessenen Austrittsarbeitswert bereitstellen, um eine nominale Transistorschwellenspannung für Vorrichtungen vom p-Typ zu erreichen. In einigen Ausführungsformen kann die Austrittsarbeitsschicht vom p-Typ TiN, HkE-TiN, jedes andere geeignete Austrittsarbeitsschichtmaterial und/oder Kombinationen davon aufweisen. Eine Austrittsarbeitsschicht vom p-Typ kann nach einer Austrittsarbeitsschicht vom n-Typ gebildet werden und unter Verwendung verschiedener Abscheidungstechniken wie ALD, PVD, CVD, PECVD, anderer geeigneter Abscheidungsprozesse und/oder Kombinationen davon gebildet werden. In einigen Ausführungsformen kann die Austrittsarbeitsschicht vom p-Typ eine im Wesentlichen gleichförmige Dicke zwischen etwa 5 Ä und etwa 50 Å aufweisen. Der MHE-Prozess zum Bilden der Austrittsarbeitsschicht vom p-Typ kann Vorläufer umfassen, die WClx, TaClx, SnClx, NbClx verwenden, wobei „x“ zwischen etwa 1 und etwa 6 liegen kann. In einigen Ausführungsformen können beliebige andere geeignete Vorläufer verwendet werden. In einigen Ausführungsformen können die Verarbeitungsbedingungen des MHE-Prozesses in einem Bildungsprozess der Austrittsarbeitsschicht vom p-Typ denjenigen aus den Bidlungsprozessen der Austrittsarbeitsschicht vom n-Typ 105 ähneln. In einigen Ausführungsformen können die Verarbeitungsbedingungen unterschiedlich sein. Andere Beispiele von Austrittsarbeitsschichten vom p-Typ können die Austrittsarbeitsschichten vom p-Typ sein, die oben in Bezug auf 1 und 2 beschrieben wurden.
  • Bei Operation 508 werden gemäß einigen Ausführungsformen der vorliegenden Offenbarung Austrittsarbeitsschichten vom n-Typ in Öffnungen einer Halbleitervorrichtung abgeschieden. Die Öffnungen können Öffnungen mit hohem Aspektverhältnis (z. B. größer als 6) sein, wie Gate-Gräben, Durchkontaktierungen, Zwischenverbindungen und andere Öffnungen mit hohem Aspektverhältnis. Die Austrittsarbeitsschichten vom n-Typ können gemäß einigen Ausführungsformen auf der Barriereschicht abgeschieden werden. Ein Beispiel für eine Austrittsarbeitsschicht vom n-Typ ist die Austrittsarbeitsschicht vom n-Typ 605n, die auf der Austrittsarbeitsschicht vom p-Typ 605n ausgebildet ist, wie in 6D gezeigt. Die Austrittsarbeitsschichten vom n-Typ können einen geeigneten Austrittsarbeitswert bereitstellen, um eine nominale Transistorschwellenspannung für eine Halbleitertransistorvorrichtung zu erreichen. In einigen Ausführungsformen kann eine Austrittsarbeitsschicht vom n-Typ TiAlC, TaAlC, TiSiC, jedes andere geeignete Austrittsarbeitsschichtmaterial vom n-Typ und/oder Kombinationen davon aufweisen. Austrittsarbeitsschichten vom n-Typ können nach einer Barriereschichtabscheidung gebildet werden und unter Verwendung verschiedener Abscheidungstechniken wie ALD, PVD, CVD, PECVD, anderer geeigneter Abscheidungsprozesse und/oder Kombinationen davon gebildet werden. In einigen Ausführungsformen können die Austrittsarbeitsschichten vom n-Typ eine im Wesentlichen gleichförmige Dicke zwischen etwa 10 Ä und etwa 50 Å aufweisen. Die MHE-Prozesse können mit einem ALD-Abscheidungsprozess verwendet werden, um eine konforme Austrittsarbeitsschicht vom n-Typ mit verbesserter Stufenbedeckung zu bilden. In einigen Ausführungsformen kann ein ALD-Prozess, der zur Herstellung einer Austrittsarbeitsschicht vom n-Typ verwendet wird, das Pulsieren eines ersten Vorläufers in eine Reaktionskammer unter Vakuum für eine vorbestimmte Zeitdauer umfassen, damit der erste Vorläufer mit der Substratoberfläche vollständig reagieren kann. Anschließend wird ein erster Spülvorgang unter Verwendung eines Inertgases in der Reaktionskammer durchgeführt, um jegliches nicht umgesetztes erstes Vorläufermaterial und Reaktionsnebenprodukte zu entfernen. Ein zweiter Vorläufer wird dann in die Reaktionskammer gepulst, um eine Oberflächenreaktion mit dem ersten Vorläufer zu ermöglichen und eine oder mehrere atomare Schichten aus Austrittsarbeitsmaterial vom n-Typ zu bilden. In der Reaktionskammer wird ein zweiter Spülvorgang durchgeführt, um jegliches nicht umgesetztes zweites Vorläufermaterial und jegliche Reaktionsnebenprodukte zu entfernen. Der Abscheidungszyklus wird dann solange wiederholt, bis eine nominale Filmdicke von Austrittsarbeitsmaterial vom n-Typ erreicht ist. In einigen Ausführungsformen können MHE-Prozesse nach einem oder mehreren Abscheidungszyklen durchgeführt werden, so dass ein Überhang verringert werden kann, bevor der nachfolgende Abscheidungszyklus beginnt. Beispielsweise kann gemäß einigen Ausführungsformen ein MHE-Prozess nach jedem Abscheidungszyklus durchgeführt werden. Der MHE-Prozess kann auch in Intervallen nach einer gewissen Anzahl von Abscheidungszyklen durchgeführt werden. In einigen Ausführungsformen können MHE-Prozesse durchgeführt werden, nachdem eine endgültige nominale Filmdicke erreicht ist und vor dem Abscheidungsprozess eines anderen Materials. Der MHE-Prozess kann während des Abscheidungszyklus gebildete Überhänge aufgrund einer größeren Ionendichte an der Oberseite der Öffnungen als an der Unterseite der Öffnungen wirksam entfernen.
  • In einigen Ausführungsformen kann der Metallvorläufer auf Chlorbasis oder Fluorbasis für einen MHE-Prozess WClx, SnClx, NbClx, MoClx aufweisen, wobei ‚x‘ zwischen etwa 1 und etwa 6 liegen kann. In einigen Ausführungsformen können beliebige andere geeignete Vorläufer verwendet werden. In einigen Ausführungsformen werden der Abscheidungszyklus und der MHE-Prozess in situ durchgeführt, beispielsweise in einem Verarbeitungssystem wie einem ALD-Cluster-Tool durchgeführt werden. In einigen Ausführungsformen können die Verarbeitungsbedingungen des MHE-Prozesses ähnlich den Verarbeitungsbedingungen sein, die im MHE-Prozess während der Bildung der Barriereschicht 104 verwendet werden. Beispielsweise können die Verarbeitungsbedingungen wie Temperatur, Vorläuferdurchflussraten, Kammerdruck, Verarbeitungszeit, Plasmazustand, Anzahl der Zyklen, Abfolge der Zyklen und andere Verarbeitungsbedingungen zwischen den zuvor genannten MHE-Prozessen ähnlich sein. In einigen Ausführungsformen können die Verarbeitungsbedingungen unterschiedlich sein. Andere Beispiele für Austrittsarbeitsschichten vom n-Typ können die in 1 und 2 beschriebenen Austrittsarbeitsschichten vom n-Typ 105 und 205 sein.
  • Bei Operation 510 werden gemäß einigen Ausführungsformen der vorliegenden Offenbarung Sperrschichten in Öffnungen einer Halbleitervorrichtung abgeschieden. Die Öffnungen können Öffnungen mit hohem Aspektverhältnis (z. B. größer als 6) sein, wie Gate-Gräben, Durchkontaktierungen, Zwischenverbindungen und andere Öffnungen mit hohem Aspektverhältnis. Die Sperrschichten können gemäß einigen Ausführungsformen auf Austrittsarbeitsschichten vom n-Typ oder p-Typ ausgebildet sein. Ein Beispiel einer Sperrschicht ist die Sperrschicht 606, die auf der Austrittsarbeitsschicht vom n-Typ 605n ausgebildet ist, wie in 6E gezeigt. Die Sperrschichten können auf den Austrittsarbeitsschichten in situ ausgebildet werden, wodurch verhindert wird, dass die darunter liegende Austrittsarbeitsschicht kontaminiert wird oder oxidiert. Die Sperrschichten können auch in einer anderen Abscheidungskammer innerhalb des gleichen Cluster-Tools oder unter Verwendung eines anderen Abscheidungs-Tools gebildet werden. Die Sperrschichten können TiN, TaN, TSN, jedes andere geeignete Material und/oder Kombinationen davon aufweisen. In einigen Ausführungsformen können die Sperrschichten eine Dicke in dem Bereich von etwa 5 Ä bis etwa 40 Å aufweisen. Die Sperrschichten können durch verschiedene Abscheidungstechniken gebildet werden, wie z. B. ALD, PVD, CVD, PECVD oder andere geeignete Techniken. In einigen Ausführungsformen kann die Sperrschicht 106 eine optionale Schicht sein, die entfernt werden kann. Ähnlich dem Abscheidungsprozess von Barriereschicht- und Austrittsarbeitsschichten kann ein Abscheidungsprozess für Sperrschichten in Kombination mit einem In-situ-MHE-Prozess auch eine konforme Abscheidung von Sperrmaterial und eine verbesserte Stufenbedeckung bereitstellen. In einigen Ausführungsformen kann der MHE-Prozess zum Bilden der Sperrschicht 106 Vorläufer wie WClx, SnClx, NbClx, MoClx aufweisen, wobei ,x‘ zwischen etwa 1 und etwa 6 liegen kann. In einigen Ausführungsformen können beliebige andere geeignete Vorläufer verwendet werden. Andere Beispiele für Sperrschichten können die in 1 - 3B beschriebenen Sperrschichten 106 und 206 sein.
  • Bei Operation 512 werden gemäß einigen Ausführungsformen der vorliegenden Offenbarung Metallschichten in Öffnungen einer Halbleitervorrichtung abgeschieden. Die Öffnungen können Öffnungen mit hohem Aspektverhältnis (z. B. größer als 6) sein, wie Gate-Gräben, Durchkontaktierungen, Zwischenverbindungen und andere Öffnungen mit hohem Aspektverhältnis. Die Metallschichten können gebildet werden, um einen Rest eines Gate-Grabens in dem Metall-Gate-Stapel zu füllen. Ein Beispiel einer Metallschicht ist die Metallschicht 607, die auf der Sperrschicht 606 ausgebildet ist, wie in 6F gezeigt. Metallschichten können Wolfram, WN, TaN, Ruthenium, Silber, Aluminium, jedes beliebige geeignete Material und/oder Kombinationen davon umfassen. Metallschichten können unter Verwendung eines Damascene-Prozesses gebildet werden, gefolgt von einem Planarisierungsprozess, um jegliches überschüssige Material zu entfernen, das sich auf der oberen Oberfläche der ILD-Schicht gebildet hat. Andere Beispiele für Metallschichten können die in 1 - 3B beschriebenen Metallschichten 107 und 207 sein. Mit Bezug auf 6F wird ein Metall-Gate-Stapel mit einer Barriereschicht 604, einer Austrittsarbeitsschicht vom p-Typ 605p, einer Austrittsarbeitsschicht vom n-Typ 605n, einer Sperrschicht 606 und einer Metallschicht 607 gebildet. Der Metall-Gate-Stapel ist in dem Gate-Graben 602 gebildet, wie oben in 6A beschrieben, und kann das gleiche Aspektverhältnis wie Gate-Graben 602 aufweisen. Daher kann der Metall-Gate-Stapel ein Aspektverhältnis zwischen etwa 6 und etwa 66 aufweisen.
  • Verschiedene Ausführungsformen gemäß dieser Offenbarung stellen Verfahren zum Bilden von konformen Metallschichten mit verbesserter Stufenbedeckung in Öffnungen mit hohem Aspektverhältnis bereit. In einigen Ausführungsformen können die konformen Schichten, die unter Verwendung der in der vorliegenden Offenbarung beschriebenen Verfahren gebildet werden, auch Metallverbundschichten und Metallschichten aufweisen, die der Einfachheit halber zusammenfassend als Metallschichten bezeichnet werden. Die konformen Metallschichten können unter Verwendung eines Mehrzyklus-Abscheidungs- und In-situ-Ätzprozesses gebildet werden. Der Bildungsprozess kann Zyklen von Abscheidungsprozessen und In-situ-Ätzprozessen umfassen, wie z. B. einen MHE-Prozess. Der MHE-Prozess kann in situ zwischen oder am Ende der Abscheidungszyklen zum Wegätzen von überschüssigem abgeschiedenem Material und zum Bilden einer konformen Metallschicht durchgeführt werden. In einigen Ausführungsformen kann die abgeschiedene Metallschicht im Wesentlichen konform sein. In einigen Ausführungsformen kann die abgeschiedene Materialschicht eine im Wesentlichen gleichmäßige und kontinuierliche Materialbedeckung an den Seitenwänden, dem Boden und der oberen Oberfläche von Öffnungen mit hohem Aspektverhältnis bereitstellen, um eine verbesserte Stufenbedeckung zu erzielen. In einigen Ausführungsformen kann der Mehrzyklus-Abscheidungsprozess einen ALD-Prozess umfassen. In einigen Ausführungsformen können im MHE-Prozess verwendete Vorläufer Metallvorläufer auf Chlorbasis oder Fluorbasis umfassen. Die nominale Dicke und Qualität der konformen Metallschichten kann variiert werden, indem mindestens die Abscheidungsbedingung, die Anzahl der Abscheidungszyklen, die Wahl der Vorläufer des MHE-Prozesses, die Anzahl der Ätzzyklen, die Parameter des MHE-Prozesses, andere geeignete Parameter und/ oder Kombinationen davon eingestellt werden.
  • Gemäß verschiedenen Ausführungsformen dieser Offenbarung stellt die Verwendung des Abscheidungs- und In-Situ-Ätzprozesses zur Bildung von konformen Spaltfüllschichten in Halbleiterstrukturen unter anderem die Vorteile von (i) hoher Vorrichtungszuverlässigkeit und Schwellenspannungsleistung aufgrund einer verbesserten Stufenbedeckung in Strukturen mit hohem Aspektverhältnis; (ii) reduziert oder beseitigt die Notwendigkeit zusätzlicher Trockenätz- oder Nassätzprozesse aufgrund des MHE-Ätzprozesses; und (iii) vermeidet die Kontamination und reduziert die Kosten durch Einsetzen eines In-Situ-Ätzprozesses, der in der gleichen Abscheidungskammer durchgeführt wird.
  • In einigen Ausführungsformen umfasst ein Verfahren zum Herstellen einer Halbleiterstruktur das Bilden einer Öffnung in einem Substrat und Abscheiden einer konformen Metallschicht in die Öffnung. Das Abscheiden umfasst das Ausführen eines oder mehrerer Abscheidungszyklen. Die Abscheidung umfasst das Zuführen eines ersten Vorläufers in eine Abscheidungskammer und das Spülen der Abscheidungskammer, um mindestens einen Teil des ersten Vorläufers zu entfernen. Das Verfahren umfasst auch das Zuführen eines zweiten Vorläufers in die Abscheidungskammer zum Bilden einer Unterschicht der konformen Metallschicht und das Spülen der Abscheidungskammer, um mindestens einen Teil des zweiten Vorläufers zu entfernen. Das Verfahren umfasst ferner das Ausführen eines Metallhalogenid-Ätzprozesses (MHE), der das Zuführen eines dritten Vorläufers in die Abscheidungskammer umfasst.
  • In einigen Ausführungsformen umfasst ein Verfahren zum Herstellen einer Halbleitertransistorstruktur das Bilden einer Öffnung auf einem Substrat und Abscheiden einer Barriereschicht in die Öffnung. Das Verfahren umfasst auch das Abscheiden einer Austrittsarbeitsschicht auf der Barriereschicht unter Verwendung eines Atomic Layer Deposition (ALD)-Prozesses. Das Verfahren umfasst ferner das Ätzen der Austrittsarbeitsschicht in situ durch einen Metallhalogenid-Ätzprozess (MHE) und das Abscheiden einer Metallschicht zum Füllen der Öffnung.
  • In einigen Ausführungsformen umfasst eine Halbleiterstruktur eine Barriereschicht über einem Substrat und einen Gate-Stapel, der auf der Barriereschicht gebildet ist. Der Gate-Stapel hat ein Aspektverhältnis von größer als 6 und weist eine oder mehr Austrittsarbeitsschichten auf der Barriereschicht auf. Eine Dicke der einen oder mehreren Austrittsarbeitsschichten liegt zwischen etwa 5 Ä und etwa 50 Å. Die Halbleiterstruktur umfasst auch eine Metallschicht über der einen oder den mehreren Austrittsarbeitsschichten.
  • Man wird zu schätzen wissen, dass der Absatz Ausführliche Beschreibung und nicht die Zusammenfassung der Offenbarung zum Verwenden zum Auslegen der Ansprüche bezweckt ist. Der Absatz Zusammenfassung der Offenbarung kann eine oder mehrere, aber nicht alle berücksichtigten Ausführungsbeispiele vorstellen und bezweckt daher nicht die Einschränkung der angehängten Ansprüche.
  • Die vorstehende Offenbarung umreißt Merkmale verschiedener Ausführungsformen, so dass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Fachleute werden zu schätzen wissen, dass sie die vorliegende Offenbarung leicht als Grundlage zum Entwerfen oder Modifizieren anderer Prozesse und Strukturen zum Ausführen derselben Zwecke und/oder zum Erreichen derselben Vorteile der hierin eingeführten Ausführungsformen verwenden können. Fachleute werden auch erkennen, dass solche äquivalenten Konstruktionen nicht vom Geist und Umfang der vorliegenden Offenbarung abweichen und dass sie verschiedene Änderungen, Ersetzungen und Abänderungen hierin vornehmen können, ohne vom Geist und Umfang der beigefügten Ansprüche abzuweichen.

Claims (20)

  1. Verfahren zur Herstellung einer Halbleiterstruktur, wobei das Verfahren Folgendes umfasst: Bilden einer Öffnung in einem Substrat; und Abscheiden einer konformen Metallschicht in der Öffnung, wobei das Abscheiden Folgendes umfasst: Ausführen eines oder mehrerer Abscheidungszyklen umfassend: Zuführen eines ersten Vorläufers in eine Abscheidungskammer; Spülen der Abscheidungskammer, um mindestens einen Teil des ersten Vorläufers zu entfernen; Zuführen eines zweiten Vorläufers in die Abscheidungskammer, um eine Unterschicht der konformen Metallschicht auszubilden; und und Spülen der Abscheidungskammer, um mindestens einen Teil des zweiten Vorläufers zu entfernen; und Ausführen eines Metallhalogenid-Ätzprozesses (MHE) umfassend das Zuführen eines dritten Vorläufers in die Abscheidungskammer.
  2. Verfahren nach Anspruch 1, wobei das Ausführen des einen oder der mehreren Abscheidungszyklen das Wiederholen des Abscheidungszyklus zum Abscheiden einer nominalen Dicke der konformen Metallschicht umfasst.
  3. Verfahren nach Anspruch 1 oder 2, wobei das Ausführen des MHE-Prozesses das Ausführen des MHE-Prozesses nach einem jeden Abscheidungszyklus umfasst.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei der MHE-Prozess nach dem einen oder den mehreren Abscheidungszyklen ausgeführt wird.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Ausführen des MHE-Prozesses das Ausführen des MHE-Prozesses nach dem Abscheiden einer nominalen Dicke der konformen Metallschicht umfasst.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei der MHE-Prozess bei einer Temperatur zwischen etwa 200 °C und etwa 1000 °C ausgeführt wird.
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei der erste oder der zweite Vorläufer Tetrachlorid (TiCl4), Pentakis-Dimethylamino-Tantal (PDMAT), Ammoniak (NH3) und/oder Triethylaluminium (TEA) umfasst.
  8. Verfahren nach einem der vorhergehenden Ansprüche, wobei der dritte Vorläufer einen Metallvorläufer auf Chlor- oder Fluorbasis umfasst.
  9. Verfahren nach einem der vorhergehenden Ansprüche, wobei der dritte Vorläufer Wolframfluorid (WFx), Wolframchlorid (WClx), Titanchlorid (TiClx), Titanfluorid (TiFx), Tantalchlorid (TaClx), Zinnchlorid (SnClx) und/oder Molybdänchlorid (MoClx) umfasst, wobei x zwischen etwa 1 und etwa 6 liegt.
  10. Verfahren nach einem der vorhergehenden Ansprüche, wobei der MHE-Prozess für einen Zeitraum zwischen etwa 10 s und etwa 300 s ausgeführt wird.
  11. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Ausführen des MHE-Prozesses das Ausführen des MHE ohne Aktivierung eines Plasmas umfasst.
  12. Verfahren nach einem der vorhergehenden Ansprüche, wobei der MHE-Prozess bei einem Kammerdruck zwischen etwa 1 Torr und etwa 20 Torr ausgeführt wird.
  13. Verfahren nach einem der vorhergehenden Ansprüche, wobei eine Strömungsrate für den dritten Vorläufer zwischen etwa 100 Standardkubikzentimeter pro Minute (sccm) und etwa 12000 sccm liegt.
  14. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Ausführen des MHE-Prozesses das Ausführen des MHE-Prozesses nach einem oder mehreren Abscheidungszyklen ohne Aussetzen der Halbleiterstruktur an die Umgebung umfasst.
  15. Verfahren zur Herstellung einer Halbleitertransistorstruktur, wobei das Verfahren Folgendes umfasst: Bilden einer Öffnung auf einem Substrat; Abscheiden einer Barriereschicht in der Öffnung; Abscheiden einer Austrittsarbeitsschicht auf der Barriereschicht unter Verwendung eines Atomic Layer Deposition (ALD)-Prozesses; Ätzen der Austrittsarbeitsschicht in situ durch einen Metallhalogenid-Ätzprozess (MHE); und Abscheiden einer Metallschicht zum Füllen der Öffnung.
  16. Verfahren nach Anspruch 15, wobei das Ätzen der Austrittsarbeitsschicht das Ausführen des MHE-Prozesses während des ALD-Prozesses umfasst.
  17. Verfahren nach einem der Ansprüche 15 bis 16, wobei das Ätzen der Austrittsarbeitsschicht das Ausführen des MHE-Prozesses nach dem ALD-Prozess umfasst.
  18. Verfahren nach einem der Ansprüche 15 bis 17, wobei das Ätzen der Austrittsarbeitsschicht das Zuführen eines Vorläufers in eine Abscheidungskammer umfasst, wobei der Vorläufer einen Metallvorläufer auf Chlor- oder Fluorbasis umfasst.
  19. Halbleiterstruktur, umfassend: eine Barriereschicht auf einem Substrat; eine Austrittsarbeitsschicht auf der Barriereschicht, wobei die Austrittsarbeitsschicht ein Metallelement umfasst, das in einem Metallhalogenidätzverfahren (MHE) zum Ätzen der Austrittsarbeitsschicht verwendet wird; und eine Metallschicht auf der Austrittsarbeitsschicht.
  20. Halbleiterstruktur nach Anspruch 19, wobei das Metallelement Wolfram, Zinn, Niob, Molybdän, Tantal und/oder Titan umfasst.
DE102019116992.5A 2018-08-30 2019-06-25 Bildungs- und in-situ-ätzprozesse für metallschichten Pending DE102019116992A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/117,234 2018-08-30
US16/117,234 US10535523B1 (en) 2018-08-30 2018-08-30 Formation and in-situ etching processes for metal layers

Publications (1)

Publication Number Publication Date
DE102019116992A1 true DE102019116992A1 (de) 2020-03-05

Family

ID=69141166

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102019116992.5A Pending DE102019116992A1 (de) 2018-08-30 2019-06-25 Bildungs- und in-situ-ätzprozesse für metallschichten

Country Status (5)

Country Link
US (4) US10535523B1 (de)
KR (1) KR102293694B1 (de)
CN (1) CN110875179B (de)
DE (1) DE102019116992A1 (de)
TW (1) TWI706444B (de)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10879124B2 (en) * 2017-11-21 2020-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Method to form a fully strained channel region
US10535523B1 (en) 2018-08-30 2020-01-14 Taiwan Semiconductor Manufacturing Co., Ltd. Formation and in-situ etching processes for metal layers
US11094827B2 (en) * 2019-06-06 2021-08-17 Globalfoundries U.S. Inc. Semiconductor devices with uniform gate height and method of forming same
US11164867B2 (en) * 2019-08-07 2021-11-02 Globalfoundries U.S. Inc. Fin-type field-effect transistors over one or more buried polycrystalline layers
US11387344B2 (en) * 2020-02-27 2022-07-12 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device having a doped work-function layer
US11437474B2 (en) 2020-08-17 2022-09-06 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structures in transistors and method of forming same
US11594610B2 (en) 2020-10-15 2023-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US12087587B2 (en) 2021-03-04 2024-09-10 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structures in transistors and method of forming same
US20230066477A1 (en) * 2021-08-31 2023-03-02 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structures in transistors and method of forming same

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2800729B2 (ja) * 1995-07-19 1998-09-21 カシオ計算機株式会社 金属層のエッチング方法
US5654233A (en) * 1996-04-08 1997-08-05 Taiwan Semiconductor Manufacturing Company Ltd Step coverage enhancement process for sub half micron contact/via
JP3716240B2 (ja) * 2002-08-23 2005-11-16 三菱重工業株式会社 酸化金属膜を作製する方法及び装置
US7332409B2 (en) * 2004-06-11 2008-02-19 Samsung Electronics Co., Ltd. Methods of forming trench isolation layers using high density plasma chemical vapor deposition
US20060097397A1 (en) * 2004-11-10 2006-05-11 Russell Stephen W Method for forming a dual layer, low resistance metallization during the formation of a semiconductor device
US7741197B1 (en) * 2005-12-29 2010-06-22 Nanosys, Inc. Systems and methods for harvesting and reducing contamination in nanowires
US8193641B2 (en) * 2006-05-09 2012-06-05 Intel Corporation Recessed workfunction metal in CMOS transistor gates
KR20090113621A (ko) * 2008-04-28 2009-11-02 성균관대학교산학협력단 증착 및 식각을 통한 반도체 소자의 금속배선 형성방법
TWI536451B (zh) * 2010-04-26 2016-06-01 應用材料股份有限公司 使用具金屬系前驅物之化學氣相沉積與原子層沉積製程之ｎ型金氧半導體金屬閘極材料、製造方法及設備
GB201206096D0 (en) 2012-04-05 2012-05-16 Dyson Technology Ltd Atomic layer deposition
US9362385B2 (en) * 2013-12-18 2016-06-07 Taiwan Semiconductor Manufacturing Company Ltd. Method for tuning threshold voltage of semiconductor device with metal gate structure
US9583362B2 (en) * 2014-01-17 2017-02-28 Taiwan Semiconductor Manufacturing Company Ltd. Metal gate structure and manufacturing method thereof
US9466494B2 (en) * 2014-11-18 2016-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. Selective growth for high-aspect ration metal fill
US9502238B2 (en) * 2015-04-03 2016-11-22 Lam Research Corporation Deposition of conformal films by atomic layer deposition and atomic layer etch
US9947540B2 (en) * 2015-07-31 2018-04-17 Taiwan Semiconductor Manufacturing Company, Ltd. Pre-deposition treatment and atomic layer deposition (ALD) process and structures formed thereby
US9972504B2 (en) * 2015-08-07 2018-05-15 Lam Research Corporation Atomic layer etching of tungsten for enhanced tungsten deposition fill
US10283319B2 (en) * 2016-12-22 2019-05-07 Asm Ip Holding B.V. Atomic layer etching processes
US10854459B2 (en) * 2017-09-28 2020-12-01 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure passivating species drive-in method and structure formed thereby
US10535523B1 (en) * 2018-08-30 2020-01-14 Taiwan Semiconductor Manufacturing Co., Ltd. Formation and in-situ etching processes for metal layers

Also Published As

Publication number Publication date
US10535523B1 (en) 2020-01-14
CN110875179A (zh) 2020-03-10
CN110875179B (zh) 2022-08-09
US20200135471A1 (en) 2020-04-30
TW202017000A (zh) 2020-05-01
US10872769B2 (en) 2020-12-22
KR20200026711A (ko) 2020-03-11
KR102293694B1 (ko) 2021-08-27
TWI706444B (zh) 2020-10-01
US20210111027A1 (en) 2021-04-15
US11545363B2 (en) 2023-01-03
US20230141521A1 (en) 2023-05-11

Similar Documents

Publication Publication Date Title
DE102019116992A1 (de) Bildungs- und in-situ-ätzprozesse für metallschichten
DE102018104654B4 (de) Doppelte metalldurchkontaktierung für übergangswiderstand
DE102020101271B4 (de) Verfahren zur bottom-up-bildung einer vorrichtung mit kontaktsteckern und vorrichtung mit kontaktsteckern
DE112008000638B4 (de) Verfahren zur Herstellung einer Halbleitereinheit mit selbstausgerichteten epitaxialen Verlängerungen von Quellen und Senken
DE112005001593B4 (de) Verfahren zum Herstellen einer Halbleitervorrichtung mit einer High-K-Gate-Dielektrikumschicht und einer Metall-Gateelektrode
DE102020101301A1 (de) Gatestrukturen für halbleiter-bauelemente
DE102019200725B4 (de) FinFET mit High-k-Abstandshalter und selbstausgerichteter Kontaktdeckschicht
DE102018115909A1 (de) Struktur und Verfahren für Finfet-Vorrichtung mit Kontakt über dielektrischem Gate
DE102017118199A1 (de) Finfet-vorrichtung und ausbildungsverfahren
DE102017127206A1 (de) Kontaktstruktur für halbleiter-bauelement
DE112018004463T5 (de) Formangepasste ersatz-gate-elektrode für kurzkanaleinheiten
DE112018003323T5 (de) Verwenden eines mehrschichtigen gate-abstandshalters zur reduzierung der erosion eines halbleiter-fin während einer abstandshalter-strukturierung
DE102019109861A1 (de) Gatestapel-Behandlung
DE102018119795B4 (de) Spannungsmodulation für dielektrische Schichten
DE102012111822B4 (de) Vorrichtung und Verfahren für Multi-Gate-Transistoren
DE102014119648B4 (de) METALL-GATE-STAPEL MIT TaAlCN-SCHICHT
DE102020100795A1 (de) Austrittsarbeitsschichten für transistor-gate-elektroden
DE112018002294T5 (de) Transistoren mit vertikalem transport mit gleichen gatestapeldicken
DE102019113425A1 (de) Finfet-aufbau und verfahren mit reduzierter finnenknickung
DE102021100729A1 (de) Kontaktstecker
DE102011005718A1 (de) Verfahren zum Verringern der Äquivalenzdicke von Dielektriika mit großem ε in Feldeffekttranistoren durch Ausführen eines Ausheizprozesses bei geringer Temperatur
DE102020124234B4 (de) Metallgates und verfahren zu ihrer herstellung
DE102018124815B4 (de) FIN-Feldeffekttransistorbauteil und Verfahren
DE102020121101A1 (de) Halbleitervorrichtung und verfahren zu deren herstellung
DE102018101016B4 (de) Verfahren zum Schneiden von Metall-Gates und daraus gebildete Strukturen

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication