CN113380625A - 半导体装置的制造方法 - Google Patents

Abstract

一种半导体装置的制造方法，包含形成第一介电层于半导体鳍片上。上述方法包含形成第二介电层于第一介电层上。上述方法包含露出第一介电层的部分。上述方法包含在限制第一介电层的暴露部分的氧化的同时，氧化第二介电层的表面。

Description

半导体装置的制造方法

技术领域

本公开涉及半导体装置，特别是涉及非平面晶体管的制造方法。

背景技术

由于各种电子元件(如晶体管、二极管、电阻器、电容器等)的集成密度不断提升，半导体工业经历了快速的成长。大部分的情况下，集成密度的提高是由于最小特征的尺寸不断缩小，这使得更多的元件可以集成到一个特定区域中。

鳍式场效晶体管(FinFET)装置在集成电路中的应用日益普遍。FinFET装置具有三维结构，包含从基板上突出的鳍片。栅极结构围绕鳍片，用以控制电荷载子在FinFET装置的导电通路内的流动。例如，在三栅极(tri-gate)FinFET装置中，栅极结构包绕(wraparound)鳍片的三个侧面，从而在鳍片的三个侧面上形成导电通路。

发明内容

本公开实施例提供一种半导体装置的制造方法，包含：形成第一介电层于半导体鳍片上；形成第二介电层于第一介电层上；露出第一介电层的部分；以及在限制第一介电层的暴露部分的氧化的同时，氧化第二介电层的表面。

本公开实施例提供一种半导体装置的制造方法，包含：沉积第一介电层于横跨半导体鳍片的鳍片结构上，其中第一介电层具有第一氧浓度；沉积第二介电层于第一介电层上，其中第二介电层具有小于第一氧浓度的第二氧浓度；露出第一介电层的部分；以及在避免第一介电层的暴露部分被氧化的同时，氧化第二介电层的表面。

本公开实施例提供一种半导体装置的制造方法，包含：形成鳍片结构以横跨半导体鳍片；沉积第一介电层于鳍片结构以及半导体鳍片上；沉积第二介电层于第一介电层上；图案化第一及第二介电层，以形成沿鳍片结构的侧壁延伸的鳍片间隔物；以及在避免第一介电层的暴露部分氧化的同时，氧化第二介电层的表面。

附图说明

由以下的详细叙述配合所附图式，可最好地理解本发明实施例。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制。事实上，可任意地放大或缩小各种元件的尺寸，以清楚地表现出本发明实施例的特征。

图1是根据一些实施例，绘示出的鳍式场效应晶体管(FinFET)装置的透视图

图2是根据一些实施例，绘示出非平面晶体管装置的范例制造方法的流程图。

图3-图14是根据一些实施例，绘示出通过图2的方法制造的范例FinFET装置(或范例FinFET装置的一部分)在各个制造阶段期间的剖面图。

其中，附图标记说明如下：

100：FinFET装置

102：基板

104：鳍片

106：隔离区域

108：栅极介电

110：栅极

112S/D：源极/漏极区域

200：制造方法

202-222：操作程序

300：FinFET装置

302：基板

404：鳍片

406：衬垫氧化层

408：覆垫氮化层

410：图案化遮罩

411：沟槽

500：隔离区域

600：虚设栅极结构

602：虚设栅极介电

604：虚设栅极

606：遮罩

702：第一密封层

704：第二密封层

704’：第二密封层的表面部分

706：第三密封层

706’：第三密封层的表面部分

802：栅极间隔物

901：氧化过程

1100：源极/漏极凹口

1200：源极/漏极结构

1300：层间介电

1302：接触蚀刻停止层

1304：介电层

1400：主动栅极结构

1402：栅极介电

1404：栅极金属

具体实施方式

以下公开提供了许多的实施例或范例，用于实施本发明实施例的不同元件。各元件及其配置的具体范例描述如下，以简化本发明实施例的说明。当然，这些仅仅是范例，并非用以限定本发明实施例。举例而言，叙述中若提及第一元件形成在第二元件之上，可能包含第一及第二元件直接接触的实施例，也可能包含额外的元件形成在第一及第二元件之间，使得它们不直接接触的实施例。此外，本发明实施例可能在各种范例中重复参考数值以及/或字母。如此重复是为了简明及清楚的目的，而非用以表示所讨论的不同实施例及/或配置之间的关系。

再者，其中可能用到与空间相对用词，例如“在……之下”、“下方”、“较低的”、“上方”、“较高的”等类似用词，是为了便于描述图式中一个(些)部件或特征与另一个(些)部件或特征之间的关系。空间相对用词用以包含使用中或操作中的装置的不同方位，以及图式中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，其中所使用的空间相对形容词也将依转向后的方位来解释。

本公开的实施例是在形成FinFET装置的背景下讨论的。在一些实施例中，虚设栅极结构形成于鳍片上。在虚设栅极结构上形成多个密封层。将这些密封层图案化，以形成围绕虚设栅极结构的栅极间隔物。接着，用无等离子体制程(plasma-less process)处理栅极间隔物，以氧化最上一层密封层的顶面，同时使剩余密封层的氧化程度降到最低。接着，去除鳍片的部分(例如，位于虚设栅极结构相对两侧的部分，栅极间隔物设置于其间)，以形成源极/漏极凹口，以便在其中外延生长源极/漏极结构。在源极/漏极结构上形成层间介电(ILD)层后，用主动栅极结构(例如，金属栅极结构)来替换虚设栅极结构。

上述方法提供了形成FinFET装置的各种优点。例如，为了形成源极/漏极凹口，通常在栅极间隔物上形成光阻层，此光阻层通常包含含有氮气的顶层(topmost)密封层。为了避免光阻被氮气污染(有时称为NH₃释气效应)，在现有技术中，顶层密封层通常通过等离子体制程进行氧化。这可能会导致栅极间隔物的底层(underlying)密封层氧化更多，部分原因是底层密封层往往具有较多孔(通过如具有较低的介电常数)。底层密封层上的这种过度氧化的部分以后可能会在灰化制程中被去除，此灰化制程用以去除光阻层，这反而又会对栅极间隔物造成不希望的损伤(例如，损耗)。

相比之下，所公开的方法利用无等离子体的制程来氧化顶层密封层，同时最小化底层密封层上的氧化。在一些实施例中。可通过分解臭氧来产生各种自由基。由这样的无等离子体过程产生的氧自由基仍然可以氧化顶层密封层，但只是将底层密封层氧化到一个实质上很浅的深度，而使用现有技术时，底层密封层往往比顶层密封层氧化得更多。例如，当顶层密封层(其往往多孔性较差)和底层密封层(其往往多孔性较好)接触无等离子体制程时，底层密封层上的氧化量(例如，深度)可能比顶层密封层上的氧化量少约10倍。如此一来，在最小化光阻层上发生的NH₃释气效应的同时(例如，通过氧化顶层密封层)，底层密封层可以实质上地维持其完整性。

图1是根据一些实施例，绘示出范例FinFET装置100的透视图。FinFET装置100包含基板102和从基板102上方突出的鳍片104。隔离区域106形成于鳍片104的相对侧上，鳍片104在隔离区域106上方突出。栅极介电108在侧壁及鳍片104的顶面上，栅极110在栅极介电108上。源极/漏极区110在鳍片104中(或从鳍片104延伸)，并且在栅极介电108和栅极110的相对侧上。图1是作为参考所提供、用以说明后续图式中的一些剖面。例如，剖面B-B沿着FinFET装置100的栅极110的纵轴延伸。横剖面A-A垂直于剖面B-B，沿着鳍片104的纵轴并在如源极/漏极区110之间的电流方向上。后面的图式为了清楚起见，参照了这些参考剖面。

图2是根据本公开的一个或多个实施例，非平面晶体管装置的制造方法200的流程图。例如，至少制造方法200的一些操作程序可用于制造FinFET装置(例如，FinFET装置100)、纳米片晶体管装置、纳米线晶体管装置、垂直晶体管或类似的装置。需要说明的是，此制造方法200仅为范例，并非为了限制本公开。因此，可以理解的是，可以在图2的制造方法200之前、期间和之后提供额外的操作程序，并且可以只简要地在此描述一些其他操作程序。在一些实施例中，制造方法200的操作程序可与图3、图4、图5、图6、图7、图8、图9、图10、图11、图12、图13和图14中分别所示的范例FinFET装置在各个制造阶段的剖面图相联，这将在下面做进一步的详细讨论。

简单地概述，制造方法200由提供基板的操作程序202开始。制造方法200继续进行至形成鳍片的操作204程序。制造方法200继续进行至形成隔离区域的操作程序206。制造方法200继续进行至形成虚设栅极结构的操作程序208。虚设栅极结构可以横跨鳍片的一部分。制造方法200继续进行至依次沉积第一、第二和第三密封层的操作程序210。制造方法200继续进行至将第一、第二和第三密封层图案化以形成栅极间隔物的操作程序212。制造方法200继续进行至处理第三密封层的操作程序214。制造方法200继续进行至成长源极/漏极凹口的操作程序216。制造方法200继续进行至成长源极/漏极结构的操作程序218。制造方法200继续至形成层间介电(ILD)的操作程序220。制造方法200继续进行至以主动栅极结构替换虚设栅极结构的操作程序222。

如上所述，图3-图14分别绘示出通过图2的制造方法200，FinFET装置的一部分在各个制造阶段期间的剖面图。FinFET装置300与图1中所示的FinFET装置100实质上相似。虽然图3-图14绘示了FinFET装置300，可以理解的是，FinFET装置300可以包含许多其它装置，例如电感器、保险丝、电容器、线圈等。为了说明的清晰性，这些装置没有在图3-图14中示出。

对应图2的操作程序202，图3是包含半导体基板302的FinFET装置300在各个制造阶段之一的剖面图。图3的剖面图是沿着FinFET装置300的主动/虚设栅极结构的长度方向(例如，图1所示的剖面B-B)所切割的。

基板302可以是半导体基板，例如主体半导体、绝缘层上半导体(semiconductor-on-insulator；SOI)基板或类似的基板，其可以是掺杂的(例如，通过p型或n型掺质)或未掺杂的。基板302可以是晶圆，例如硅晶圆。一般来说，SOI基板包含形成在绝缘层上的半导体材料层。绝缘层可以是，例如，埋入式氧化物(buried oxide；BOX)层、氧化硅层或其类似物。绝缘层设置于基板上，通常是硅或玻璃基板。也可以使用其它基板，例如多层或梯度基板。在一些实施例中，基板302的半导体材料可以包含硅；锗；包含碳化硅、砷化镓(galliumarsenic)、磷化镓(gallium phosphide)、磷化铟(indium phosphide)、砷化铟(indiumarsenide)和/或锑化铟(indium antimonide)的化合物半导体；包含SiGe、GaAsP、AllnAs、AlGaAs、GainAs、GainP和/或GainAsP的合金半导体；或其组合。

对应图2的操作程序204，图4是包含(半导体)鳍片404的FinFET装置300在各个制造阶段之一的剖面图。图4的剖面图是沿着FinFET装置300的主动/虚设栅极结构的长度方向(例如，图1所示的剖面B-B)所切割的。

在图4(以及下图)的说明性实施例中虽然示出了一个鳍片，但应当理解的是，FinFET装置300可以包含任何数量的鳍片，同时维持在本公开的范围内。在一些实施例中，鳍片404是通过使用如光微影和蚀刻技术对基板302进行图案化而形成的。例如，在基板302上形成遮罩层，例如衬垫氧化层406和覆垫氮化物层408。衬垫氧化层406可以是包含氧化硅的薄膜，例如，使用热氧化过程形成。衬垫氧化层406可以作为基板302和覆垫氮化层408之间的粘着层。在一些实施例中，覆垫氮化层408由氮化硅、氧氮化硅、碳氮化硅等或其组合形成。例如，覆垫氮化层408可以使用低压化学气相沉积(LPCVD)或等离子体化学气相沉积(PECVD)形成。

遮罩层可使用光微影技术进行图案化。一般来说，光微影技术使用光阻材料(未示出)，将光阻材料进行沉积、照射(暴露)和显影，以去除一部分的光阻材料。剩余的光阻材料保护底层材料(如本例中的遮罩层)，使其免受后续加工步骤(如蚀刻)。例如，如图4所示，使用光阻材料以图案化衬垫氧化层406和覆垫氮化层408，从而形成图案化遮罩410。

随后，如图4所示，使用图案化遮罩410来图案化基板302的暴露部分，以形成沟槽(或开口)411，从而定义在相邻沟槽411之间的鳍片404。当形成多个鳍片时，这样的沟槽可以设置于任何相邻的其中一个鳍片之间。在一些实施例中，鳍片404通过使用例如活性离子蚀刻(reactive ion etch；RIE)、中性粒子束蚀刻(neutral beam etch；NBE)等或其组合在基板302中蚀刻沟槽而形成。蚀刻可以是异向性的。在一些实施例中，沟槽411可以是彼此平行的条带(从上方俯视)，并且相对于彼此紧密地间隔排列。在一些实施例中，沟槽411可以是连续的并且围绕鳍片404。鳍片404在下文中也可称为鳍片404。

鳍片404可以通过任何合适的方法进行图案化。例如，鳍片404可以使用一种或多种光微影制程来进行图案化，包含双重图案化或多重图案化制程。一般来说，双重图案化或多重图案化制程结合了光微影和自对准制程(self-aligned processes)，允许创建具有如比起使用单一的、直接的光微影制程可获得的间距更小的图案。例如，在一实施例中，牺牲层形成于基板上，并使用光微影制程来将其进行图案化。使用自对准制程，形成间隔物于图案化的牺牲层旁。然后移除牺牲层，剩余的间隔物或心轴可用于将鳍片进行图案化。

对应于图2的操作程序206，图5是隔离区域500的FinFET装置300在各个制造阶段之一的剖面图。图5的剖面图是沿着FinFET装置300的主动/虚设栅极结构的长度方向(例如，图1所示的剖面B-B)所切割的。

隔离区域500由绝缘材料形成，可以将相邻的鳍片相互进行电气隔离。绝缘材料可以是氧化物，例如氧化硅、氮化物，类似物，或其组合，并且可以通过高密度等离子体化学气相沉积(high density plasma chemical vapor deposition；HDP-CVD)、可流动的CVD(flowable CVD；FCVD)(例如，在远端等离子体系统中将基于CVD的材料进行沉积和后固化以使其转换为另一种材料，例如氧化物)、类似物，或其组合形成。可以使用其它绝缘材料和/或其它形成过程。在说明性实施例中，绝缘材料是由FCVD(flowable CVD)制程所形成的氧化硅。一旦绝缘材料形成，可以执行退火制程。平坦化制程(例如化学机械研磨(chemicalmechanical polish；CMP)制程)可以去除任何多余的绝缘材料，并形成共面的隔离区域500的顶面以及鳍片404的顶面(未示出)。图案化遮罩410(图4)也可以通过平坦化制程来去除。

在一些实施例中，隔离区域500包含在每个隔离区域500与基板302(鳍片404)之间的介面处的衬垫，例如，衬垫氧化物(未示出)。在一些实施例中，形成衬垫氧化物以减少基板302和隔离区域500间的介面处的结晶缺陷。同样地，衬垫氧化物也可用于减少鳍片404和隔离区域500间的介面处的结晶缺陷。衬垫氧化物(例如，氧化硅)可以是通过对基板302的表面层进行热氧化而形成的热氧化物，尽管也可以使用其他合适的方法来形成衬垫氧化物。

接着，如图5所示，将隔离区域500凹蚀以形成浅沟槽隔离(shallow trenchisolation；STI)区域500。隔离区域500被凹蚀，使得鳍片404的上部从相邻的STI区域500间突出。STI区域500的各个顶面可以具有平坦表面(如图示)、凸面、凹面(如凹口)或其组合。STI区域500的顶面可以通过适当的蚀刻形成平坦、凸面和/或凹面。隔离区域500可以使用可接受的蚀刻制程(例如对隔离区域500的材料具有选择性的蚀刻制程)来进行凹蚀。例如，可以使用稀释氢氟酸(dilute hydrofluoric；DHF)的干式蚀刻或湿式蚀刻来凹蚀隔离区域500。

图3至图5绘示出形成一个或多个鳍片404的实施例，但鳍片可以通过各种不同的制程来形成。例如，基板302的顶部可以被合适的材料取代，例如适合用于即将形成的半导体装置的预定类型(例如N型或P型)的外延材料。此后，将顶部有外延材料的基板302图案化，以形成包含外延材料的鳍片404。

作为另一例，可以在基板的顶面上形成介电层；可以通过介电层蚀刻沟槽；可以在沟槽中外延生长同质外延结构；并且可以将介电层凹蚀，使得同质外延结构从介电层突出，以形成一个或多个鳍片。

在另一例中，可以在基板的顶面上形成介电层；可以通过介电层蚀刻沟槽；可以使用与基板不同的材料在沟槽中外延生长异质外延结构；并且可以将介电层凹蚀，使异质外延结构从介电层中突出以形成一个或多个鳍片。

在外延材料或外延结构(例如，异质外延结构或同质外延结构)生长的实施例中，生长的材料或结构可以在生长过程中进行原位掺杂，这可以避免先前和随后的布植，尽管原位掺杂和植入掺杂可以一起使用。此外，在NMOS区域中外延生长与PMOS区域中材料不同的材料可以是有利的。在各实施例中，鳍片404可以包含硅锗(SixGe1-x，其中x可以在0和1之间)、碳化硅、纯的或实质上为纯的锗、III-V化合物半导体、II-VI化合物半导体或类似材料。例如，用于形成III-V化合物半导体的可用材料包含但不限于InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP等。

对应图2的操作程序208，图6是包含虚设栅极结构600的FinFET装置300在各个制造阶段之一的剖面图。图6的剖面图是沿着FinFET装置300的主动/虚设栅极结构的长度方向(例如，图1所示的剖面B-B)切割的。

在一些实施例中，虚设栅极结构600包含虚设栅极介电602和虚设栅极604。遮罩606可以形成于虚设栅极结构600上。在鳍片404上形成介电层，以形成虚设栅极结构600。介电层可以是例如氧化硅、氮化硅、其多层或类似物，并且可以是沉积的或热成长(thermallygrown)的。

在介电层上形成栅极层，在栅极层上形成遮罩层。栅极层可以沉积在介电层上，再进行平坦化，例如通过CMP制程。遮罩层可以沉积在栅极层上。栅极层可由例如多晶硅形成，即使其它材料也可以使用。遮罩层可以由例如氮化硅或类似材料形成。

形成层(例如，介电层、栅极层和遮罩层)之后，可使用可接受的光微影和蚀刻技术对遮罩层进行图案化，以形成遮罩606。然后，可以通过可接受的蚀刻技术将遮罩606的图案转移到栅极层和介电层，以分别形成虚设栅极604和下方的虚设栅极介电602。虚设栅极604和虚设栅极介电602覆盖鳍片404的中心部分(例如，通道区域)。虚设栅极604还可具有实质上垂直于鳍片404的长度方向(例如，图1的B-B方向)的长度方向(例如，图1的A-A方向)。

在图6的例子中，示出虚设栅极介电602形成在鳍片404上(例如，在鳍片404的顶面和侧壁上)和STI区域500上。在其它实施例中，虚设栅极介电602可以通过如鳍片404材料的热氧化来形成，因此，可以在鳍片404上但不在STI区域500上形成。应当理解的是，这些和其他变化仍然包含在本公开的范围内。

对应于图2的操作程序210，图7是包含第一密封层702、第二密封层704和第三密封层706的FinFET装置300在各个制造阶段之一的剖面图。图7的剖面图是沿着FinFET装置300的鳍片的长度方向(例如，图1所示的剖面A-A)所切割的。

如图所示，第一密封层702形成在虚设栅极结构600和鳍片404上，第二密封层704形成在第一密封层704上，第三密封层706形成在第二密封层704上。因此，第一、第二和第三密封层702-706有时可分别称为最底层、中间层和最顶层。第一密封间隔物可以包含具有第一介电常数(通常称为k值，以下简称k1)的介电材料，第二密封层704可以包含具有第二介电常数(以下简称b)的介电材料，以及第三密封层706可以包含具有第三介电常数(以下简称kJ)的介电材料。在各实施例中，第三介电常数(k3)大于第一介电常数(k1)，而第一介电常数大于第二介电常数(b)。例如，第一密封层702可以包含低k介电材料(例如，具有约5的k1)，例如，硅氧碳化物(SiOCN)或类似物；第二密封层704可以包含超低k介电材料(例如。具有约3-4的k2)，例如，碳氧化硅(SiOC)，或类似物；并且第三密封层706可包含氮化介电材料(例如，具有约6的kJ)，例如，氮化硅(SiN)。可以使用任何合适的沉积方法，例如热氧化、化学气相沉积(CVD)或类似的方法，以依序形成第一密封层702、第二密封层704和第三密封层706。

对应于图2的操作程序212，图8是FinFET装置300的剖面图，在各个制造阶段之一，将第一、第二和第三密封层702-706图案化以形成栅极间隔物802。图8的剖面图是沿着FinFET装置300的鳍片的长度方向(例如，图1所示的剖面A-A)所切割的。

如图所示，将第一、第二和第三密封层702-706图案化(例如，通过干式蚀刻制程)，以形成围绕虚设栅极结构600的栅极间隔物802。例如，栅极间隔物802是沿着虚设栅极结构600的侧壁形成的。具体来说，图案化的第一和第二密封层702-704可以各自形成为具有L形轮廓，以及图案化的第三密封层706填充图案化的第二密封层704的至少一角落部分。在一些实施例中，这样的角落部分可以视为图案化密封层704的一部分，此图案化密封层704的垂直与水平部分合并。如此，可以将图案化第一密封层702的垂直部分的顶面和水平部分的侧壁露出；可以将图案化第二密封层704的垂直部分的顶面和水平部分的侧壁露出；以及可以将图案化第三密封层706的顶面和侧壁的其中之一露出。

对应于图2的操作程序214，图9是FinFET装置300的剖面图，在各个制造阶段之一，将栅极间隔物802的第三密封层706进行氧化过程901。图10是图9的放大图。图9-图10的剖面图是沿长度方向所切割的。图9-图10中的每一个都是沿着FinFET装置300的鳍片(例如，图1所示的剖面A-A)的长度方向所切割的。

在各实施例中，氧化过程901包含无等离子体制程(例如，不对等离子体电极施加高频电压)，其中臭氧(O₃)在升高的温度下分解成氧(O₂)和氧自由基(O*)。例如，可将制件(例如，如图9所示，部分形成的FinFET装置300)放置在包含含臭氧气体供应器的设备腔室中。含臭氧气体供应器包含含臭氧气体供应源，此供应源通过流速控制器和开/关阀来与如含氧气体导管连接。通过此配置，可以将含臭氧气体供给至腔室内部。操作这样的设备的来产生氧自由基的范例条件可包含至少约250℃的温度、约10-20托的操作压力、约40秒至80秒的操作时间，以及约3,000-3,500ppm的臭氧气体流速。

如图10的放大图所示，使用这样的无等离子体制程901来产生氧自由基，第三密封层706的暴露表面可能会氧化，而第一和第二密封层702-704上的暴露表面的氧化受到了明显限制。这可能是因为kJ＞k1＞k2。这还可能是因为：由无等离子体制程901驱动的密封层702-704上的氧化过程的程度，可由基于暴露表面的氧浓度与环境(例如，执行制程901的腔室)中的氧(自由基)浓度之间的差异来决定。在密封层702-706分别包含Si0CN、Si0C和SiN的例子中，由于密封层706呈现出比密封层702和704更大的(氧浓度的)差异，如图10所示，密封层706可包含表面部分(706')，其表面部分(706')的氧化深度(H1)大于第二密封层704的表面部分(704')的氧化深度(H₂)。在一些实施例中，H1可以在约12至18埃的范围内，而H₂可以在约1至2埃的范围内。此外，由于密封层702设置为最底层，因此密封层702上的氧化可能是无法侦测的。

对应于图2的操作程序216，图11是包含源极/漏极凹口1100的FinFET装置300在各个制造阶段之一的剖面图。图9的剖面图是沿着FinFET装置300的鳍片(例如，图1所示的剖面A-A)的长度方向所切割的。

为了形成源极/漏极凹口1100，在虚设栅极结构600和栅极间隔物802上形成光阻层1101，以界定源极/漏极凹口1100各自的位置。由于含氮密封层706的暴露表面被氧化，光阻层1101可不受氮气污染。在一些实施例中，源极/漏极凹口1100可以通过如使用光阻层1101作为蚀刻遮罩的异向性蚀刻制程形成，尽管也可以使用其它任何合适的蚀刻制程。因此，如图11所示，源极/漏极凹口1100可以形成在鳍片404中，并且位于虚设栅极结构600的相对侧(栅极间隔物802位于两者之间)。在形成源极/漏极凹口1100之后，可通过使用化学溶液(例如，氢氟酸(HF))的灰化制程来去除光阻层1101。通过灰化制程，密封层的氧化部分(例如，图10中所示的706'和704')也可被去除。由于底层密封层702-704上的氧化是有限度的，对这些底层的损耗可能会因此受到相应的限制。

虽然在图11和下图中未示出(为了说明清楚)，但应理解的是，在去除光阻层1101期间，可以将密封层706'和704'的氧化部分去除。因此，密封层704剩余的水平部分比密封层706剩余的水平部分更延伸至远离虚设栅极结构600。同样地，密封层704剩余的垂直部分比密封层706剩余的垂直部分更延伸至远离基板302。易言之，密封层704可以保持其L形轮廓，并且第三密封层706填充了密封层704的角落部分的一部分。

对应于图2的操作程序218，图12是包含源极/漏极结构1200的FinFET装置300在各个制造阶段之一的剖面图。图12的剖面图是沿着FinFET装置300的鳍片(例如，图1所示的剖面A-A)的长度方向所切割的。

源极/漏极结构1200分别形成于源极/漏极凹口1100中，此凹口与虚设栅极结构相邻，例如，在相邻的虚设栅极结构间和/或在虚设栅极结构(例如，600)旁。源极/漏极结构1200是通过在凹口中外延生长半导体材料而形成的，使用合适的方法，例如有机金属气相外延成长(metal-organic CVD；MOCVD)、分子束外延生长(molecular beam epitaxy；MBE)、液相外延生长(liquid phase epitaxy；LPE)、气相外延生长(vapor phase epitaxy；VPE)、选择性外延生长(selective epitaxial growth；SEG)等，或其组合。

如图所示，外延源极/漏极结构1200可以具有从鳍片404的顶面升起的表面(例如在鳍片404的非凹蚀部分上升起)，并且可以具有晶面(facets)。在一些实施例中，相邻鳍片的源极/漏极结构1200可以合并以形成连续的外延源极/漏极区域(未示出)。在一些实施例中，相邻鳍片的源极/漏极结构1200可以不合并在一起，并且保持分离(未示出)。在一些实施例中，当所得的FinFET装置是n型FinFET时，源极/漏极结构1200可以包含碳化硅(SiC)、硅磷(SiP)、磷掺杂的碳化硅(SiCP)或类似物。在一些实施例中，当所得的FinFET装置是p型FinFET时，源极/漏极结构1200可以包含SiGe，以及p型杂质如硼或铟。

可以使用掺质来布植外延源极/漏极结构1200，以形成源极/漏极结构1200，然后进行退火制程。布植过程可以包含制造以及图案化遮罩(例如光阻)，以覆盖FinFET装置300的区域，使其免于布植制程。源极/漏极结构1200可以具有在约l xl 0¹⁹cm^-3至l xl 0²¹cm^-3的范围内的杂质(例如，掺质)浓度。P型杂质(例如硼或铟)可植入P型晶体管的源极/漏极结构1200中。N型杂质(如磷或砷化物)可植入N型晶体管的源极/漏极结构1200中。在一些实施例中，外延源极/漏极结构1200可以在其生长过程中进行原位掺杂。

对应于图2的操作程序220，图13是包含层间介电(interlayer dielectric；ILD)1300的FinFET装置300在各个制造阶段之一的剖面图。图12的剖面图是沿着FinFET装置300的鳍片(例如，图1中表示的剖面A-A)的长度方向所切割的。

在形成ILD 1300之前，在图13所示的结构上形成接触蚀刻停止层(contact etchstop layer；CESL)1302。CESL 1302可以在后续的蚀刻过程中作为蚀刻停止层，并且可以包含合适的材料如氧化硅、氮化硅、氮氧化硅、其组合或类似物，并且可以通过合适的制造方法如CVD、PVD、其组合或类似物来形成。

接着，ILD 1300形成于CESL 1302和虚设栅极结构600上。在一些实施例中，ILD1300由例如氧化硅、磷硅酸盐玻璃(phosphosilicate glass；PSG)、硼硅酸盐玻璃(borosilicate glass；BSG)、掺硼磷硅酸盐玻璃(boron-doped phosphosilicate glass；BPSG)、未掺杂的硅酸盐玻璃(undoped silicate glass；USG)或类似的介电材料形成，并且可以通过任何合适的方法来沉积，例如CVD、PECVD或FCVD。在形成ILD 1300之后，可视需要在ILD 1300上形成介电层1304。介电层1204可以作为保护层，以防止或减少ILD 1300在后续蚀刻制程中的损耗。介电层1304可以由合适的材料形成，例如氮化硅、碳氮化硅或类似材料，使用合适的方法，例如CVD、PECVD或FCVD。在形成介电层1304之后，可执行平坦化制程，例如CMP制程，以实现介电层1304的齐平上表面。CMP制程还可以去除遮罩606(图12)以及设置于虚设栅极604上的CESL 1302的部分。在平坦化制程后，一些实施例中，介电层1304的上表面与虚设栅极604的上表面是齐平的。

对应于图2的操作程序222，图14是包含主动栅极结构1400的FinFET装置300在各个制造阶段之一的剖面图。图12的剖面图是沿着FinFET装置300的鳍片(例如，图1所示的剖面A-A)的长度方向所切割的。

主动栅极结构1400是通过将栅极介电1402和栅极金属1404取代虚设栅极结构600而形成的。栅极介电1402可以横跨鳍片404。栅极介电1402可以包含不同的高介电常数材料或类似的高介电常数材料。范例的高介电常数材料包含金属氧化物或Hf、Al、Zr、La、Mg、Ba、Ti、Pb的硅酸盐及其组合。栅极介电1402可包含多种高介电常数材料的堆迭。栅极介电1402可以使用任何合适的方法沉积，包含如分子束沉积(molecular beam deposition；MBD)、原子层沉积(atomic layer deposition；ALD)、PECVD等。在一些实施例中，栅极介电1402可视选择包含实质上为薄氧化物(例如，SiOx)层，其可以是形成于鳍片404表面上的原始氧化层。

栅极金属1404可以横跨鳍片404，并且栅极介电1402设置于两者之间。栅极金属1404可包含多种金属材料的堆迭。例如，栅极金属1404可以是p型功函数层、n型功函数层、其多层或其组合。功函数层也可称为功函数金属。范例的p型功函数金属，可以包含TiN、TaN、Ru、Mo、Al、WN、ZrSi2、M0Si2、TaSi2、NiSi2、WN、其它合适的p型功函数材料，或其组合。范例的n型功函数金属，可以包含Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其它合适的n型工作函数材料，或其组合。工作函数值与工函数层的材料组成相关，因此，选择功函数层的材料来调整其功函数值，以便在要形成的装置中实现目标临界电压Vt。功函数层可以通过CVD、物理气相沉积(physical vapor deposition；PVD)、ALD和/或其他合适的制程来沉积。

在本公开的一面向，公开了一种半导体装置的制造方法，包括：形成第一介电层于半导体鳍片上；形成第二介电层于第一介电层上；露出第一介电层的一部分；以及在限制第一介电层的暴露部分的氧化的同时，氧化第二介电层的表面。

在一实施例中，第一介电层包含碳氧化硅，并且第二介电层包含氮化硅。在一实施例中，此半导体装置的制造方法，还包括：在形成第一介电层的步骤前，形成横跨此半导体鳍片的虚设栅极结构；以及在露出第一介电层的一部分的步骤前，图案化第一与第二介电层，以形成沿着虚设栅极结构的侧壁设置的栅极间隔物。在一实施例中，露出第一介电层的一部分的步骤更包含蚀刻半导体鳍片的至少一部分，以形成栅极间隔物旁边的源极/漏极凹口。在一实施例中，此半导体装置的制造方法，还包括：形成一光阻层于氧化后的第二介电层上；图案化光阻层以定义源极/漏极凹口的区域；使用氢氟酸以移除图案化的光阻层；以及生成源极/漏极结构于源极/漏极凹口中。在一实施例中，在限制第一介电层的暴露部分的氧化的同时氧化第二介电层的表面的步骤还包括：在第二介电层和第一介电层的暴露部分上施加由臭氧产生的氧自由基。

在一实施例中，氧自由基是通过在约250℃的温度下分解臭氧而产生的。在一实施例中，在限制第一介电层的暴露部分的氧化的同时，氧化第二介电层的表面的步骤还包括：在第二介电层和第一介电层的暴露部分上施加非通过等离子体产生的氧自由基。在一实施例中，第一介电层的暴露部分的氧化深度少于2埃。在一实施例中，第一介电层包含超低介电常数材料。

在本公开的另一面向，公开了一种半导体装置的制造方法，包括：沉积第一介电层于横跨半导体鳍片的栅极结构上，其中第一介电层具有第一氧浓度；沉积第二介电层于第一介电层上，其中第二介电层具有小于第一氧浓度的第二氧浓度；露出第一介电层的一部分；以及在避免第一介电层的暴露部分被氧化的同时，氧化第二介电层的表面。

在一实施例中，第一介电层包含碳氧化硅，并且第二介电层包含氮化硅。在一实施例中，在暴露第一介电层的一部分的步骤前，还包括：图案化第一与第二介电层，以形成沿着虚设栅极结构的侧壁而设置的栅极间隔物。在一实施例中，暴露第一介电层的一部分的步骤还包括：蚀刻半导体鳍片的至少一部分，以形成栅极间隔物旁边的源极/漏极凹口。在一实施例中，此半导体装置的制造方法，还包括：形成光阻层于氧化后的第二介电层上：图案化光阻层以定义源极/漏极凹口的区域；使用氢氟酸以移除图案化的光阻层；以及成长源极/漏极结构于源极/漏极凹口中。

在一实施例中，在避免第一介电层的暴露部分氧化的同时氧化第二介电层的表面的步骤还包括：在第二介电层和第一介电层的暴露部分上施加由臭氧产生的氧自由基。在一实施例中，第一介电层的暴露部分的氧化厚度少于2埃。

在本公开的另一面向，公开了一种半导体装置的制造方法，包括：形成栅极结构以横跨半导体鳍片；沉积第一介电层于栅极结构以及半导体鳍片上；沉积第二介电层于第一介电层上；图案化第一及第二介电层，以形成沿栅极结构的侧壁延伸的栅极间隔物；以及在避免第一介电层的暴露部分氧化的同时，氧化第二介电层的表面。

在一实施例中，在避免第一介电层的暴露部分氧化的同时，氧化第二介电层的表面的步骤还包括：在第二介电层和第一介电层的暴露部分上施加由臭氧产生的氧自由基。在一实施例中，第一介电层具有第一氧浓度以及第二介电层具有第二氧浓度，并且其中第一氧浓度低于第二氧浓度。

前文描述了数个实施例的特征，以便在本发明所属技术领域中具有通常知识者可更易理解本发明实施例的观点。在本发明所属技术领域中具有通常知识者应理解，他们能以本发明实施例为基础，设计或修改其他制程及结构，以达到与在此介绍的实施例相同的目的及/或优势。在本发明所属技术领域中具有通常知识者也应理解到，此类等效的制程及结构并无悖离本发明的精神与范围，且他们能在不违背本发明的精神及范围之下，做各式各样的改变、取代及替换。

Claims (1)

1.一种半导体装置的制造方法，包括：

形成一第一介电层于一半导体鳍片上；

形成一第二介电层于该第一介电层上；

露出该第一介电层的一部分；以及

在限制该第一介电层的该暴露部分的氧化的同时，氧化该第二介电层的一表面。

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