TW202143311A - 半導體裝置的製造方法 - Google Patents

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徐永昌
洪嘉陽
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Abstract

一種半導體的製造方法，包含形成第一介電層於半導體鰭片上。上述方法包含形成第二介電層於第一介電層。上述方法包含露出第一介電層的部分。上述方法包含在限制第一介電層的暴露部分的氧化的同時，氧化第二介電層的表面。

Description

半導體裝置的製造方法
本揭露涉及半導體裝置，特別是涉及非平面電晶體的製造方法。
由於各種電子元件(如電晶體、二極體、電阻器、電容器等)的集成密度不斷提升，半導體工業經歷了快速的成長。大部分的情況下，集成密度的提高是由於最小特徵的尺寸不斷縮小，這使得更多的元件可以集成到一個特定區域中。
鰭式場效電晶體(FinFET)裝置在積體電路中的應用日益普遍。FinFET 裝置具有三維結構，包含從基板上突出的鰭片。閘極結構圍繞鰭片，用以控制電荷載子在FinFET裝置的導電通路內的流動。例如，在三閘極(tri­ gate)FinFET裝置中，閘極結構包繞(wrap around)鰭片的三個側面，從而在鰭片的三個側面上形成導電通路。
本揭露實施例提供一種半導體裝置的製造方法，包含：形成第一介電層於半導體鰭片上；形成第二介電層於第一介電層上；露出第一介電層的部分；以及在限制第一介電層的暴露部分的氧化的同時，氧化第二介電層的表面。
本揭露實施例提供一種半導體裝置的製造方法，包含：沉積第一介電層於橫跨半導體鰭片的鰭片結構上，其中第一介電層具有第一氧濃度；沉積第二介電層於第一介電層上，其中第二介電層具有小於第一氧濃度的第二氧濃度；露出第一介電層的部分；以及在避免第一介電層的暴露部分被氧化的同時，氧化第二介電層的表面。
本揭露實施例提供一種半導體裝置的製造方法，包含：形成鰭片結構以橫跨半導體鰭片；沉積第一介電層於鰭片結構以及半導體鰭片上；沉積第二介電層於第一介電層上；圖案化第一及第二介電層，以形成沿鰭片結構的側壁延伸的鰭片間隔物；以及在避免第一介電層的暴露部分氧化的同時，氧化第二介電層的表面。
以下揭露提供了許多的實施例或範例，用於實施本發明實施例之不同元件。各元件及其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一及第二元件直接接觸的實施例，也可能包含額外的元件形成在第一及第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在各種範例中重複參考數值以及/或字母。如此重複是為了簡明及清楚之目的，而非用以表示所討論的不同實施例及/或配置之間的關係。
再者，其中可能用到與空間相對用詞，例如「在……之下」、「下方」、「較低的」、「上方」、「較高的」等類似用詞，是為了便於描述圖式中一個（些）部件或特徵與另一個（些）部件或特徵之間的關係。空間相對用詞用以包含使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
本揭露的實施例是在形成FinFET裝置的背景下討論的。在一些實施例中，虛設閘極結構形成於鰭片上。在虛設閘極結構上形成複數個密封層。將這些密封層圖案化，以形成圍繞虛設閘極結構的閘極間隔物。接著，用無電漿製程(plasma-less process)處理閘極間隔物，以氧化最上一層密封層的頂面，同時使剩餘密封層的氧化程度降到最低。接著，去除鰭片的部分(例如，位於虛設閘極結構相對兩側的部分，閘極間隔物設置於其間)，以形成源極/ 汲極凹口，以便在其中磊晶生長源極/汲極結構。在源極/汲極結構上形成層間介電(ILD)層後，用主動閘極結構(例如，金屬閘極結構)來替換虛設閘極結構。
上述方法提供了形成FinFET裝置的各種優點。例如，為了形成源極/漏極凹口，通常在閘極間隔物上形成光阻層，此光阻層通常包含含有氮氣的頂層(topmost)密封層。為了避免光阻被氮氣污染(有時稱為NH3 釋氣效應)，在現有技術中，頂層密封層通常透過電漿製程進行氧化。這可能會導致閘極間隔物的底層(underlying)密封層氧化更多，部分原因是底層密封層往往具有較多孔(透過如具有較低的介電常數)。底層密封層上的這種過度氧化的部分以後可能會在灰化製程中被去除，此灰化製程用以去除光阻層，這反而又會對閘極間隔物造成不希望的損傷(例如，損耗)。
相比之下，所揭露的方法利用無電漿的製程來氧化頂層密封層，同時最小化底層密封層上的氧化。在一些實施例中。可透過分解臭氧來產生各種自由基。由這樣的無電漿過程產生的氧自由基仍然可以氧化頂層密封層，但只是將底層密封層氧化到一個實質上很淺的深度，而使用現有技術時，底層密封層往往比頂層密封層氧化得更多。 例如，當頂層密封層(其往往多孔性較差)和底層密封層(其往往多孔性較好)接觸無電漿製程時，底層密封層上的氧化量(例如，深度)可能比頂層密封層上的氧化量少約10倍。如此一來，在最小化光阻層上發生的NH3 釋氣效應的同時(例如，透過氧化頂層密封層)，底層密封層可以實質上地維持其完整性。
第1圖是根據一些實施例，繪示出範例FinFET裝置100的透視圖。FinFET裝置100包含基板102和從基板102上方突出的鰭片104。  隔離區域106形成於鰭片104的相對側上，鰭片104在隔離區域106上方突出。閘極介電108在側壁及鰭片104的頂面上，閘極110在閘極介電108上。源極/汲極區域110在鰭片104中(或從鰭片104延伸)，並且在閘極介電108和閘極110的相對側上。第1圖是作為參考所提供、用以說明後續圖式中的一些剖面。例如，剖面B-B沿著FinFET裝置100的閘極110的縱軸延伸。橫剖面A-A垂直於剖面B-B，沿著鰭片104的縱軸並在如源極/汲極區110之間的電流方向上。後面的圖式為了清楚起見，參照了這些參考剖面。
第2圖是根據本揭露的一個或多個實施例，非平面電晶體裝置的製造方法200的流程圖。例如，至少製造方法200的一些操作程序可用於製造FinFET裝置(例如，FinFET裝置100)、奈米片電晶體裝置、奈米線電晶體裝置、垂直電晶體或類似的裝置。需要說明的是，此製造方法200僅為範例，並非為了限制本揭露。因此，可以理解的是，可以在第2圖的製造方法200之前、期間和之後提供額外的操作程序，並且可以只簡要地在此描述一些其他操作程序。在一些實施例中，製造方法200的操作程序可與第3、4、5、6、7、8、9、10、11、12、13和14圖中分別所示的範例FinFET裝置在各個製造階段的剖面圖相聯，這將在下面做進一步的詳細討論。
簡單地概述，製造方法200由提供基板的操作程序202開始。製造方法200繼續進行至形成鰭片的操作204程序。製造方法200繼續進行至形成隔離區域的操作程序206。製造方法200繼續進行至形成虛設閘極結構的操作程序208。虛設閘極結構可以橫跨鰭片的一部分。製造方法200繼續進行至依次沉積第一、第二和第三密封層的操作程序210。製造方法200繼續進行至將第一、第二和第三密封層圖案化以形成閘極間隔物的操作程序212。製造方法200繼續進行至處理第三密封層的操作程序214。製造方法200繼續進行至成長源極/汲極凹口的操作程序216。製造方法200繼續進行至成長源極/汲極結構的操作程序218。製造方法200繼續至形成層間介電(ILD)的操作程序220。製造方法200繼續進行至以主動閘極結構替換虛設閘極結構的操作程序222。
如上所述，第3-14圖分別繪示出透過第2圖的製造方法200，FinFET裝置的一部分在各個製造階段期間的剖面圖。FinFET裝置300與第1圖中所示的FinFET裝置100實質上相似。雖然第3-14繪示了FinFET裝置300，可以理解的是，FinFET裝置300可以包含許多其它裝置，例如電感器、保險絲、電容器、線圈等。為了說明的清晰性，這些裝置沒有在第3-14圖中示出。
對應第2圖的操作程序202，第3圖是包含半導體基板302的FinFET裝置300在各個製造階段之一的剖面圖。第3圖的剖面圖是沿著FinFET裝置300的主動/虛設閘極結構的長度方向(例如，第1圖所示的剖面B-B)所切割的。
基板302可以是半導體基板，例如主體半導體、絕緣層上半導體(semiconductor-on-insulator; SOI)基板或類似的基板，其可以是摻雜的(例如，透過p型或n型摻質)或未摻雜的。基板302可以是晶圓，例如矽晶圓。一般來說，SOI基板包含形成在絕緣層上的半導體材料層。絕緣層可以是，例如，埋入式氧化物(buried oxide; BOX)層、氧化矽層或其類似物。絕緣層設置於基板上，通常是矽或玻璃基板。也可以使用其它基板，例如多層或梯度基板。在一些實施例中，基板302的半導體材料可以包含矽；鍺；包含碳化矽、砷化鎵(gallium arsenic)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide) 和/或銻化銦(indium antimonide) 的化合物半導體；包含SiGe、GaAsP、AllnAs、AlGaAs、GainAs、GainP和/或GainAsP的合金半導體；或其組合。
對應第2圖的操作程序204，第4圖是包含(半導體)鰭片404的FinFET裝置300在各個製造階段之一的剖面圖。第4圖的剖面圖是沿著FinFET裝置300的主動/虛設閘極結構的長度方向(例如，第1圖所示的剖面B-B) 所切割的。
在第4圖(以及下圖)的說明性實施例中雖然示出了一個鰭片，但應當理解的是，FinFET裝置300可以包含任何數量的鰭片，同時維持在本揭露的範圍內。在一些實施例中，鰭片404是透過使用如光微影和蝕刻技術對基板302進行圖案化而形成的。例如，在基板302上形成遮罩層，例如襯墊氧化層406和覆墊氮化物層408。襯墊氧化層406可以是包含氧化矽的薄膜，例如，使用熱氧化過程形成。襯墊氧化層406可以作為基板302和覆墊氮化層408之間的黏著層。在一些實施例中，覆墊氮化層408由氮化矽、氧氮化矽、碳氮化矽等或其組合形成。例如，覆墊氮化層408可以使用低壓化學氣相沉積(LPCVD)或電漿化學氣相沈積(PECVD)形成。
遮罩層可使用光微影技術進行圖案化。一般來說，光微影技術使用光阻材料(未示出)，將光阻材料進行沉積、照射(暴露)和顯影，以去除一部分的光阻材料。剩餘的光阻材料保護底層材料(如本例中的遮罩層)，使其免受後續加工步驟(如蝕刻)。例如，如圖4所示，使用光阻材料以圖案化襯墊氧化層406和覆墊氮化層408，從而形成圖案化遮罩410。
隨後，如圖4所示，使用圖案化遮罩410來圖案化基板302的暴露部分，以形成溝槽(或開口)411，從而定義在相鄰溝槽411之間的鰭片404。當形成多個鰭片時，這樣的溝槽可以設置於任何相鄰的其中一個鰭片之間。在一些實施例中，鰭片404透過使用例如活性離子蝕刻(reactive ion etch;RIE)、中性粒子束蝕刻(neutral beam etch;NBE)等或其組合在基板302中蝕刻溝槽而形成。蝕刻可以是異向性的。在一些實施例中，溝槽411可以是彼此平行的條帶(從上方俯視)，並且相對於彼此緊密地間隔排列。在一些實施例中，溝槽411可以是連續的並且圍繞鰭片404。鰭片404在下文中也可稱為鰭片404。
鰭片404可以透過任何合適的方法進行圖案化。例如，鰭片404可以使用一種或多種光微影製程來進行圖案化，包含雙重圖案化或多重圖案化製程。一般來說，雙重圖案化或多重圖案化製程結合了光微影和自對準製程(self-aligned processes)，允許創建具有如比起使用單一的、直接的光微影製程可獲得的間距更小的圖案。例如，在一實施例中，犧牲層形成於基板上，並使用光微影製程來將其進行圖案化。使用自對準製程，形成間隔物於圖案化的犧牲層旁。然後移除犧牲層，剩餘的間隔物或心軸可用於將鰭片進行圖案化。
對應於第2圖的操作程序206，第5圖是隔離區域500的FinFET裝置300在各個製造階段之一的剖面圖。第5圖的剖面圖是沿著FinFET裝置300的主動/虛設閘極結構的長度方向(例如，第1圖所示的剖面B-B)所切割的。
隔離區域500由絕緣材料形成，可以將相鄰的鰭片相互進行電氣隔離。絕緣材料可以是氧化物，例如氧化矽、氮化物，類似物，或其組合，並且可以透過高密度電漿化學氣相沉積(high density plasma chemical vapor deposition;HDP-CVD)、可流動的CVD(flowable CVD;FCVD)(例如，在遠端電漿系統中將基於CVD的材料進行沉積和後固化以使其轉換為另一種材料，例如氧化物)、類似物，或其組合形成。可以使用其它絕緣材料和/或其它形成過程。在說明性實施例中，絕緣材料是由FCVD(flowable CVD)製程所形成的氧化矽。一旦絕緣材料形成，可以執行退火製程。平坦化製程(例如化學機械研磨(chemical mechanical polish;CMP)製程)可以去除任何多餘的絕緣材料，並形成共面的隔離區域500的頂面以及鰭片404的頂面 (未示出)。圖案化遮罩410(第4圖)也可以透過平坦化製程來去除。
在一些實施例中，隔離區域500包含在每個隔離區域500與基板302(鰭片404)之間的介面處的襯墊，例如，襯墊氧化物(未示出)。在一些實施例中，形成襯墊氧化物以減少基板302和隔離區域500間的介面處的結晶缺陷。同樣地，襯墊氧化物也可用於減少鰭片404和隔離區域500間的介面處的結晶缺陷。襯墊氧化物（例如，氧化矽）可以是透過對基板302的表面層進行熱氧化而形成的熱氧化物， 儘管也可以使用其他合適的方法來形成襯墊氧化物。
接著，如第5圖所示，將隔離區域500凹蝕以形成淺溝槽隔離(shallow trench isolation;STI)區域500。隔離區域500被凹蝕，使得鰭片404的上部從相鄰的STI區域500間突出。STI區域500的各個頂面可以具有平坦表面(如圖示)、凸面、凹面(如凹口)或其組合。STI區域500的頂面可以透過適當的蝕刻形成平坦、凸面和/或凹面。隔離區域500可以使用可接受的蝕刻製程(例如對隔離區域500的材料具有選擇性的蝕刻製程)來進行凹蝕。例如，可以使用稀釋氫氟酸(dilute hydrofluoric;DHF)的乾式蝕刻或濕式蝕刻來凹蝕隔離區域500。
第3圖至第5圖繪示出形成一個或多個鰭片404的實施例，但鰭片可以透過各種不同的製程來形成。例如，基板302的頂部可以被合適的材料取代，例如適合用於即將形成的半導體裝置的預定類型(例如N型或P型)的磊晶材料。此後，將頂部有磊晶材料的基板302圖案化，以形成包含磊晶材料的鰭片404。
作為另一例，可以在基板的頂面上形成介電層；可以透過介電層蝕刻溝槽；可以在溝槽中磊晶生長同質磊晶結構；並且可以將介電層凹蝕，使得同質磊晶結構從介電層突出，以形成一個或多個鰭片。
在另一例中，可以在基板的頂面上形成介電層；可以透過介電層蝕刻溝槽；可以使用與基板不同的材料在溝槽中磊晶生長異質磊晶結構；並且可以將介電層凹蝕，使異質磊晶結構從介電層中突出以形成一個或多個鰭片。
在磊晶材料或磊晶結構(例如， 異質磊晶結構或同質磊晶結構)生長的實施例中，生長的材料或結構可以在生長過程中進行原位摻雜，這可以避免先前和隨後的佈植，儘管原位摻雜和植入摻雜可以一起使用。 此外，在NMOS區域中磊晶生長與PMOS區域中材料不同的材料可以是有利的。在各實施例中，鰭片404可以包含矽鍺(SixGe1-x，其中x可以在0和1之間)、碳化矽、純的或實質上為純的鍺、III-V化合物半導體、II-VI化合物半導體或類似材料。例如，用於形成III-V化合物半導體的可用材料包含但不限於InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP等。
對應第2圖的操作程序208，第6圖是包含虛設閘極結構600的FinFET裝置300在各個製造階段之一的剖面圖。第6圖的剖面圖是沿著FinFET裝置300的主動/虛設閘極結構的長度方向(例如，第1圖所示的剖面B-B)切割的。
在一些實施例中，虛設閘極結構600包含虛設閘極介電602和虛設閘極604。遮罩606可以形成於虛設閘極結構600上。在鰭片404上形成介電層，以形成虛設閘極結構600。介電層可以是例如氧化矽、氮化矽、其多層或類似物，並且可以是沉積的或熱成長(thermally grown) 的。
在介電層上形成閘極層，在閘極層上形成遮罩層。閘極層可以沉積在介電層上，再進行平坦化，例如透過CMP製程。遮罩層可以沉積在閘極層上。閘極層可由例如多晶矽形成，即使其它材料也可以使用。遮罩層可以由例如氮化矽或類似材料形成。
形成層(例如，介電層、閘極層和遮罩層)之後，可使用可接受的光微影和蝕刻技術對遮罩層進行圖案化，以形成遮罩606。  然後，可以透過可接受的蝕刻技術將遮罩606的圖案轉移到閘極層和介電層，以分別形成虛設閘極604和下方的虛設閘極介電602。虛設閘極604和虛設閘極介電602覆蓋鰭片404的中心部分(例如，通道區域)。 虛設閘極604還可具有實質上垂直於鰭片404的長度方向(例如，第1圖的B-B方向)的長度方向(例如，第1圖的A-A方向)。
在第6圖的例子中，示出虛設閘極介電602形成在鰭片404上(例如，在鰭片404的頂面和側壁上)和STI區域500上。在其它實施例中，虛設閘極介電602可以透過如鰭片404材料的熱氧化來形成，因此，可以在鰭片404上但不在STI區域500上形成。應當理解的是，這些和其他變化仍然包含在本揭露的範圍內。
對應於第2圖的操作程序210，第7圖是包含第一密封層702、第二密封層704和第三密封層706的FinFET裝置300在各個製造階段之一的剖面圖。第7圖的剖面圖是沿著FinFET裝置300的鰭片的長度方向(例如，第1圖所示的剖面A-A)所切割的。
如圖所示，第一密封層702形成在虛設閘極結構600和鰭片404上，第二密封層704形成在第一密封層704上，第三密封層706形成在第二密封層704上。  因此，第一、第二和第三密封層702-706有時可分別稱為最底層、中間層和最頂層。第一密封間隔物可以包含具有第一介電常數(通常稱為k 值，以下簡稱k1 )的介電材料，第二密封層704可以包含具有第二介電常數(以下簡稱b)的介電材料，以及第三密封層706可以包含具有第三介電常數(以下簡稱kJ )的介電材料。在各實施例中，第三介電常數(k3 )大於第一介電常數(k1 )，而第一介電常數大於第二介電常數(b)。例如，第一密封層702可以包含低k介電材料(例如，具有約5的k1 )，例如，矽氧碳化物(SiOCN)或類似物；第二密封層704可以包含超低k介電材料(例如。具有約3-4的k2 )，例如，碳氧化矽 (SiOC)，或類似物；並且第三密封層706可包含氮化介電材料(例如，具有約6的kJ )，例如，氮化矽(SiN)。可以使用任何合適的沉積方法，例如熱氧化、化學氣相沉積(CVD)或類似的方法，以依序形成第一密封層702、第二密封層704和第三密封層706。
對應於第2圖的操作程序212，第8圖是FinFET裝置300的剖面圖，在各個製造階段之一，將第一、第二和第三密封層702-706圖案化以形成閘極間隔物802。第8圖的剖面圖是沿著FinFET裝置300的鰭片的長度方向(例如，第1圖所示的剖面A-A)所切割的。
如圖所示，將第一、第二和第三密封層702-706圖案化(例如，透過乾式蝕刻製程)，以形成圍繞虛設閘極結構600的閘極間隔物802。例如，閘極間隔物802是沿著虛設閘極結構600的側壁形成的。具體來說，圖案化的第一和第二密封層702-704可以各自形成為具有L形輪廓，以及圖案化的第三密封層706填充圖案化的第二密封層704的至少一角落部分。 在一些實施例中，這樣的角落部分可以視為圖案化密封層704的一部分，此圖案化密封層704的垂直與水平部分合併。如此，可以將圖案化第一密封層702的垂直部分的頂面和水平部分的側壁露出；可以將圖案化第二密封層704的垂直部分的頂面和水平部分的側壁露出；以及可以將圖案化第三密封層706的頂面和側壁的其中之一露出。
對應於第2圖的操作程序214，第9圖是FinFET裝置300的剖面圖，在各個製造階段之一，將閘極間隔物802的第三密封層706進行氧化過程901。  第10圖是第9圖的放大圖。第9-10圖的剖面圖是沿長度方向所切割的。第9-10圖中的每一個都是沿著FinFET裝置300的鰭片(例如，第1圖所示的剖面A-A)的長度方向所切割的。
在各實施例中，氧化過程901包含無電漿製程(例如，不對電漿電極施加高頻電壓)，其中臭氧(O3 )在升高的溫度下分解成氧(O2 )和氧自由基(O*)。例如，可將制件(例如，如第9圖所示，部分形成的FinFET裝置300)放置在包含含臭氧氣體供應器的設備腔室中。含臭氧氣體供應器包含含臭氧氣體供應源，此供應源透過流速控制器和開/關閥來與如含氧氣體導管連接。 透過此配置，可以將含臭氧氣體供給至腔室內部。操作這樣的設備的來產生氧自由基的範例條件可包含至少約250o C的溫度、約10-20托的操作壓力、約40秒至80秒的操作時間，以及約3,000-3,500ppm的臭氧氣體流速。
如第10圖的放大圖所示，使用這樣的無電漿製程901來產生氧自由基，第三密封層706的暴露表面可能會氧化，而第一和第二密封層702-704上的暴露表面的氧化受到了明顯限制。這可能是因為kJ ＞k1 ＞k2 。這還可能是因為：由無電漿製程901驅動的密封層702-704上的氧化過程的程度，可由基於暴露表面的氧濃度與環境(例如，執行製程901的腔室)中的氧(自由基)濃度之間的差異來決定。在密封層702-706分別包含Si0CN、Si0C和SiN的例子中，由於密封層706呈現出比密封層702和704更大的(氧濃度的)差異，如第10圖所示，密封層706可包含表面部分(706')，其表面部分(706')的氧化深度(H1)大於第二密封層704的表面部分(704')的氧化深度(H2 )。在一些實施例中，H1可以在約12至18埃的範圍內，而H2 可以在約1至2埃的範圍內。此外，由於密封層702設置為最底層，因此密封層702上的氧化可能是無法偵測的。
對應於第2圖的操作程序216，第11圖是包含源極/汲極凹口1100的FinFET裝置300在各個製造階段之一的剖面圖。第9圖的剖面圖是沿著FinFET裝置300的鰭片(例如，第1圖所示的剖面A-A)的長度方向所切割的。
為了形成源極/汲極凹口1100，在虛設閘極結構600和閘極間隔物802上形成光阻層1101，以界定源極/汲極凹口1100各自的位置。由於含氮密封層706的暴露表面被氧化，光阻層1101可不受氮氣污染。在一些實施例中，源極/汲極凹口1100可以透過如使用光阻層1101作為蝕刻遮罩的異向性蝕刻製程形成，儘管也可以使用其它任何合適的蝕刻製程。因此，如第11圖所示，源極/汲極凹口1100可以形成在鰭片404中，並且位於虛設閘極結構600的相對側(閘極間隔物802位於兩者之間)。在形成源極/汲極凹口1100之後，可透過使用化學溶液(例如，氫氟酸(HF))的灰化製程來去除光阻層1101。透過灰化製程，密封層的氧化部分(例如，第10圖中所示的706'和704')也可被去除。由於底層密封層702-704上的氧化是有限度的，對這些底層的損耗可能會因此受到相應的限制。
雖然在第11圖和下圖中未示出(為了說明清楚)，但應理解的是，在去除光阻層1101期間，可以將密封層706'和704'的氧化部分去除。因此，密封層704剩餘的水平部分比密封層706剩餘的水平部分更延伸至遠離虛設閘極結構600。同樣地，密封層704剩餘的垂直部分比密封層706剩餘的垂直部分更延伸至遠離基板302。易言之，密封層704可以保持其L形輪廓，並且第三密封層706填充了密封層704的角落部分的一部分。
對應於第2圖的操作程序218，第12圖是包含源極/汲極結構1200的FinFET裝置300在各個製造階段之一的剖面圖。第12圖的剖面圖是沿著FinFET裝置300的鰭片(例如，第1圖所示的剖面A-A)的長度方向所切割的。
源極/汲極結構1200分別形成於源極/汲極凹口1100中，此凹口與虛設閘極結構相鄰，例如，在相鄰的虛設閘極結構間和/或在虛設閘極結構(例如，600)旁。源極/汲極結構1200是透過在凹口中磊晶生長半導體材料而形成的，使用合適的方法，例如有機金屬氣相磊晶成長(metal-organic CVD; MOCVD)、分子束磊晶生長(molecular beam epitaxy;MBE)、液相磊晶生長(liquid phase epitaxy; LPE)、氣相磊晶生長(vapor phase epitaxy;VPE)、選擇性磊晶生長(selective epitaxial growth;SEG)等，或其組合。
如圖所示，磊晶源極/汲極結構1200可以具有從鰭片404的頂面升起的表面(例如在鰭片404的非凹蝕部分上升起)，並且可以具有晶面(facets)。在一些實施例中，相鄰鰭片的源極/汲極結構1200可以合併以形成連續的磊晶源極/汲極區域(未示出)。在一些實施例中，相鄰鰭片的源極/汲極結構1200可以不合併在一起，並且保持分離(未示出)。在一些實施例中，當所得的FinFET裝置是n型FinFET時，源極/汲極結構1200可以包含碳化矽(SiC)、矽磷(SiP)、磷摻雜的碳化矽(SiCP)或類似物。在一些實施例中，當所得的FinFET裝置是p型FinFET時，源極/汲極結構1200可以包含SiGe，以及p型雜質如硼或銦。
可以使用摻質來佈植磊晶源極/汲極結構1200，以形成源極/汲極結構1200，然後進行退火製程。佈植過程可以包含製造以及圖案化遮罩(例如光阻)，以覆蓋FinFET裝置300的區域，使其免於佈植製程。源極/汲極結構1200可以具有在約l xl 019 cm-3 至l xl 021 cm-3 的範圍內的雜質(例如，摻質)濃度。P型雜質(例如硼或銦)可植入P型電晶體的源極/汲極結構1200中。N型雜質(如磷或砷化物)可植入N型電晶體的源極/汲極結構1200中。在一些實施例中，磊晶源極/汲極結構1200可以在其生長過程中進行原位摻雜。
對應於第2圖的操作程序220，第13圖是包含層間介電(interlayer dielectric; ILD)1300的FinFET裝置300在各個製造階段之一的剖面圖。第12圖的剖面圖是沿著FinFET裝置300的鰭片(例如，第1圖中表示的剖面A-A)的長度方向所切割的。
在形成ILD 1300之前，在第13圖所示的結構上形成接觸蝕刻停止層(contact etch stop layer;CESL)1302。CESL 1302可以在後續的蝕刻過程中作為蝕刻停止層，並且可以包含合適的材料如氧化矽、氮化矽、氮氧化矽、其組合或類似物，並且可以透過合適的製造方法如CVD、PVD、其組合或類似物來形成。
接著，ILD 1300形成於CESL 1302和虛設閘極結構600上。在一些實施例中，ILD 1300由例如氧化矽、磷矽酸鹽玻璃(phosphosilicate glass;PSG)、硼矽酸鹽玻璃(borosilicate glass; BSG)、摻硼磷矽酸鹽玻璃(boron-doped phosphosilicate glass;BPSG)、未摻雜的矽酸鹽玻璃(undoped silicate glass;USG)或類似的介電材料形成，並且可以透過任何合適的方法來沉積，例如CVD、PECVD或FCVD。在形成ILD 1300之後，可視需要在ILD 1300上形成介電層1304。介電層1204可以作為保護層，以防止或減少ILD 1300在後續蝕刻製程中的損耗。介電層1304可以由合適的材料形成，例如氮化矽、碳氮化矽或類似材料，使用合適的方法，例如CVD、PECVD或FCVD。在形成介電層1304之後，可執行平坦化製程，例如CMP製程，以實現介電層1304的齊平上表面。CMP製程還可以去除遮罩606(第12圖)以及設置於虛設閘極604上的CESL 1302的部分。在平坦化製程後，一些實施例中，介電層1304的上表面與虛設閘極604的上表面是齊平的。
對應於第2圖的操作程序222，第14圖是包含主動閘極結構1400的FinFET裝置300在各個製造階段之一的剖面圖。第12圖的剖面圖是沿著FinFET裝置300的鰭片(例如，第1圖所示的剖面A-A)的長度方向所切割的。
主動閘極結構1400是透過將閘極介電1402和閘極金屬1404取代虛設閘極結構600而形成的。閘極介電1402可以橫跨鰭片404。閘極介電1402可以包含不同的高介電常數材料或類似的高介電常數材料。 範例的高介電常數材料包含金屬氧化物或Hf、Al、Zr、La、Mg、Ba、Ti、Pb的矽酸鹽及其組合。閘極介電1402可包含多種高介電常數材料的堆疊。閘極介電1402可以使用任何合適的方法沉積，包含如分子束沉積(molecular beam deposition;MBD)、原子層沉積(atomic layer deposition;ALD)、PECVD等。在一些實施例中，閘極介電1402可視選擇包含實質上為薄氧化物(例如，SiOx)層，其可以是形成於鰭片404表面上的原始氧化層。
閘極金屬1404可以橫跨鰭片404，並且閘極介電1402設置於兩者之間。閘極金屬1404可包含多種金屬材料的堆疊。例如，閘極金屬1404可以是p型功函數層、n型功函數層、其多層或其組合。功函數層也可稱為功函數金屬。 範例的p型功函數金屬，可以包含TiN、TaN、Ru、Mo、Al、WN、ZrSi2、M0Si2、TaSi2、NiSi2、WN、其它合適的p型功函數材料，或其組合。範例的n型功函數金屬，可以包含Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其它合適的n型工作函數材料，或其組合。工作函數值與工函數層的材料組成相關，因此，選擇功函數層的材料來調整其功函數值，以便在要形成的裝置中實現目標臨界電壓Vt。功函數層可以透過CVD、物理氣相沉積(physical vapor deposition;PVD)、ALD和/或其他合適的製程來沉積。
在本揭露的一面向，揭露了一種半導體裝置的製造方法，包括：形成第一介電層於半導體鰭片上；形成第二介電層於第一介電層上；露出第一介電層的一部分；以及在限制第一介電層的暴露部分的氧化的同時，氧化第二介電層的表面。
在一實施例中，第一介電層包含碳氧化矽，並且第二介電層包含氮化矽。在一實施例中，此半導體裝置的製造方法，更包括：在形成第一介電層的步驟前，形成橫跨此半導體鰭片的虛設閘極結構；以及在露出第一介電層的一部分的步驟前，圖案化第一與第二介電層，以形成沿著虛設閘極結構的側壁設置的閘極間隔物。在一實施例中，露出第一介電層的一部分的步驟更包含蝕刻半導體鰭片的至少一部分，以形成閘極間隔物旁邊的源極/汲極凹口。在一實施例中，此半導體裝置的製造方法，更包括：形成一光阻層於氧化後的第二介電層上；圖案化光阻層以定義源極/汲極凹口的區域；使用氫氟酸以移除圖案化的光阻層；以及生成源極/汲極結構於源極/汲極凹口中。在一實施例中，在限制第一介電層的暴露部分的氧化的同時氧化第二介電層的表面的步驟更包括：在第二介電層和第一介電層的暴露部分上施加由臭氧產生的氧自由基。
在一實施例中，氧自由基是透過在約250o C的溫度下分解臭氧而產生的。在一實施例中，在限制第一介電層的暴露部分的氧化的同時，氧化第二介電層的表面的步驟更包括：在第二介電層和第一介電層的暴露部分上施加非透過電漿產生的氧自由基。在一實施例中，第一介電層的暴露部分的氧化深度少於2埃。在一實施例中，第一介電層包含超低介電常數材料。
在本揭露的另一面向，揭露了一種半導體裝置的製造方法，包括：沉積第一介電層於橫跨半導體鰭片的閘極結構上，其中第一介電層具有第一氧濃度；沉積第二介電層於第一介電層上，其中第二介電層具有小於第一氧濃度的第二氧濃度；露出第一介電層的一部分；以及在避免第一介電層的暴露部分被氧化的同時，氧化第二介電層的表面。
在一實施例中，第一介電層包含碳氧化矽，並且第二介電層包含氮化矽。在一實施例中，在暴露第一介電層的一部分的步驟前，更包括：圖案化第一與第二介電層，以形成沿著虛設閘極結構的側壁而設置的閘極間隔物。在一實施例中，暴露第一介電層的一部分的步驟更包括：蝕刻半導體鰭片的至少一部分，以形成閘極間隔物旁邊的源極/汲極凹口。在一實施例中，此半導體裝置的製造方法，更包括：形成光阻層於氧化後的第二介電層上：圖案化光阻層以定義源極/汲極凹口的區域；使用氫氟酸以移除圖案化的光阻層；以及成長源極/汲極結構於源極/汲極凹口中。
在一實施例中，在避免第一介電層的暴露部分氧化的同時氧化第二介電層的表面的步驟更包括：在第二介電層和第一介電層的暴露部分上施加由臭氧產生的氧自由基。在一實施例中，第一介電層的暴露部分的氧化厚度少於2埃。
在本揭露的另一面向，揭露了一種半導體裝置的製造方法，包括：形成閘極結構以橫跨半導體鰭片；沉積第一介電層於閘極結構以及半導體鰭片上；沉積第二介電層於第一介電層上；圖案化第一及第二介電層，以形成沿閘極結構的側壁延伸的閘極間隔物；以及在避免第一介電層的暴露部分氧化的同時，氧化第二介電層的表面。
在一實施例中，在避免第一介電層的暴露部分氧化的同時，氧化第二介電層的表面的步驟更包括：在第二介電層和第一介電層的暴露部分上施加由臭氧產生的氧自由基。在一實施例中，第一介電層具有第一氧濃度以及第二介電層具有第二氧濃度，並且其中第一氧濃度低於第二氧濃度。
以上概述數個實施例之特徵，以使本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。本發明所屬技術領域中具有通常知識者應理解，可輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本發明的精神與範圍，且可在不違背本發明之精神和範圍下，做各式各樣的改變、取代和替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
100:FinFET裝置 102:基板 104:鰭片 106:隔離區域 108:閘極介電 110:閘極 112S/D:源極/汲極區域 200:製造方法 202-222:操作程序 300:FinFET裝置 302:基板 404:鰭片 406:襯墊氧化層 408:覆墊氮化層 410:圖案化遮罩 411:溝槽 500:隔離區域 600:虛設閘極結構 602:虛設閘極介電 604:虛設閘極 606:遮罩 702:第一密封層 704:第二密封層 704’:第二密封層的表面部分 706:第三密封層 706’:第三密封層的表面部分 802:閘極間隔物 901:氧化過程 1100:源極/汲極凹口 1200:源極/汲極結構 1300:層間介電 1302:接觸蝕刻停止層 1304:介電層 1400:主動閘極結構 1402:閘極介電 1404:閘極金屬
由以下的詳細敘述配合所附圖式，可最好地理解本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製。事實上，可任意地放大或縮小各種元件的尺寸，以清楚地表現出本發明實施例之特徵。 第1圖是根據一些實施例，繪示出的鰭式場效應電晶體（FinFET）裝置的透視圖 第2圖是根據一些實施例，繪示出非平面電晶體裝置的範例製造方法的流程圖。 第3-14圖是根據一些實施例，繪示出透過第2圖的方法製造的範例FinFET裝置（或範例FinFET裝置的一部分）在各個製造階段期間的剖面圖。
300:FinFET裝置
302:基板
404:鰭片
600:虛設閘極結構
602:虛設閘極介電
604:虛設閘極
702:第一密封層
704:第二密封層
706:第三密封層
802:閘極間隔物
1200:源極/汲極結構
1300:層間介電
1302:接觸蝕刻停止層
1304:介電層
1400:主動閘極結構

Claims (1)

  1. 一種半導體裝置的製造方法，包括： 形成一第一介電層於一半導體鰭片上； 形成一第二介電層於該第一介電層上； 露出該第一介電層的一部分；以及 在限制該第一介電層的該暴露部分的氧化的同時，氧化該第二介電層的一表面。
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