TW202414824A - 半導體裝置及其製造方法 - Google Patents

半導體裝置及其製造方法 Download PDF

Info

Publication number
TW202414824A
TW202414824A TW112113385A TW112113385A TW202414824A TW 202414824 A TW202414824 A TW 202414824A TW 112113385 A TW112113385 A TW 112113385A TW 112113385 A TW112113385 A TW 112113385A TW 202414824 A TW202414824 A TW 202414824A
Authority
TW
Taiwan
Prior art keywords
gate
metal
semiconductor device
electrode
gate structure
Prior art date
Application number
TW112113385A
Other languages
English (en)
Inventor
劉駿逸
林育賢
陳嘉仁
楊鈤笙
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202414824A publication Critical patent/TW202414824A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28088—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a composite, e.g. TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28114—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor characterised by the sectional shape, e.g. T, inverted-T
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/495—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo
    • H01L29/4958—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo with a multiple layer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Composite Materials (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

揭露了一種半導體裝置的製造方法，所述半導體裝置的製造方法，包括：形成閘極溝槽在半導體通道上方，所述閘極溝槽被多個閘極間隔物包圍；依序沉積功函數金屬、黏合金屬、以及電極金屬在所述閘極溝槽中；以及蝕刻所述電極金屬以及所述黏合金屬的相應部分以在金屬閘極結構之上形成閘極電極，其中所述金屬閘極結構包括所述功函數金屬的剩餘部分，且所述閘極電極包括所述電極金屬的剩餘部分；其中所述閘極電極具有從所述金屬閘極結構的頂表面延伸遠離的上表面。

Description

半導體裝置及其製造方法
本發明實施例是關於半導體技術，特別是關於一種具有金屬閘極結構以及閘極電極之半導體裝置及其製造方法。
由於各種電子元件（例如：電晶體、二極管、電阻器、電容器等）的積集密度不斷提高，半導體積體電路產業經歷了快速成長。在大多數情況下，積集密度的提高源自於最小部件尺寸的縮小，以允許更多元件可被整合到給定的區域中。
本揭露提供一種半導體裝置，包括：半導體鰭片；多個閘極間隔物，在所述半導體鰭片上方；金屬閘極結構，在所述半導體鰭片上方且夾設於所述閘極間隔物之間；以及閘極電極，設置在所述金屬閘極結構之上且與所述金屬閘極結構電性接觸；其中所述閘極電極從所述金屬閘極結構的頂表面以及所述閘極間隔物的頂表面延伸遠離。
本揭露提供一種半導體裝置，所述半導體裝置，包括：半導體通道；多個閘極間隔物，在所述半導體通道上方；金屬閘極結構，在所述半導體通道上方且夾設於所述閘極間隔物之間；以及閘極電極，設置在所述金屬閘極結構之上且與所述金屬閘極結構電性接觸；其中所述閘極電極的至少一個表面完全設置在所述金屬閘極結構的頂表面以及所述金屬間隔物的頂表面之上。
本揭露提供一種半導體裝置的製造方法，所述半導體裝置的製造方法，包括：形成閘極溝槽在半導體通道上方，所述閘極溝槽被多個閘極間隔物包圍；依序沉積功函數金屬、黏合金屬、以及電極金屬在所述閘極溝槽中；以及蝕刻所述電極金屬以及所述黏合金屬的相應部分以在金屬閘極結構之上形成閘極電極，其中所述金屬閘極結構包括所述功函數金屬的剩餘部分，且所述閘極電極包括所述電極金屬的剩餘部分；其中所述閘極電極具有從所述金屬閘極結構的頂表面延伸遠離的上表面。
以下揭露提供了許多的實施例或範例，用於實施所提供的標的物之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在各種範例中重複參考數字以及∕或字母。如此重複是為了簡明和清楚之目的，而非用以表示所討論的不同實施例及∕或配置之間的關係。
再者，其中可能用到與空間相對用詞，例如「在……之下」、「下方」、「較低的」、「上方」、「較高的」、「頂」、「底」等類似用詞，是為了便於描述圖式中一個（些）部件或特徵與另一個（些）部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
一般而言，電晶體裝置（例如：鰭式場效電晶體（fin field-effect transistor, FinFET）、全繞式閘極（gate-all-around, GAA）電晶體等）的主動（例如：金屬）閘極結構可以藉由置換虛置（例如：多晶矽）閘極結構來形成。為了允許金屬閘極結構電性連接到一個或更多個其他部件，通常會在金屬閘極結構上方形成閘極電極。在現有技術中，這種閘極電極是藉由將金屬閘極結構的頂部凹陷，接著在凹陷部分填充閘極電極金屬來形成的。在所得電晶體裝置的尺寸持續縮小的同時，填充凹陷部分會變得越來越具有挑戰性，因此，現有用於形成電晶體裝置的閘極電極的技術在很多方面不能完全令人滿意。
本揭露提供了電晶體裝置的各種實施例，其閘極電極的形成無上述問題。在一些實施例中，可以首先在通道區（例如：鰭片結構、第一半導體層以及第二半導體層交替設置的疊層）上方形成閘極溝槽，接著，閘極溝槽可以依次填充閘極介電質、功函數金屬、膠合金屬、以及電極金屬。藉由刻蝕製程，可以對電極金屬進行圖案化，形成凸出金屬閘極結構的「皇冠（crown）」狀閘極電極，所述金屬閘極結構主要由閘極介電質以及功函數金屬的剩餘部分形成。藉由金屬閘極結構各層依序形成閘極電極，可以有效避免上述問題（例如：用電極金屬重新填充相對狹窄空間的挑戰），因此，可以顯著改善所得電晶體結構的各種對應特性（例如：有時稱為「Rg」的有效閘極電阻）。
第1圖繪示出根據各種實施例的例示FinFET裝置100的透視示意圖。FinFET裝置100包括基板102以及從基板102之上突出的鰭片104，隔離區106形成在鰭片104的相對側上，鰭片104從隔離區106之上突出，閘極介電質108沿著側壁且在鰭片104的頂表面上方，且閘極110在閘極介電質108上方，源極/汲極區112D以及112S在鰭片104中且在閘極介電質108以及閘極110的相對側上，源極/汲極區112D以及112S從閘極110向外延伸。提供第1圖作為參考以說明後續圖式中的多個剖面，例如：剖面B-B沿著FinFET裝置100的閘極110的縱軸延伸，剖面A-A垂直於剖面B-B且沿著鰭片104的縱軸，且在例如源極/汲極區112S/112D之間電流流動的方向上。為清楚起見，後續圖式參考這些參考剖面。
第2圖是根據本揭露的一個或更多個實施例，繪示出形成非平面電晶體裝置的方法200的流程圖，例如：方法200的至少一些操作可用於形成 FinFET裝置（例如：FinFET裝置100）、奈米片電晶體裝置、全繞式閘極電晶體裝置、奈米線電晶體裝置、垂直電晶體等。需要說明的是，方法200僅作為一個例示，並不用於限制本揭露。因此，應當理解，可以在第2圖的方法200之前、期間、以及之後提供額外的操作，且其他一些操作在此僅作簡要說明。在一些實施例中，方法200的操作可以各別參照第3圖至第16圖所示於各個製造階段的例示FinFET裝置的剖面示意圖，這將在下文進一步詳細討論。
簡而言之，方法200開始於提供基板的操作202。方法200接續到形成鰭片的操作204。方法200接續到形成隔離區的操作206。方法200接續到形成虛置閘極結構的操作208，虛置閘極結構可以跨立於（straddle）鰭片的一部分（例如：中心），暴露鰭片的其他部分（例如：側面）。方法200接續到形成輕摻雜汲極（lightly doped drain, LDD）區以及閘極間隔物的操作210，閘極間隔物可以分別沿著虛置閘極結構的側壁延伸。方法200接續到生長源極/汲極區的操作212。方法200接續到形成層間介電層（interlayer dielectric, ILD）的操作214。方法200接續到移除虛置閘極結構的操作216，在移除虛置閘極結構後，可以重新暴露相應鰭片的覆蓋部分。方法200接續到沉積閘極介電質、功函數金屬、膠合金屬、以及電極金屬的操作218。方法200接續到去除部分電極金屬、膠合金屬、功函數金屬、以及閘極介電質的操作220。方法200接續到形成閘極接觸件的操作222。
如上所述，第3圖至第16圖各自以剖面示意圖繪示出第2圖的方法200於各個製造階段的部分FinFET裝置300。FinFET裝置300與第1圖中所示的FinFET裝置100實質上相似，但具有多個閘極結構，例如：第3圖至第6圖繪示出FinFET裝置300沿剖面B-B（如第1圖所示）的剖面示意圖；第7圖至第16圖繪示出FinFET裝置300沿剖面A-A（如第1圖所示）的剖面示意圖。儘管第3圖至第16圖繪示出FinFET裝置300，但應當理解，為清楚起見，FinFET裝置300可以包括第3圖至第16圖中未繪示的許多其他裝置，例如：電感器、保險絲、電容器、線圈等。
對應於第2圖的操作202，第3圖是在其中一個製造階段包括半導體基板302的FinFET裝置300的剖面示意圖。基板302可以是半導體基板，例如：塊體半導體、矽覆絕緣體（silicon-on-insulator, SOI）基板等，其可以摻雜（例如：用p型或n型摻雜劑）或未摻雜。基板302可以是晶圓，如矽晶圓。一般而言，SOI基板包括形成在絕緣體層上的半導體材料層，絕緣體層可以是例如埋藏氧化物（buried oxide, BOX）層、氧化矽層等。絕緣體層設置在基板上，通常是矽或玻璃基板，也可以使用其他基板，如多層或梯度基板。在一些實施例中，基板302的半導體材料可以包括矽（Si）；鍺（Ge）; 化合物半導體，包括碳化矽（SiC）、砷化鎵（GaAs）、磷化鎵（GaP）、磷化銦（InP）、砷化銦（InAs）以及∕或銻化銦（InSb）；合金半導體，例如矽鍺（SiGe）、磷砷化鎵（GaAsP）、砷化鋁銦（AlInAs）、砷化鋁鎵（AlGaAs）、砷化鎵銦（GaInAs）、磷化鎵銦（GaInP）以及∕或磷砷化鎵銦（GaInAsP）或前述之組合。
對應於第2圖的操作204，第4圖是在其中一個製造階段包括（半導體）鰭片404的FinFET裝置300的剖面示意圖。儘管在第4圖（以及以下圖式）的實施例中僅繪示一個鰭片，應當理解，FinFET裝置300可以包括任何數量的鰭片，同時保持在本揭露的範圍內。在一些實施例中，藉由使用例如微影以及蝕刻技術圖案化基板302來形成鰭片404，例如：在基板302上方形成如墊氧化物層406以及覆蓋墊氮化物層408的遮罩層。墊氧化物層406可以是包括氧化矽的薄膜，例如：使用熱氧化製程，墊氧化物層406可以充當基板302與覆蓋墊氮化物層408之間的附著層。在一些實施例中，墊氮化物層408由氮化矽、氮氧化矽、碳氮化矽等或前述之組合形成，例如：可以使用低壓化學氣相沉積（low-pressure CVD, LPCVD）或電漿輔助化學氣相沉積（plasma-enhanced chemical vapor deposition,  PECVD）形成墊氮化物層408。
可以使用微影技術將遮罩層圖案化。一般而言，微影技術利用沉積、照射（曝光）、以及顯影光阻材料（未示出）以去除部分光阻材料，剩餘的光阻材料保護下面的材料，如本例示中的遮罩層，免受後續製程步驟（如蝕刻）的影響，例如：光阻材料用於圖案化墊氧化層406以及墊氮化物層408以形成圖案化遮罩410，如第4圖所示。
圖案化遮罩410隨後用於圖案化基板302的暴露部分以形成溝槽（或開口）411，從而在鄰近的溝槽411之間定義鰭片404，如第4圖所示。當形成多個鰭片時，這種溝槽可以設置在任何鄰近的鰭片之間。在一些實施例中，藉由使用例如反應離子蝕刻（reactive ion etching, RIE）、中性粒子束蝕刻（neutral beam etch, NBE）等或前述之組合在基板302中蝕刻溝槽來形成鰭片404，蝕刻可以是非等向性的。在一些實施例中，溝槽411可以是彼此平行且彼此緊密間隔的條狀物（俯視觀看）。在一些實施例中，溝槽411可以連續且圍繞鰭片404，鰭片404在下文中也可以稱為多個鰭片404。
鰭片404可以藉由任何合適的方法圖案化，例如：鰭片404可以使用一種或多種微影製程來圖案化，包括雙重圖案化或多重圖案化製程。一般而言，雙重圖案化或多重圖案化製程結合了微影以及自對準製程，允許創建的圖案具有例如比使用單一直接的微影製程可獲得的節距（pitch）更小的節距，例如：在一實施例中，犧牲層形成在基板上方且使用微影製程圖案化，使用自對準製程在圖案化犧牲層旁邊形成間隔物，接著去除犧牲層，接著可以使用剩餘的間隔物或心軸（mandrels）來圖案化鰭片。
對應於第2圖的操作206，第5圖是在其中一個製造階段包括隔離區500的FinFET裝置300的剖面示意圖。由絕緣材料形成的隔離區500可以將相鄰的鰭片彼此電性隔離，絕緣材料可以是氧化物，如氧化矽、氮化物等或前述之組合，且可以藉由高密度電漿化學氣相沉積（high density plasma chemical vapor deposition, HDP-CVD）、流動式化學氣相沉積（flowable chemical vapor deposition, FCVD）（例如：在遠程電漿系統中進行以CVD為主的材料沉積並進行後固化以使其轉化為另一種材料，如氧化物）等或前述之組合來形成，可以使用其他絕緣材料及/或其他形成製程。在繪示的實施例中，絕緣材料是藉由FCVD製程形成的氧化矽。一旦形成絕緣材料，就可以執行退火製程。如化學機械研磨（chemical mechanical polishing or planarization, CMP）的平坦化製程可以去除任何多餘的絕緣材料且形成與鰭片404的頂表面共平面的隔離區500的頂表面（未示出，隔離區500將凹陷，如第5圖所示）。圖案化遮罩410（第4圖）也可以藉由平坦化製程去除。
在一些實施例中，隔離區500在每個隔離區500與基板302（鰭片404）之間的界面處包括襯層（liner），例如：襯層氧化物（未示出）。在一些實施例中，形成襯層氧化物以減少基板302與隔離區500之間界面處的晶體缺陷，同樣地，襯層氧化物也可以用於減少鰭片404與隔離區500之間界面處的晶體缺陷。襯層氧化物（例如：氧化矽）可以是藉由基板302表層的熱氧化形成的熱氧化物，儘管也可以使用其他合適的方法來形成襯層氧化物。
接下來，使隔離區500凹陷以形成淺溝槽絕緣（shallow trench isolation, STI）區500，如第5圖所示。隔離區500凹陷，使得鰭片404的上部從相鄰的STI區500之間突出。STI區域500的各個頂表面可以具有平坦表面（如圖所示）、凸狀表面、凹狀表面（例如碟狀（dishing））或前述之組合。STI區域500的頂表面可以藉由適當的蝕刻形成平坦的、凸狀的及/或凹狀的。可以使用可接受的蝕刻製程使隔離區500凹陷，如對隔離區500的材料具有選擇性的蝕刻製程，例如：可以執行使用稀釋氫氟酸（dilute hydrofluoric, DHF）的乾式蝕刻或濕式蝕刻以使隔離區500凹陷。
第3圖至第5圖繪示出形成一個或更多個鰭片（例如：鰭片404）的實施例，但可以在各種不同的製程中形成鰭片，例如：基板302的頂部可以由合適的材料置換，如適合形成半導體裝置的預期類型（例如：n型或p型）的磊晶材料，此後，在頂部具有磊晶材料的基板302被圖案化以形成包括磊晶材料的鰭片404。
作為另一個例示，介電層可以形成在基板的頂表面上方；可以通過介電層蝕刻溝槽；可以在溝槽中磊晶生長同質磊晶（homoepitaxial）結構；以及介電層可凹入，以使同質磊晶結構從介電層突出以形成一個或更多個鰭片。
在又一個例示中，可以在基板的頂表面上方形成介電層；可以通過介電層蝕刻溝槽；可以使用不同於基板的材料在溝槽中磊晶生長異質磊晶（heteroepitaxial）結構；以及介電層可以凹入，以使異質磊晶結構從介電層突出，形成一個或更多個鰭片。
在生長磊晶材料或磊晶結構（例如：異質磊晶結構或同質磊晶結構）的實施例中，生長的材料或結構可以在生長期間原位摻雜，這可以避免之前以及隨後的植入，儘管原位摻雜以及植入摻雜可以一起使用。更進一步，在NMOS區域中磊晶生長的材料不同於PMOS區域中的材料可能是有利的。在各種實施例中，鰭片404可以包括矽鍺（Si xGe 1-x，其中x可以介於0和1）、碳化矽、純（pure）或實質上純的鍺、III-V族化合物半導體、II-VI族化合物半導體等，例如：可用於形成III-V族化合物半導體的材料包括但不限於砷化銦（InAs）、砷化鋁（AlAs）、砷化鎵（GaAs）、磷化銦（InP）、氮化鎵（GaN）、砷化銦鎵（InGaAs）、砷化鋁銦（InAlAs）、銻化鎵（GaSb）、銻化鋁（AlSb）、磷化鋁（AlP）、磷化鎵（GaP）等。
對應於第2圖的操作208，第6圖是在其中一個製造階段包括虛置閘極結構600的FinFET裝置300的剖面示意圖。在一些實施例中，虛置閘極結構600包括虛置閘極介電質602以及虛置閘極604。可以在虛置閘極結構600上方形成遮罩606。為了形成虛置閘極結構600，在鰭片404上形成介電層，介電層可以是例如氧化矽、氮化矽、前述之多層等，且可以沉積或熱生長。
在介質層上方形成閘極層，以及在閘極層上方形成遮罩層。閘極層可以沉積在介電層上方，接著平坦化，如藉由CMP。遮罩層可以沉積在閘極層上方。閘極層可以由例如多晶矽形成，但是也可以使用其他材料。遮罩層可以由例如氮化矽等形成。
在形成膜層（例如：介電層、閘極層、以及遮罩層）之後，可以使用可接受的微影以及蝕刻技術圖案化遮罩層以形成遮罩606。接著可以透過可接受的蝕刻技術將遮罩606的圖案轉移到閘極層以及介電層，以分別形成虛置閘極604以及下方的虛置閘極介電質602。虛置閘極604以及虛置閘極介電質602覆蓋鰭片404的中心部分（例如：通道區）。虛置閘極604的縱向（例如第1圖的B-B方向）也可以實質上垂直於鰭片404的縱向（例如第1圖的A-A方向）。
在第6圖的例示中，虛置閘極介電質602被示意為形成在鰭片404上方（例如：在鰭片404的頂表面以及側壁上方）以及STI區500上方。在其他實施例中，虛置閘極介電質602可以藉由例如鰭片404的材料的熱氧化來形成，因此可以形成在鰭片404上方，而不是STI區500上方。應當理解，這些以及其他變化仍然包括在本揭露的範圍內。
第7圖至第19圖繪示出FinFET裝置300沿著第1圖所示的剖面A-A（沿鰭片404的縱軸）於進一步製程（或製作）的剖面示意圖。簡而言之，在第7圖至第9圖的例示中，三個虛置閘極結構600A、600B、以及600C被繪示在鰭片404上方，且三個對應的閘極溝槽1000A、1000B、以及1000C（藉由去除虛置閘極結構600A、600B、以及600C形成）繪示於第10圖的例示中。為簡單起見，虛置閘極結構600A、600B、以及600C有時可統稱為虛置閘極結構600。應當了解，多於或少於三個虛置閘極結構可形成於鰭片404上方，同時仍在本揭露的範圍內。
對應於第2圖的操作210，第7圖是在其中一個製造階段包括多個低摻雜汲極（lightly doped drain, LDD）區700的FinFET裝置300的剖面示意圖。LDD區700可以藉由電漿摻雜製程形成，電漿摻雜製程可以包括形成以及圖案化如光阻的遮罩，以覆蓋FinFET裝置300免受電漿摻雜製程影響的區域。電漿摻雜製程可以在鰭片404中植入n型或p型雜質以形成LDD區700，例如：可以在鰭片404中植入如硼的p型雜質以形成用於p型裝置的LDD區700，在另一例示中，可以將如磷的n型雜質植入鰭片404中以形成用於n型裝置的LDD區700。在一些實施例中，LDD區700鄰接（abut）FinFET裝置300的其中一個通道區（例如：由其中一個虛置閘極結構600覆蓋的鰭片404的中心部分)。部分LDD區700可以在虛置閘極結構600下方延伸並進入FinFET裝置300的通道區。第7圖繪示了LDD區700的非限制性例示。LDD區700的其他配置、形狀、以及形成方法也是可能的，並且完全旨在包括在本揭露的範圍內，例如：LDD區700可以在形成下文討論的閘極間隔物702之後形成。在一些實施例中，省略了LDD區700。
仍然參考第7圖，在形成LDD區700之後，在一些實施例中，閘極間隔物702形成在虛置閘極結構600周圍（例如：沿著並接觸其側壁），例如：閘極間隔物702可以形成在虛置閘極結構600的相對側壁上。應當理解，可以在虛置閘極結構600周圍形成任何數量的閘極間隔物，同時保持在本揭露的範圍內。
閘極間隔物702可以是低介電常數間隔物且可以由合適的介電材料形成，如氧化矽、碳氮氧化矽、氮化矽、氮氧化矽、碳氮化矽等、或前述之組合。可以使用任何合適的沉積方法，如熱氧化、CVD等來形成閘極間隔物702。閘極間隔物702的形狀以及形成方法如第7圖（以及後面的圖式）所繪示，僅僅是非限制性例示，其他形狀以及形成方法也是可能的。這些以及其他變化完全旨在包括在本揭露的範圍內。
對應於第2圖的操作212，第8圖是在其中一個製造階段包括多個源極/汲極區800的FinFET裝置300的剖面示意圖。源極/汲極區800形成在與虛置閘極結構600鄰近的鰭片404的凹陷中，例如：源極/汲極區800以及虛置閘極結構600交替排列，換句話說，一個源極/汲極區800夾設於鄰近的虛置閘極結構600之間及/或只有一側的源極/汲極區800設置在虛置閘極結構600旁邊。在一些實施例中，藉由例如使用虛置閘極結構600作為蝕刻遮罩的非等向性蝕刻製程來形成凹陷，但是也可以使用任何其他合適的蝕刻製程。
源極/汲極區800藉由使用合適的方法在凹陷中磊晶生長半導體材料而形成，如有機金屬化學氣相沉積（metal-organic chemical vapor deposition, MOCVD）、分子束磊晶（molecular beam epitaxy, MBE）、液相磊晶（liquid phase epitaxy, LPE）、氣相磊晶（vapor phase epitaxy, VPE）、選擇性磊晶生長（selective epitaxial growth, SEG）等、或前述之組合。
如第8圖所示，磊晶源極/汲極區800可具有從鰭片404的相應表面凸起的表面（例如：在鰭片404的非凹陷部分之上凸起）且可具有晶面（facets）。在一些實施例中，鄰近鰭片的源極/汲極區800可以合併以形成連續的磊晶源極/汲極區（未示出）。在一些實施例中，鄰近鰭片的源極/汲極區800可以不合併在一起且保持分離的源極/汲極區800（未示出）。在一些實施例中，當得到的FinFET裝置是n型FinFET時，源極/汲極區800可以包括碳化矽（SiC）、磷化矽（SiP）、磷化矽碳（SiCP）等。在一些實施例中，當得到的FinFET裝置是p型FinFET時，源極/汲極區800包括矽鍺（SiGe）以及如硼或銦的p型雜質。
磊晶源極/汲極區800可以植入摻雜劑以形成源極/汲極區800，隨後進行退火製程。植入製程可以包括形成以及圖案化如光阻的遮罩以覆蓋FinFET裝置300免受植入製程影響的區域。源極/汲極區800的雜質（例如：摻雜劑）濃度可以在從大約1×10 19cm -3至大約1×10 21cm -3的範圍。可以將如硼或銦的P型雜質植入到p型電晶體的源極/汲極區800中，可以將如磷化物或砷化物的N型雜質植入到n型電晶體的源極/汲極區800中。在一些實施例中，磊晶源極/汲極區800可以在其生長期間被原位摻雜。
對應於第2圖的操作214，第9圖是在其中一個製造階段包括ILD 900的FinFET裝置300的剖面示意圖。在一些實施例中，在形成ILD 900之前，在第9圖所繪示的結構上方形成接觸蝕刻終止層（contact etch stop layer, CESL）902。CESL 902可以作為後續刻蝕製程中的刻蝕終止層，且可以包括合適的材料，如氧化矽、氮化矽、氮氧化矽、前述之組合等，並且可以藉由合適的形成方法形成，如 CVD、物理氣相沉積（physical vapor deposition, PVD）、前述之組合等。
接著，ILD 900 形成在 CESL 902 上方以及虛置閘極結構600（例如：600A、600B、以及600C）上方。在一些實施例中，ILD 900由如氧化矽、磷矽酸鹽玻璃（phosphoric silicate glass, PSG）、硼矽酸鹽玻璃（borosilicate glass, BSG）、硼磷矽酸鹽玻璃（borophosphosilicate glass, BPSG）、未摻雜矽酸鹽玻璃（undoped silicate glass, USG）等介電材料形成，且可以藉由任何合適的方法沉積，如CVD、PECVD、或FCVD。在形成ILD 900之後，在ILD 900上方形成介電層904，介電層904可以作為保護層以防止或減少ILD 900在後續蝕刻製程中的損失。介電層904可以由如氮化矽、碳氮化矽等的合適的材料且使用如CVD、PECVD或FCVD的合適的方法形成。在形成介電層904之後，可執行平坦化製程，如CMP製程，以實現介電層904的水平上表面。CMP還可以移除遮罩606以及設置在虛置閘極604上方的部分CESL 902。在一些實施例中，在平坦化製程之後，介電層904的上表面與虛置閘極604的上表面齊平。
隨後執行例示閘極後製製程（有時稱為置換閘極製程）以主動閘極結構（也可以稱為置換閘極結構或金屬閘極結構）置換每個虛置閘極結構600的虛置閘極604以及虛置閘極介電質602。
對應於第2圖的操作216，第10圖是FinFET裝置300的剖面示意圖，其中虛置閘極結構600A、600B、以及600C（第9圖）被去除以分別在其中一個製造階段形成閘極溝槽1000A、1000B、以及1000C。接下來，藉由去除閘極間隔物702的相對上部來水平擴展閘極溝槽1000A、1000B、以及1000C的上部，使得每個閘極溝槽1000A、1000B、以及1000C具有上溝槽1000U以及下溝槽1000L，其中在水平方向上，溝槽1000U比下溝槽1000L寬。下文將討論形成閘極溝槽1000A、1000B、以及1000C的細節。為簡單起見，閘極溝槽1000A、1000B、以及1000C有時可統稱為閘極溝槽1000。
在一些實施例中，為了移除虛置閘極結構600，執行一個或更多個蝕刻步驟以移除虛置閘極604以及直接位於虛置閘極604下方的虛置閘極介電質602，使得閘極溝槽1000 （也可以稱為凹陷）形成在相應的閘極間隔物702之間，每個閘極溝槽1000暴露鰭片404的通道區。在虛置閘極去除過程中，虛置閘極介電質602可以作為蝕刻虛置閘極604時的蝕刻終止層，接著可以在去除虛置閘極604之後去除虛置閘極介電質602。
接下來，執行如乾式蝕刻製程的非等向性蝕刻製程以去除閘極間隔物702的上部。在一些實施例中，使用對閘極間隔物702的材料具有選擇性（例如：具有較高蝕刻速率）的蝕刻劑來執行非等向性蝕刻製程，使得閘極間隔物702凹陷（例如：去除上部）而不會攻擊介電層904或CESL 902。在移除閘極間隔物702的上部之後，暴露出CESL 902的上側壁902SU。
如第10圖所示，去除上部閘極間隔物702後，每個閘極溝槽1000具有上溝槽1000U以及下溝槽1000L。下溝槽1000L位於閘極間隔物702的剩餘下部之間，上溝槽1000U在下溝槽上方，且由CESL 902的上側壁904SU定義（例如：界定）。第10圖繪示出在上溝槽1000U與下溝槽1000L之間的象徵性（symbolic）界面1001。界面1001與閘極間隔物702的剩餘下部的上表面1000U齊平。每個閘極溝槽1000具有較寬的上溝槽1000U以及較窄的下溝槽1000L。
對應於第2圖的操作218，第11圖是在其中一個實施例中，在其中一個製造階段且包括閘極介電（層）1100、功函數金屬（層）1102、膠合金屬（層）1104、以及電極金屬（層）1106的FinFET裝置300的剖面示意圖。也對應於第2圖的操作218，第12圖是在另一個實施例中，在其中一個製造階段且包括閘極介電（層）1100、功函數金屬（層）1102、膠合金屬（層）1104、以及電極金屬（層）1106的FinFET裝置300的剖面示意圖
在閘極溝槽1000中依序形成閘極介電質1100、功函數金屬1102、膠合金屬1104、以及電極金屬（層）1106。在第11圖繪示的例示中，形成閘極介電質1100以內襯（line）於閘極溝槽1000，功函數金屬1102填充下溝槽1000L，且膠合金屬1104內襯於上溝槽1000U。在第12圖的例示中，形成閘極介電質1100以及功函數金屬1102以分別內襯於閘極溝槽1000，膠合金屬1104填充下溝槽1000L。在任一例示中，電極金屬1106可以填充上溝槽1000U。
例如：閘極介電質1100順應性地沉積在閘極溝槽1000中，如鰭片404的頂表面以及側壁上、閘極間隔物702的頂表面以及側壁上、以及介電層904的頂表面上。根據一些實施例，閘極介電質1100包括氧化矽、氮化矽或前述之多層。在例示實施例中，閘極介電質1100包括高介電常數介電材料，且在這些實施例中，閘極介電質1100可以具有大於大約7.0的k值（介電常數），且可以包括金屬氧化物或含有鉿（Hf）、鋁（Al）、鋯（Zr）、鑭（La）、鎂（Mg）、鋇（Ba）、鈦（Ti）、鉛（Pb）的矽酸鹽及前述之組合。閘極介電質1100的形成方法可以包括分子束沉積（molecular beam deposition, MBD）、原子層沉積（atomic layer deposition, ALD）、PECVD等。作為例示，閘極介電質1100的厚度可以在大約8埃（Å）至大約20埃。作為另一個例示，閘極介電質1100的厚度可以在大約5奈米（nm）至大約25奈米。
接下來，在閘極介電質1100上方形成功函數金屬 1102。在一些實施例中，功函數金屬1102可以是p型功函數層、n型功函數層、前述之多層或前述之組合。在第11圖的例示中，功函數金屬1102是n型功函數層。在本文的討論中，功函數層也可稱為功函數金屬。
用於p型裝置的閘極結構中的例示p型功函數金屬可包括氮化鈦（TiN）、氮化鉭（TaN）、銣（Rb）、鉬（Mo）、鋁（Al）、氮化鎢（WN）、矽化鋯（ZrSi 2）、矽化鉬（MoSi 2）、矽化鉭（TaSi 2）、矽化鎳（NiSi 2）、WN、其他合適的p型功函數材料或前述之組合。用於n裝置的閘極結構中的例示n型功函數金屬可包括鈦（Ti）、銀（Ag）、鈦鋁（TiAl）、碳化鈦鋁（TiAlC）、氮化鈦鋁（TiAlN）、碳化鈦（TiC）、碳氮化鈦（TiCN）、氮矽化鉭（TaSiN）、錳（Mn）、鋯（Zr）、其他合適的n型功函數材料或前述之組合。功函數值與功函數層的材料組成相關聯，因此，選擇功函數層的材料以調整其功函數值，從而在待形成的裝置中實現目標臨界電壓V t。可以藉由CVD、PVD、ALD及/或其他合適的製程來沉積功函數金屬。作為例示，p型功函數層的厚度可以在大約8埃至大約15埃，且n型功函數層的厚度可以在大約15埃至大約30埃。作為另一個例示，p型功函數層的厚度可以在大約5奈米至大約25奈米，且n型功函數層的厚度可以在大約5奈米至大約25奈米。
接下來，在功函數金屬1102上方形成膠合金屬1104。膠合金屬1104作為底層（例如：1102）與隨後在膠合金屬1104上方形成的閘電極材料之間的附著層。膠合金屬1104可由如氮化鈦的合適材料並使用如CVD、PVD、ALD等的合適沉積方法形成。作為例示，膠合金屬1104的厚度可以在大約5奈米至大約25奈米。
接下來，在膠合金屬1104上形成電極金屬1106。在各種實施例中，在當前製造階段，電極金屬1106可以填充閘極溝槽1000的剩餘部分，例如：上溝槽100U。電極金屬1106可由如鎢（W）的合適材料並使用如CVD、PVD、ALD等的合適沉積方法形成。在各種實施例中，可以依序地執行閘極介電質1100、功函數金屬1102、膠合金屬1104、以及電極金屬1106的形成，例如：在它們之間沒有插入其他蝕刻製程。
取決於下溝槽1000L的寬度及/或功函數金屬1102的厚度，如第11圖繪示的例示中，功函數金屬1102（連同部分閘極介電質1100）可以填充下溝槽1000L。或者，如第12圖繪示的例示中，功函數金屬1102以及膠合金屬1104（連同部分閘極介電質1100）可以共同填充下溝槽 1000L。 具體而言，在第11圖中，功函數金屬1102的頂表面與膠合金屬1104直接接觸，功函數金屬1102的底表面以及側壁被閘極介電質1100封閉（直接接觸）。具體而言，在第12圖中，膠合金屬1104的頂表面與電極金屬1106的底表面直接接觸，膠合金屬1104的底表面以及側壁被功函數層1102封閉（直接接觸）。
對應於第2圖的操作220，第13圖以及第14圖是FinFET裝置300的剖面示意圖，其中閘極介電質1100、功函數金屬1102、膠合金屬1104、以及電極金屬1106在其中一個製造階段被圖案化。具體而言，第13圖示意第11圖的例示之後的FinFET裝置300，而第14圖示意第12圖的例示之後的FinFET裝置300。
首先參考第13圖，可以執行至少一個蝕刻製程1301以去除閘極介電質1100、功函數金屬1102、膠合金屬1104、以及電極金屬1106的相應部分，例如：可以藉由蝕刻製程1301去除設置在閘極間隔物702上方並沿上側壁902SU延伸的部分閘極介電質1100、以及設置在閘極間隔物702上方並沿上側壁902SU延伸的部分膠合金屬1104。此外，電極金屬1106也可藉由蝕刻製程1301成形。
如此一來，金屬閘極結構1302以及閘極電極1304可以分別由閘極介電質1100與功函數金屬1102的剩餘部分以及電極金屬1106的剩餘部分形成。閘極電極1304因此可以從金屬閘極結構1302及/或閘極間隔物702突出遠離，如圖所示，閘極電極1304的頂表面以及側壁完全位於閘極間隔物702的頂表面以及金屬閘極結構1302的頂表面之上。具體而言，膠合金屬1104的剩餘部分（下文稱為「圖案化膠合金屬1104A」）垂直設置在閘極電極1304的底表面與金屬閘極結構1302的頂表面之間。圖案化膠合金屬1104A可以形成為沿著閘極電極1304的底表面延伸的薄膜。進一步來說，圖案化膠合金屬1104A以及閘極電極1304各自的側壁可以彼此對齊，換句話說，圖案化膠合金屬1104A的側壁彼此間隔第一距離且閘極電極1304的側壁彼此間隔第二距離，其中第二距離實質上近似於第一距離。更進一步來說，圖案化膠合金屬1104A以及閘極電極1304的相應側壁進一步與閘極間隔物702的內側壁對齊。更進一步來說，圖案化膠合金屬1104A可以使其底表面位於閘極間隔物702的頂表面之上，其距離大約為閘極介電質1100的厚度。
首先參考第14圖，可以執行至少一個蝕刻製程1401以去除閘極介電質1100、功函數金屬1102、膠合金屬1104、以及電極金屬1106的相應部分，例如：設置在閘極間隔物702上方並沿上側壁902SU延伸的部分閘極介電質1100、以及設置在閘極間隔物702上方並沿上側壁902SU延伸的部分閘極介電質1100可以藉由蝕刻製程1401去除。此外，電極金屬1106也可藉由蝕刻製程1401成形。
如此一來，金屬閘極結構1402以及閘極電極1404可以分別由閘極介電質1100與功函數金屬1102的剩餘部分以及電極金屬1106的剩餘部分形成。閘極電極1404因此可以從金屬閘極結構1402及/或閘極間隔物702突出遠離，如圖所示，閘極電極1404的頂表面以及側壁完全位於閘極間隔物702的頂表面以及金屬閘極結構1402的頂表面之上。具體而言，膠合金屬1104的剩餘部分（下文稱為「圖案化膠合金屬1104B」）形成在閘極電極1404之下，可以使其側壁以及底表面保持被金屬閘極結構1402包圍。圖案化膠合金屬1104B可以形成為沿著閘極電極1404的底表面延伸的鰭片。進一步來說，圖案化膠合金屬1104B以及閘極電極1404各自的側壁可以彼此對齊，換句話說，圖案化膠合金屬1104B的側壁彼此間隔第一距離且閘極電極1404的側壁彼此間隔第二距離，其中第二距離實質上近似於第一距離。更進一步來說，圖案化膠合金屬1104B的頂表面位於金屬閘極結構1402的頂表面之上，且金屬閘極結構1402的頂表面與閘極間隔物702的頂表面大致上對齊，圖案化膠合金屬1104B的頂表面與金屬閘極結構1402頂表面的距離近似於閘極介電質1100的厚度與功函數金屬1102的厚度的加總。
在各種實施例中，蝕刻製程1301以及1401中的每一個都可以是乾式蝕刻製程，例如：蝕刻製程1301/1401可包括電漿蝕刻製程，其可具有一定量的非等向性特性，在這樣的電漿刻蝕製程（包括自由基電漿刻蝕、遠程電漿刻蝕以及其他合適的電漿刻蝕製程）中，刻蝕氣體源如氯氣（Cl 2）、溴化氫（HBr）、四氟化碳（CF 4）、三氯化硼（BCl 3） 、六氟化硫（SF 6）、氫氣（H 2）、三氟化氮（NF 3）、以及其他合適的氣體源及前述之組合可與鈍化（passivation）氣體如氮氣（N 2）、氧氣（O 2）、二氧化碳（CO 2）、二氧化硫 （SO 2）、一氧化碳（CO）、甲烷（CH 4）、四氯化矽（SiCl 4) 、以及其他合適的鈍化氣體及前述之組合一起使用。此外，氣體源及/或鈍化氣體可以用如氬氣（Ar）、氦氣（He）、氖氣（Ne）、以及其他合適的稀釋氣體及前述之組合以形成閘極電極1304/1404，如上所述。
作為非限制性例示，蝕刻製程1301/1401可以使用約350瓦（watts）至約1200瓦的電源功率、約0瓦至約300瓦的偏壓功率、約1毫托（millitorr）至約10托的壓力、以及約0每分鐘標準立方公分（standard cubic centimeters per minute, SCCM）至300 SCCM的蝕刻劑氣體， 例如：可以使用以下流速中的至少一種：流速為約0 SCCM至約50 SCCM的四氯化矽、流速為約0 SCCM至約20 SCCM的三氟化氮、流速為約0 SCCM至約100 SCCM的溴化氫，流速為約0 SCCM至約10 SCCM的六氟化硫，或流速為約0 SCCM至約15 SCCM的甲烷。然而，應當注意，也可考慮這些範圍之外的電源功率、偏壓功率、壓力、以及流速。
對應於第2圖的操作222，第15圖以及第16圖是FinFET裝置300的剖面示意圖，其中一個或更多個閘極接觸件1502以及1602與一個或更多個源極/汲極接觸件1512以及1612在其中一個製造階段形成。具體而言，第15圖示意第13圖的例示之後的FinFET裝置300，而第16圖示意第14圖的例示之後的FinFET裝置300。
在第15圖中，閘極接觸件1502形成在（例如：延伸通過）介電材料1504中以電性耦合到閘極電極1304，且源極/汲極接觸件1512形成在（例如：延伸通過）ILD 900中，且CESL 902電性耦合到源極/汲極區800。同樣，在第16圖中，閘極接觸件1602形成在（例如：延伸通過）介電材料1604中以電性耦合到閘極電極1404，且源極/汲極接觸件1612形成在（例如：延伸通過）ILD 900中，且CESL 902電性耦合到源極/汲極區800。在一些實施例中，可以在源極/汲極接觸件1512/1612形成之後形成閘極接觸件1502/1602，例如：介電材料1504/1604首先沉積在閘極溝槽1000的剩餘部分中，隨後形成源極/汲極接觸件，使用如PVD、CVD等合適的形成方法在閘極溝槽1000中形成介電材料1504/1604（例如：氧化矽、氮化矽、低介電常數介電材料等）。在形成源極/汲極接觸件之後，接著使用例如微影以及蝕刻在介電材料中形成接觸件開口以暴露對應的閘極電極1304/1404，一旦形成接觸件開口，就可以在接觸件開口中依序形成阻擋層、晶種層、以及填充金屬，以形成對應的閘極接觸件1502/1602。
由於閘極電極 1304/1404 以皇冠形狀形成，如本文所揭露，閘極接觸件1502/1602可以形成為具有相對窄的寬度且仍然可以落在對應的閘極電極上。如此，可以有效地增加閘極接觸件與源極/汲極接觸件之間的橫向間距，可以有利地顯著降低源極/汲極接觸件與閘極接觸件一起短路的風險。
阻擋層包括如氮化鈦的導電材料，儘管可以使用其他替代材料，如氮化鉭、鈦、鉭等。可以使用CVD製程，如PECVD形成阻擋層。然而，可以替代地使用如濺鍍、MOCVD或ALD的其他替代製程。
晶種層形成在阻擋層上方。晶種層可包括銅、鈦、鉭、氮化鈦、氮化鉭等或前述之組合，且可藉由ALD、濺鍍、PVD等沉積。在一些實施例中，晶種層是金屬層，其可以是單層或包括多個由不同材料形成的子層（sub-layers）的複合層，例如：晶種層可以包括鈦層以及在鈦層上方的銅層。
填充金屬沉積在晶種層上方，且填充接觸件開口的剩餘部分。填充金屬可以是含金屬材料，如銅（Cu）、鋁（Al）、鎢（W）等、前述之組合、或者前述之多層，且可以藉由例如電鍍、化學電鍍或其他合適的方法。在形成填充金屬之後，可以執行如CMP的平坦化製程以去除阻擋層、晶種層、以及填充金屬的多餘部分，這些多餘部分在介電層904（再次參考第11圖）的上表面上方。 所得到的阻擋層、晶種層、以及填充金屬的剩餘部分因此形成閘極接觸件1502/1602。
本揭露的一個態樣，揭露了一種半導體裝置，所述半導體裝置，包括：半導體鰭片；多個閘極間隔物，在所述半導體鰭片上方；金屬閘極結構，在所述半導體鰭片上方且夾設於所述閘極間隔物之間；以及閘極電極，設置在所述金屬閘極結構之上且與所述金屬閘極結構電性接觸；其中所述閘極電極從所述金屬閘極結構的頂表面以及所述閘極間隔物的頂表面延伸遠離。
本揭露的另一個態樣，揭露了一種半導體裝置，所述半導體裝置，包括：半導體通道；多個閘極間隔物，在所述半導體通道上方；金屬閘極結構，在所述半導體通道上方且夾設於所述閘極間隔物之間；以及閘極電極，設置在所述金屬閘極結構之上且與所述金屬閘極結構電性接觸；其中所述閘極電極的至少一個表面完全設置在所述金屬閘極結構的頂表面以及所述金屬間隔物的頂表面之上。
本揭露的又一個態樣，揭露了一種半導體裝置的製造方法，所述半導體裝置的製造方法，包括：形成閘極溝槽在半導體通道上方，所述閘極溝槽被多個閘極間隔物包圍；依序沉積功函數金屬、黏合金屬、以及電極金屬在所述閘極溝槽中；以及蝕刻所述電極金屬以及所述黏合金屬的相應部分以在金屬閘極結構之上形成閘極電極，其中所述金屬閘極結構包括所述功函數金屬的剩餘部分，且所述閘極電極包括所述電極金屬的剩餘部分；其中所述閘極電極具有從所述金屬閘極結構的頂表面延伸遠離的上表面。
如本文所用，用語「約」以及「大約」通常表示所述值的正負10%，例如：大約0.5包括0.45至0.55，大約10包括9至 11，大約1000包括900至1100。
以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者可更易理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解到，此類等效的製程和結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍之下，做各式各樣的改變、取代和替換。
100/300:鰭式場效電晶體裝置 102/302:基板 104/404:鰭片 106:隔離區 108:閘極介電質 110:閘極 112D:源極區 112S:汲極區 200:方法 202/204/206/208/210/212/214/216/218/220/222:操作 406:墊氧化物層 408:（覆蓋）墊氮化物層 410:圖案化遮罩 411:溝槽 500:（淺溝槽）隔離區 600/600A/600B/600C:虛置閘極結構 602:虛置閘極介電質 604:虛置閘極 606:遮罩 700:低摻雜汲極區 702:閘極間隔物 800:（磊晶）源極/汲極區 900:層間介電層 902:接觸蝕刻終止層 902SU:上側壁 904:介電層 1000/1000A/1000B/1000C:閘極溝槽 1000L:上溝槽 1000U:下溝槽 1001:界面 1100:閘極介電質/閘極介電層 1102:功函數金屬（層） 1104:黏合金屬（層） 1104A/1104B:圖案化黏合金屬 1106:電極金屬（層） 1301/1401:蝕刻製程 1302/1402:金屬閘極結構 1304/1404:閘極電極 1502/1602:閘極接觸件 1504/1604:介電材料 1512/1612:源極/汲極接觸件
以下將配合所附圖式詳述本揭露的各種態樣。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可任意地放大或縮小元件的尺寸，以清楚地表現出本發明實施例的特徵。 第1圖是根據一些實施例，繪示出鰭式場效電晶體裝置的透視示意圖。 第2圖是根據一些實施例，繪示出用於製造非平面電晶體裝置的例示性方法流程圖。 第3圖至第16圖是根據一些實施例，繪示出藉由第2圖方法製造的例示性鰭式場效電晶體裝置（或部分例示性鰭式場效電晶體裝置）在各個製造階段的剖面示意圖。
300:鰭式場效電晶體裝置
302:基板
404:鰭片
700:低摻雜汲極區
702:閘極間隔物
800:(磊晶)源極/汲極區
900:層間介電層
902:接觸蝕刻終止層
1100:閘極介電質/閘極介電層
1102:功函數金屬(層)
1104A:圖案化黏合金屬
1302:金屬閘極結構
1304:閘極電極
1502:閘極接觸件
1504:介電材料
1512:源極/汲極接觸件

Claims (20)

  1. 一種半導體裝置，包括： 一半導體鰭片； 多個閘極間隔物，在該半導體鰭片上方； 一金屬閘極結構，在該半導體鰭片上方且夾設於該些閘極間隔物之間；以及 一閘極電極，設置在該金屬閘極結構之上且與該金屬閘極結構電性接觸； 其中該閘極電極從該金屬閘極結構的一頂表面以及該些閘極間隔物的一頂表面延伸遠離。
  2. 如請求項1之半導體裝置，其中該閘極電極包括鎢。
  3. 如請求項1之半導體裝置，更包括： 一黏合金屬（glue metal），垂直設置在該閘極電極的一底表面與該金屬閘極結構的該頂表面之間。
  4. 如請求項3之半導體裝置，其中該黏合金屬的一側壁與該閘極電極的一側壁相互對齊。
  5. 如請求項4之半導體裝置，其中該黏合金屬的該側壁以及該閘極電極的該側壁更與該些閘極間隔物的多個內側壁對齊。
  6. 如請求項3之半導體裝置，其中該黏合金屬具有位於該些閘極間隔物的該頂表面上方的一底表面。
  7. 如請求項1之半導體裝置，更包括： 一黏合金屬，該黏合金屬的多個側壁以及一底表面被該金屬閘極結構所封閉（enclosed）。
  8. 如請求項7之半導體裝置，其中該黏合金屬的該些側壁彼此間隔一第一距離，且該閘極電極的多個側壁彼此間隔一第二距離，且其中該第二距離實質上近似於該第一距離。
  9. 如請求項7之半導體裝置，其中該黏合金屬的一頂表面位於該金屬閘極結構的該頂表面之上。
  10. 一種半導體裝置，包括： 一半導體通道； 多個閘極間隔物，在該半導體通道上方； 一金屬閘極結構，在該半導體通道上方且夾設於該些閘極間隔物之間；以及 一閘極電極，設置在該金屬閘極結構之上且與該金屬閘極結構電性接觸； 其中該閘極電極的至少一個表面完全設置在該金屬閘極結構的一頂表面以及該些閘極間隔物的一頂表面之上。
  11. 如請求項10之半導體裝置，其中該閘極電極的側壁位於該金屬閘極結構的該頂表面之上。
  12. 如請求項10之半導體裝置，其中該閘極電極包括鎢。
  13. 如請求項10之半導體裝置，更包括： 一黏合金屬，垂直設置在該閘極電極的一底表面以及該金屬閘極結構的該頂表面之間。
  14. 如請求項13之半導體裝置，其中該黏合金屬的一側壁與該閘極電極的一側壁相互對齊。
  15. 如請求項14之半導體裝置，其中該黏合金屬的該側壁以及該閘極電極的該側壁更與該些閘極間隔物的多個內側壁對齊。
  16. 如請求項10之半導體裝置，更包括： 一黏合金屬，該黏合金屬的多個側壁以及一底表面被該金屬閘極結構所封閉。
  17. 如請求項16之半導體裝置，其中該黏合金屬的該些側壁彼此間隔一第一距離，且該閘極電極的多個側壁彼此間隔一第二距離，且其中該第二距離實質上近似於該第一距離。
  18. 一種半導體裝置的製造方法，包括： 形成一閘極溝槽在一半導體通道上方，該閘極溝槽被多個閘極間隔物包圍； 依序沉積一功函數金屬、一黏合金屬、以及一電極金屬在該閘極溝槽中；以及 蝕刻該電極金屬以及該黏合金屬的相應部分以在一金屬閘極結構之上形成一閘極電極，其中該金屬閘極結構包括該功函數金屬的剩餘部分，且該閘極電極包括該電極金屬的剩餘部分； 其中該閘極電極具有從該金屬閘極結構的一頂表面延伸遠離的一上表面。
  19. 如請求項18之半導體裝置的製造方法，其中該黏合金屬包括氮化鈦，且該電極金屬包括鎢。
  20. 如請求項18之半導體裝置的製造方法，其中該閘極電極的多個側壁與該黏合金屬的剩餘部分的多個側壁分別對齊。
TW112113385A 2022-09-27 2023-04-11 半導體裝置及其製造方法 TW202414824A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202263410423P 2022-09-27 2022-09-27
US63/410,423 2022-09-27
US18/170,387 2023-02-16
US18/170,387 US20240105795A1 (en) 2022-09-27 2023-02-16 Semiconductor devices and methods of manufacturing thereof

Publications (1)

Publication Number Publication Date
TW202414824A true TW202414824A (zh) 2024-04-01

Family

ID=90359915

Family Applications (1)

Application Number Title Priority Date Filing Date
TW112113385A TW202414824A (zh) 2022-09-27 2023-04-11 半導體裝置及其製造方法

Country Status (3)

Country Link
US (1) US20240105795A1 (zh)
CN (1) CN221008956U (zh)
TW (1) TW202414824A (zh)

Also Published As

Publication number Publication date
CN221008956U (zh) 2024-05-24
US20240105795A1 (en) 2024-03-28

Similar Documents

Publication Publication Date Title
US11024540B2 (en) Fin field-effect transistor device and method of forming the same
US12068389B2 (en) Semiconductor device including gas spacers and method of manufacture
TWI765577B (zh) 半導體裝置及其形成方法
US12107013B2 (en) Semiconductor devices and methods of manufacturing thereof
US20240321891A1 (en) Semiconductor devices and methods of manufacturing thereof
US12034056B2 (en) Semiconductor devices including gate structures with gate spacers
US11749681B2 (en) Fin field-effect transistor and method of forming the same
TWI794665B (zh) 半導體裝置及其形成方法
CN221008956U (zh) 半导体装置
TWI857741B (zh) 半導體裝置及其製造方法
US12046597B2 (en) Fin field-effect transistor and method of forming the same
US20230197521A1 (en) Semiconductor devices and methods of manufacturing thereof
US12021079B2 (en) Fin field-effect transistor and method of forming the same
CN221551887U (zh) 半导体装置
US11967533B2 (en) Semiconductor devices and methods of manufacturing thereof
US11715736B2 (en) Semiconductor devices with gate isolation structures and methods of manufacturing thereof
KR102355230B1 (ko) 핀-전계-효과 트랜지스터 디바이스 및 그 형성 방법
US12125886B2 (en) Fin field-effect transistor device and method
US20230369334A1 (en) Fin field-effect transistor and method of forming the same
US20220293742A1 (en) Fin field-effect transistor device and method
US20230063039A1 (en) Semiconductor devices and methods of manufacturing thereof
TW202221772A (zh) 填充結構及其製造方法