KR102403729B1 - 집적 회로 소자 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 상기 첫 번째 기술적 과제를 이루기 위하여, 반도체 기판; 상기 반도체 기판의 활성 영역을 정의하는 소자 분리막; 상기 활성 영역 상의 게이트 절연막; 상기 게이트 절연막 상의 게이트 스택; 상기 게이트 스택의 측벽 상의 스페이서; 및 상기 게이트 스택의 양 쪽에 제공되는 불순물 영역을 포함하고, 상기 게이트 스택은 금속 카바이드층 및 상기 금속 카바이드층 상에 위치하는 금속층을 포함하고, 상기 금속 카바이드층은 탄소 함량이 0.01 at% 내지 15 at%인 층을 포함하는 집적 회로 소자를 제공한다.

Description

집적 회로 소자 및 그의 제조 방법 {Integrated circuit device and method of fabricating the same}
본 발명은 집적 회로 소자 및 그의 제조 방법에 관한 것으로서, 보다 구체적으로는 원하는 유효 일함수를 갖도록 제조하기가 쉬워서 소자 신뢰성도 우수하고 소자 크기를 소규모화하기 쉬운 집적 회로 소자 및 그의 제조 방법에 관한 것이다.
집적 회로 소자가 초고집적화되고 소규모화됨에 따라 전기 저항이 증가하고 유효 일함수가 증가하는 문제점이 발생하고 있다. 그로 인해, 요구되는 문턱 전압을 갖는 소자를 제조하기가 날로 어려워지고 있다.
본 발명이 이루고자 하는 첫 번째 기술적 과제는 원하는 유효 일함수를 갖도록 제조하기가 쉬워서 소자 신뢰성도 우수하고 소자 크기를 소규모화하기 쉬운 집적 회로 소자를 제공하는 것이다.
본 발명이 이루고자 하는 두 번째 기술적 과제는 원하는 유효 일함수를 갖도록 제조하기가 쉬워서 소자 신뢰성도 우수하고 소자 크기를 소규모화하기 쉬운 집적 회로 소자의 제조 방법을 제공하는 것이다.
본 발명은 상기 첫 번째 기술적 과제를 이루기 위하여, 반도체 기판; 상기 반도체 기판의 활성 영역을 정의하는 소자 분리막; 상기 활성 영역 상의 게이트 절연막; 상기 게이트 절연막 상의 게이트 스택; 상기 게이트 스택의 측벽 상의 스페이서; 및 상기 게이트 스택의 양 쪽에 제공되는 불순물 영역을 포함하고, 상기 게이트 스택은 금속 카바이드층 및 상기 금속 카바이드층 상에 위치하는 금속층을 포함하고, 상기 금속 카바이드층은 탄소 함량이 0.01 at% 내지 15 at%인 층을 포함하는 집적 회로 소자를 제공한다.
본 발명의 다른 태양은 반도체 기판; 상기 반도체 기판의 활성 영역을 정의하는 소자 분리막; 상기 활성 영역의 상면으로부터 이격된 위치에 상기 활성 영역의 상면과 대면하고 채널 영역을 가지는 적어도 하나의 나노시트; 상기 나노시트의 하부 및 상부에 배치된 게이트; 상기 나노시트와 상기 게이트 사이에 개재된 게이트 절연막; 및 상기 나노시트의 양측의 상기 활성 영역 상에 배치된 불순물 영역을 포함하고, 상기 게이트는 금속 카바이드층 및 금속 나이트라이드층 중 적어도 하나를 포함하는 것을 특징으로 하는 집적 회로 소자를 제공한다.
본 발명의 다른 태양은 반도체 기판; 상기 반도체 기판의 활성 영역을 정의하는 소자 분리막; 상기 활성 영역 상의 게이트 절연막; 상기 게이트 절연막 상의 게이트 스택; 상기 게이트 스택의 측벽 상의 스페이서; 및 상기 게이트 스택의 양 쪽에 제공되는 불순물 영역을 포함하고, 상기 게이트 스택은 금속 카바이드층 및 상기 금속 카바이드층 상에 위치하는 금속층을 포함하고, 상기 금속 카바이드층은 탄소 함량을 달리하는 제 1 금속 카바이드층 및 제 2 금속 카바이드층을 포함하고, 상기 제 1 금속 카바이드층과 상기 제 2 금속 카바이드층은 함유되는 금속의 종류가 서로 동일한 집적 회로 소자를 제공한다.
본 발명은 상기 두 번째 기술적 과제를 이루기 위하여, 반도체 기판의 활성 영역 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 금속 카바이드층을 형성하는 단계; 상기 금속 카바이드층 상에 금속층을 형성하는 단계; 및 상기 금속층의 양 쪽에 불순물 영역을 형성하는 단계를 포함하는 집적 회로 소자의 제조 방법을 제공한다. 이 때, 상기 금속 카바이드층을 형성하는 단계는 제 1 금속의 전구체인 제 1 유기금속(organometallic) 화합물을 공급하는 단계; 과잉의 상기 제 1 유기금속 화합물을 퍼지하는 단계; 및 탄소를 제거하기 위하여 수소 플라스마 처리를 수행하는 단계를 포함할 수 있다.
본 발명의 집적 회로 소자는 원하는 유효 일함수를 갖도록 제조하기가 쉽기 때문에 소자 신뢰성도 우수하고 소자 크기를 소규모화하기 쉬운 효과가 있다.
도 1a는 본 발명의 일 실시예에 따른 집적 회로 소자의 사시도이다.
도 1b는 도 1a의 집적 회로 소자를 A-A선을 따라 절단한 단면을 나타낸 측단면도이다.
도 2는 도 1b의 게이트 스택의 왼쪽 아래 부분을 확대하여 나타낸 부분 확대도이다.
도 3a 내지 도 3c는 본 발명의 비제한적인 실시예들에 따른 금속 카바이드층들에 있어서 두께 방향 거리에 대한 탄소 농도를 나타낸 그래프들이다.
도 4a와 도 4b는 본 발명의 다른 실시예들에 따른 집적 회로 소자들을 나타낸 단면도들이다.
도 5는 본 발명의 또 다른 실시예들에 따른 집적 회로 소자를 나타낸 단면도이다.
도 6a는 본 발명의 다른 실시예에 따른 집적 회로 소자를 나타낸 단면도이다.
도 6b는 도 6a의 집적 회로 소자의 금속 카바이드층의 두께 방향 거리에 따른 탄소 농도를 나타낸 그래프이다.
도 7a 내지 도 7c는 본 발명의 또 다른 실시예에 따른 집적 회로 소자의 요부 (essential parts) 구성을 도시한 도면들이다.
도 8a 및 도 8b는 도 7b의 A 부분을 확대한 부분 확대도들이다.
도 9a 내지 도 9f는 본 발명의 일 실시예에 따른 집적 회로 소자의 제조 방법을 나타낸 단면도들이다.
도 10a 내지 도 10c는 본 발명의 다른 실시예에 따라 집적 회로 소자를 제조하는 방법을 나타낸 측단면도들이다.
도 11a 및 도 11b는 금속 카바이드층을 형성하기 위한 방법을 나타낸 블록도이다.
도 12a는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적 회로 소자의 제조 방법을 수행하는 데 사용될 수 있는 예시적인 집적회로 소자 제조 장치의 주요 구성을 개략적으로 도시한 평면도이다.
도 12b는 도 12a에 예시한 집적회로 소자 제조 장치를 구성하는 복수의 공정 챔버 중 적어도 하나를 구성할 수 있는 공정 챔버의 주요 구성을 설명하기 위한 도면이다.
본 발명의 일부 실시예들에 따른 집적 회로 소자에 관한 도면에서는, 예시적으로, 핀형 패턴 형상의 채널 영역을 포함하는 핀형 트랜지스터(FinFET)을 도시하였지만, 이에 제한되는 것은 아니다. 본 발명의 일부 실시예들에 따른 집적 회로 소자는 터널링 전계 효과 트랜지스터(tunneling FET), 나노 와이어를 포함하는 트랜지스터, 나노 시트(sheet)를 포함하는 트랜지스터, 또는 3차원(3D) 트랜지스터를 포함할 수 있다. 또한, 본 발명의 일부 실시예들에 따른 집적 회로 소자는 양극성 접합(bipolar junction) 트랜지스터, 횡형 이중 확산 트랜지스터(LDMOS) 등을 포함할 수도 있다.
본 발명의 일 실시예는 반도체 기판; 상기 반도체 기판의 활성 영역을 정의하는 소자 분리막; 상기 활성 영역 상의 게이트 절연막; 상기 게이트 절연막 상의 게이트 스택; 상기 게이트 스택의 측벽 상의 스페이서; 및 상기 게이트 스택의 양 쪽에 제공되는 불순물 영역을 포함하는 집적 회로 소자를 제공한다.
도 1a는 본 발명의 일 실시예에 따른 집적 회로 소자(100)의 사시도이다. 도 1b는 도 1a의 집적 회로 소자(100)를 A-A선을 따라 절단한 단면을 나타낸 측단면도이다.
도 1a 및 도 1b를 참조하면, 반도체 기판(101)이 제공되고, 상기 반도체 기판(101)의 활성 영역(F1)이 소자 분리막(110)에 의하여 정의될 수 있다.
상기 반도체 기판(101)은 III-V 족 물질 및 IV 족 물질 중 적어도 하나로 이루어질 수 있다. 상기 III-V 족 물질은 적어도 하나의 III 족 원소와 적어도 하나의 V족 원소를 포함하는 2 원계, 3 원계, 또는 4 원계 화합물일 수 있다. 상기 III-V 족 물질은 III 족 원소로서 In, Ga 및 Al 중 적어도 하나의 원소와, V 족 원소로서 As, P 및 Sb 중 적어도 하나의 원소를 포함하는 화합물일 수 있다. 예를 들면, 상기 III-V 족 물질은 InP, InzGa1-zAs (0 ≤ z ≤ 1), 및 AlzGa1-zAs (0 ≤ z ≤ 1)로부터 선택될 수 있다. 상기 2 원계 화합물은, 예를 들면 InP, GaAs, InAs, InSb 및 GaSb 중 어느 하나일 수 있다. 상기 3 원계 화합물은 InGaP, InGaAs, AlInAs, InGaSb, GaAsSb 및 GaAsP 중 어느 하나일 수 있다. 상기 IV 족 물질은 Si 및/또는 Ge일 수 있다. 그러나, 본 발명의 기술적 사상에 의한 박막을 형성하기 위해 사용 가능한 III-V 족 물질 및 IV 족 물질이 상기 예시한 바에 한정되는 것은 아니다.
상기 III-V 족 물질과 Ge과 같은 IV 족 물질은 저전력, 고속 트랜지스터를 만들 수 있는 채널 재료로서 이용될 수 있다. Si 기판에 비해 전자의 이동도가 높은 III-V 족 물질, 예를 들면 GaAs로 이루어지는 반도체 기판과, Si 기판에 비해 정공의 이동도가 높은 반도체 물질, 예를 들면 Ge을 포함하는 SiGe 반도체 기판을 이용하여 고성능 CMOS를 형성할 수 있다. 일부 실시예들에 있어서, 상기 반도체 기판(101)에 n형 채널이 형성되도록 의도되는 경우, 상기 반도체 기판(101)은 위에서 예시한 III-V 족 물질들 중 어느 하나로 이루어지거나 SiC로 이루어질 수 있다. 다른 일부 실시예들에 있어서, 상기 반도체 기판(101)에 p형 채널이 형성되도록 의도되는 경우, 상기 반도체 기판(11)은 SiGe으로 이루어질 수 있다.
일부 실시예들에 있어서, 상기 반도체 기판(101)은 SOI(silicon-on-insulator) 기판일 수 있다.
상기 소자 분리막(110)은 STI (shallow trench isolation) 구성을 취할 수 있으며, 예컨대 실리콘 산화물을 포함할 수 있다.
상기 활성 영역(F1) 상에는 게이트 절연막(130)이 제공될 수 있다. 상기 게이트 절연막(130)은 인터페이스층(131)과 고유전율(high-k) 절연막(133)을 포함할 수 있다.
상기 인터페이스층(131)은 유전율이 약 9 이하인 저유전율(low-k)의 절연막을 포함할 수 있다. 일부 실시예들에 있어서, 상기 인터페이스층(131)은 실리콘 산화물, 실리콘 산질화물, 또는 이들의 조합으로 이루어질 수 있다. 다른 일부 실시예들에 있어서, 상기 인터페이스층(131)은 실리케이트, 실리케이트와 실리콘 산화물과의 조합, 또는 실리케이트와 실리콘 산질화물과의 조합으로 이루어질 수 있다. 일부 실시예들에 있어서, 상기 인터페이스층(131)은 약 0.5 nm 내지 약 2 nm의 두께를 가질 수 있다. 그러나 본 발명이 이상에 한정되는 것은 아니다.
상기 고유전율 절연막(133)은 실리콘 산화물보다 유전 상수가 더 큰 금속 산화물을 포함할 수 있다. 예를 들면, 상기 고유전율 절연막(133)은 약 10 내지 약 25의 유전 상수를 가질 수 있다. 상기 고유전율 절연막(133)은 하프늄 산화물 (hafnium oxide), 하프늄 산질화물 (hafnium oxynitride), 하프늄 실리콘 산화물 (hafnium silicon oxide), 란타늄 산화물 (lanthanum oxide), 란타늄 알루미늄 산화물 (lanthanum aluminum oxide), 지르코늄 산화물 (zirconium oxide), 지르코늄 실리콘 산화물 (zirconium silicon oxide), 탄탈륨 산화물 (tantalum oxide), 티타늄 산화물 (titanium oxide), 바륨 스트론튬 티타늄 산화물 (barium strontium titanium oxide), 바륨 티타늄 산화물 (barium titanium oxide), 스트론튬 티타늄 산화물 (strontium titanium oxide), 이트륨 산화물 (yttrium oxide), 알루미늄 산화물 (aluminum oxide), 납 스칸듐 탄탈륨 산화물 (lead scandium tantalum oxide), 납 아연 니오브산염 (lead zinc niobate), 및 이들의 조합 중에서 선택되는 물질로 이루어질 수 있으나, 상기 예시된 바에 한정되는 것은 아니다.
상기 게이트 절연막(130) 상에는 게이트 스택(GS)이 제공될 수 있다. 상기 게이트 스택(GS)은 일함수 조절막(140) 및 게이트 전극(150)을 포함할 수 있다.
상기 게이트 전극(150)은 도전성 배리어층(151)과 금속층(153)을 포함할 수 있다.
상기 금속층(153)은 티타늄(Ti), 텅스텐(W), 알루미늄(Al), 루테늄(Ru), 니오븀(Nb), 몰리브덴(Mo), 하프늄(Hf), 니켈(Ni), 코발트(Co), 백금(Pt), 이터븀(Yb), 테르븀(Tb), 디스프로슘(Dy), 에르븀(Er), 및 팔라듐(Pd) 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다.
상기 도전성 배리어층(151)은 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 하프늄 질화물(HfN)과 같은 이원계 금속 질화물(binary metal nitride)과 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 하프늄 알루미늄 질화물(HfAlN)과 같은 삼원계 금속 질화물(ternary metal nitride)을 포함할 수 있다. 상기 도전성 배리어층(151)은 단일막으로 이루어질 수도 있고, 둘 이상의 층들이 적층된 복합막으로 이루어질 수도 있다.
상기 일함수 조절막(140)은 제 1 금속 카바이드층(143a) 및 제 2 금속 카바이드층(143b)을 포함할 수 있다. 상기 제 1 금속 카바이드층(143a)은 탄소를 제 1 농도로 포함할 수 있다. 상기 제 2 금속 카바이드층(143b)은 탄소를 제 2 농도로 포함할 수 있다. 일부 실시예들에 있어서, 상기 제 1 농도는 상기 제 2 농도보다 더 클 수 있다. 다른 일부 실시예들에 있어서, 상기 제 1 농도는 상기 제 2 농도보다 더 작을 수 있다.
일부 실시예들에 있어서, 상기 제 1 농도는 약 0.01 at% 내지 약 15 at%이고, 상기 제 2 농도는 약 15 at% 내지 약 30 at%일 수 있다. 다른 일부 실시예들에 있어서, 상기 제 2 농도는 약 0.01 at% 내지 약 15 at%이고, 상기 제 1 농도는 약 15 at% 내지 약 30 at%일 수 있다.
제 1 금속 카바이드층(143a) 및 제 2 금속 카바이드층(143b)은 티타늄(Ti), 탄탈륨(Ta), 루테늄(Ru), 니오븀(Nb), 몰리브덴(Mo), 알루미늄(Al), 하프늄(Hf), 란탄(La), 바나듐(V), 및 텅스텐(W)으로 구성되는 군으로부터 선택되는 1종 이상의 금속을 포함할 수 있다. 예컨대, 상기 제 1 금속 카바이드층(143a) 및 제 2 금속 카바이드층(143b)은 각각 TiAlC, TaAlC, WC, VC, HfAlC, RuAlC, NbAlC, MoAlC, LaAlC, WAlC, VAlC 등일 수 있다. 하지만 본 발명이 여기에 한정되는 것은 아니다.
일부 실시예들에 있어서, 제 1 금속 카바이드층(143a) 및 제 2 금속 카바이드층(143b)은 내부에 포함된 금속의 종류는 동일하고, 다만 탄소의 함량에 있어서만 차이가 있을 수 있다. 예컨대, 상기 제 1 금속 카바이드층(143a) 및 제 2 금속 카바이드층(143b)은 TiAlC, TaAlC, WC, VC, HfAlC, RuAlC, NbAlC, MoAlC, LaAlC, WAlC, VAlC 중의 어느 하나이고, 탄소 함량에 있어서만 차이가 있을 수 있다.
도 1a 및 도 1b에서는 상기 제 1 금속 카바이드층(143a)의 위에 상기 제 2 금속 카바이드층(143b)이 위치하는 것으로 도시되었지만, 상기 제 2 금속 카바이드층(143b)의 위에 상기 제 1 금속 카바이드층(143a)이 위치할 수도 있다.
금속 카바이드층(143a, 143b) 내에 포함되는 탄소는 금속 원소의 전구체에 포함된 탄화수소 성분으로부터 유래하는데, 낮은 전기저항을 달성하는 데 방해가 되기 때문에, 탄소 함량이 낮은 금속 카바이드층(143a, 143b)은 낮은 전기저항을 얻을 수 있다. 또한 낮은 전기저항은 금속 카바이드층(143a, 143b)의 두께를 얇게 하는 것을 허용하고, 그 결과 낮은 유효 일함수(effective work function)을 달성할 수 있어 신뢰성을 유지하면서 더 작은 집적 회로 소자를 제조하는 것을 가능하게 한다.
금속 타겟을 이용하여 물리 기상 증착(physical vapor deposition, PVD)을 이용하면 탄소가 부존재하는 일함수 조절막(140)을 제조하는 것도 가능하지만, 집적 회로 소자의 크기가 극히 미세하게 되면 콘포말한 층의 형성이 어렵기 때문에 집적 회로 소자의 제조에는 응용하기 어려울 수 있다.
상기 게이트 스택(GS)과 게이트 절연막(130)의 측벽을 따라 절연 스페이서(121)가 제공될 수 있다. 상기 절연 스페이서(121)는 유전 상수가 약 7 이하인 저유전율을 가지는 절연 물질로 이루어질 수 있다. 본 명세서에서 사용되는 용어 "저유전율"은 7 보다 작은 유전율을 의미할 수 있다. 일부 실시예들에 있어서, 상기 절연 스페이서(121)는 SiOCN, SiCN, SiBN, SiBCN, 또는 이들의 조합으로 이루어질 수 있다.
상기 게이트 스택(GS)과 게이트 절연막(130)의 양측에 상기 핀형 활성 영역(FA) 내에 불순물 영역(123)이 형성되어 있다. 상기 불순물 영역(123)은 상기 핀형 활성 영역(FA)으로부터 에피텍셜 성장된 반도체층을 포함할 수 있다. 상기 불순물 영역(123)은 불순물이 도핑된 반도체층으로 구성되며 소스/드레인 영역으로서 작용할 수 있다. 일부 실시예들에 있어서, 상기 불순물 영역(123)은 불순물이 도핑된 Si, 불순물이 도핑된 SiGe, 또는 불순물이 도핑된 SiC로 이루어질 수 있다.
상기 핀형 활성 영역(FA)의 일부 영역에는 상기 핀형 활성 영역(FA)의 다른 영역의 상면보다 낮은 레벨의 상면을 가지는 핀 리세스가 형성될 수 있다. 상기 불순물 영역(123)은 상기 핀 리세스 위에서 에피택셜 성장된 반도체층을 포함할 수 있다. 일부 실시예들에서, 상기 불순물 영역(123)은 에피텍셜 성장된 복수의 SiGe층을 포함하는 임베디드 SiGe 구조를 가질 수 있다. 상기 복수의 SiGe층은 서로 다른 Ge 함량을 가질 수 있다. 다른 일부 실시예들에서, 상기 불순물 영역(123)은 에피텍셜 성장된 Si 층, 또는 에피텍셜 성장된 SiC 층으로 이루어질 수 있다.
상기 불순물 영역(123)은 핀형 활성 영역(FA)의 상면보다 더 높은 레벨의 상면을 가지는 상승된 소스/드레인(raised source/drain: RSD) 구조를 가질 수 있다.
상기 불순물 영역(123)은 층간 절연막(180)을 관통하는 콘택(193)을 통하여 다른 반도체 장치와 전기적으로 연결될 수 있다. 또한 상기 불순물 영역(123)과 상기 콘택(193) 사이에는 이들 사이의 면저항, 접촉 저항 등을 감소시키기 위한 실리사이드 막(191)이 제공될 수 있다. 상기 실리사이드 막(191)은 백금(Pt), 니켈(Ni), 코발트(Co) 등을 포함할 수 있다.
일부 실시예들에 있어서, 상기 제 1 금속 카바이드층(143a)의 탄소 함량이 약 0.01 at% 내지 약 15 at%이고, 상기 제 1 금속 카바이드층(143a) 내에서 탄소 농도는 게이트 절연막(130)을 향하여 점진적으로 변화하는 부분을 가질 수 있다. 도 2는 도 1b의 게이트 스택(GS)의 왼쪽 아래 부분을 확대하여 나타낸 부분 확대도이다.
도 2를 참조하면, 상기 제 1 금속 카바이드층(143a) 내의 탄소 농도는 게이트 절연막(130)을 향하여 점진적으로 감소하거나(곡선 a) 증가할 수 있다(곡선 b). 일부 실시예들에 있어서, 상기 제 1 금속 카바이드층(143a)의 두께 방향의 일부에 대해서만 탄소 농도가 점진적으로 변화(증가 또는 감소)할 수 있다.
유사하게, 금속 카바이드층의 구성은 상대적으로 낮은 탄소 농도(약 0.01 at% 내지 약 15 at%)의 층을 포함하는 한 다양하게 변경될 수 있다. 도 3a 내지 도 3c는 본 발명의 비제한적인 실시예들에 따른 금속 카바이드층들에 있어서 두께 방향 거리에 대한 탄소 농도를 나타낸 그래프들이다. 도 3a 내지 도 3c에서 가로축은 금속 카바이드층의 일측 표면으로부터의 두께 방향으로의 거리를 나타내고, 세로축은 해당 위치에서의 탄소의 농도를 나타낸다.
도 3a를 참조하면, 금속 카바이드층(143)은 비교적 높은 탄소 농도를 일정하게 갖는 제 1 금속 카바이드층(143a)과 비교적 낮은 탄소 농도를 일정하게 갖는 제 2 금속 카바이드층(143b)을 갖는 것을 알 수 있다.
각 금속 카바이드층(143a, 143b)의 두께(도 3의 가로 방향의 길이에 의하여 대표됨)와 탄소 농도(도 3의 세로 방향의 길이에 의하여 대표됨)를 조절함으로써 원하는 유효 일함수 및 문턱 전압을 갖는 집적 회로 소자를 제조하는 것이 가능하다.
앞서 설명한 바와 같이 탄소는 금속 원소의 전구체에 포함된 탄화수소 성분으로부터 유래하기 때문에 유기금속 화합물을 이용한 원자층 증착 방법을 사용하는 한 탄소의 포함은 불가피하다. 본원에서는 필연적으로 포함되는 탄소의 함량을 낮춤으로써 유효 일함수를 낮추고 원하는 문턱 전압을 얻을 수 있다. 탄소의 함량을 낮추는 방법에 대해서는 뒤에서 별도로 상세하게 설명한다.
도 3b를 참조하면, 금속 카바이드층(143)은 네 개의 층을 가질 수 있다. 즉, 금속 카바이드층(143)은 비교적 높은 탄소 농도를 일정하게 갖는 제 1 금속 카바이드층(143a) 및 제 3 금속 카바이드층(143c), 그리고 비교적 낮은 탄소 농도를 일정하게 갖는 제 2 금속 카바이드층(143b) 및 제 4 금속 카바이드층(143d)을 포함할 수 있다.
도 3c를 참조하면, 제 1 금속 카바이드층(143a)은 도 3a에서와 동일하게 일정한 탄소 농도를 갖지만, 제 2 금속 카바이드층(143b)은 위치에 따라 변화하는 탄소 농도를 갖는 것을 알 수 있다. 이와 같이 구성함으로써 어느 한 깊이에서 응력이 과도하게 집중되는 것을 피할 수 있다. 도 3c에서는 제 2 금속 카바이드층(143b)은 위치에 따라 탄소의 농도가 오목한 곡선의 형태로 변화하는 것으로 도시하였지만, 탄소의 농도는 선형적으로 변화할 수도 있고 볼록한 곡선의 형태로 변화할 수도 있다.
본 발명은 이상에서 설명한 실시예들에 한정되지 않으며, 이외에도 금속 카바이드층(143) 내에 포함되는 저농도 금속 카바이드층과 고농도 금속 카바이드 층이 다양하게 구성될 수 있다.
도 4a와 도 4b는 본 발명의 다른 실시예들에 따른 집적 회로 소자들(100a, 100b)을 나타낸 단면도들이다.
우선 도 4a를 참조하면, 집적 회로 소자(100a)는 도 1b에 나타낸 집적 회로 소자(100)와 대비하여 제 1 일함수 조절 질화막(141)을 더 포함하는 점에서 차이가 있다. 따라서, 공통되는 부분에 대해서는 추가적인 설명을 생략한다.
집적 회로 소자(100a)의 일함수 조절막(140)은 금속 카바이드층(143) 이외에 제 1 일함수 조절 질화막(141)을 더 포함한다. 상기 제 1 일함수 조절 질화막(141)은 금속의 질화막으로서, 예컨대 티타늄(Ti), 탄탈륨(Ta), 하프늄(Hf), 텅스텐(W), 몰리브덴(Mo), 백금(Pt), 루테늄(Ru), 이리듐(Ir) 및 알루미늄(Al) 중의 어느 하나 이상을 포함하는 질화막일 수 있다.
도 4b를 참조하면, 집적 회로 소자(100b)는 도 4a에 나타낸 집적 회로 소자(100a)와 대비하여 제 2 일함수 조절 질화막(145)을 더 포함하는 점에서 차이가 있다. 따라서, 공통되는 부분에 대해서는 추가적인 설명을 생략한다.
집적 회로 소자(100b)의 일함수 조절막(140)은 금속 카바이드층(143), 제 1 일함수 조절 질화막(141), 이외에 제 2 일함수 조절 질화막(145)을 더 포함한다. 상기 제 2 일함수 조절 질화막(145)은 p-도핑된 금속의 질화막으로서, 티타늄(Ti), 탄탈륨(Ta), 하프늄(Hf), 텅스텐(W), 몰리브덴(Mo), 백금(Pt), 루테늄(Ru), 이리듐(Ir) 및 알루미늄(Al) 중의 어느 하나 이상을 포함하는 p-도핑된 질화막일 수 있다.
상기 제 1 일함수 조절 질화막(141) 및 제 2 일함수 조절 질화막(145)은 원하는 일함수를 갖도록 두께와 성분이 조절될 수 있다. 나아가, 금속 카바이드층(143a, 143b)에 의하여 유효 일함수가 정밀하게 제어될 수 있기 때문에 보다 우수한 성능의 집적 회로 소자를 얻는 것이 가능하다.
도 5는 본 발명의 또 다른 실시예들에 따른 집적 회로 소자(100c)를 나타낸 단면도이다.
도 5를 참조하면, 집적 회로 소자(100c)는 채널 길이(channel length)가 도 4a 및 도 4b에 나타낸 집적 회로 소자(100a, 100b)에 비하여 더 짧다. 그렇기 때문에 그 사이의 공간에 수용될 수 있는 층들의 두께와 수에 있어서 제한이 따를 수 있다. 채널 길이가 충분한 집적 회로 소자(100a, 100b)의 경우에는 금속 나이트라이드층(143)에 의하여 정의되는 리세스 내에 게이트 전극(150)이 수용될 수 있었다. 하지만, 집적 회로 소자(100c)의 경우에는 금속 나이트라이드층(143)을 형성하면서 리세스가 모두 매립되기 때문에 게이트 전극(150)이 금속 나이트라이드층(143)의 상부에 배치된다.
금속 나이트라이드층(143)은 탄소 농도를 달리하는 제 1 금속 나이트라이드층(143a)과 제 2 금속 나이트라이드층(143b)을 포함할 수 있다. 일부 실시예들에 있어서, 제 2 금속 나이트라이드층(143b)은 상기 제 1 금속 나이트라이드층(143a)에 의하여 정의되는 리세스 내에 수용될 수 있다. 또한 상기 제 2 금속 나이트라이드층(143b)은 상기 제 1 금속 나이트라이드층(143a)에 의하여 정의되는 리세스를 매립할 수 있다.
도 5에서는 상기 제 2 금속 나이트라이드층(143b)이 I자 형태로 형성된 것으로 도시되었지만, T자 형태로 형성될 수도 있다. 상기 제 2 금속 나이트라이드층(143b)이 T자 형태로 형성되는 경우, 게이트 전극(150)은 상기 제 2 금속 나이트라이드층(143b)의 상부 표면과 접촉하고 제 1 금속 나이트라이드층(143a)의 상부 표면과는 접촉하지 않을 수 있다.
게이트 절연막(130)과 상기 제 1 금속 나이트라이드층(143a)의 사이에는 배리어막(147)이 개재될 수 있다. 상기 배리어막(147)은 단일층으로 형성될 수도 있고, 둘 이상의 다중층으로 형성될 수도 있다. 상기 배리어막(147)은 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 하프늄 질화물(HfN)과 같은 이원계 금속 질화물(binary metal nitride)과 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 하프늄 알루미늄 질화물(HfAlN)과 같은 삼원계 금속 질화물(ternary metal nitride)을 포함할 수 있다.
도 6a는 본 발명의 다른 실시예에 따른 집적 회로 소자(100d)를 나타낸 단면도이다. 도 6b는 도 6a의 집적 회로 소자(100d)의 금속 카바이드층의 두께 방향 거리에 따른 탄소 농도를 나타낸 그래프이다.
도 6a 및 도 6b를 참조하면, 집적 회로 소자(100d)는 금속 카바이드층(143')의 탄소 농도가 전체를 통하여 일정한 점을 제외하면 도 4a에 도시한 집적 회로 소자(100a)와 동일하다. 금속 카바이드층(143') 내의 탄소 농도를 감소시키기 위한 처리를 금속 카바이드층(143')을 형성하는 공정 내내 일정하게 적용하면 금속 카바이드층(143')의 전체 두께를 통해 탄소 농도가 실질적으로 일정한 집적 회로 소자(100d)를 얻을 수 있다.
금속 카바이드층(143')을 형성하는 공정 내내 일정하게 금속 카바이드층(143') 내의 탄소 농도를 감소시키기 위한 처리를 수행하였기 때문에, 탄소 농도는 15 at%에 미달할 수 있다. 그 결과 유효 일함수가 감소되고 소자를 더 얇게 제조하는 것이 허용될 수 있다.
도 7a 내지 도 7c는 본 발명의 또 다른 실시예에 따른 집적 회로 소자(200A)의 요부 (essential parts) 구성을 도시한 도면들이다. 보다 구체적으로, 도 7a는 반도체 소자(200A)의 평면도이다. 도 7b는 도 7a의 XB - XB' 선 단면도이다. 도 7c는 도 7a의 YC - YC' 선 단면도이다.
도 7a 내지 도 7c를 참조하면, 반도체 소자(200A)는 기판(210)과, 상기 기판(210)으로부터 이격된 위치에서 기판(210)의 주면 연장 방향과 평행한 방향 (X 방향)을 따라 연장되는 나노시트(220)와, 상기 나노시트(220)의 적어도 일부를 포위하는 게이트(230)를 포함한다.
일부 실시예들에서, 상기 기판(210)은 실리콘 기판으로 이루어질 수 있다. 일부 실시예들에서, 상기 기판(210)은 시스템 LSI (large scale integration), 로직 회로, CIS (CMOS imaging sensor) 등과 같은 이미지 센서, 플래쉬 메모리, DRAM, SRAM, EEPROM, PRAM, MRAM, 또는 RRAM 등과 같은 메모리 소자, 또는 MEMS (micro-electro-mechanical system) 중에서 선택되는 어느 하나의 소자를 구성할 수 있다.
상기 기판(210)에는 소자분리막(212)에 의해 활성 영역(214)이 정의되어 있다. 상기 기판(210)의 활성 영역(214)에는 복수의 웰이 형성되어 있을 수 있다.
상기 나노시트(220)는 채널 영역(222)을 포함한다. 상기 게이트(230)는 상기 채널 영역(222)의 적어도 일부를 포위한다.
상기 나노시트(220)는 Ⅳ 족 반도체, Ⅳ-Ⅳ 족 화합물 반도체 또는 III-V 족 화합물 반도체로 이루어질 수 있다. 일부 실시예들에서, 상기 나노시트(220)는 Si, Ge, 또는 SiGe로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 나노시트(220)는 InGaAs, InAs, GaSb, InSb, 또는 이들의 조합으로 이루어질 수 있다.
상기 채널 영역(222)과 상기 게이트(230)와의 사이에는 게이트 절연막(232)이 개재되어 있다.
일부 실시예들에서, 상기 게이트 절연막(232)는 실리콘 산화막, 실리콘 산질화막, 실리콘 산화막보다 높은 유전율을 가지는 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 상기 게이트 절연막(232)서 사용 가능한 고유전막은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, HfO2 - Al2O3 합금, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
일부 실시예들에서, 상기 게이트(230)는 도핑된 폴리실리콘, 금속, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 상기 게이트(230)는 Al, Cu, Ti, Ta, W, Mo, TaN, NiSi, CoSi, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
상기 기판(210) 상에는 기판(210)의 주면에 수직인 방향 (Z 방향)을 따라 상기 나노시트(220)의 양 단부까지 연장되어 있는 한 쌍의 반도체층(240)이 형성되어 있다. 일부 실시예들에서, 상기 반도체층(240)은 SiGe 막, Ge 막, SiC 막, 또는 InGaAs 막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
상기 반도체층(240)은 기판(210) 및 나노시트(220)로부터 에피택시 공정 (epitaxy process)에 의해 재성장한 반도체층으로 이루어질 수 있다. 일부 실시예들에서, 상기 반도체층(240)은 기판(210) 및 나노시트(220)와는 다른 물질로 이루어질 수 있다.
상기 한 쌍의 반도체층(240)에는 각각 불순물 영역(242)이 포함되어 있다. 상기 불순물 영역(242)은 N 타입의 불순물 이온 또는 P 타입의 불순물 이온을 상기 반도체층(240) 내에 주입함으로써 형성될 수 있다. 상기 불순물 영역(242)은 점선으로 표시한 깊이(D)까지 형성될 수 있다. 예를 들면, 상기 불순물 영역(242)은 도핑된 SiGe 막, 도핑된 Ge 막, 도핑된 SiC 막, 또는 도핑된 InGaAs 막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
일부 실시예들에서, 상기 깊이(D)는 도 7b에서 볼 수 있는 바와 같이 상기 게이트(230) 중 기판(210)에 가장 인접한 저면(230B)보다 더 높은 레벨이 될 수 있다. 그러나, 본 발명의 기술적 사상은 예시된 바에 한정되는 것은 아니다.
상기 한 쌍의 반도체층(240) 내에 형성된 한 쌍의 불순물 영역(242)은 나노시트(220)의 양 단부에 접해 있으며, 기판(210)의 주면에 수직인 방향 (Z 방향)을 따라 상기 나노시트(220)보다 높은 레벨까지 연장될 수 있다.
상기 나노시트(220) 중 불순물 영역(242)에 인접한 양 단부는 상기 게이트(230)의 측벽을 덮는 외측 절연 스페이서(250)로 덮여 있다.
상기 외측 절연 스페이서(250)는 도 1a 및 도 1b를 참조하여 설명한 절연 스페이서(121)와 실질적으로 동일하기 때문에 여기서는 상세한 설명을 생략한다.
상기 불순물 영역(242) 및 상기 외측 절연 스페이서(250)의 일부가 층간 절연막(260)에 의해 덮여 있다. 상기 불순물 영역(242)는 층간 절연막(260)을 관통하는 콘택(262)에 연결되어 있다. 상기 불순물 영역(242)와 상기 콘택(262)과의 사이에는 금속 실리사이드막(264)이 형성될 수 있다. 상기 불순물 영역(242)의 표면에 금속 실리사이드막(264)이 형성됨으로써 불순물 영역(242)의 저항 및 콘택(262)의 저항을 감소시킬 수 있다. 일부 실시예들에서, 상기 금속 실리사이드막(264)은 코발트 실리사이드막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 일부 실시예들에서, 상기 금속 실리사이드막(264)은 생략 가능하다.
상기 기판(210)과 나노시트(220)와의 사이에는 한 쌍의 내측 절연 스페이서(270)가 형성되어 있다. 상기 한 쌍의 내측 절연 스페이서(270)는 상기 게이트(230)와 상기 불순물 영역(242)의 사이에 개재되어 있다. 상기 내측 절연 스페이서(270)는 상기 게이트 절연막(232)는 다른 물질로 이루어질 수 있다.
상기 게이트 절연막(232)는 기판(210)과 나노시트(220)와의 사이에서 상기 게이트(230)와 상기 내측 절연 스페이서(270)와의 사이에 개재되도록 상기 나노시트(220)의 채널 영역(222) 표면으로부터 상기 내측 절연 스페이서(270)의 측벽 표면까지 연장된다.
일부 실시예들에서, 상기 내측 절연 스페이서(270)는 상기 게이트 절연막(232)를 구성하는 물질과는 다른 물질로 이루어질 수 있다. 일부 실시예들에서, 상기 내측 절연 스페이서(270)는 상기 게이트 절연막(232)를 구성하는 물질의 유전율보다 더 작은 유전율을 가지는 물질로 이루어질 수 있다. 일부 실시예들에서, 상기 내측 절연 스페이서(270)는 Ⅳ 족 반도체의 산화물, Ⅳ-Ⅳ 족 화합물 반도체의 산화물, III-V 족 화합물 반도체의 산화물, 또는 실리콘 산화물로 이루어질 수 있다. 예를 들면, 상기 내측 절연 스페이서(270)는 SiGe의 산화물, InP의 산화물, 또는 실리콘 산화물로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
상기 외측 절연 스페이서(250) 및 내측 절연 스페이서(270)는 기판(210)의 주면 연장 방향에 수직인 방향 (Z 방향)을 따라 기판(210)상의 서로 다른 레벨에서 수직으로 오버랩되는 위치에 형성되어 있다. 일부 실시예들에서, 상기 내측 절연 스페이서(270)는 상기 외측 절연 스페이서(250)를 구성하는 물질과는 다른 물질로 이루어질 수 있다. 일부 실시예들에서, 상기 내측 절연 스페이서(270)는 상기 외측 절연 스페이서(250)를 구성하는 물질의 유전율보다 더 작은 유전율을 가지는 물질로 이루어질 수 있다.
상기 반도체 소자(200A)는 트랜지스터를 구성할 수 있다. 일부 실시예들에서, 상기 기판(210)의 활성 영역(214)에 N 타입 웰이 형성되고 상기 소스/드레인 영역(240)에 P 타입 불순물이 도핑되는 경우, 상기 반도체 소자(210A)는 PMOS 트랜지스터를 구성할 수 있다. 다른 일부 실시예들에서, 상기 기판(210)의 활성 영역(214)에 P 타입 웰이 형성되고 상기 소스/드레인 영역(240)에 N 타입 불순물이 도핑되는 경우, 상기 반도체 소자(210A)는 NMOS 트랜지스터를 구성할 수 있다.
MOS 트랜지스터의 캐리어 이동도는 소자의 전력 소모 및 스위칭 퍼포먼스에 큰 영향력을 가진다. 캐리어 이동도를 향상시킴으로써 스위칭 속도를 빠르게 할 수 있고 저전압에서의 동작이 가능하게 되어, 전력 소모를 감소시킬 수 있게 된다. 일부 실시예들에서, MOS 트랜지스터를 구성하는 반도체 소자(200A)에서 캐리어 이동도를 향상시키기 위하여, 상기 나노시트(220)의 채널 영역(222)이 스트레인드 채널 (strained channel)을 가지도록 할 수 있다.
일 예에서, 상기 반도체 소자(200A)가 PMOS 트랜지스터를 구성하는 경우, 스트레인드 채널을 가지는 나노시트(220)를 제공하기 위하여, 상기 나노시트(220)는 Si로 형성하고, 상기 나노시트(220)의 양 단에 연결되는 한 쌍의 불순물 영역(242)는 도핑된 SiGe 또는 도핑된 Ge로 형성할 수 있다. 다른 예에서, 상기 반도체 소자(200A)가 PMOS 트랜지스터를 구성하는 경우, 스트레인드 채널을 가지는 나노시트(220)를 제공하기 위하여, 상기 나노시트(220)는 Ge로 형성하고, 상기 한 쌍의 불순물 영역(242)는 SiGe로 형성할 수 있다. 또 다른 예에서, 상기 반도체 소자(200A)가 NMOS 트랜지스터를 구성하는 경우, 스트레인드 채널을 가지는 나노시트(220)를 제공하기 위하여, 상기 나노시트(220)는 Si로 형성하고, 상기 한 쌍의 불순물 영역(242)는 도핑된 SiC로 형성할 수 있다.
도 8a 및 도 8b는 도 7b의 A 부분을 확대한 부분 확대도들이다.
도 8a를 참조하면, 채널 영역들(222) 사이의 공간에 삽입되는 게이트(230)의 부분들을 더욱 상세하게 나타낸다.
상기 게이트(230)는 금속층(238), 금속 카바이드층(236), 및 금속 나이트라이드층(234)을 포함할 수 있다. 상기 게이트(230)의 제조는 최상위 채널 영역(222)의 상부 표면에 적층되는 순서를 따르기 때문에 금속 나이트라이드층(234), 금속 카바이드층(236), 금속층(238)의 순서로 형성됨을 알 수 있다. 그런데, 두 채널 영역들(222) 사이의 공간, 특히 수직 방향의 폭이 좁기 때문에 금속 나이트라이드층(234)을 형성한 후 금속 카바이드층(236)을 형성하면 두 채널 영역들(222) 사이의 공간이 모두 매립될 수 있다. 그렇기 때문에 두 채널 영역들(222) 사이의 공간에는 금속층(238)이 형성되지 않을 수 있다. 그러나, 본 발명이 두 채널 영역들(222) 사이의 공간에 금속층(238)이 형성되는 것을 배제하는 것은 아니다.
상기 금속 카바이드층(236)은 탄소 함량을 달리하는 제 1 금속 카바이드층(236a) 및 제 2 금속 카바이드층(236b)을 포함할 수 있다. 상기 제 1 금속 카바이드층(236a)은 금속 나이트라이드층(234)의 표면을 따라 실질적으로 콘포말하게 형성될 수 있다. 또한 상기 제 2 금속 카바이드층(236b)은 상기 제 1 금속 카바이드층(236a)의 표면을 따라 실질적으로 콘포말하게 형성될 수 있다.
두 채널 영역들(222) 사이의 공간에서는 상기 제 1 금속 카바이드층(236a)이 금속 나이트라이드층(234)의 표면을 따라 실질적으로 콘포말하게 연장되면서 중심에 빈 공간을 형성할 수 있다. 일부 실시예들에 있어서, 제 2 금속 카바이드층(236b)이 상기 빈공간을 매립할 수 있다.
일부 실시예들에 있어서, 상기 제 1 금속 카바이드층(236a)의 탄소 농도는 약 0.01 at% 내지 약 15 at%이고, 상기 제 2 금속 카바이드층(236b)의 탄소 농도는 제 1 금속 카바이드층(236a)의 탄소 농도보다 높은 약 15 at% 내지 약 30 at%일 수 있다. 다른 실시예에서, 상기 제 1 금속 카바이드층(236a)의 탄소 농도는 상기 제 2 금속 카바이드층(236b)의 탄소 농도보다 더 높을 수 있다.
일부 실시예들에 있어서, 상기 금속 나이트라이드층(234)의 질소 함량은 약 1 at% 내지 약 30 at%일 수 있다. 다른 실시예들에 있어서, 상기 금속 나이트라이드층(234)의 질소 함량은 약 5 at% 내지 약 40 at%일 수 있다.
도 8b를 참조하면, 상기 금속 나이트라이드층(234)은 질소 함량을 달리하는 제 1 금속 나이트라이드층(234a) 및 제 2 금속 나이트라이드층(234b)을 포함할 수 있다. 상기 제 1 금속 나이트라이드층(234a)은 게이트 절연막(232)의 표면을 따라 실질적으로 콘포말하게 연장될 수 있다. 상기 제 2 금속 나이트라이드층(234b)은 상기 제 1 금속 나이트라이드층(234a)의 표면을 따라 실질적으로 콘포말하게 연장될 수 있다.
두 채널 영역들(222) 사이의 공간에서는 금속 나이트라이드층(234)이 게이트 절연막(232)의 표면을 따라 실질적으로 콘포말하게 연장되면서 중심에 빈 공간을 형성할 수 있다. 일부 실시예들에 있어서, 금속 카바이드층(236)이 상기 빈 공간을 매립할 수 있다.
일부 실시예들에 있어서, 상기 제 1 금속 나이트라이드층(234a)의 질소 농도는 약 1 at% 내지 약 30 at%이고, 상기 제 2 금속 나이트라이드층(234b)의 질소 농도는 상기 제 1 금속 나이트라이드층(234a)의 질소 농도보다 높은 약 5 at% 내지 약 40 at%일 수 있다. 다른 실시예에서, 상기 제 1 금속 나이트라이드층(234a)의 질소 농도는 상기 제 2 금속 나이트라이드층(234b)의 질소 농도보다 더 높을 수 있다.
일부 실시예들에 있어서, 상기 금속 카바이드층(234)의 탄소 함량은 약 1 at% 내지 약 30 at%일 수 있다.
통상의 기술자는 도 8a에 나타낸 실시예와 도 8b에 나타낸 실시예가 서로 결합될 수 있음을 이해할 것이다. 이 경우, 금속 카바이드층(234)과 금속 나이트라이드층(234)의 각각은 각 탄소 농도와 질소 농도를 달리하는 두 개의 층들을 포함할 수 있음을 이해할 것이다.
도 9a 내지 도 9f는 본 발명의 일 실시예에 따른 집적 회로 소자의 제조 방법을 나타낸 단면도들이다.
도 9a 내지 도 9f는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 순서에 따라 나타낸 단면도들이다. 도 9a 내지 도 9f에서 AA 단면과 BB 단면은 각각 도 1의 AA 단면과 BB 단면을 나타낸다.
도 9a를 참조하면, 소자 분리막(110)에 의하여 핀형 활성 영역(FA)이 정의된 기판(101) 위에 더미 게이트 전극(120d)을 형성한 후, 반도체 기판(101)과 더미 게이트 전극(120d)의 전면에 콘포말하게 스페이서 물질막(121m)을 퇴적시킬 수 있다.
반도체 기판(101)은 도 1을 참조하여 설명하였으므로 여기서는 추가적인 설명을 생략한다.
상기 더미 게이트 전극(120d)은 예를 들면, 폴리실리콘으로 이루어질 수 있지만 여기에 한정되는 것은 아니다. 상기 더미 게이트 전극(120d)은 추후 게이트 전극을 형성하고자 하는 위치와 공간을 확보하기 위하여 제공될 수 있다.
상기 스페이서 물질막(121m)은 위에서 설명한 저유전율 물질막을 포함할 수 있으며, 도 1을 참조하여 설명한 절연 스페이서(121)와 동일한 물질을 사용할 수 있다.
도 9b를 참조하면, 상기 스페이서 물질막(121m)을 이방성 식각하여 절연 스페이서(121)를 형성한다. 상기 절연 스페이서(121)는 상기 더미 게이트 전극(120d)의 측벽 위에 형성될 수 있다. 또한 상기 스페이서(121)는 더미 게이트 전극(120d)의 양쪽의 핀형 활성 영역(FA)의 측벽 위에 형성될 수 있다.
도 9c를 참조하면, 상기 더미 게이트 전극(120d)과 상기 절연 스페이서(121)를 식각 마스크로 하여 핀형 활성 영역(FA)을 부분적으로 제거할 수 있다.
상기 핀형 활성 영역(FA)을 부분적으로 제거하기 위하여 이방성 식각 및/또는 등방성 식각을 수행할 수 있다. 특히, 상기 더미 게이트 전극(120d)의 측벽에 형성된 절연 스페이서(121)의 하부면의 적어도 일부분을 노출시키기 위하여 이방성 식각과 등방성 식각을 조합하여 부분적 식각을 수행할 수 있다.
보다 구체적으로, 노출된 상기 핀형 활성 영역(FA)을 소정 깊이로 이방성 식각을 수행한 후, 습식 식각에 의하여 등방성 식각을 수행할 수 있다. 상기 습식 식각을 위한 식각제로는, 예를 들면, NH4OH 용액, 트리메틸암모늄 하이드록사이드(trimethyl ammonium hydroxide, TMAH), HF 용액, NH4F 용액 또는 이들의 혼합물이 이용될 수 있다. 그러나, 여기에 한정되는 것은 아니다.
상기 절연 스페이서(121)를 식각 마스크로 이용한 이방성 식각에 의하여 리세스가 형성되고, 상기 리세스에 대하여 상기 습식 식각을 수행함으로써 도 9c에 도시된 바와 같이 상기 절연 스페이서(121)의 하부면의 일부를 노출시키는 리세스(R)가 얻어질 수 있다. 특히 상기 리세스(R)는 상기 절연 스페이서(121)의 불순물 영역 쪽의 하부 표면의 적어도 일부를 노출시킬 수 있다.
일부 실시예들에 있어서, 상기 절연 스페이서(121)의 하부면의 일부를 노출시키기 위하여 수행되는 습식 식각은 생략될 수 있다.
이어서, 불순물 영역(123)을 형성하기 위하여 상기 리세스(R) 내에 소스/드레인 물질막을 형성할 수 있다. 상기 소스/드레인 물질막은 Si, SiC, 또는 SiGe로 이루어질 수 있으나, 본 발명의 기술적 사상이 이들에 한정되는 것은 아니다. 상기 소스/드레인 물질막은, 예를 들면, 에피택셜 성장에 의하여 형성될 수 있다. 불순물은 소스/드레인 물질막의 에피택셜 성장 시에 인 시투(in situ)로 주입될 수도 있고, 소스/드레인 물질막이 형성된 후에 이온 주입(ion implantation)을 통하여 주입될 수도 있다. 또한 상기 불순물 영역(123)은 상기 핀형 활성 영역(FA)의 상부면보다 더 높은 레벨의 상면을 가질 수 있다.
그런 다음, 상기 불순물 영역(123)의 상부에 층간 절연막(180)을 형성할 수 있다. 상기 층간 절연막(180)은 예를 들면 실리콘 산화물일 수 있으나 여기에 한정되는 것은 아니다.
도 9d를 참조하면, 더미 게이트 전극(120d)을 제거하여 게이트 트렌치(GT)를 형성할 수 있다. 상기 게이트 트렌치(GT)에 의하여 상기 기판(101)의 상부 표면의 일부가 노출될 수 있다. 상기 게이트 트렌치(GT)에 의하여 노출된 반도체 기판(101)의 부분이 추후 제조되는 반도체 소자의 채널 영역에 대응될 수 있다.
상기 더미 게이트 전극(120d)은, 예를 들면, 건식 식각 또는 습식 식각에 의하여 제거될 수 있다.
도 9e를 참조하면, 인터페이스층(131)을 형성할 수 있다. 이어서, 상기 인터페이스층(131) 위, 상기 게이트 트렌치(GT)의 측벽, 그리고 층간 절연막(144)의 상부 표면에 대하여 각각 고유전 물질막(133m), 제 1 금속 카바이드 물질막(143am), 제 2 금속 카바이드 물질막(143bm), 배리어 물질막(151m) 및 갭필 금속 물질막(153m)을 순차 형성한다. 특히, 상기 고유전 물질막(133m), 제 1 금속 카바이드 물질막(143am), 제 2 금속 카바이드 물질막(143bm), 및 배리어 물질막(151m)은 각 표면을 따라 콘포말하게 형성되도록 할 수 있다. 또한, 상기 갭필 금속 물질막(153m)은 상기 배리어 물질막(151m)에 의하여 생성된 트렌치를 매립하도록 형성될 수 있다.
상기 고유전 물질막(133m), 제 1 금속 카바이드 물질막(143am), 제 2 금속 카바이드 물질막(143bm), 배리어 물질막(151m) 및 갭필 금속 물질막(153m)은 각각 독립적으로 ALD, CVD, 또는 PVD 공정에 의하여 형성될 수 있다. 그러나 여기에 한정되는 것은 아니다. 일부 실시예들에 있어서, 상기 제 1 금속 카바이드 물질막(143am) 및 제 2 금속 카바이드 물질막(143bm) 중 적어도 하나는 원격 수소 플라스마 처리를 이용하는 ALD 공정에 의하여 형성될 수 있다.
도 9f를 참조하면, 상기 층간 절연막(180)의 상부 표면이 노출될 때까지 평탄화함으로써 최종적인 반도체 소자(100)를 얻을 수 있다. 상기 평탄화는 예를 들면 화학적 기계적 연마(chemical mechanical polishing, CMP)에 의하여 수행될 수 있다. 그러나 여기에 한정되는 것은 아니다.
소스/드레인 영역을 이루는 상기 불순물 영역(123) 상에는 콘택(193)이 연결될 수 있다. 상기 콘택(193)은 도전성 배리어막(193b) 및 배선층(193a)을 포함할 수 있다. 일부 실시예들에서, 상기 도전성 배리어막(193b)은 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물, 티타늄 카본 질화물, 또는 이들의 조합으로 이루어질 수 있으나, 상기 예시한 바에 한정되는 것은 아니다. 일부 실시예들에서, 상기 배선층(193a)은 도핑된 반도체, Cu, Ti, W, Al 등과 같은 금속, 니켈 실리사이드, 코발트 실리사이드, 텅스텐 실리사이드, 탄탈륨 실리사이드 등과 같은 금속 실리사이드, 또는 이들의 조합으로 이루어질 수 있으나, 상기 예시한 바에 한정되는 것은 아니다. 상기 게이트 전극(150)과 상기 콘택(193)은 상기 층간 절연막(180)에 의하여 서로 전기적으로 절연될 수 있다.
도 9a 내지 도 9f에서는 불순물 영역인 소스/드레인 영역이 상승된 소스/드레인(raised source/drain, RSD) 구조를 갖는 것으로 예시되었으나, 본 발명의 기술적 사상이 여기에 한정되는 것은 아니다. 예를 들면, 상기 불순물 영역(123)은 상기 핀형 활성 영역(FA)의 대응하는 영역에 형성된 불순물 도핑 영역으로 이루어질 수도 있다.
도 10a 내지 도 10c는 본 발명의 다른 실시예에 따라 집적 회로 소자(200A)를 제조하는 방법을 나타낸 측단면도들이다.
도 10a를 참조하면, 반도체 기판(210) 상에 복수의 희생층(270m)과 복수의 나노시트 반도체층(NS)을 교대로 적층하고, 패터닝하여 활성 영역(214)을 정의한다. 예컨대 상기 희생층(270m)은 SiGe일 수 있고, 나노시트 반도체층(NS)은 Si로 이루어질 수 있다. 하지만 본 발명이 여기에 한정되는 것은 아니다.
이어서, 상기 패터닝에 의하여 형성된 리세스 내에는 절연층(212)을 형성한다.
상기 절연층(212)은 FSG (fluoride silicate glass), USG(undoped silicate glass), BPSG(boro-phospho-silicate glass), PSG(phospho-silicate glass), FOX(flowable oxide), PE-TEOS(plasma enhanced tetra-ethyl-ortho-silicate), 또는 TOSZ(tonen silazene)로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
도 10b를 참조하면, 더미 게이트(230d)를 형성한 후 양 쪽에 스페이서(250)를 형성하고, 이를 식각 마스크로 하여 상기 희생층(270m)과 나노시트 반도체층(NS)의 노출된 부분을 식각할 수 있다.
이어서 에피택셜 성장을 통해 소스/드레인 영역이 될 불순물 영역(242)을 형성할 수 있다.
도 10c를 참조하면, 더미 게이트(230d)와 희생층(270m)을 제거한 후 노출된 부분에 대하여 게이트 절연막(232)을 형성할 수 있다.
계속하여 금속 나이트라이드층(234) 및 금속 카바이드층(236)을 형성하면 도 7에 도시한 바와 같은 집적 회로 소자(200A)를 얻을 수 있다. 이상의 공정은 한국특허출원 제2013-0118124호에 개시된 공정과 동일 또는 유사할 수 있다.
도 11a 및 도 11b는 금속 카바이드층(236)을 형성하기 위한 방법을 나타낸 블록도들이다.
도 11a는 본 발명의 일 실시예에 따른 원자층 증착(atomic layer deposition, ALD) 방식으로 물질막을 형성하기 위한 하나의 사이클을 나타낸다. 따라서, 원하는 두께의 물질막을 형성할 때까지 도 11a의 사이클을 반복할 수 있다.
반도체 기판이 장입된 반응 챔버 내에 제 1 금속(M1)의 전구체를 펄싱하여 반도체 기판에 흡착시킬 수 있다. 상기 제 1 금속(M1)은 반도체 기판의 노출된 표면에 형성하고자 하는 임의의 금속으로서, 티타늄(Ti), 텅스텐(W), 알루미늄(Al), 루테늄(Ru), 니오븀(Nb), 몰리브덴(Mo), 하프늄(Hf), 니켈(Ni), 코발트(Co), 백금(Pt), 이터븀(Yb), 테르븀(Tb), 디스프로슘(Dy), 에르븀(Er), 팔라듐(Pd) 등일 수 있다.
제 1 금속(M1)의 전구체는 상기 제 1 금속(M1)이 탄화수소 부분과 결합되어 있는 유기금속 화합물일 수 있다. 특히, 상기 제 1 금속(M1)은 상기 탄화수소 부분과 배위 결합을 통해 결합되어 있을 수 있다.
상기 제 1 금속(M1)의 전구체는 상기 반도체 기판과 직접 접촉하는 분자는 모노레이어를 형성하면서 반도체 기판과 화학흡착을 통해 강하게 결합할 수 있다. 하지만, 상기 모노레이어 위에 흡착되는 제 1 금속(M1)의 전구체는 물리흡착을 이루기 때문에 비교적 약한 결합을 이루며, 이후의 퍼지 공정을 통해 반도체 기판의 표면으로부터 제거될 수 있다.
이어서, 반응 물질과 반응시킴으로써 제 1 금속(M1)의 모노레이어를 형성할 수 있다. 이 때 탄화수소 부분으로부터 유래한 탄소가 혼입될 수 있다.
계속하여, 제 2 금속(M2)의 전구체를 펄싱하면 제 2 금속(M2)의 모노레이어가 형성되고, 퍼지를 통해 과량의 제 2 금속(M2)의 전구체를 제거할 수 있다. 제 1 금속(M1)의 경우와 마찬가지로, 제 2 금속(M2)의 전구체의 모노레이어와 반응 물질을 반응시킴으로써 제 2 금속(M2)의 층을 형성할 수 있다.
그런 다음, 리모트 방식으로 형성된 수소 플라스마를 공급하여 수소 플라스마 처리를 수행한다. 본 발명이 특정 이론에 의하여 제한되는 것은 아니나, 앞서 혼입되었던 탄소가 이 과정에서 수소와 반응하여, 예를 들면, 메탄(CH4)과 같은 형태로 기화되어 제거되는 것으로 추정되고 있다. 다시 말해, 수소 플라스마 처리를 수행함으로써 물질막으로부터 탄소의 함량을 감소시킬 수 있다.
이러한 과정을 반복하면 금속 카바이드층을 형성할 수 있다.
금속 나이트라이드층을 형성하고자 하는 경우에는 해당 금속의 전구체 물질에 대하여 금속 카바이드층을 형성할 때와 마찬가지로 처리한 후 질소 플라스마 처리를 수행할 수 있다. 리모트 방식으로 생성된 질소 플라스마 처리를 수행하면, 금속 나이트라이드층 내의 질소의 함량이 증가할 수 있다.
도 11b는 본 발명의 다른 실시예에 따른 ALD 방식으로 물질막을 형성하기 위한 하나의 사이클을 나타낸다. 상기 사이클 내에는 플라스마 처리를 거치지 않는 서브 사이클이 존재하며, 서브 사이클이 N회 진행될 때 전체 사이클이 1회 진행되는 방식으로 적용될 수 있다.
예컨대 서브 사이클이 2회 진행한 후 수소 플라스마 처리(금속 나이트라이드층 형성의 경우에는 질소 플라스마 처리)를 1회 수행하여 하나의 사이클을 완성할 수 있다.
마찬가지로, 원하는 두께의 물질막을 형성할 때까지 도 11b의 사이클을 반복할 수 있다.
제 1 금속(M1)과 제 2 금속(M2)을 포함하는 층을 형성하는 방법은 앞서 설명하였으므로 여기서는 상세한 설명을 생략한다. 다만, 제 2 금속(M2)의 흡착 및 반응 과정이 종료된 후에도 서브 사이클의 순환 횟수가 N에 도달하지 않았으면 플라스마 처리를 하지 않고 제 1 금속(M1)의 착 및 반응 과정으로 돌아간다. N은 1보다 큰 정수일 수 있다.
통상의 기술자는 도 11a 및 도 11b를 참조하여 설명한 방법들을 조합하거나, 변용하여 다양한 증착 방법들을 알 수 있을 것이다. 특히, 이를 통해 통상의 기술자는 도 2나 도 3c에 나타낸 바와 같이 점진적인 탄소 함량 변화를 달성하기 위하여 도 11a 및 도 11b를 참조하여 설명한 방법들을 적절히 조합할 수 있음을 알 수 있을 것이다.
도 12a는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적 회로 소자의 제조 방법을 수행하는 데 사용될 수 있는 예시적인 집적회로 소자 제조 장치(400)의 주요 구성을 개략적으로 도시한 평면도이다.
도 12a를 참조하면, 집적회로 소자 제조 장치(400)는 복수의 기판(W)이 탑재된 카세트(414)를 수용할 수 있는 복수의 로드락 챔버(load lock chamber)(410)와, 기판(W)에 대하여 소정의 반도체 소자 제조 공정을 수행할 수 있는 복수의 공정 챔버(420)와, 트랜스퍼 챔버(430)를 포함한다.
상기 트랜스퍼 챔버(430)는 상기 기판(W)을 이송하는 로봇암(432)을 구비하며 복수의 공정 챔버(420) 및 로드락 챔버(410)와 연통 가능하다. 상기 집적회로 소자 제조 장치(400)는 상기 공정 챔버(420)에서 소정의 반도체 소자 제조 공정이 수행될 기판(W)을 일 방향으로 정렬하는 정렬 챔버(440)를 더 포함할 수 있다.
상기 집적회로 소자 제조 장치(400)는 상기 트랜스퍼 챔버(430)를 중심으로 하여 그 주위에 로드락 챔버(410), 복수의 공정 챔버(420), 및 정렬 챔버(440)가 연결되어 있는 클러스터 툴(cluster tool)로 이루어진다.
상기 복수의 공정 챔버(420)는 기판(W)으로부터 수분 또는 불순물과 같은 이물질들을 제거하기 위한 디가스(degas) 공정을 행할 수 있는 디가싱 챔버를 구성할 수 있다.
도 12b는 도 12a에 예시한 집적회로 소자 제조 장치(400)를 구성하는 복수의 공정 챔버(420) 중 적어도 하나를 구성할 수 있는 공정 챔버(420B)의 주요 구성을 설명하기 위한 도면이다.
도 12b를 참조하면, 공정 챔버(420B)는 원자층 증착 공정, 열처리 공정, 및/또는 플라즈마 처리 공정을 수행하는 데 사용될 수 있다. 공정 챔버(420B)는 기판(W)에 잔존하는 수분 및 불순물 등과 같은 이물질을 제거하기 위해 외부로부터 밀폐되어 독립된 공간을 제공할 수 있다.
상기 공정 챔버(420B)의 내부에는 기판(W)을 비교적 고온, 예를 들면 약 300 ∼ 500 ℃의 온도로 가열하기 위한 히터(452)와, 상기 공정 챔버(420B)의 하부 중 상기 히터(452)에 대응하는 위치에서 기판(W)을 회전시키는 회전척(454)과, 상기 회전척(454)으로부터 기판(W)을 상승시키기 위한 웨이퍼 홀더(458)를 포함할 수 있다. 상기 웨이퍼 홀더(458)는 기판(W)을 지지할 수 있는 복수의 핀(pin)(456)을 구비할 수 있다.
상기 웨이퍼 홀더(458)는 그 위에 로딩된 기판(W)을 하강시켜 상기 회전척(454) 위에 안착시킬 수 있다. 상기 회전척(454) 상에 안착된 기판(W)은 히터(452)에 의해 가열될 수 있다.
상기 공정 챔버(420B)에는 진공 배기 장치(470)가 연결될 수 있다. 상기 진공 배기 장치(470)는 상기 공정 챔버(420B)의 내부를 감압하여 진공 상태로 유지시킬 수 있다. 상기 진공 배기 장치(470)는 상기 공정 챔버(420B) 내부의 가스가 외부로 배출되도록 공정 챔버(420B)와 연통 가능한 배기 라인(472, 474)과, 배기 라인(472, 474)에 각각 설치된 저진공 펌프(476) 및 고진공 펌프(478)를 포함할 수 있다.
상기 공정 챔버(420B)에는 가스 공급부(480)와, 상기 가스 공급부(480)로부터 공정 챔버(420B)로의 가스 공급 경로 중에 연결된 리모트 플라즈마 소스(490)가 연결될 수 있다. 상기 리모트 플라즈마 소스(490)는 반응성 리모트 플라즈마 소스를 공정 챔버(420B) 내의 기판(W) 상에 공급하기 위한 적절한 위치에 배치될 수 있다. 상기 가스 공급부(480)로부터 상기 리모트 플라즈마 소스(490)로 공정 가스들을 조성하는 데 필요한 질소 함유 가스 및/또는 수소 함유 가스가 공급될 수 있으며, 이들 공정 가스는 리모트 플라즈마 소스(490)에서 해리되어 기판(W)까지 전달될 수 있다.
이상에서 살펴본 바와 같이 본 발명의 실시예들에 대해 상세히 기술되었지만, 본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 사람이라면, 첨부된 청구 범위에 정의된 본 발명의 정신 및 범위를 벗어나지 않으면서 본 발명을 여러 가지로 변형하여 실시할 수 있을 것이다. 따라서 본 발명의 앞으로의 실시예들의 변경은 본 발명의 기술을 벗어날 수 없을 것이다.
121: 절연 스페이서 123: 불순물 영역
130: 게이트 절연막 131: 인터페이스층
133: 고유전율 절연막 140: 일함수 조절막
141, 145: 일함수 조절 질화막 143, 143a, 143b, 143': 금속 카바이드층
150: 게이트 전극 151: 도전성 배리어층
153: 금속층 210: 반도체 기판
212: 소자 분리막 214: 화성 영역
220: 나노시트 222: 채널 영역
230: 게이트 232: 게이트 절연막
234: 금속 나이트라이드층 236: 금속 카바이드층
240: 반도체층 242: 불순물 영역
250: 외측 절연 스페이서 260: 층간 절연막

Claims (20)

  1. 반도체 기판;
    상기 반도체 기판의 활성 영역을 정의하는 소자 분리막;
    상기 활성 영역 상의 게이트 절연막;
    상기 게이트 절연막 상의 게이트 스택;
    상기 게이트 스택의 측벽 상의 스페이서; 및
    상기 게이트 스택의 양 쪽에 제공되는 불순물 영역;
    을 포함하고,
    상기 게이트 스택은 금속 카바이드층 및 상기 금속 카바이드층 상에 위치하는 금속층을 포함하고, 상기 금속 카바이드층은 탄소 함량이 0.01 at% 내지 15 at%인 층을 적어도 하나 포함하고,
    상기 금속 카바이드층은 탄소를 제 1 농도로 포함하는 제 1 금속 카바이드층 및 탄소를 제 2 농도로 포함하는 제 2 금속 카바이드층을 포함하고, 상기 제 1 농도는 상기 제 2 농도보다 더 낮고,
    상기 제 1 금속 카바이드층은 탄소의 농도가 상기 게이트 절연막과의 거리에 따라 점진적으로 변화하는 부분을 포함하는 집적 회로 소자.
  2. 제 1 항에 있어서,
    상기 제 1 농도는 0.01 at% 내지 15 at%이고, 상기 제 2 농도는 15 at% 내지 30 at%인 것을 특징으로 하는 집적 회로 소자.
  3. 제 1 항에 있어서,
    상기 제 1 금속 카바이드층이 상기 제 2 금속 카바이드층보다 상기 게이트 절연막 쪽에 더 가까운 것을 특징으로 하는 집적 회로 소자.
  4. 제 1 항에 있어서,
    상기 게이트 스택은 상기 금속 카바이드층과 상기 금속층 사이에 도전성 배리어층을 더 포함하는 것을 특징으로 하는 집적 회로 소자.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 금속 카바이드층의 전체 탄소 함량은 0.01 at% 내지 15 at%인 것을 특징으로 하는 집적 회로 소자.
  7. 제 1 항에 있어서,
    상기 금속 카바이드층은 티타늄(Ti), 탄탈륨(Ta), 루테늄(Ru), 니오븀(Nb), 몰리브덴(Mo), 알루미늄(Al), 하프늄(Hf), 란탄(La), 바나듐(V), 및 텅스텐(W)으로 구성되는 군으로부터 선택되는 1종 이상의 금속을 포함하는 것을 특징으로 하는 집적 회로 소자.
  8. 제 7 항에 있어서,
    상기 금속 카바이드층은 TiAlC를 포함하는 것을 특징으로 하는 집적 회로 소자.
  9. 제 1 항에 있어서,
    상기 활성 영역은 핀형 활성 영역인 것을 특징으로 하는 집적 회로 소자.
  10. 제 1 항에 있어서,
    층간 절연막을 관통하여 상기 불순물 영역을 다른 집적 회로 또는 반도체 장치와 전기적으로 연결하는 콘택을 더 포함하는 것을 특징으로 하는 집적 회로 소자.
  11. 반도체 기판;
    상기 반도체 기판의 활성 영역을 정의하는 소자 분리막;
    상기 활성 영역 상의 게이트 절연막;
    상기 게이트 절연막 상의 게이트 스택;
    상기 게이트 스택의 측벽 상의 스페이서; 및
    상기 게이트 스택의 양 쪽에 제공되는 불순물 영역;
    을 포함하고,
    상기 게이트 스택은 금속 카바이드층 및 상기 금속 카바이드층 상에 위치하는 금속층을 포함하고, 상기 금속 카바이드층은 서로 상이한 탄소 함량들을 포함하는 제 1 금속 카바이드층 및 제 2 금속 카바이드층을 포함하고, 상기 제 1 금속 카바이드층은 탄소의 농도가 상기 게이트 절연막과의 거리에 따라 점진적으로 변화하는 부분을 포함하고, 상기 제 1 금속 카바이드층 및 상기 제 2 금속 카바이드층은 내부에 포함된 금속의 종류가 동일한 집적 회로 소자.
  12. 반도체 기판;
    상기 반도체 기판의 활성 영역을 정의하는 소자 분리막;
    상기 활성 영역 상의 게이트 절연막;
    상기 게이트 절연막 상의 게이트 스택;
    상기 게이트 스택의 측벽 상의 스페이서; 및
    상기 게이트 스택의 양 쪽에 제공되는 불순물 영역;
    을 포함하고,
    상기 게이트 스택은 금속 카바이드층 및 상기 금속 카바이드층 상에 위치하는 금속층을 포함하고, 상기 금속 카바이드층은 탄소 함량이 0.01 at% 내지 15 at%인 적어도 하나의 층을 포함하고, 상기 금속 카바이드층의 상기 적어도 하나의 층은 상기 게이트 절연막과의 거리에 따라 점진적으로 변화하는 탄소 농도를 갖는 것을 특징으로 하는 집적 회로 소자.
  13. 삭제
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