KR102446864B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명의 반도체 소자의 제조 방법은 기판 상에 불순물이 도핑된 폴리실리콘층을 형성하는 단계; 상기 도핑된 폴리실리콘층 상에 배리어층을 형성하는 단계;상기 배리어층 상에 삽입층을 형성하는 단계; 상기 삽입층의 단일층이나 상기 삽입층 및 배리어층의 복합층을 플라즈마 처리하여 상기 삽입층이나 상기 배리어층과 물성이 다른 단일의 베이스층을 형성하는 단계; 및 상기 베이스층 상에 금속층을 형성하여 배선층을 완성하는 단계를 포함한다. 상기 배리어층 및 상기 삽입층은 상기 불순물이 도핑된 폴리실리콘층 상에 순차적으로 형성하고, 상기 배리어층 및 상기 삽입층의 형성은 배리어층 및 삽입층 증착 챔버에서 수행하고, 상기 삽입층의 단일층이나 상기 삽입층 및 상기 배리어층의 복합층의 플라즈마 처리는 플라즈마 처리 챔버에서 수행하고, 상기 금속층의 형성은 상기 배리어층 및 삽입층 증착 챔버 및 상기 플라즈마 처리 챔버와 분리된 금속층 증착 챔버에서 수행한다.

Description

반도체 소자의 제조 방법{Manufacturing method of a semiconductor device}
본 발명의 기술적 사상은 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는 배선층의 배선 저항을 낮출 수 있는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자의 디자인 룰이 감소함에 따라 배선층의 두께와 선폭이 작아져 배선 저항이 증가하고 있다. 배선층의 배선 저항이 증가할 경우 반도체 소자의 동작 속도는 낮아질 수 있다.
이에 따라, 반도체 소자는 디자인 룰이 감소하더라도 배선층의 배선 저항을 낮추어 동작 속도가 낮아지는 것을 방지할 필요가 있다. 아울러서, 배선층은 소자 성능에 많은 영향을 미치므로 신뢰성 있게 배선 저항이 낮은 배선층을 제조할 수 있는 반도체 소자 제조 장치가 필요하다.
본 발명의 기술적 사상이 해결하려는 과제는 배선층의 배선 저항을 낮출수 있는 반도체 소자의 제조 방법을 공하는 데 있다.
삭제
상술한 과제를 해결하기 위하여, 본 발명의 기술적 사상의 일 실시예에 의한반도체 소자의 제조 방법은 기판 상에 불순물이 도핑된 폴리실리콘층을 형성하는 단계; 상기 도핑된 폴리실리콘층 상에 배리어층을 형성하는 단계;상기 배리어층 상에 삽입층을 형성하는 단계; 상기 삽입층의 단일층이나 상기 삽입층 및 배리어층의 복합층을 플라즈마 처리하여 상기 삽입층이나 상기 배리어층과 물성이 다른 단일의 베이스층을 형성하는 단계; 및 상기 베이스층 상에 금속층을 형성하여 배선층을 완성하는 단계를 포함한다.
상기 배리어층 및 상기 삽입층은 상기 불순물이 도핑된 폴리실리콘층 상에 순차적으로 형성하고, 상기 배리어층 및 상기 삽입층의 형성은 배리어층 및 삽입층 증착 챔버에서 수행하고, 상기 삽입층의 단일층이나 상기 삽입층 및 상기 배리어층의 복합층의 플라즈마 처리는 플라즈마 처리 챔버에서 수행하고, 상기 금속층의 형성은 상기 배리어층 및 삽입층 증착 챔버 및 상기 플라즈마 처리 챔버와 분리된 금속층 증착 챔버에서 수행한다.
본 발명의 일 실시예에 있어서, 상기 배리어층은 단일 금속 물질층 또는 금속 질화층을 포함하고, 상기 삽입층은 금속 실리사이드층을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 플라즈마 처리는 비활성 가스를 이용한 플라즈마 처리 또는 산소 가스, 오존 가스, 수소 가스, 질소 가스. 또는 암모니아 가스를 이용한 플라즈마 처리일 수 있다. 상기 베이스층은 상기 금속층의 그레인 사이즈를 조절하기 위한 그레인 사이즈 조절층일 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 방법은 셀 어레이 영역 및 주변 회로 영역을 포함하는 기판을 준비하는 단계; 상기 셀 어레이 영역 상에 배선층으로써 비트 라인 구조체를 형성하는 단계; 및 상기 주변 회로 영역 상에 배선층으로써 주변 게이트 구조체를 형성하는 단계를 포함한다.
상기 비트 라인 구조체 및 상기 주변 게이트 구조체 각각은 불순물이 도핑된 폴리실리콘층으로 형성된 제1 도전 패턴, 베이스 패턴, 및 금속층으로 형성된 제2 도전 패턴을 포함한다. 상기 베이스 패턴의 형성 단계는, 상기 제1 도전 패턴 상에 배리어층 및 삽입층을 순차적으로 형성하는 단계와, 상기 삽입층의 단일층이나 상기 삽입층 및 배리어층의 복합층을 플라즈마 처리하여 상기 삽입층이나 상기 배리어층과 물성이 다른 단일의 상기 베이스 패턴을 형성하는 단계를 포함한다.
상기 배리어층 및 상기 삽입층의 형성은 배리어층 및 삽입층 증착 챔버에서 수행하고, 상기 삽입층의 단일층이나 상기 삽입층 및 상기 배리어층의 복합층의 플라즈마 처리는 플라즈마 처리 챔버에서 수행하고, 상기 제2 도전 패턴을 구성하는 상기 금속층의 형성은 상기 배리어층 및 삽입층 증착 챔버 및 상기 플라즈마 처리 챔버와 분리된 금속층 증착 챔버에서 수행한다.
본 발명의 일 실시예에 있어서, 상기 배리어층은 단일 금속 물질층 또는 금속 질화층을 포함하고, 상기 삽입층은 금속 실리사이드층을 포함하고, 상기 제2 도전 패턴은 금속층을 포함한다.
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본 발명의 반도체 소자의 제조 방법은 불순물이 도핑된 폴리실리콘층 상에 삽입층의 단일층이나 삽입층 및 배리어층의 복합층을 플라즈마 처리하여 베이스층을 형성한 후, 베이스층 상에 금속층을 형성하여 배선층을 완성한다. 이에 따라, 금속층의 배선 저항을 줄일 수 있다.
본 발명의 반도체 소자 제조 장치는 금속층 증착 챔버를 플라즈마 처리 챔버나 배리어층 및 삽입층 증착 챔버와 분리하여 설치함으로써 금속층 증착 챔버의 오염을 줄일 수 있다. 또한, 본 발명의 반도체 소자 제조 장치는 각종의 챔버들에 가스 분석기를 설치하여 가스 분위기를 실시간적으로 모니터링할 수 있다.
도 1은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 일부 구성을 예시적으로 나타낸 평면도이다.
도 2a 내지 도 15b는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 도시한 단면도들이다.
도 16a 내지 도 17b는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 도시한 단면도들이다.
도 18은 본 발명에 의해 제조된 반도체 소자에 하부막에 따른 금속층의 비저항을 설명하기 위한 도면이다.
도 19는 본 발명의 기술적 사상의 반도체 소자의 제조에 이용되는 제조 장치의 일 실시예를 설명하기 위한 평면도이다.
도 20은 본 발명의 기술적 사상의 반도체 소자 제조 장치를 이용한 반도체 소자 제조 방법을 설명하기 위한 평면도이다.
도 21은 본 발명의 기술적 사상의 반도체 소자의 제조에 이용되는 제조 장치의 다른 실시예를 설명하기 위한 평면도이다.
도 22는 본 발명의 기술적 사상의 반도체 소자의 제조에 이용되는 제조 장치의 다른 실시예를 설명하기 위한 평면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이하의 본 발명의 실시예들은 어느 하나로만 구현될 수도 있고, 또한, 이하의 실시예들은 하나 이상을 조합하여 구현될 수도 있다. 따라서, 본 발명의 기술적 사상을 하나의 실시예에 국한하여 해석되지는 않는다.
첨부 도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물중 적어도 일부의 비례는 과장될 수도 있다.
상세한 설명에서 제1, 제2 등이 편의상 다양한 소자, 구성 요소 및/또는 섹션들(또는 영역들)을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들(또는 영역들)은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다.
따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다. 아울러서, 상세한 설명에서 제1, 제2 등의 구성 요소는 설명의 편의를 위하여 나누어 설명하는 것이어서 청구범위의 제1 및 제2 등의 구성 요소에 바로 대응되지 않을 수 있다.
도 1은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 일부 구성을 예시적으로 나타낸 평면도이다.
구체적으로, 반도체 소자(200)는 셀 어레이 영역(CAR) 및 주변 회로 영역(PCR)을 포함할 수 있다. 셀 어레이 영역(CAR)은 메모리 셀들이 배치되는 영역일 수 있다. 주변 회로 영역(PCR)은 워드 라인 드라이버(driver), 센스 앰프(sense amplifier), 로우(row) 및 칼럼(column) 디코더들 및 제어 회로들이 배치되는 영역일 수 있다.
도 1에 도시된 셀 어레이 영역(CAR) 및 주변 회로 영역(PCR)의 구체적인 형상 및 레이아웃은 단지 예시적인 것에 불과하며, 본 발명의 기술적 사상의 범위 내에서 다양한 변형이 가능하다.
셀 어레이 영역(CAR)에는 제1 활성 영역들(AR1)이 형성될 수 있다. 제1 활성 영역들(AR1) 각각은 수평적으로 분리된 바(bar) 형태를 가지며, 제1 방향 및 제2 방향 모두에 대하여 비수직한(non-perpendicular) 제3 방향으로 연장될 수 있다. 제1 방향 및 상기 제2 방향은 서로 수직하는 방향일 수 있다.
셀 어레이 영역(CAR)에는 바 형태의 제1 활성 영역들(AR1)의 일부를 오버랩하여 제2 방향으로 연장되는 워드 라인 구조체들(WLS)이 형성될 수 있다. 워드 라인 구조체들(WLS)은 제1 방향으로 서로 이격되어 위치할 수 있다. 워드 라인 구조체들(WLS)은 반도체 소자(200)의 배선층으로도 명명될 수 있다.
셀 어레이 영역(CAR) 상에는 제1 활성 영역들(AR1)의 일부를 오버랩하여 제1 방향으로 연장되는 비트 라인 구조체들(BLS)이 형성되어 있다. 비트 라인 구조체들(BLS)은 제2 방향으로 서로 이격되어 위치할 수 있다. 비트 라인 구조체들(BLS)은 제1 활성 영역(AR1)의 불순물 영역(21)과 다이렉트 콘택(147)을 통해 전기적으로 연결될 수 있다. 비트 라인 구조체(BLS)는 반도체 소자(200)의 배선층일 수 있다.
주변 회로 영역(PCR)에 제2 활성 영역(AR2)이 형성될 수 있다. 주변 회로 영역(PCR)에는 제2 활성 영역(AR12의 일부를 오버랩하여 제2 방향으로 연장되는 주변 게이트 구조체(PGS)가 형성될 수 있다. 제2 활성 영역(AR2)에는 불순물 영역(도 13a의 23)과 전기적으로 연결되는 콘택(186)이 위치할 수 있다. 주변 게이트 구조체(PGS)는 반도체 소자(200)의 배선층일 수 있다.
셀 어레이 영역(CAR)의 비트 라인 구조체들(BLS)과 주변 회로 영역(PCR)의 주변 게이트 구조체(PGS)는 후술하는 바와 같이 동일 공정에 의해 제조될 수 있다.
도 2a 내지 도 15b는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 도시한 단면도들이다.
구체적으로, 도 2a 내지 도 15b에서, a 도들은 도 1의 A-A' 선 및 B-B' 선에 따른 단면도들이고, b 도들은 도 1의 C-C'선에 따른 단면도들이다. 도 10c 및 도 11c는 각각 도 10a 및 도 11a의 K 영역 부분 확대도이다.
도 2a 및 도 2b를 참조하면, 기판(100) 내에 소자 분리막(101)이 형성되어 셀 어레이 영역(도 1의 CAR)에 제1 활성 영역들(AR1)을 정의하고, 주변 회로 영역(도 1의 PCR)에 제2 활성 영역(AR2)을 정의할 수 있다.
기판(100)은 Si(silicon), 예를 들면 결정질 Si, 다결정질 Si, 또는 비결정질 Si을 포함할 수 있다. 일부 실시예들에서, 기판(100)은 Ge (germanium)과 같은 반도체, 또는 SiGe (silicon germanium), SiC (silicon carbide), GaAs (gallium arsenide), InAs (indium arsenide), 또는 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다.
소자 분리막(101)은 소자의 속도 및 집적도의 향상을 위한 얕은 트렌치형 소자분리영역(STI: Shallow Trench Isolation)일 수 있다. 일부 실시예들에서, 상기 소자 분리막(101)은 TOSZ(TOnen SilaZene), 고온 산화물(High Temperature Oxide, HTO), 고밀도 플라즈마(High Density Plasma, HDP)물, TEOS(Tetra Ethyl Ortho Silicate), BPSG(Boron-Phosphorus Silicate Glass) 또는 USG(Undoped Silicate Glass) 등과 같은 산화물 중 적어도 하나를 포함할 수 있다.
소자 분리막(101)은 실리콘 옥사이드, 실리콘 나이트라이드 및 실리콘 옥시나이트라이드 중 적어도 어느 하나를 포함하는 절연막으로 이루어질 수 있다. 다른 일부 실시예들에서, 소자 분리막(101)은 복수의 절연막이 적층된 구조를 가질 수 있다. 예를 들어, 소자 분리막(101)은 실리콘 나이트라이드를 포함하는 제1 막(미도시) 및 실리콘 옥사이드를 포함하는 제2 막(미도시)이 적층된 구조를 가질 수 있다.
제1 활성 영역들(AR1) 각각의 상부에는 불순물 영역(20)이 형성될 수 있다. 일부 실시예들에서, 불순물 영역(20)은 후속 공정이 수행된 후 소스/드레인 영역으로서의 역할을 수행할 수 있다. 불순물 영역(20)은 소자 분리막(101)의 형성 후 또는 형성 전에 형성될 수 있다. 다른 실시예에 있어서, 불순물 영역(20)은 본 단계가 아닌 이후의 단계에서 형성될 수 있다.
도 3a 및 3b를 참조하면, 셀 어레이 영역(CAR)의 기판(100)의 상부에 워드 라인 트렌치들(11)이 형성될 수 있다. 워드 라인 트렌치들(11)은 도 1에 도시한 제2 방향으로 연장되며 제1 방향으로 상호 이격되도록 형성되어, 불순물 영역(20, 도 2a 및 도 2b 참조)을 제1 불순물 영역들(21) 및 제2 불순물 영역들(22)로 분리할 수 있다. 즉, 하나의 제1 활성 영역(AR1)에서, 제1 불순물 영역(21)은 한 쌍의 제2 불순물 영역들(22) 사이에 제공되고, 제1 불순물 영역(21)과 제2 불순물 영역들(22)은 워드 라인 트렌치들(11)에 의하여 분리될 수 있다.
워드 라인 트렌치들(11)은 기판(100)의 상면에 마스크 패턴(111)을 형성 한 후, 이를 식각마스크로 이용한 건식 및/또는 습식 식각 공정에 의하여 형성될 수 있다. 일 예로, 마스크 패턴(111)은 포토레지스트, 실리콘 나이트라이드, 및 실리콘옥사이드 중 적어도 하나를 포함할 수 있다. 워드 라인 트렌치들(11)의 깊이는 소자 분리막(101)의 깊이보다 얕을 수 있다.
일부 실시예들에서, 각각의 제1 활성 영역(AR1) 내에는 2개의 워드 라인 트렌치들(11)이 서로 이격되어 나란히 배치될 수 있다. 워드 라인 트렌치들(11) 각각의 내부에 구비될 워드 라인(미도시)은 트랜지스터의 게이트 역할을 수행할 수 있으므로, 각각의 제1 활성 영역(AR1)에는 2개의 트랜지스터가 구비될 수 있다.
워드 라인 트렌치들(11)을 형성하기 위한 식각 방법은 예를 들면 예를 들면 스퍼터 식각(Sputter etching) 등의 물리적 식각, 반응성 라디칼 식각(Reactive Radical Etching) 등의 화학적 식각, 및 반응성 이온 식각(RIE: Reactive Ion Etching), 자기 강화 반응성 이온 식각(MERIE: Magnetically Enhanced RIE), TCP (Transformer Coupled Plasma) 식각, ICP (Inductively Coupled Plasma) 식각 등의 물리화학적 식각 중 어느 하나일 수 있다.
도 3a 및 3b에 도시된 워드 라인 트렌치들(11)은 모두 동일한 깊이를 가지는 것으로 도시되었으나, 이와 달리 제1 활성 영역(AR1)에 형성된 워드 라인 트렌치 및 소자 분리막(101)에 형성된 워드 라인 트렌치의 깊이는 서로 상이할 수 있다. 이는 상기 제1 활성 영역(AR1)이 실리콘 물질을 포함하고, 상기 소자 분리막(101)이 산화물을 포함함으로써 서로 상이한 식각 선택비를 가질 수 있기 때문이다.
도 4a 및 도 4b를 참조하면, 워드 라인 트렌치들(11)이 형성된 결과물 상에, 게이트 유전층(120), 도전층(125) 및 매립층(128)이 차례로 형성될 수 있다. 일부 실시예들에서, 게이트 유전층(120)은 실리콘 옥사이드층 또는 고유전율(high-k) 유전층 등으로 이루어질 수 있다. 다른 일부 실시예들에서, 게이트 유전층(120)은 예를 들면 실리콘 옥사이드층과 실리콘 나이트라이드층의 이중 구조를 가지는 복합층, 또는 표면이 질화 처리된 실리콘 옥사이드층일 수도 있다.
고유전율 유전층은 예를 들면 알루미늄 옥사이드(AlOx), 탄탈륨 옥사이드(TaxOy), 티타늄 옥사이드(TiOx), 이트륨 옥사이드(YxOy), 지르코늄 옥사이드(ZrOx), 지르코늄 실리콘 옥사이드(ZrSixOy), 하프늄 옥사이드(HfOx), 하프늄 실리콘 옥사이드(HfSixOy), 란탄 옥사이드(LaxOy), 란탄 알루미늄 옥사이드(LaAlxOy), 란탄 하프늄 옥사이드(LaHfxOy), 하프늄 알루미늄 옥사이드(HfAlxOy), 및 프라세오디뮴 옥사이드(PrxOy) 중 적어도 어느 하나를 포함할 수 있다.
도전층(125)은 도핑된 폴리실리콘 물질, 금속 물질, 금속 나이트라이드 물질 및 금속 실리사이드 물질중 적어도 어느 하나를 포함할 수 있다. 금속 물질은 예를 들면 알루미늄(Al), 금(Au), 베릴륨(Be), 비스무트(Bi), 코발트(Co), 구리(Cu), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 니켈(Ni), 납(Pb), 팔라듐(Pd), 백금(Pt), 로듐(Rh), 레늄(Re), 루테늄(Ru), 탄탈륨(Ta), 텔륨(Te), 티타늄(Ti), 텅스텐(W), 아연(Zn) 및 지르코늄(Zr) 중 어느 하나 또는 이들의 조합일 수 있다.
금속 나이트라이드 물질은 예를 들면 티타늄 나이트라이드(TiN), 텅스텐 나이트라이드(WN), 탄탈륨 나이트라이드(TaN), 티타늄 실리콘 나이트라이드(TiSiN), 탄탈륨 실리콘 나이트라이드(TaSiN) 및 텅스텐 실리콘 나이트라이드(WSiN) 중의 어느 하나 또는 이들의 조합을 포함할 수 있다. 금속 실리사이드 물질은 예를 들면 코발트 실리사이드(CoSix), 니켈 실리사이드(NiSix), 티타늄 실리사이드(TiSix), 텅스텐 실리사이드(WSix), 및 탄탈륨 실리사이드(TaSix) 중 어느 하나 또는 이들의 조합일 수 있다.
도전층(125)은 단일층 또는 복합층일 수 있다. 예를 들어, 도전층(125)은 금속 물질과 도핑된 폴리실리콘의 복합층으로 이루어질 수 있다. 매립층(128)은 실리콘 옥사이드, 실리콘 나이트라이드, 또는 실리콘 옥시나이트라이드 중 적어도 하나를 포함할 수 있다. 매립층(128)은 도전층(125) 상에 절연층(미도시)을 형성한 후, 절연층에 대하여 평탄화 공정 예컨대, 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정을 수행하여 형성될 수 있다.
본 실시예에서는 워드 라인 트렌치들(11) 내에 상기 도전층(125)을 형성하고 남은 공간에 매립층(128)이 형성되는 것으로 도시되었으나, 이에 한정되지 않는다. 즉, 워드 라인 트렌치들(11)은 매립층(128)의 형성 없이 도전층(125)만으로 채워질 수도 있다.
게이트 유전층(120), 상기 도전층(125) 및 상기 매립층(128) 각각은 물리 기상 증착법(PVD: Physical Vapor Deposition), 화학 기상 증착법(CVD: Chemical Vapor Deposition) 또는 원자층 증착법(ALD: atomic layer deposition)과 같은 다양한 방법에 의하여 형성될 수 있다.
도 5a 및 도 5b를 참조하면, 게이트 유전층(120, 도 4a 및 도 4b 참조) 및 도전층(125, 도 4a 및 도 4b 참조)이 워드 라인 트렌치들(11) 내로 한정되도록 게이트 유전층(120) 및 도전층(125)을 식각할 수 있다. 식각 공정에 의하여 게이트 유전층(120)은 상호 분리된 게이트 유전막들(121)이 될 수 있고, 도전층(125)은 상호 분리된 게이트 전극들(126)이 될 수 있다.
식각 공정은 매립층(128, 도 4a 및 도 4b 참조)이 제거될 때까지 수행될 수 있으며, 그 결과 게이트 유전막들(121)의 상단들 및 게이트 전극들(126)의 상면은 워드 라인 트렌치들(11)의 상단들보다 낮게 형성될 수 있다. 이와 같이 게이트 전극들(126)이 매립 게이트 구조로 형성될 경우, 반도체 소자의 유효 채널 길이(Effective Channel Length)가 증가함으로써, 단채널 효과(Short Channel Effect)를 줄일 수 있다.
게이트 전극들(126) 상에 게이트 캡핑 패턴들(129)이 형성될 수 있다. 게이트 캡핑 패턴들(129)은 게이트 전극들(126)이 형성된 워드 라인 트렌치들(11)의 나머지 부분을 채우는 절연막을 형성한 후, 기판(100)의 상면이 노출될 때까지 평탄화 공정을 수행하여 형성될 수 있다.
게이트 캡핑 패턴들(129)은 실리콘 나이트라이드, 실리콘 옥사이드, 및 실리콘 옥시나이트라이드 중 적어도 하나를 포함할 수 있다. 게이트 캡핑 패턴들(129)의 형성 결과, 워드 라인 트렌치들(11) 내에는 워드 라인 구조체들(WLS)이 형성될 수 있다. 각각의 워드 라인 구조체들(WLS)은 각각의 워드 라인 트렌치(11) 내에 차례로 적층된 게이트 유전막(121), 게이트 전극(126), 및 게이트 캡핑 패턴(129)을 포함할 수 있다.
도 6a 및 도 6b를 참조하면, 셀 어레이 영역(CAR) 및 주변 회로 영역(PCR)에서 기판(100) 상에 제1 절연층(133) 및 제2 절연층(135)을 차례로 형성한 후, 주변 회로 영역(PCR)에서는 상기 제1 절연층(133) 및 제2 절연층(135)을 제거하여 기판(100)의 상면을 다시 노출시킨다. 그 후, 셀 어레이 영역(CAR)을 마스크 패턴(도시 생략)으로 덮은 상태에서 주변 회로 영역(PCR)에서 기판(100) 상에 게이트 유전층(131)을 형성한다.
상기 제1 절연층(133)은 산화막으로 이루어지고 제2 절연층(135)은 질화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 게이트 유전층(131)은 실리콘 옥사이드층 또는 고유전율(high-k) 유전층 등으로 이루어질 수 있다. 다른 일부 실시예들에서, 게이트 유전층(131)은 예를 들면 실리콘 옥사이드층과 실리콘 나이트라이드층의 이중 구조를 가지는 복합층, 또는 표면이 질화 처리된 실리콘 옥사이드층일 수도 있다.
도 7a 및 도 7b를 참조하면, 셀 어레이 영역(CAR) 및 주변 회로 영역(PCR) 상에서 제1 반도체층(141)을 형성한다. 제1 반도체층(141)은 도핑된 폴리실리콘으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도 8a 및 도 8b를 참조하면, 셀 어레이 영역(CAR) 및 주변 회로 영역(PCR)에서 제1 반도체층(141) 위에 마스크 패턴(112)을 형성한다. 마스크 패턴(112)은 셀 어레이 영역(CAR)에서 제1 반도체층(141)을 일부 노출시키는 개구가 형성되어 있다. 주변 회로 영역(PCR)은 마스크 패턴(112)에 의해 덮여 외부로 노출되지 않을 수 있다.
그 후, 상기 마스크 패턴(112)의 개구를 통해 노출되는 제1 반도체층(141)을 식각하고 그 결과 노출되는 기판(100)의 일부를 식각하여, 셀 어레이 영역(CAR)에서 제1 불순물 영역(21)을 노출시키는 다이렉트 콘택홀(DCH)을 형성할 수 있다. 일 예로, 다이렉트 콘택홀(DCH)은 평면적 관점에서 원형 또는 타원형일 수 있다. 마스크 패턴(112)은 산화막 또는 질화막으로 이루어지는 하드마스크 패턴으로 이루어질 수 있다. 상기 마스크 패턴(112)을 형성하기 위하여 포토리소그래피 공정을 이용할 수 있다.
도 9a 및 도 9b를 참조하면, 마스크 패턴(112, 도 8a 및 도 8b 참조)을 제거한 후, 다이렉트 콘택홀(DCH)의 내부 및 상기 제1 반도체층(141)의 상부에 다이렉트 콘택홀(DCH)을 채우기에 충분한 두께의 도전층을 형성하고, 도전층이 상기 다이렉트 콘택홀(DCH) 내부에만 남도록 도전층을 에치백 하여, 다이렉트 콘택홀(DCH) 내부에 남아 있는 도전층으로 이루어지는 다이렉트 콘택(147)을 형성한다. 다이렉트 콘택(147)은 도핑된 폴리실리콘으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상기 다이렉트 콘택(147)은 제1 반도체층(141)과 동일한 물질로 이루어질 수 있다.
도 10a 내지 도 10c를 참조하면, 상기 셀 어레이 영역(CAR) 및 주변 회로 영역(PCR) 상에서 배리어층(151, barrier layer)을 형성할 수 있다. 배리어층(151)은 제1 반도체층(141) 또는 다이렉트 콘택(147) 내의 도펀트들이 후속 공정에 의해 형성되는 금속층(161, 도 12a 참조)으로 확산되는 것을 방지하는 역할을 수행할 수 있다. 배리어층(151)은 결정질 구조를 가질 수 있다.
배리어층(151)은 단일 금속 물질층을 포함할 수 있다. 단일 금속 물질층은 티타늄, 탄탈륨, 및 지르코늄중 적어도 하나를 포함할 수 있다. 배리어층(151)은 금속 나이트라이드층(금속 질화층)을 포함할 수 있다. 금속 나이트라이드층은 예를 들면 티타늄 실리콘 나이트라이드(TiSiN), 텅스텐 나이트라이드(WN), 티타늄 알루미늄 나이트라이드(TiAlN), 티타늄 나이트라이드(TiN), 티타늄 카본 나이트라이드(TiCN), 티타늄 텅스텐 나이트라이드(TiWN), 탄탈륨 나이트라이드(TaN), 탄탈륨 실리콘 나이트라이드(TaSiN), 탄탈륨 알루미늄 나이트라이드(TaAlN) 및 몰리브덴 나이트라이드(MoN)중 적어도 하나를 포함할 수 있다.
일부 실시예들에서, 배리어층(151)은 TiCl4, DCS(Di-ChloroSilane: SiH2Cl2), 및 NH3 소스를 이용한 CVD 공정에 의하여 수행될 수 있다. 배리어층(151)의 형성은 대략 560 내지 680℃의 온도하에서 수행될 수 있다. DCS 대신 SiH4 소스가 사용될 수도 있다.
배리어층(151) 상에 삽입층(152, insertion layer)을 형성할 수 있다. 삽입층(152)은 금속 실리사이드층을 포함할 수 있다. 삽입층(152)은 후술하는 바와 같이 배선층, 즉 금속층의 배선 저항을 낮추는 역할을 수행할 수 있다. 삽입층(152)을 구성하는 금속 실리사이드층은 예를 들면 코발트 실리사이드(CoSix), 니켈 실리사이드(NiSix), 티타늄 실리사이드(TiSix), 텅스텐 실리사이드(WSix), 및 탄탈륨 실리사이드(TaSix) 중 어느 하나 또는 이들의 조합일 수 있다.
도 11a 내지 도 11c를 참조하면, 삽입층(152) 및 배리어층(151)의 복합층을 플라즈마 처리하여 베이스층(153, base layer)을 형성한다. 베이스층(153)은 후속의 배선층, 즉 금속층의 배선 저항을 낮추기 위한 하부층, 즉 하부 베이스층일 수 있다.
플라즈마 처리를 통한 베이스층(153)의 형성 과정은 다음과 같다. 즉, 삽입층(152) 및 배리어층(151)의 복합층이 형성된 기판(100)을 플라즈마 챔버(미도시) 내에 배치한다. 이어서, 플라즈마 챔버 내에 처리 가스를 공급한 후 플라즈마를 발생시킨다.
일 실시예에서, 처리 가스는 비활성 가스일 수 있다. 비활성 가스는 헬륨(He) 가스, 네온(Ne) 가스, 아르곤(Ar) 가스, 크립톤(Kr) 가스 또는 제논(Xe) 가스 일 수 있다. 일 실시예에서, 처리 가스는 산소 가스(O2), 오존 가스(O3), 수소 가스(H2), 질소 가스(N2) 또는 암모니아 가스(NH3)일 수 있다.
계속하여, 플라즈마 챔버 내에 처리 가스를 이용하여 발생된 플라즈마는 삽입층(152) 및 배리어층(151)의 복합층에 인가 내지 적용되어 베이스층(153)을 형성한다. 처리 가스를 이용하여 발생된 플라즈마, 즉 처리 가스를 구성하는 원자나 분자들의 이온화된 입자들이나 전자들이 삽입층(152) 및 배리어층(151)의 복합층에 인가 내지 적용되어 베이스층(153)을 형성할 수 있다.
베이스층(153)은 삽입층(152) 및 배리어층(151)과 물성이 다를 수 있다. 베이스층(153)은 삽입층(152) 및 배리어층(151)이 단일의 물질층일 수 있다. 베이스층(153)은 도 11c에 도시한 바와 같이 플라즈마 처리된 삽입층(152t) 및 플라즈마 처리된 배리어층(151t)을 포함할 수 있다.
베이스층(153)은 후술하는 바와 같이 금속층의 그레인 사이즈(결정립 크기)를 조절하기 위한 그레인 사이즈 조절층일 수 있다. 플라즈마 처리 챔버 내에 주입된 처리 가스의 유량, 압력, 온도, RF 파워 및 공정 진행 시간들 중 적어도 하나를 조절함으로서 베이스층(153)의 물성을 조절할 수 있다.
도 12a 및 도 12b를 참조하면, 셀 어레이 영역(CAR) 및 주변 회로 영역(PCR)의 베이스층(153) 상에 금속층(161) 및 캡핑층(171)을 차례로 형성할 수 있다. 금속층(161)은 단일 금속 물질층일 수 있다. 일 예로, 금속층(161)은 텅스텐(W), 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 로듐(Rh), 코발트(Co), 백금(Pt), 및 금(Au)중 적어도 하나를 포함할 수 있다.
캡핑층(171)은 실리콘 옥사이드층, 실리콘 나이트라이드층 및 실리콘 옥시나이트라이드층중 적어도 하나를 포함할 수 있다. 금속층(161) 및 캡핑층(171) 각각은 예를 들면 물리 기상 증착법(PVD)에 의하여 형성될 수 있다. 본 실시예에서와 같이 금속층(161)의 하부에 베이스층(153)을 형성할 경우, 베이스층(153) 상에 형성되는 금속층(161)의 그레인(결정립) 크기를 증가시켜 금속층(161)의 비저항을 감소시킬 수 있게 된다. 다시 말해, 베이스층(153) 상에 형성되는 금속층(161)의 배선 저항을 낮출 수 있다.
도 13a 및 도 13b를 참조하면, 제1 반도체층(141), 베이스층(153), 금속층(161) 및 캡핑층(171)을 패터닝하여 셀 어레이 영역(CAR) 상에는 비트 라인 구조체(BLS)를 형성하고, 주변 회로 영역(PCR)에는 주변 게이트 구조체(PGS)를 형성할 수 있다. 비트 라인 구조체(BLS) 및 주변 게이트 구조체(PGS)는 반도체 소자의 배선층일 수 있다.
구체적으로, 패터닝 공정에 의하여 셀 어레이 영역(CAR)의 제1 반도체층(141), 베이스층(153), 금속층(161) 및 캡핑층(171) 각각은 제1 도전 패턴(142), 베이스 패턴(153p1), 제2 도전 패턴(162) 및 캡핑 패턴(172)이 되고, 주변 회로 영역(PCR)의 게이트 유전층(131), 제1 반도체층(141), 베이스층(153), 금속층(161) 및 캡핑층(171) 각각은 게이트 유전막(132), 제1 도전 패턴(143), 베이스 패턴(153p2), 제2 도전 패턴(163) 및 캡핑 패턴(173)이 될 수 있다.
이에 따라, 비트 라인 구조체(BLS)는 제1 도전 패턴(142), 베이스 패턴(153p1), 제2 도전 패턴(162) 및 캡핑 패턴(172)을 포함하며, 다이렉트 콘택(147)을 통해 기판(100)의 제1 불순물 영역(21)에 연결될 수 있다. 주변 게이트 구조체(PGS)는 게이트 유전막(132), 제1 도전 패턴(143), 베이스 패턴(153p2), 제2 도전 패턴(163) 및 캡핑 패턴(173)을 포함할 수 있다.
비트 라인 구조체(BLS) 및 주변 게이트 구조체(PGS)를 형성하는 것은 비트 라인 구조체(BLS) 및 상기 주변 게이트 구조체(PGS)의 측벽들 상에 각각 제1 스페이서(SP1) 및 제2 스페이서(SP2)를 형성하는 것을 포함할 수 있다.
주변 회로 영역(PCR)의 제2 활성 영역(AR2)에는 주변 게이트 구조체(PGS)에 인접하여 위치하는 제3 불순물 영역(23)이 형성될 수 있다. 제3 불순물 영역(23)은 제1 도전 패턴(143)의 도전형과 동일한 도전형의 불순물 이온을 주변 게이트 구조체(PGS)에 의하여 노출된 상기 기판(100) 상에 주입하여 형성될 수 있다.
본 실시예에서와 같이 베이스 패턴(153p1, 153p2) 만으로 별도의 시드층 없이도 제2 도전 패턴들(162, 163)의 비저항을 감소시킬 수 있어, 비트 라인 구조체(BLS) 및 주변 게이트 구조체(PGS)의 스택 높이를 감소시킬 수 있게 된다.
도 14a 및 도 14b를 참조하면, 비트 라인 구조체(BLS)와 주변 게이트 구조체(PGS)를 덮는 제1 층간 절연막(116) 및 제2 층간 절연막(117)과, 제2 층간 절연막(117), 제1 층간 절연막(116), 제1 절연층(133) 및 제2 절연층(135)을 관통하여 제2 불순물 영역들(22)과 접속하는 제1 콘택들(181)을 형성할 수 있다.
제2 층간 절연막(117) 상에는 제1 콘택들(181)에 접속되는 하부 전극들(182)이 형성될 수 있다. 하부 전극들(182)은 도 14a에 도시된 바와 같이 하부면이 막힌 실린더(cylinder) 형상을 가질 수 있으나, 이에 제한되지 않는다. 예를 들어, 상기 하부 전극들(182)은 필라(pillar) 형상을 가질 수도 있다.
제1 콘택들(181) 및 하부 전극들(182)은 금속, 도전성 금속 화합물, 또는 도핑된 반도체 중 적어도 하나로 형성될 수 있다. 층간 절연막들(116, 117)은 실리콘 옥사이드, 실리콘 나이트라이드, 또는 실리콘 옥시나이트라이드중 적어도 하나로 형성될 수 있다. 제1 콘택들(181), 상기 하부 전극들(182) 및 층간 절연막들(116, 117) 각각은 예를 들면 물리 기상 증착법(PVD), 화학 기상 증착법(CVD) 또는 원자층 증착법(ALD)과 같은 다양한 방법에 의하여 형성될 수 있다.
도 15a 및 도 15b를 참조하면, 하부 전극들(182) 상에 차례로 절연층(183) 및 상부 전극(184)을 형성함으로써 반도체 소자(200)를 완성할 수 있다. 하부 전극들(182), 절연층(183) 및 상부 전극(184)은 반도체 소자(200)의 캐패시터를 구성할 수 있다. 상부 전극(184)은 하부 전극들(182)과 실질적으로 동일한 물질로 형성될 수 있으나, 이에 제한되지 않는다.
주변 회로 영역(PCR)의 제 3 불순물 영역(23)에 접속되는 제2 콘택(186)이 형성될 수 있다. 제2 콘택(186)은 상기 제2 층간 절연막(117) 상의 주변 도전 라인(185)과 제 3 불순물 영역(23)을 전기적으로 연결할 수 있다. 상기 주변 도전 라인(185)은 비트 라인 구조체(BLS)와 전기적으로 연결될 수 있으나, 이에 한정되지 않는다.
도 16a 내지 도 17b는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 도시한 단면도들이다.
구체적으로, 도 16a 및 17a는 도 1의 A-A' 선 및 B-B' 선에 따른 단면도들이고, 도 17b는 도 1의 C-C'선에 따른 단면도들이다. 도 16c는 도 16a의 K 영역 부분 확대도이다. 도 16a 내지 도 17b를 이용하여 제조된 반도체 소자(200-1)는 베이스 패턴(153p3, 153p4)이 플라즈마 처리된 삽입 패턴(152tp)으로만 구성되는 것을 제외하고는 도 2a 내지 도 15b의 반도체 소자(200)와 동일하다.
먼저, 도 2a 내지 도 10c의 제조 공정을 진행한다. 이렇게 되면, 셀 어레이 영역(CAR) 및 주변 회로 영역(PCR) 상에 배리어층(151) 및 삽입층(152)이 형성되어 있다. 이어서, 도 16a 내지 도 16c를 참조하면, 배리어층(151) 상의 삽입층(152) 의 단일층을 플라즈마 처리하여 베이스층(153a)을 형성한다.
베이스층(153a)은 후속의 배선층, 즉 금속층의 배선 저항을 낮추기 위한 하부층일 수 있다. 플라즈마 처리는 도 11a 내지 도 11c에서 설명하였으므로 여기서는 간단히 설명한다. 플라즈마 챔버 내에서 처리 가스를 이용하여 발생된 플라즈마는 삽입층(152)에 인가 내지 적용되어 베이스층(153a)을 형성한다. 처리 가스를 이용하여 발생된 플라즈마, 즉 처리 가스를 구성하는 원자나 분자들의 이온화된 입자들이나 전자들이 삽입층(152)에 인가 내지 적용되어 베이스층(153)을 형성할 수 있다.
베이스층(153a)은 삽입층(152)과 물성이 다를 수 있다. 베이스층(153a)은 삽입층(152)이 비정질화된 단일의 물질층일 수 있다. 베이스층(153a)은 도 16c에 도시한 바와 같이 플라즈마 처리된 삽입층(152t)을 포함할 수 있다. 플라즈마 챔버 내에 주입된 처리 가스의 유량, 압력, 온도, RF 파워 및 공정 진행 시간들 중 적어도 하나를 조절함으로서 베이스층(153a)의 물성을 조절할 수 있다.
계속하여, 앞서 설명한 바와 같이 도 12a 내지 도 15b의 제조 공정을 진행한다. 본 실시예에서와 같이 금속층(161)의 하부에 플라즈마 처리된 삽입층(152t)으로 베이스층(153a)을 형성할 경우, 베이스층(153a) 상에 형성되는 금속층(161)의 그레인(결정립) 크기를 증가시켜 금속층(161)의 비저항을 감소시킬 수 있게 된다. 다시 말해, 베이스층(153a) 상에 형성되는 금속층(161)의 배선 저항을 낮출 수 있다. 여기서는 도 12a 내지 도 15b의 제조 공정과 다른 부분만을 도 17a 및 도 17b를 참조하여 설명한다.
앞서 베이스층(153a)을 플라즈마 처리된 삽입층(153t)만으로 형성하였다. 이에 따라, 비트 라인 구조체(BLS)는 제1 도전 패턴(142), 배리어 패턴(151p), 베이스 패턴(153p3), 제2 도전 패턴(162) 및 캡핑 패턴(172)을 포함하며, 다이렉트 콘택(147)을 통해 기판(100)의 제1 불순물 영역(21)에 연결될 수 있다. 주변 게이트 구조체(PGS)는 게이트 유전막(132), 제1 도전 패턴(143), 배리어 패턴(151p), 베이스 패턴(153p4), 제2 도전 패턴(163) 및 캡핑 패턴(173)을 포함할 수 있다.
도 18은 본 발명에 의해 제조된 반도체 소자에 하부막에 따른 금속층의 비저항을 설명하기 위한 도면이다.
구체적으로, 도 18은 도 12a 및 도 12b에 도시한 금속층(161)의 비저항, 즉 배선 저항을 설명하기 위한 도면이다. 도 18의 PE는 앞서 설명한 본 발명의 실시예에 관한 것으로, 하부막으로써 베이스층(153, 153a) 상에 텅스텐층으로 금속층(161)을 형성한 경우이다.
본 발명과 비교를 위해, 도 18의 CE1은 하부막으로써 실리콘 산화막 상에 텅스텐 금속층을 형성한 경우이고, CE2는 하부막으로써 배리어 금속층, 즉 금속 질화층 상에 텅스텐 금속층을 형성한 경우이고, CE3은 하부막으로써 텅스텐 실리사이드층 상에 텅스텐 금속층을 형성한 경우의 비교예들이다.
실리콘 산화막 상에 텅스텐 금속층을 형성할 경우, CE1로 도시한 바와 같이 텅스텐 금속층은 비저항이 낮지만 실리콘 산화막의 절연 특성 때문에 도전성의 배선층으로는 적합하지 않다. 배리어 금속층, 즉 금속 질화층 상에 텅스텐 금속층을 형성할 경우, CE2로 도시한 바와 같이 텅스텐 금속층의 비저항은 매우 높음을 알수 있다.
텅스텐 실리사이드층 상에 텅스텐 금속층을 형성한 경우, CE3로 도시한 바와 같이 텅스텐 금속층의 비저항이 낮아짐을 알 수 있다. 반도체 소자의 디자인 룰이 감소됨에 따라 텅스텐 금속층의 비저항을 더욱 낮추는 것이 필요하다. 베이스층(153, 153a) 상에 텅스텐층으로 금속층(161)을 형성한 경우, PE로 도시한 바와 같이 텅스텐 금속층의 비저항이 CE1의 비교예와 비슷하게 낮아짐을 알 수 있다. 이를 토대로 볼 때, 본 발명의 베이스층(153, 153a)은 실리콘 산화막과 비슷한 물성을 가짐을 알 수 있다.
아울러서, 본 발명의 베이스층(153, 153a)은 텅스텐 금속층의 그레인 사이즈를 크게 조절하는 그레인 사이즈 조절층일 수 있다. 다시 말해, 본 발명의 베이스층(153, 153a)은 텅스텐 금속층의 그레인 사이즈를 크게 조절함으로써 실시예(PE)의 텅스텐 금속층은 비저항이 비교예들(CE2, CE3)보다 낮고, 비교예(CE1)와 거의 비슷한 값을 가질 수 있다.
도 19는 본 발명의 기술적 사상의 반도체 소자의 제조에 이용되는 제조 장치의 일 실시예를 설명하기 위한 평면도이다.
구체적으로, 반도체 소자 제조 장치(300)는 앞서 설명한 반도체 소자(200, 200-1)의 제조에 이용되는 장치일 수 있다. 반도체 소자 제조 장치(300)는 복수개의 챔버들을 포함하는 클러스터 증착 장치일 수 있다.
반도체 소자 제조 장치(300)는 메인 바디부(302)를 포함할 수 있다. 메인 바디부(302)는 제1 메인 바디부(302a), 제2 메인 바디부(302b) 및 제3 메인 바디부(302c)를 포함할 수 있다. 제1 메인 바디부(302a), 제2 메인 바디부(302b) 및 제3 메인 바디부(302c)는 일체형으로 구성될 수 있다. 제2 메인 바디부(302b)는 제1 메인 바디부(302a)와 제3 메인 바디부(302c) 사이에 위치할 수 있다.
제1 메인 바디부(302a) 내에는 기판(웨이퍼)의 이송을 위한 제1 기판(웨이퍼) 이송 장치(305)가 설치될 수 있다. 제1 메인 바디부(302a) 내에는 제1 기판(웨이퍼) 이송 장치(305)를 구비하는 버퍼 챔버(304)가 설치될 수 있다. 제1 메인 바디부(302a) 및 버퍼 챔버(304)의 외부 둘레에는 웨이퍼(wf)가 로딩되는 로드락 챔버(306, loadlock chamber), 배리어층 및 삽입층 증착 챔버(310), 플라즈마 처리 챔버(308)가 설치될 수 있다. 로드락 챔버(306), 배리어층 및 삽입층 증착 챔버(310), 플라즈마 처리 챔버(308)는 각각 2개 설치되어 있을 수 있다.
배리어층 및 삽입층 증착 챔버(310)는 물리기상증착 또는 화학기상증착법을 이용하여 기판(웨이퍼) 상에 박막을 증착할 수 있다. 배리어층 및 삽입층 증착 챔버(310)는 고진공, 예컨대 10-8 torr 이하의 분위기에서 배리어층이나 삽입츠을 증착할 수 있다. 플라즈마 처리 챔버(308)는 기판(웨이퍼) 상에 증착된 배리어층이나 삽입층을 플라즈마 처리하는 챔버일 수 있다.
제1 기판(웨이퍼) 이송 장치(305)는 로봇암을 이용하여 배리어층 및 삽입층 증착 챔버(310) 및 플라즈마 처리 챔버(308)와 로드락 챔버(306)의 상호간에 웨이퍼를 이송, 즉 반입 및 반출시킬 수 있다.
제2 메인 바디부(302b) 내에는 매개 챔버(312, 314)가 설치될 수 있다. 매개 챔버(312, 314)는 제1 메인 바디부(302a)에 설치된 챔버들에서 제조 공정을 진행한 후 기판을 냉각시키기 위한 냉각 챔버(cooling chamber)일 수 있다. 냉각 챔버(314)는 플라즈마 처리 공정에서 올라간 온도를 내려줄 수 있다.
제3 메인 바디부(302c) 내에는 기판(웨이퍼)의 이송을 위한 제2 기판(웨이퍼) 이송 장치(317)가 설치될 수 있다. 제3 메인 바디부(302c) 내에는 제2 기판(웨이퍼) 이송 장치(317)를 구비하는 트랜스퍼 챔버(316, transfer chamber)가 설치될 수 있다. 제3 메인 바디부(302c) 및 트랜스퍼 챔버(316)의 외부 둘레에는 금속층 증착 챔버(318, 320)가 설치될 수 있다.
금속층 증착 챔버(318, 320)는 물리기상증착법을 이용하여 웨이퍼 상에 금속 박막을 증착할 수 있다. 금속층 증착 챔버(318, 320)는 스퍼터링 챔버일 수 있다. 금속층 증착 챔버(318, 320)는 고진공, 예컨대 10-8 torr 이하의 분위기에서 금속층을 증착할 수 있다. 제2 기판(웨이퍼) 이송 장치(317)는 로봇암을 이용하여 금속층 증착 챔버(318, 320)와 매개 챔버(312, 314)의 상호간에 기판(웨이퍼)을 이송시킬 수 있다.
금속층 증착 챔버(318, 320)는 배리어층 및 삽입층 증착 챔버(310)나 플라즈마 처리 챔버(308)로부터 분리하여 설치되어 있다. 이에 따라, 금속층 증착 챔버(318, 320)는 오염, 예컨대 금속 타겟의 오염을 방지할 수 있고, 반도체 소자 제조 장치(300)는 다양한 형태의 박막들을 진공 브레이크 없이 인시츄로 기판 상에 형성할 수 있다.
도 20은 본 발명의 기술적 사상의 반도체 소자 제조 장치를 이용한 반도체 소자 제조 방법을 설명하기 위한 평면도이다.
구체적으로, 도 23의 반도체 소자 제조 장치(300)의 구성에 대하여는 도 22에서는 설명하였으므로 생략한다. 도 23에서는 화살표로 표시한 기판(웨이퍼, wf)의 이동 과정 및 소자 제조 과정을 중점으로 설명한다. 로드락 챔버(306)로 기판(웨이퍼, wf)이 반입될 수 있다. 기판(wf)은 앞서 설명한 바와 같이 불순물이 도핑된 폴리실리콘층이 형성되어 있을 수 있다.
반입된 기판(wf)은 제1 기판 이송 장치(305)를 이용하여 배리어층 및 삽입층 증착 챔버(310)로 이송할 수 있다. 배리어층 및 삽입층 증착 챔버(310)에서는 기판 상에 배리어층을 증착할 수 있다. 예컨대, 배리어층 및 삽입층 증착 챔버(310)에서는 불순물이 도핑된 폴리실리콘층 상에 배리어층을 형성할 수 있다. 배리어층의 물질에 대하여는 앞서 설명하였으므로 생략한다. 이어서, 배리어층 및 삽입층 증착 챔버(310)에서 기판 상의 배리어층 상에 삽입층을 형성할 수 있다. 삽입층의 증착 물질에 대하여는 앞서 설명하였으므로 생략한다.
배리어층 및 삽입층이 증착된 기판(wf)은 제1 기판 이송 장치(305)를 이용하여 플라즈마 처리 챔버(308)로 이송할 수 있다. 플라즈마 처리 챔버(308)에서는 배리어층 및 삽입층이 증착된 기판(wf)을 플라즈마 처리하여 베이스층을 형성할 수 있다.
플라즈마 처리를 통한 베이스층의 형성은 플라즈마 처리 챔버(308)에 처리 가스를 주입한 후 플라즈마를 발생시켜 배리어층 및 삽입층에 플라즈마를 인가하여 수행할 수 있다. 일 실시예에서, 플라즈마 처리 챔버 내의 압력은 대략 1 mTorr 내지 10 Torr로 유지될 수 있고, 온도는 대략 200 내지 500℃로 유지될 수 있으며, RF 파워는 대략 100 내지 10000W로 유지될 수 있다. 플라즈마 처리 공정은 대략 1 내지 30초 동안 진행될 수 있다. 플라즈마 처리에 이용되는 처리 가스에 대하여는 앞서 설명하였으므로 생략한다.
플라즈마 처리 챔버(308) 내에 기판(wf)은 매개 챔버(312, 314)로 이송할 수 있다. 매개 챔버(312, 314)에서는 기판의 온도를 하강시킬 수 있다. 매개 챔버(312, 314) 내의 기판(wf)은 제2 기판 이송 장치(317)를 이용하여 금속층 증착 챔버(318, 320)로 이송될 수 있다. 금속층 증착 챔버(318, 320)는 베이스층 상에 금속층을 형성할 수 있다. 베이스층 상에 금속층을 형성하기 때문에, 금속층의 배선 저항을 낮출 수 있다. 금속층의 배선 저항에 대하여는 앞서 설명하였으므로 생략한다.
금속층 증착 챔버(318, 320) 내의 기판(wf)은 제2 기판 이송 장치(317)를 이용하여 매개 챔버(312, 314)로 이송될 수 있다. 매개 챔버(312, 314) 내에서는 앞서 설명한 바와 같이 기판을 냉각시킬 수 있다. 매개 챔버(312, 314) 내에 기판(wf)은 제1 기판 이송 장치(305)를 이용하여 로드락 챔버(306)로 반출할 수 있다. 이와 같이 반도체 소자 제조 장치(300)는 다양한 형태의 박막들을 진공 브레이크 없이 인시츄로 기판(웨이퍼) 상에 형성할 수 있다.
도 21은 본 발명의 기술적 사상의 반도체 소자의 제조에 이용되는 제조 장치의 다른 실시예를 설명하기 위한 평면도이다.
구체적으로, 반도체 소자 제조 장치(400)는 앞서 설명한 반도체 소자(200, 200-1)의 제조에 이용되는 장치일 수 있다. 반도체 소자 제조 장치(400)는 도 19의 반도체 소자 제조 장치(300)와 비교할 때 매개 챔버(312g, 314) 및 가스 분석기(GA)를 제외하고는 동일할 수 있다.
반도체 소자 제조 장치(400)는 매개 챔버(312g, 314)를 포함할 수 있다. 매개 챔버(312g, 314)는 제1 메인 바디부(302a)에 설치된 챔버들에서 제조 공정을 진행한 후 웨이퍼 상의 가스를 제거하고 기판을 냉각시키기 위한 디개스(degas) 및 냉각(cooling) 챔버(312g)와 기판의 냉각만에 이용되는 냉각 챔버(314)를 포함할 수 있다.
디개스 및 냉각 챔버(312g)에는 산소를 공급하여 기판 표면의 이물질을 제거할 수 있다. 냉각 챔버(314)는 플라즈마 처리 공정이나 금속층 증착 공정에서 올라간 온도를 내려줄 수 있다. 매개 챔버(312g, 314)중 디개스 및 냉각 챔버(312g)를 통하여 금속층 증착 챔버(318, 320)로 기판을 이송할 경우, 기판에서 발생된 가스를 제거한 후 이송하기 때문에 금속층 증착 챔버(318, 320)의 오염을 방지할 수 있다.
반도체 소자 제조 장치(400)는 각종 챔버들에 가스 분석기(GA)가 연결되어 있다. 가스 분석기(GA)를 이용하여 각종 챔버들의 가스 분위기나 오염 상태를 모니터링할 수 있다. 가스 분석기(GA)는 로드락 챔버(306), 배리어층 및 삽입층 증착 챔버(310), 플라즈마 처리 챔버(308), 금속층 증착 챔버(318, 320) 및 매개 챔버(312g, 314)중 적어도 어느 하나에는 설치될 수 있다. 가스 분석기(GA)를 각종 챔버 내에 설치하여 챔버 내의 가스 분위기를 실시간 모니터링할 수 있다.
가스 분석기(GA)는 버퍼 챔버(304) 및 트랜스퍼 챔버(316)중 적어도 어느 하나에는 설치될 수 있다. 가스 분석기(GA)는 버퍼 챔버(304) 및 트랜스퍼 챔버(316)중 적어도 어느 하나에 설치할 경우 기판의 이동 구간에서 가스 분위기를 실시간 모니터링할 수 있다.
이와 같이 반도체 소자 제조 장치(400)는 매개 챔버(312g, 314) 내에 디개스 및 냉각 챔버(312g)를 포함하여 가스 오염을 줄이고, 각종 챔버들에 가스 분석기(GA)를 구비하여 공정 진행중 또는 기판의 이동 동안에 가스 분위기를 모니터링 할 수 있다.
도 22는 본 발명의 기술적 사상의 반도체 소자의 제조에 이용되는 제조 장치의 다른 실시예를 설명하기 위한 평면도이다.
구체적으로, 반도체 소자 제조 장치(500)는 앞서 설명한 반도체 소자(200, 200-1)의 제조에 이용되는 장치일 수 있다. 반도체 소자 제조 장치(500)는 도 19의 반도체 소자 제조 장치(300)와 비교할 때 금속층 증착 챔버(318, 320), 배리어층 및 삽입층 증착 챔버(310), 및 플라즈마 처리 챔버(308)의 설치 위치가 다른 것을 제외하고는 동일할 수 있다.
반도체 소자 제조 장치(500)는 제1 메인 바디부(302a)의 외부 둘레 및 버퍼 챔버(304)의 둘레에는 웨이퍼(wf)가 로딩되는 로드락 챔버(306, loadlock chamber), 금속층 증착 챔버(318, 320)가 설치될 수 있다. 반도체 제조 장치는 제2 메인 바디부(302c)의 외부 둘레 및 트랜스퍼 챔버(316)의 둘레에는 배리어층 및 삽입층 증착 챔버(310) 및 플라즈마 처리 챔버(308)가 설치될 수 있다.
반도체 소자 제조 장치(500)는 금속층 증착 챔버(318, 320)는 배리어층 및 삽입층 증착 챔버(310)나 플라즈마 처리 챔버(308)로부터 분리하여 설치되어 있다. 이에 따라, 금속층 증착 챔버(318, 320)는 오염, 예컨대 금속 타겟의 오염을 방지할 수 있고, 반도체 소자 제조 장치(500)는 다양한 형태의 박막들을 진공 브레이크 없이 인시츄로 기판 상에 형성할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 앞서 설명한 본 발명의 기술적 사상은 DRAM 소자로 설명하였지만, 이에 한정되지 않으며 MRAM 소자, 상변화 메모리(PRAM) 소자, 강유전체 메모리(FRAM) 소자, 저항 메모리(RRAM) 소자의 배선층에도 이용될 수 있다. 또한, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다. 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
CAR: 셀 어레이 영역, PCR: 주변 회로 영역, BLS: 비트 라인 구조체, PGS: 주변 게이트 구조체, 151: 배리어층, 152: 삽입층, 153: 베이스층

Claims (10)

  1. 기판 상에 불순물이 도핑된 폴리실리콘층을 형성하는 단계;
    상기 도핑된 폴리실리콘층 상에 배리어층을 형성하는 단계;
    상기 배리어층 상에 삽입층을 형성하는 단계;
    상기 삽입층의 단일층이나 상기 삽입층 및 배리어층의 복합층을 플라즈마 처리하여 상기 삽입층이나 상기 배리어층과 물성이 다른 단일의 베이스층을 형성하는 단계; 및
    상기 베이스층 상에 금속층을 형성하여 배선층을 완성하는 단계를 포함하되,
    상기 배리어층 및 상기 삽입층은 상기 불순물이 도핑된 폴리실리콘층 상에 순차적으로 형성하고,
    상기 배리어층 및 상기 삽입층의 형성은 배리어층 및 삽입층 증착 챔버에서 수행하고,
    상기 삽입층의 단일층이나 상기 삽입층 및 상기 배리어층의 복합층의 플라즈마 처리는 플라즈마 처리 챔버에서 수행하고,
    상기 금속층의 형성은 상기 배리어층 및 삽입층 증착 챔버 및 상기 플라즈마 처리 챔버와 분리된 금속층 증착 챔버에서 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서, 상기 배리어층은 단일 금속 물질층 또는 금속 질화층을 포함하고, 상기 삽입층은 금속 실리사이드층을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제1항에 있어서, 상기 플라즈마 처리는 비활성 가스를 이용한 플라즈마 처리또는 산소 가스, 오존 가스, 수소 가스, 질소 가스. 또는 암모니아 가스를 이용한 플라즈마 처리인 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제1항에 있어서, 상기 베이스층은 상기 금속층의 그레인 사이즈를 조절하기 위한 그레인 사이즈 조절층인 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 셀 어레이 영역 및 주변 회로 영역을 포함하는 기판을 준비하는 단계;
    상기 셀 어레이 영역 상에 배선층으로써 비트 라인 구조체를 형성하는 단계; 및
    상기 주변 회로 영역 상에 배선층으로써 주변 게이트 구조체를 형성하는 단계를 포함하고,
    상기 비트 라인 구조체 및 상기 주변 게이트 구조체 각각은 불순물이 도핑된 폴리실리콘층으로 형성된 제1 도전 패턴, 베이스 패턴, 및 금속층으로 형성된 제2 도전 패턴을 포함하며,
    상기 베이스 패턴의 형성 단계는,
    상기 제1 도전 패턴 상에 배리어층 및 삽입층을 순차적으로 형성하는 단계와,
    상기 삽입층의 단일층이나 상기 삽입층 및 배리어층의 복합층을 플라즈마 처리하여 상기 삽입층이나 상기 배리어층과 물성이 다른 단일의 상기 베이스 패턴을 형성하는 단계를 포함하되,
    상기 배리어층 및 상기 삽입층의 형성은 배리어층 및 삽입층 증착 챔버에서 수행하고,
    상기 삽입층의 단일층이나 상기 삽입층 및 상기 배리어층의 복합층의 플라즈마 처리는 플라즈마 처리 챔버에서 수행하고,
    상기 제2 도전 패턴을 구성하는 상기 금속층의 형성은 상기 배리어층 및 삽입층 증착 챔버 및 상기 플라즈마 처리 챔버와 분리된 금속층 증착 챔버에서 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제5항에 있어서, 상기 배리어층은 단일 금속 물질층 또는 금속 질화층을 포함하고, 상기 삽입층은 금속 실리사이드층을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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