KR20210157350A - 제한된 전하 트랩 층 - Google Patents

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KR20210157350A
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layer
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electronic device
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oxide
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창석 강
토모히코 기타지마
미하엘라 에이. 발세누
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어플라이드 머티어리얼스, 인코포레이티드
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Abstract

메모리 디바이스를 형성하기 위한 실리콘 질화물(SiN) 트랩 층의 선택적 증착이 설명된다. 선택적 트랩 증착을 허용하기 위해 희생 층이 선택적 증착에 사용된다. 트랩 층은 희생 층을 포함하는 몰드의 증착, 메모리 홀(MH) 패터닝, MH 측으로부터의 희생 층 리세스, 리세스의 측면에 DEL(deposition-enabling layer)의 형성, 그리고 트랩 층의 선택적 증착에 의해 형성된다. 슬릿 패턴 개구로부터 희생 층을 제거한 후, DEL(deposition-enabling layer)이 산화물로 변환되어 블로킹 산화물로서 사용된다.

Description

제한된 전하 트랩 층{CONFINED CHARGE TRAP LAYER}
[0001] 본 개시내용의 실시예들은 전자 디바이스들 및 전자 디바이스들을 제조하기 위한 방법들 및 장치의 분야에 관한 것이다. 보다 구체적으로, 본 개시내용의 실시예들은 3D-NAND 몰드 스택들을 형성하기 위한 방법들을 제공한다.
[0002] 반도체 기술은 빠른 속도로 발전해 왔으며 단위 공간당 더 빠른 프로세싱 및 저장을 제공하기 위한 기술의 발전과 함께 디바이스 치수들이 축소되어 왔다. NAND 디바이스들에서, 스트링 전류는 ON 및 OFF 셀들을 구별하기에 충분한 전류를 얻도록 충분히 높을 필요가 있다. 스트링 전류는 실리콘 채널의 입자 크기를 확대함으로써 향상되는 캐리어 이동도에 의존한다.
[0003] 산화물 및 질화물 층들이 교대하는 기존의 3D-NAND 메모리 스택들은 연속 트랩(trap) 층의 증착에 의해 형성되는 제한된(confined) 실리콘 질화물(SiN) 전하 트랩 층들을 갖는다. 기존의 3D-NAND 메모리 스택들은 셀 간 거리의 감소로 인해 악화되는 셀 간 간섭 및 전하 확산으로 인해 전하 트랩 기반 메모리에서 셀 성능 저하를 갖는다.
[0004] 이에 따라, 전하 트랩 기반 메모리에서 성능 저하를 억제할 제한된 전하 트랩 층을 갖는 3D-NAND 디바이스들이 당해 기술분야에 필요하다. 추가로, 3D-NAND 디바이스들을 형성하기 위한 방법들 및 장치가 당해 기술분야에 필요하다.
[0005] 본 개시내용의 하나 이상의 실시예들은 메모리 디바이스들을 형성하는 방법에 관한 것이다. 일 실시예에서, 전자 디바이스를 형성하는 방법은: 제1 재료 층 및 제2 재료 층의 교대 층들을 포함하는 메모리 스택에 개구를 형성하는 단계 ― 메모리 스택은 공통 소스 라인 상에 있음 ―; 제1 리세스 영역을 형성하도록 개구를 통해 제2 재료 층을 리세스하는 단계; 제1 리세스 영역의 표면 상에 DEL(deposition enabling layer)을 형성하는 단계; 제2 리세스 영역을 형성하도록 DEL(deposition enabling layer)을 리세스하는 단계; 및 제2 리세스 영역에 트랩 층을 선택적으로 증착하는 단계를 포함한다.
[0006] 본 개시내용의 추가 실시예들은 메모리 디바이스들에 관한 것이다. 일 실시예에서, 비휘발성 메모리 디바이스는: 메모리 셀 및 메모리 홀을 포함하는 메모리 스택을 포함하며, 메모리 셀은 게이트, 채널 층, 및 게이트와 채널 층 사이에 제한된 트랩 층을 포함하고, 메모리 홀은 메모리 스택을 관통하여 연장되며 제1 부분과 제2 부분을 갖고, 제2 부분은 공통 소스 층을 포함하며, 트랩 층은 공통 소스 층의 측벽 상에 있다.
[0007] 본 개시내용의 추가 실시예들은 프로세싱 툴들에 관한 것이다. 일 실시예에서, 프로세싱 툴은: 웨이퍼를 이동시키도록 구성된 로봇을 포함하는 중앙 이송 스테이션; 복수의 프로세스 스테이션들 ― 각각의 프로세스 스테이션은 중앙 이송 스테이션에 연결되며, 인접한 프로세스 스테이션들의 프로세싱 영역들로부터 분리된 프로세싱 영역을 제공하고, 복수의 프로세스 스테이션들은 트랩 층 선택적 증착 챔버를 포함함 ―; 및 중앙 이송 스테이션 및 복수의 프로세스 스테이션들에 연결된 제어기를 포함하며, 제어기는 로봇을 활성화하여 프로세스 스테이션들 간에 웨이퍼를 이동시키도록, 그리고 프로세스 스테이션들 각각에서 발생하는 프로세스를 제어하도록 구성된다.
[0008] 본 개시내용의 상기 열거된 특징들이 상세히 이해될 수 있는 방식으로, 앞서 간략히 요약된 본 개시내용의 보다 구체적인 설명이 실시예들을 참조로 하여 이루어질 수 있는데, 이러한 실시예들의 일부는 첨부된 도면들에 예시되어 있다. 그러나 첨부된 도면들은 본 개시내용의 단지 전형적인 실시예들을 예시하는 것이므로 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 개시내용이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다. 본 명세서에서 설명되는 실시예들은 유사한 참조들이 유사한 엘리먼트들을 표시하는 첨부 도면들의 도(figure)들에서 제한이 아닌 예로서 예시된다.
[0009] 도 1은 본 명세서에서 설명되는 실시예들에 따라 메모리 디바이스를 형성하는 방법의 프로세스 흐름도를 예시한다.
[0010] 도 2는 하나 이상의 실시예들에 따른 메모리 스택을 가진 전자 디바이스의 단면도를 예시한다.
[0011] 도 3은 하나 이상의 실시예들에 따른 메모리 스택의 계단 패턴을 형성한 후 전자 디바이스의 단면도를 예시한다.
[0012] 도 4a는 하나 이상의 실시예들에 따른 전자 디바이스의 단면도를 예시한다.
[0013] 도 4b는 하나 이상의 실시예들에 따른 도 4a의 기판의 영역(103)의 확대도를 예시한다.
[0014] 도 5a는 하나 이상의 실시예들에 따른 전자 디바이스의 단면도를 예시한다.
[0015] 도 5b는 하나 이상의 실시예들에 따른 영역(103)의 확대도를 예시한다.
[0016] 도 6a는 하나 이상의 실시예들에 따른 전자 디바이스의 단면도를 예시한다.
[0017] 도 6b는 하나 이상의 실시예들에 따른 영역(103)의 확대도를 예시한다.
[0018] 도 7a는 하나 이상의 실시예들에 따른 전자 디바이스의 단면도를 예시한다.
[0019] 도 7b는 하나 이상의 실시예들에 따른 영역(103)의 확대도를 예시한다.
[0020] 도 8a는 하나 이상의 실시예들에 따른 전자 디바이스의 단면도를 예시한다.
[0021] 도 8b는 하나 이상의 실시예들에 따른 영역(103)의 확대도를 예시한다.
[0022] 도 9a는 하나 이상의 실시예들에 따른 전자 디바이스의 단면도를 예시한다.
[0023] 도 9b는 하나 이상의 실시예들에 따른 영역(103)의 확대도를 예시한다.
[0024] 도 10a는 하나 이상의 실시예들에 따른 전자 디바이스의 단면도를 예시한다.
[0025] 도 10b는 하나 이상의 실시예들에 따른 영역(165)의 확대도를 예시한다.
[0026] 도 10c는 하나 이상의 실시예들에 따른 영역(167)의 확대도를 예시한다.
[0027] 도 11은 하나 이상의 실시예들에 따른 전자 디바이스의 단면도를 예시한다.
[0028] 도 12는 하나 이상의 실시예들에 따른 전자 디바이스의 단면도를 예시한다.
[0029] 도 13은 하나 이상의 실시예들에 따른 전자 디바이스의 단면도를 예시한다.
[0030] 도 14는 하나 이상의 실시예들에 따른 전자 디바이스의 단면도를 예시한다.
[0031] 도 15는 하나 이상의 실시예들에 따른 전자 디바이스의 단면도를 예시한다.
[0032] 도 16은 하나 이상의 실시예들에 따른 전자 디바이스의 단면도를 예시한다.
[0033] 도 17은 하나 이상의 실시예들에 따른 전자 디바이스의 단면도를 예시한다.
[0034] 도 18은 하나 이상의 실시예들에 따른 전자 디바이스의 단면도를 예시한다.
[0035] 도 19는 하나 이상의 실시예들에 따른 전자 디바이스의 단면도를 예시한다.
[0036] 도 20a는 하나 이상의 실시예들에 따른 전자 디바이스의 단면도를 예시한다.
[0037] 도 20b는 하나 이상의 실시예들에 따른 영역(185)의 확대도를 예시한다.
[0038] 도 20c는 하나 이상의 실시예들에 따른 영역(187)의 확대도를 예시한다.
[0039] 도 21은 하나 이상의 실시예들에 따른 전자 디바이스의 단면도를 예시한다.
[0040] 도 22는 하나 이상의 실시예들에 따른 클러스터 툴을 예시한다.
[0041] 본 개시내용의 여러 예시적인 실시예들을 설명하기 전에, 본 개시내용은 다음 설명에서 제시되는 구성 또는 프로세스 단계들의 세부사항들에 제한되지 않는다고 이해되어야 한다. 본 개시내용은 다른 실시예들이 가능하고 다양한 방식들로 실시 또는 실행될 수 있다.
[0042] 본 명세서 및 첨부된 청구항들에 사용되는 바와 같이, "전구체", "반응물", "반응성 가스" 등의 용어들은 기판 표면과 반응할 수 있는 임의의 가스 종을 의미하는 데 상호 교환 가능하게 사용된다.
[0043] 다음 설명에서는, 본 개시내용의 실시예들 중 하나 이상의 철저한 이해를 제공하기 위해 특정 재료들, 화학 물질들, 엘리먼트들의 치수들 등과 같은 다수의 특정 세부사항들이 제시된다. 그러나 본 개시내용의 하나 이상의 실시예들은 이러한 특정 세부사항들 없이 실시될 수 있음이 당해 기술분야에서 통상의 지식을 가진 자에게 명백할 것이다. 다른 경우들에는, 본 설명을 불필요하게 모호하게 하는 것을 피하기 위해 반도체 제작 프로세스들, 기술들, 재료들, 장비 등은 매우 상세히 설명되지는 않았다. 포함된 설명을 통해, 당해 기술분야에서 통상의 지식을 가진 자들은 과도한 실험 없이 적절한 기능을 구현할 수 있을 것이다.
[0044] 본 개시내용의 특정 예시적인 실시예들이 설명되고 첨부 도면들에 도시되지만, 이러한 실시예들은 단지 본 개시내용의 예시일 뿐이며 제한이 아니고, 당해 기술분야에서 통상의 지식을 가진 자들에게 수정들이 떠오를 수 있기 때문에 본 개시내용은 도시되고 설명되는 특정 구조들 및 배열들로 제한되지 않는다고 이해되어야 한다.
[0045] 저장 층으로서 전하 트랩에 기반하는 기존의 3D NAND 스택들에서, 전하 트랩은 연속 층이다. 연속 전하 트랩 층은 워드 라인(WL: wordline)을 WL 절연체들로 축소하는 데 방해가 되는 두 가지 중요한 문제들 ― 셀 간 간섭과 측방 전하 확산을 야기한다. 하나 이상의 실시예들에서, 셀 간 간섭 및 측방 전하 확산을 억제하기 위해, 각각의 셀의 소스 및 드레인(S/D: source and drain) 아래에 있는 트랩 층이 제거된다(즉, 트랩 절단(trap-cut) 또는 제한 구조). 기존의 트랩 절단 구조들은 증착 및 제거 프로세스로 인해 트랩 실리콘 질화물(SiN)의 형상 및 두께 변화 그리고 게이트 영역의 부분적 사용이 있다는 점이 문제가 된다. 이에 따라, 하나 이상의 실시예들은 주어진 워드 라인 두께에 대해 효율적으로 트랩 층을 배치하고 트랩 층 형상 및 두께의 억제된 변화를 가능하게 하기 위한 새로운 구조 및 방법을 제공한다.
[0046] 하나 이상의 실시예들은 실리콘 질화물(SiN) 트랩 층의 선택적 증착을 제공한다. 하나 이상의 실시예들에서, 선택적 트랩 SiN 증착을 허용하기 위해 (DEL(deposition-enabling layer)로도 또한 지칭되는) 희생 층이 선택적 증착에 사용된다. 하나 이상의 실시예들에서, 트랩 층은 희생 층을 포함하는 몰드의 증착, 메모리 홀(MH: memory hole) 패터닝, MH 측으로부터의 희생 층 리세스, 리세스의 측면에 DEL(deposition-enabling layer)의 형성, 그리고 트랩 층의 선택적 증착에 의해 형성된다. 하나 이상의 실시예들에서, 블로킹(blocking) 산화물이 형성된다 ― 슬릿 측으로부터 희생 층을 제거한 후, DEL(deposition-enabling layer)이 산화물로 변환되어 블로킹 산화물로서 사용된다. 하나 이상의 실시예들에서는, 다음에 고-k 유전체 층, 장벽 층 및 워드 라인(WL)이 형성된다.
[0047] 하나 이상의 실시예들에서, 트랩 층은 유리하게는, 터널 산화물과 워드 라인 사이에만 제한된다. 셀 간 간섭 및 측방 확산이 유리하게 억제된다. 하나 이상의 실시예들에서, 트랩 층의 선택적 증착은 유리하게는, 트랩 층의 형상 및 두께의 변화들을 억제한다.
[0048] 하나 이상의 실시예들에서, 금속 증착 및 다른 프로세스들이 격리된 환경(예컨대, 클러스터 프로세스 툴)에서 실행될 수 있다. 이에 따라, 본 개시내용의 일부 실시예들은 방법들을 구현하기 위해 관련 프로세스 모듈들을 갖는 통합 툴 시스템들을 제공한다.
[0049] 도 1은 메모리 디바이스를 형성하기 위한 예시적인 방법(10)에 대한 흐름도를 예시한다. 당해 기술분야에서 통상의 지식을 가진 자들은, 이 방법(10)이 예시된 프로세스들 중 임의의 프로세스 또는 모든 프로세스들을 포함할 수 있음을 인식할 것이다. 추가로, 개별 프로세스들의 순서는 일부 부분들에 대해서는 달라질 수 있다. 이 방법(10)은 본 개시내용을 벗어나지 않으면서 열거된 프로세스들 중 임의의 프로세스에서 시작할 수 있다. 도 1을 참조하면, 동작(15)에서 메모리 스택이 형성된다. 동작(20)에서, 메모리 스택에 워드 라인 계단이 형성된다. 동작(25)에서, 워드 라인 계단에 메모리 홀 채널이 패터닝된다. 동작(30)에서, 선택적으로, 메모리 홀 채널을 통해 제1 층들, 예컨대 질화물 층들이 리세스될 수 있다. 동작(35)에서, 폴리실리콘 층이 증착된다. 동작(40)에서, 폴리실리콘 층이 리세스된다. 동작(45)에서, 트랩 층이 증착된다. 동작(50)에서, 비트 라인 패드가 형성된다. 동작(55)에서, 메모리 계단이 슬릿 패터닝된다. 동작(60)에서, 희생 층이 제거되고 교체된다. 동작(65)에서, 제1 층들, 예컨대 질화물 층들이 제거된다. 동작(70)에서, 폴리실리콘 층이 산화되어 블로킹 산화물을 형성한다. 동작(75)에서, 워드 라인 재료가 증착된다. 동작(80)에서 슬릿이 충전되고, 동작(85)에서 워드 라인 접촉부들이 형성된다.
[0050] 도 2 - 도 21은 도 1의 방법(10)에 대해 예시된 프로세스 흐름을 따르는 메모리 디바이스(100)의 일부를 예시한다.
[0051] 도 2는 본 개시내용의 하나 이상의 실시예들에 따른 전자 디바이스(100)의 초기 또는 시작 메모리 스택을 예시한다. 일부 실시예들에서, 도 2에 도시된 전자 디바이스(100)는 예시된 것과 같이, 베어(bare) 기판(102) 상에 층들로 형성된다. 도 2의 전자 디바이스는 기판(102), 공통 소스 라인(120) 및 메모리 스택(112)으로 구성된다.
[0052] 기판(102)은 당해 기술분야에서 통상의 지식을 가진 자들에게 알려진 임의의 적절한 재료일 수 있다. 본 명세서 및 첨부된 청구항들에서 사용되는 바와 같이, "기판"이라는 용어는 프로세스가 작용하는 표면 또는 표면의 일부를 의미한다. 또한, 기판에 대한 언급은 맥락이 명백하게 달리 지시하지 않는 한, 기판의 일부만을 의미할 수 있다고 당해 기술분야에서 통상의 지식을 가진 자들에 의해 이해될 것이다. 추가로, 기판 상의 증착에 대한 언급은 베어 기판, 및 하나 이상의 막들 또는 피처들이 상부에 증착 또는 형성된 기판 둘 모두를 의미할 수 있다.
[0053] 본 명세서에서 사용되는 "기판"은 제작 프로세스 중에 막 프로세싱이 수행되는 기판 상에 형성된 재료 표면 또는 임의의 기판을 의미한다. 예를 들어, 프로세싱이 수행될 수 있는 기판 표면은 애플리케이션에 따라, 실리콘, 실리콘 산화물, 변형된 실리콘, SOI(silicon on insulator), 탄소 도핑된 실리콘 산화물들, 비정질 실리콘, 도핑된 실리콘, 게르마늄, 갈륨 비소, 유리, 사파이어와 같은 재료들, 및 금속들, 금속 질화물들, 금속 합금들 및 다른 전도성 재료들과 같은 임의의 다른 재료들을 포함한다. 기판들은 제한 없이, 반도체 웨이퍼들을 포함한다. 기판들은 기판 표면을 연마, 에칭, 환원, 산화, 수산화, 어닐링 및/또는 베이크(bake)하기 위한 전처리 프로세스에 노출될 수 있다. 본 개시내용에서는, 기판의 표면 자체에 대해 직접 막을 프로세싱하는 것 외에도, 아래에서 보다 상세히 개시되는 바와 같이 기판 상에 형성된 하층에 대해서도, 개시된 막 프로세싱 단계들 중 임의의 단계가 또한 수행될 수 있으며, "기판 표면"이라는 용어는 맥락이 나타내는 것과 같은 그러한 하층을 포함하는 것으로 의도된다. 따라서 예를 들어, 막/층 또는 부분 막/층이 기판 표면 상에 증착된 경우, 새로 증착된 막/층의 노출된 표면이 기판 표면이 된다.
[0054] 기판(102) 상에 공통 소스 라인(120)이 있다. 공통 소스 라인(120)은 또한 반도체 층들로도 지칭될 수 있다. 공통 소스 라인(120)은 당해 기술분야에서 통상의 지식을 가진 자들에게 알려진 임의의 적절한 기술에 의해 형성될 수 있으며, 폴리실리콘(폴리 Si)을 포함하는(그러나 이에 제한되지 않음) 임의의 적절한 재료로 만들어질 수 있다. 일부 실시예들에서, 공통 소스 라인(120)은 여러 상이한 전도성 또는 반도체 재료들을 포함한다. 예를 들어, 하나 이상의 실시예들에서는, 도 2에 예시된 바와 같이, 공통 소스 라인(120)은 기판(102) 상에 제1 폴리실리콘 층(104)을 포함한다. 제1 폴리실리콘 층(104) 상에는 산화물 층(106)이 형성될 수 있다.
[0055] 희생 층(108)이 산화물 층(106) 상에 형성될 수 있으며 임의의 적절한 재료로 만들어질 수 있다. 일부 실시예들에서, 희생 층(108)은 이후 프로세스에서 제거되고 교체된다. 일부 실시예들에서, 희생 층(108)은 제거되지 않고 메모리 디바이스(100) 내에 남아 있다. 이 경우, "희생"이라는 용어는 영구 층들을 포함하는 확장된 의미를 가지며 전도 층으로 지칭될 수 있다. 예시된 실시예에서, 아래에 추가 설명되는 바와 같이, 희생 층(108)은 동작(60)에서 제거된다. 하나 이상의 실시예들에서, 희생 층(108)은 이웃하는 산화물 층(106)에 비해 선택적으로 제거될 수 있는 재료를 포함한다. 제2 산화물 층(106)이 희생 층(108)의 최상부 표면 상에 형성될 수 있고, 이어서 제2 산화물 층(106) 상에 제2 폴리실리콘 층(104)이 형성될 수 있다.
[0056] 공통 소스 라인(120) 상에 메모리 스택(130)이 형성된다. 예시된 실시예에서, 메모리 스택(130)은 복수의 교대하는 제1 층들(106) 및 제2 층들(110)을 포함한다. 하나 이상의 실시예들에서, 제1 층들(106)은 산화물 층들을 포함하고 제2 층들(110)은 질화물 층들을 포함한다. 일부 실시예들에서, 메모리 스택(130)은 비-교체 게이트, 이를테면 교대하는 산화물과 폴리 Si(OP), 또는 산화물과 금속, 또는 산화물과 희생 층을 포함한다. 제2 층들(110)은 제1 층들(106)에 실질적으로 영향을 주지 않으면서 제2 층들(110)이 제거될 수 있도록 제1 층들(106)에 대해 에칭 선택적인 재료를 포함한다. 하나 이상의 실시예들에서, 제1 층들(106)은 실리콘 산화물(SiOx)을 포함한다. 하나 이상의 실시예들에서, 제2 층들(110)은 실리콘 질화물(SiN)을 포함한다. 하나 이상의 실시예들에서, 제1 층들(106) 및 제2 층들(110)은 화학 기상 증착(CVD: chemical vapor deposition) 또는 물리 기상 증착(PVD: physical vapor deposition)에 의해 증착된다.
[0057] 개개의 교대하는 층들은 임의의 적절한 두께로 형성될 수 있다. 일부 실시예들에서, 각각의 제2 층(110)의 두께는 대략 동일하다. 하나 이상의 실시예들에서, 각각의 제2 층(110)은 제1/제2 층 두께를 갖는다. 일부 실시예들에서, 각각의 제1 층(106)의 두께는 대략 동일하다. 이와 관련하여 사용되는 바와 같이, 거의 동일한 두께들은 서로의 +/-5% 이내이다. 일부 실시예들에서는, 제2 층들(110)과 제1 층들(106) 사이에 (도시되지 않은) 실리콘 층이 형성된다. 실리콘 층의 두께는 제2 층들(110) 또는 제1 층들(106)의 층 두께에 비해 상대적으로 얇을 수 있다. 하나 이상의 실시예들에서, 제1 층들(106)은 약 1㎚, 약 3㎚, 약 5㎚, 약 7㎚, 약 10㎚, 약 12㎚, 약 15㎚, 약 17㎚, 약 20㎚, 약 22㎚, 약 25㎚, 약 27㎚ 및 약 30㎚를 포함하는, 약 0.5㎚ 내지 약 30㎚ 범위의 두께를 갖는다. 하나 이상의 실시예들에서, 제1 층(106)은 약 0.5㎚ 내지 약 40㎚ 범위의 두께를 갖는다. 하나 이상의 실시예들에서, 제2 층들(110)은 약 1㎚, 약 3㎚, 약 5㎚, 약 7㎚, 약 10㎚, 약 12㎚, 약 15㎚, 약 17㎚, 약 20㎚, 약 22㎚, 약 25㎚, 약 27㎚ 및 약 30㎚를 포함하는, 약 0.5㎚ 내지 약 30㎚ 범위의 두께를 갖는다. 하나 이상의 실시예들에서, 제2 층(110)은 약 0.5㎚ 내지 약 40㎚ 범위의 두께를 갖는다.
[0058] 도 3을 참조하면, 방법(10)의 동작(20)에서, 계단 형성부(131)가 생성된다. 메모리 스택(130)의 최상부 표면 상에 마스크 층(140)이 증착된다. 마스크 층(140)은 당해 기술분야에서 통상의 지식을 가진 자들에게 알려진 임의의 적절한 재료를 포함할 수 있다. 하나 이상의 실시예들에서, 마스크 층(140)은 질화물을 포함한다.
[0059] 하나 이상의 실시예들에서, 계단 형성부(131)는 제1 층들(106)의 최상부 표면(135)을 노출시킨다. 최상부 표면(135)은 아래에서 설명되는 바와 같이, 형성될 워드 라인 접촉부들을 위한 공간을 제공하는 데 사용될 수 있다. 계단 형성부(131) 외부의 공간을 차지하도록 적절한 충전 재료(137)가 증착될 수 있다. 당해 기술분야에서 통상의 지식을 가진 자들에 의해 이해되는 바와 같이, 적절한 충전 재료(137)는 인접한 워드 라인들 사이의 전기 단락을 방지하는 임의의 재료일 수 있다. 각각의 워드 라인을 갖는 계단 형성부(131)는 아래 워드 라인보다 (도면들에서 좌측에서부터 우측까지 예시된) 더 좁은 폭을 갖는다. "위" 및 "아래"와 같은 상대적 용어들의 사용은 본 개시내용의 범위를 공간에서의 물리적 배향으로 제한하는 것으로 간주되지 않아야 한다.
[0060] 도 4a 및 도 4b를 참조하면, 동작(25)에서, 메모리 스택(130)을 관통하여 메모리 홀 채널(150)이 개방된다. 일부 실시예들에서, 메모리 홀 채널(150)을 개방하는 것은 마스크 층(140), 메모리 스택(130), 공통 소스 라인(120)을 관통하여, 그리고 기판(102) 내로 에칭하는 것을 포함한다. 영역(103)의 확대도인 도 4b를 참조하면, 메모리 홀 채널(150)은, 메모리 스택(130)을 관통하여 연장되어 제2 층들(110)의 표면들(138) 및 제1 층들(106)의 표면(139)을 노출시키는 측벽들을 갖는다.
[0061] 희생 층(108)은 메모리 홀 채널(150)의 측벽들로서 노출된 표면들(122)을 갖는다. 메모리 홀 채널(150)의 측벽 표면(112) 및 바닥(114)이 기판(102) 내에 형성되도록 메모리 홀 채널(150)은 기판(102) 내로 일정 거리만큼 연장한다. 메모리 홀 채널(150)의 바닥(114)은 기판(102)의 두께 내의 임의의 지점에서 형성될 수 있다. 일부 실시예들에서, 메모리 홀 채널(150)은 기판(102)의 두께의 약 10% 내지 약 90%의 범위의, 또는 약 20% 내지 약 80%의 범위의, 또는 약 30% 내지 약 70%의 범위의, 또는 약 40% 내지 약 60%의 범위의 두께로 기판(102) 내로 연장한다. 일부 실시예들에서, 메모리 홀 채널(150)은 기판(102)의 두께의 10%, 20%, 30%, 40%, 50%, 60%, 70% 또는 80% 이상만큼의 거리로 기판(102) 내로 연장한다.
[0062] 도 5a는 리세스 영역(152)을 형성하도록 메모리 홀 채널(150)을 통해 제2 층들(110), 예컨대 질화물 층들이 선택적으로 리세스되는 동작(30)을 도시한다. 도 5b는 도 5a의 영역(103)의 확대도이다. 하나 이상의 실시예들에서, 제2 층들(110), 예컨대 질화물 층들은 산소(O2) 및 질소 삼불화물(NF3)을 포함하는 프로세스 가스로부터 원격 플라즈마를 통해 형성되는 반응성 종을 사용하여 개구(150)를 통해 리세스된다. 다른 실시예들에서, 제2 층들(110), 예컨대 질화물 층들은 HP(hot phosphorus)를 사용하여 개구(150)를 통해 리세스된다.
[0063] 도 6a 및 도 6b는 폴리실리콘 층(154)이 메모리 홀(150)에 증착되어 리세스 영역(152)을 충전하는 동작(35)을 도시한다. 도 6b는 영역(103)의 확대도이다. 폴리실리콘 층(154)은 원자 층 증착(ALD: atomic layer deposition) 또는 화학 기상 증착(CVD)을 포함하는(그러나 이에 제한되지 않음), 당해 기술분야에서 통상의 지식을 가진 자들에게 알려진 임의의 적절한 수단에 의해 증착될 수 있다. 일부 실시예들에서, 폴리실리콘 층(154)은 DEL(deposition-enabling layer)로도 또한 지칭될 수 있다.
[0064] 도 7a 및 도 7b는 폴리실리콘 층(154)이 리세스되어 리세스 영역(155)을 형성하는 동작(40)을 도시한다. 도 7b는 영역(103)의 확대도이다. 메모리 홀 채널(150)의 측벽 표면(112) 및 바닥(114)으로부터 폴리실리콘 층(154)이 제거된다.
[0065] 도 8a 및 도 8b는 트랩 층(156)이 리세스 영역(155)의 폴리실리콘 층(154)뿐만 아니라 희생 층(108)의 측벽 표면(112) 및 공통 소스 라인(120)의 산화물 층(104) 상에, 그리고 메모리 홀(150)의 바닥 표면(114) 상에 선택적으로 증착되는 동작(45)을 도시한다. 도 8b는 영역(103)의 확대도이다. 하나 이상의 실시예들에서, 트랩 층(156)은 당해 기술분야에서 통상의 지식을 가진 자들에게 알려진 임의의 적절한 재료를 포함할 수 있다. 일부 실시예들에서, 트랩 층(156)은 실리콘 질화물(SiN)을 포함한다. 하나 이상의 실시예들에서, 트랩 층(156)은 원자 층 선택적 증착에 의해 수소 종결(hydrogen-terminated) 폴리실리콘 층(154) 상에 증착된다. 하나 이상의 실시예들에서, 트랩 층(156)은 디클로로실란(SiH2Cl2) 및 암모니아(NH3)의 교대 공급에 의해 증착된다. 이론에 얽매이게 되는 것으로 의도하지 않으면서, 제1 층(106)의 표면 상에는 Si-Hx 및 N-Hy 결합들이 없기 때문에, 트랩 층(156)은 제1 층(106)의 측벽 표면 상이 아닌 폴리실리콘 층(154)의 수소 종결 표면 상에만 유리하게 형성되는 것으로 여겨진다. 하나 이상의 실시예들에서, 트랩 층(156)은 암모니아(NH3) 플라즈마를 사용하여 형성된 트랩 층과 비교할 때 개선된 막 품질을 갖는다.
[0066] 도 9a 및 도 9b는 전이 층들이 트랩 층(156)에 인접하게 메모리 홀 채널(150)에 등각 증착되는 동작(50)을 도시한다. 도 9b는 영역(103)의 확대도이다. 당해 기술분야에서 통상의 지식을 가진 자들에게 알려진 임의의 적절한 기술에 의해 트랜지스터 층들이 형성될 수 있다. 일부 실시예들에서, 트랜지스터 층들은 등각 증착 프로세스에 의해 형성된다. 일부 실시예들에서, 트랜지스터 층들은 원자 층 증착 또는 화학 기상 증착 중 하나 이상에 의해 형성된다.
[0067] 하나 이상의 실시예들에서, 트랜지스터 층들의 증착은 실질적으로 등각적이다. 본 명세서에서 사용되는 바와 같이, "실질적으로 등각적"인 층은 두께가 전체적으로(예컨대, 측벽들의 최상부, 중간 및 바닥에 대해 그리고 메모리 홀 채널(150)의 바닥에 대해) 거의 동일한 층을 의미한다. 실질적으로 등각적인 층은 두께가 약 5%, 2%, 1% 또는 0.5% 이하씩 변화한다.
[0068] 영역(103)의 확대도인 도 9b를 참조하면, 하나 이상의 실시예들에서, 트랜지스터 층들은 메모리 홀 채널(150)에 터널 산화물 층(158) 및 터널 산화물 층(158) 상의 폴리실리콘 채널 층(160)을 포함한다. 하나 이상의 실시예들에서, 터널 산화물 층(158) 및 폴리실리콘 채널 층(160)은 메모리 홀 채널(150)에서 메모리 홀 채널(150)의 측벽들 상에 또는 트랩 층(156) 상에 증착된다.
[0069] 터널 산화물 층(158) 및 폴리실리콘 채널 층(160)은 예를 들어, 메모리 홀 채널(150)의 치수들에 따라 임의의 적절한 두께를 가질 수 있다. 일부 실시예들에서, 폴리실리콘 층(160)은 약 0.5㎚ 내지 약 50㎚ 범위의, 또는 약 0.75㎚ 내지 약 35㎚ 범위의, 또는 약 1㎚ 내지 약 20㎚ 범위의 두께를 갖는다. 일부 실시예들에서, 폴리실리콘 층(160)은 연속 막이다. 하나 이상의 실시예들에서, 폴리실리콘 층(160)은 터널 산화물 층(158) 상에 등각 증착으로 형성되며, 폴리실리콘 층(160)은 약 1㎚ 내지 약 20㎚ 범위의 두께를 갖는다. 하나 이상의 실시예들에서, 메모리 홀 채널(150)은 다음에 유전체 재료(162)로 충전된다. 유전체 재료(162)는 당해 기술분야에서 통상의 지식을 가진 자들에게 알려진 임의의 적합한 유전체 재료를 포함할 수 있다. 본 명세서에서 사용되는 바와 같이, "유전체 재료"라는 용어는 전기장에서 분극될 수 있는 전기 절연체를 의미한다. 일부 실시예들에서, 유전체 재료(162)는 산화물들, 탄소 도핑된 산화물들, 실리콘 이산화물(SiO), 다공성 실리콘 이산화물(SiO2), 실리콘 이산화물(SiO), 실리콘 질화물(SiN), 실리콘 이산화물/실리콘 질화물, 탄화물들, 산탄화물들, 질화물들, 산질화물들, 산탄질화물들, 중합체들, 포스포실리케이트 유리, 플루오르실리케이트(SiOF) 유리 또는 유기 실리케이트 유리(SiOCH) 중 하나 이상을 포함한다.
[0070] 도 10a - 도 10c는 마스크 층(140)에 비트 라인 패드(164)가 형성되는 방법(10)의 동작(55)을 도시한다. 비트 라인 패드(164)는 폴리실리콘을 포함하는(그러나 이에 제한되지 않음), 당해 기술분야에서 통상의 지식을 가진 자들에게 알려진 임의의 적절한 재료일 수 있다.
[0071] 영역(165)의 확대도인 도 10b를 참조하면, 하나 이상의 실시예들에서, 셀(165)은 터널 산화물 층(158), 폴리실리콘 층(160) 및 유전체 재료(162)로 충전되는 메모리 홀(150)에 인접하게 폴리실리콘 층(154) 및 트랩 층(156)을 포함한다.
[0072] 영역(167)의 확대도인 도 10c를 참조하면, 하나 이상의 실시예들에서, 메모리 홀의 바닥 영역은 메모리 홀(150)의 바닥을 라이닝하는 트랩 층(156)을, 트랩 층(156)에 인접한 터널 산화물 층(158), 터널 산화물 층 상의 폴리실리콘 층(160), 및 메모리 홀(150)을 충전하는 유전체 재료(162)와 함께 포함한다.
[0073] 도 11은 층간 유전체(141)가 비트 라인 패드(164) 및 마스크 층(140)의 최상부 표면 상에 증착되는 방법(10)의 동작(55)을 도시한다. 층간 유전체(ILD: interlayer dielectric)(141)는 당해 기술분야에서 통상의 지식을 가진 자에게 알려진 임의의 적절한 기술에 의해 증착될 수 있다. 층간 유전체(141)는 당해 기술분야에서 통상의 지식을 가진 자에게 알려진 임의의 적절한 재료를 포함할 수 있다. 하나 이상의 실시예들에서, 층간 유전체(141)는 예컨대, 실리콘 이산화물, 실리콘 산화물, 탄소 도핑된 산화물("CDO"), 예컨대 탄소 도핑된 실리콘 이산화물, 다공성 실리콘 이산화물(SiO2), 실리콘 질화물(SiN), 또는 이들의 임의의 조합과 같은 재료들을 포함하는(그러나 이에 제한되지 않음) 저-ĸ 유전체이다. "실리콘 산화물"이라는 용어가 층간 유전체(141)를 설명하는 데 사용될 수 있지만, 당해 기술분야에서 통상의 지식을 가진 자들은 본 개시내용이 특정 화학량론에 제한되지 않음을 인식할 것이다. 예를 들어, "실리콘 산화물" 및 "실리콘 이산화물"이라는 용어들은 둘 다, 임의의 적합한 화학량론적 비율로 실리콘 및 산소 원자들을 갖는 재료를 설명하는 데 사용될 수 있다. 이는 본 개시내용에 열거된 다른 재료들, 예컨대 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 지르코늄 산화물 등에 대해서도 동일하다.
[0074] 도 11을 참조하면, 방법(10)의 동작(55)에서, 메모리 스택(130)은 층간 유전체(141)의 최상부 표면에서부터 공통 소스 라인(120)의 희생 층(108)까지 연장되는 슬릿 패턴 개구들(170)을 형성하도록 슬릿 패터닝된다.
[0075] 도 12는 스페이서 재료(172)가 슬릿 패턴 개구들(170)에 증착된 다음, 다시 에칭되어 슬릿 패턴 개구들(170)의 측벽들 상에 스페이서 재료(172)가 형성되는 것을 도시한다. 스페이서 재료(172)는 당해 기술분야에서 통상의 지식을 가진 자들에게 알려진 임의의 적절한 재료를 포함할 수 있다. 하나 이상의 실시예들에서, 스페이서 재료(172)는 폴리실리콘을 포함한다.
[0076] 도 13은 공통 소스 라인(120)의 희생 층(108) 및 희생 층(108)에 바로 인접한 산화물 층(106)이 제거되는 방법(10)의 동작(60)을 도시한다. 희생 층(108)은 선택적 에칭, 고온 인산 등을 포함하는(그러나 이에 제한되지 않음), 당해 기술분야에서 통상의 지식을 가진 자들에게 알려진 임의의 적절한 기술에 의해 제거될 수 있다.
[0077] 도 14는 공통 소스 라인(120) 접촉부 상에서 노출되는 폴리실리콘 채널(160)을 도시한다. 폴리실리콘 채널(160)은 공통 소스 라인(120) 접촉 영역에서 트랩 층(156) 및 터널 산화물 층(158)을 제거함으로써 노출된다.
[0078] 도 15는 공통 소스 라인이 폴리실리콘 층(176)으로 충전되는 방법(10)의 동작(60)을 도시한다. 폴리실리콘 층(176)은 도핑되거나 도핑되지 않을 수 있다.
[0079] 도 16은 슬릿 패턴 개구(170)로부터 스페이서 재료(172)의 제거를 도시한다. 스페이서 재료(172)는 당해 기술분야에서 통상의 지식을 가진 자들에게 알려진 임의의 적절한 수단에 의해 제거될 수 있다. 하나 이상의 실시예들에서, 스페이서 재료(172)는 등방성 에칭 프로세스(예컨대, 테트라메틸 암모늄 수산화물(TMAH) 등을 사용한 습식 에칭)에 의해 제거된다.
[0080] 도 17은 제2 층(예컨대, 질화물)(110) 중 하나 이상이 제거되어 개구들(177)을 형성하는 방법(10)의 동작(65)을 도시한다.
[0081] 도 18은 제2 층들(110), 예컨대 질화물 층들 중 하나 이상을 제거할 때, 제2 층들(110), 예컨대 질화물 층들의 제1 면이 슬릿 패턴 개구(170)에 노출되고, 제2 층들(110), 예컨대 질화물 층들의 제1 면이 슬릿 패턴 개구(170)를 통해 산화제에 노출되어 폴리실리콘(154)을 산화시켜 블로킹 산화물 층(178)을 형성하는 동작(70)을 도시한다.
[0082] 도 19는 워드 라인들이 형성되는 방법(10)의 동작(75)을 도시한다. 워드 라인들은 산화물 층(180), 장벽 층(182) 및 워드 라인 금속(184) 중 하나 이상을 포함한다. 산화물 층(180)은 당해 기술분야에서 통상의 지식을 가진 자들에게 알려진 임의의 적절한 재료를 포함할 수 있다. 하나 이상의 실시예들에서, 산화물 층은 알루미늄 산화물을 포함한다. 장벽 층(182)은 당해 기술분야에서 통상의 지식을 가진 자들에게 알려진 임의의 적절한 재료를 포함할 수 있다. 하나 이상의 실시예들에서, 장벽 층(182)은 티타늄 질화물(TiN), 탄탈륨 질화물(TaN) 등 중 하나 이상을 포함한다. 하나 이상의 실시예들에서, 워드 라인 금속(184)은 구리(Cu), 코발트(Co), 텅스텐(W), 알루미늄(Al), 루테늄(Ru), 이리듐(Ir), 몰리브덴(Mo), 백금(Pt), 탄탈륨(Ta), 티타늄(Ti) 또는 로듐(Rh) 중 하나 이상을 포함하는 벌크 금속을 포함한다. 하나 이상의 실시예들에서, 워드 라인 금속(184)은 텅스텐(W)을 포함한다. 다른 실시예들에서, 워드 라인 금속(184)은 루테늄(Ru)을 포함한다.
[0083] 도 20a - 도 20c는 슬릿 패턴 개구(170)가 충전 재료(186)로 충전되는 방법(10)의 동작(80)을 도시한다. 도 20b는 영역(185)의 확대도이다. 도 20c는 영역(187)의 확대도이다. 충전 재료(186)는 당해 기술분야에서 통상의 지식을 가진 자에게 알려진 임의의 적절한 재료일 수 있다. 하나 이상의 실시예들에서, 충전 재료(186)는 유전체 재료 또는 전도체 재료 중 하나 이상을 포함한다. 본 명세서에서 사용되는 바와 같이, "유전체 재료"라는 용어는 전기장에서 분극될 수 있는 전기 절연체인 재료의 층을 의미한다. 하나 이상의 실시예들에서, 유전체 재료는 산화물들, 탄소 도핑된 산화물들, 실리콘 산화물(SiO), 다공성 실리콘 이산화물(SiO2), 실리콘 산화물(SiO), 실리콘 질화물(SiN), 실리콘 산화물/실리콘 질화물, 탄화물들, 산탄화물들, 질화물들, 산질화물들, 산탄질화물들, 중합체들, 포스포실리케이트 유리, 플루오르실리케이트(SiOF) 유리 또는 유기 실리케이트 유리(SiOCH) 중 하나 이상을 포함한다.
[0084] 하나 이상의 실시예들에서, 트랩 층(156)은 유리하게는, 블로킹 산화물(178)과 워드 라인 사이에만 제한된다. 셀 간 간섭 및 측방 확산이 유리하게 억제된다. 하나 이상의 실시예들에서, 트랩 층(156)의 선택적 증착은 유리하게는, 트랩 층(156)의 형상 및 두께의 변화들을 억제한다.
[0085] 도 21은 워드 라인(W/L) 접촉부들이 형성되는 방법(10)의 동작(85)을 도시한다. 워드 라인 접촉부들(235)은 워드 라인들 중 하나에서 종결되기에 충분한 거리만큼 메모리 스택(130)을 관통하여 연장된다. 하나 이상의 실시예들에서, 워드 라인 접촉부들(235)은 당해 기술분야에서 통상의 지식을 가진 자들에게 알려진 임의의 적절한 재료를 포함할 수 있다. 하나 이상의 실시예들에서, 워드 라인 접촉부(235)는 금속, 금속 실리사이드, 폴리실리콘, 비정질 실리콘 또는 EPI 실리콘 중 하나 이상을 포함한다. 하나 이상의 실시예들에서, 워드 라인 접촉부는 접촉 저항을 감소시키기 위해 N형 도펀트들 또는 P형 도펀트들에 의해 도핑된다. 하나 이상의 실시예들에서, 워드 라인 접촉부(235)의 금속은 구리(Cu), 코발트(Co), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 니켈(Ni), 루테늄(Ru), 은(Ag), 금(Au), 이리듐(Ir), 탄탈륨(Ta) 또는 백금(Pt) 중 하나 이상으로부터 선택된다.
[0086] 하나 이상의 실시예들에서, 전자 디바이스를 형성하는 방법은, 교대하는 제2 층들과 제1 층들을 포함하는 막 스택으로부터 하나 이상의 제1 층들을 제거하는 단계 ― 제1 층들은 폴리실리콘 층을 포함하는 하나 이상의 막들로 제2 면에서 경계가 이루어진 개구를 남기도록 제1 층들의 제1 면으로부터 제거되고, 개구는 제1 두께를 가짐 ―; 개구의 두께를 제1 두께에서 제2 두께로 증가시키고 제1/제2 층 두께를 제1/제2 층 두께보다 작은 제2 산화물 층 두께로 감소시키도록 개구를 통해 인접한 제2 층들을 트리밍하는 단계; 및 개구에 워드 라인 교체 재료를 증착하는 단계를 포함한다.
[0087] 본 개시내용의 추가 실시예들은 도 22에 도시된 바와 같이, 메모리 디바이스들의 형성 및 설명되는 방법들을 위한 프로세싱 툴들(900)에 관한 것이다.
[0088] 클러스터 툴(900)은 복수의 면들을 갖는 적어도 하나의 중앙 이송 스테이션(921, 931)을 포함한다. 로봇(925, 935)이 중앙 이송 스테이션(921, 931) 내에 포지셔닝되며, 로봇 블레이드 및 웨이퍼를 복수의 면들 각각으로 이동시키도록 구성된다.
[0089] 클러스터 툴(900)은 중앙 이송 스테이션에 연결된 복수의 프로세싱 챔버들(902, 904, 906, 908, 910, 912, 914, 916, 918)을 포함하며, 이러한 프로세싱 챔버들은 또한 프로세스 스테이션들로도 지칭된다. 다양한 프로세싱 챔버들은 인접한 프로세스 스테이션들로부터 격리된 별도의 프로세싱 영역들을 제공한다. 프로세싱 챔버는 사전 세정 챔버, 버퍼 챔버, 이송 공간(들), 웨이퍼 오리엔터(orienter)/탈가스(degas) 챔버, 저온 냉각 챔버, 증착 챔버, 어닐링 챔버, 에칭 챔버, 선택적 산화 챔버, 산화물 층 박막화 챔버 또는 워드 라인 증착 챔버를 포함하는(그러나 이에 제한되지 않음) 임의의 적절한 챔버일 수 있다. 프로세스 챔버들 및 컴포넌트들의 특정 배열은 클러스터 툴에 따라 변경될 수 있으며 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 한다.
[0090] 일부 실시예들에서, 클러스터 툴(900)은 산화물 층 박막화 챔버를 포함한다. 일부 실시예들의 산화물 층 박막화 챔버는 하나 이상의 불소계 건식 세정 챔버를 포함한다. 일부 실시예들에서, 클러스터 툴(900)은 중앙 이송 스테이션에 연결된 사전 세정 챔버를 포함한다.
[0091] 도 22에 도시된 실시예에서, 공장 인터페이스(950)가 클러스터 툴(900)의 전면에 연결된다. 공장 인터페이스(950)는 공장 인터페이스(950)의 전면(951)에 로딩 챔버(954) 및 언로딩 챔버(956)를 포함한다. 로딩 챔버(954)는 좌측에 도시되고 언로딩 챔버(956)는 우측에 도시되지만, 당해 기술분야에서 통상의 지식을 가진 자들은 이것이 단지 하나의 가능한 구성을 나타낼 뿐이라고 이해할 것이다.
[0092] 로딩 챔버(954) 및 언로딩 챔버(956)의 크기 및 형상은 예를 들어, 클러스터 툴(900)에서 프로세싱되고 있는 기판에 따라 달라질 수 있다. 도시된 실시예에서, 로딩 챔버(954) 및 언로딩 챔버(956)는 웨이퍼 카세트를 유지하도록 크기가 정해지며, 카세트 내에는 복수의 웨이퍼들이 포지셔닝된다.
[0093] 로봇(952)이 공장 인터페이스(950) 내에 있으며 로딩 챔버(954)와 언로딩 챔버(956) 사이에서 이동할 수 있다. 로봇(952)은 웨이퍼를 로딩 챔버(954) 내의 카세트로부터 공장 인터페이스(950)를 통해 로드락 챔버(960)로 이송할 수 있다. 로봇(952)은 또한 웨이퍼를 로드락 챔버(962)로부터 공장 인터페이스(950)를 통해 언로딩 챔버(956) 내의 카세트로 이송할 수 있다. 당해 기술분야에서 통상의 지식을 가진 자들에 의해 이해되는 바와 같이, 공장 인터페이스(950)는 하나보다 많은 로봇(952)을 가질 수 있다. 예를 들어, 공장 인터페이스(950)는 로딩 챔버(954)와 로드락 챔버(960) 간에 웨이퍼들을 이송하는 제1 로봇, 및 로드락 챔버(962)와 언로딩 챔버(956) 간에 웨이퍼들을 이송하는 제2 로봇을 가질 수 있다.
[0094] 도시된 클러스터 툴(900)은 제1 섹션(920) 및 제2 섹션(930)을 갖는다. 제1 섹션(920)은 로드락 챔버들(960, 962)을 통해 공장 인터페이스(950)에 연결된다. 제1 부분(920)은 제1 이송 챔버(921)를 포함하며, 제1 이송 챔버(921) 내에 적어도 하나의 로봇(925)이 포지셔닝된다. 로봇(925)은 또한 로봇 웨이퍼 이송 메커니즘으로도 지칭된다. 제1 이송 챔버(921)는 로드락 챔버들(960, 962), 프로세스 챔버들(902, 904, 916, 918) 및 버퍼 챔버들(922, 924)에 대해 중앙에 위치된다. 일부 실시예들의 로봇(925)은 한 번에 하나보다 많은 웨이퍼를 독립적으로 이동시킬 수 있는 다중 암 로봇이다. 일부 실시예들에서, 제1 이송 챔버(921)는 하나보다 많은 로봇 웨이퍼 이송 메커니즘을 포함한다. 제1 이송 챔버(921) 내의 로봇(925)은 제1 이송 챔버(921) 주위의 챔버들 간에 웨이퍼들을 이동시키도록 구성된다. 제1 로봇 메커니즘의 원위(distal) 단부에 위치되는 웨이퍼 이송 블레이드 상에서 개개의 웨이퍼들이 운반된다.
[0095] 제1 섹션(920)에서 웨이퍼를 프로세싱한 후, 웨이퍼는 패스스루(pass-through) 챔버를 통해 제2 섹션(930)으로 전달될 수 있다. 예를 들어, 챔버들(922, 924)은 단방향 또는 양방향 패스스루 챔버들일 수 있다. 패스스루 챔버들(922, 924)은 예를 들어, 제2 섹션(930)에서 프로세싱하기 전에 웨이퍼를 극저온 냉각하거나, 제1 섹션(920)으로 다시 이동하기 전에 웨이퍼 냉각 또는 포스트 프로세싱을 가능하게 하는 데 사용될 수 있다.
[0096] 시스템 제어기(990)는 제1 로봇(925), 제2 로봇(935), 제1 복수의 프로세싱 챔버들(902, 904, 916, 918) 및 제2 복수의 프로세싱 챔버들(906, 908, 910, 912, 914)과 통신한다. 시스템 제어기(990)는 프로세싱 챔버들 및 로봇들을 제어할 수 있는 임의의 적절한 컴포넌트일 수 있다. 예를 들어, 시스템 제어기(990)는 중앙 프로세싱 유닛, 메모리, 적절한 회로들 및 저장소를 포함하는 컴퓨터일 수 있다.
[0097] 프로세스들은 일반적으로, 프로세서에 의해 실행될 때, 프로세스 챔버로 하여금 본 개시내용의 프로세스들을 수행하게 하는 소프트웨어 루틴으로서 시스템 제어기(990)의 메모리에 저장될 수 있다. 소프트웨어 루틴은 또한, 프로세서에 의해 제어되고 있는 하드웨어로부터 원격 위치된 (도시되지 않은) 제2 프로세서에 의해 저장 및/또는 실행될 수 있다. 본 개시내용의 방법의 일부 또는 전부는 또한 하드웨어로 수행될 수 있다. 이에 따라, 프로세스는 소프트웨어로 구현되고 컴퓨터 시스템을 사용하여 실행되거나, 예컨대 주문형 집적 회로 또는 다른 타입의 하드웨어 구현과 같은 하드웨어로 실행되거나, 소프트웨어와 하드웨어의 조합으로 실행될 수 있다. 소프트웨어 루틴은 프로세서에 의해 실행될 때, 프로세스들이 수행되도록 챔버 동작을 제어하는 특수 목적 컴퓨터(제어기)로 범용 컴퓨터를 변환한다.
[0098] 일부 실시예들에서, 시스템 제어기(990)는 대기압의 수소(H2) 가스 및 산소(O2) 가스 분위기에서 약 400℃ 내지 약 900℃ 범위의 온도로 웨이퍼 상에 트랩 층을 선택적으로 증착하도록 선택적 증착 챔버를 제어하기 위한 구성을 갖는다.
[0099] 하나 이상의 실시예들에서, 프로세싱 툴은: 웨이퍼를 이동시키도록 구성된 로봇을 포함하는 중앙 이송 스테이션; 복수의 프로세스 스테이션들 ― 각각의 프로세스 스테이션은 중앙 이송 스테이션에 연결되며, 인접한 프로세스 스테이션들의 프로세싱 영역들로부터 분리된 프로세싱 영역을 제공하고, 복수의 프로세스 스테이션들은 트랩 층 선택적 증착 챔버를 포함함 ―; 및 중앙 이송 스테이션 및 복수의 프로세스 스테이션들에 연결된 제어기를 포함하며, 제어기는 로봇을 활성화하여 프로세스 스테이션들 간에 웨이퍼를 이동시키도록, 그리고 프로세스 스테이션들 각각에서 발생하는 프로세스를 제어하도록 구성된다.
[00100] 본 명세서에서 논의된 재료들 및 방법들을 설명하는 맥락에서(특히 다음의 청구항들의 맥락에서) 단수 표현들 및 유사한 지시 대상들의 사용은 본 명세서에서 달리 지시되거나 맥락상 명백하게 모순되지 않는 한 단수와 복수 모두를 커버하는 것으로 해석되어야 한다. 본 명세서에서 달리 지시하지 않는 한, 본 명세서에서 값들의 범위들의 언급은 단지, 범위 내에 속하는 각각의 개별 값을 개별적으로 언급하는 간단한 전달법(shorthand method)의 역할을 하는 것으로 의도되며, 각각의 개별 값은 이것이 마치 본 명세서에서 개별적으로 언급된 것처럼 명세서에 포함된다. 본 명세서에서 설명되는 모든 방법들은 본 명세서에서 달리 지시되거나 아니면 맥락상 명백하게 모순되지 않는 한 임의의 적절한 순서로 수행될 수 있다. 본 명세서에서 제공되는 임의의 그리고 모든 예들 또는 예시 언어(예컨대, "이를테면")의 사용은 단지 재료들 및 방법들을 보다 더 분명히 하는 것으로 의도되며, 달리 청구되지 않는 한 범위에 제한을 두지 않는다. 본 명세서의 어떤 언어도, 임의의 청구되지 않은 엘리먼트가 개시된 재료들 및 방법들의 실시에 필수적인 것임을 나타내는 것으로 해석되지 않아야 한다.
[00101] 본 명세서 전반에 걸쳐 "일 실시예," "특정 실시예들," "하나 이상의 실시예들" 또는 "한 실시예"에 대한 언급은 실시예와 관련하여 설명된 특정한 특징, 구조, 재료 또는 특성이 본 개시내용의 적어도 하나의 실시예에 포함되는 것을 의미한다. 따라서 본 명세서 전반에 걸쳐 다양한 위치들에서 "하나 이상의 실시예들에서," "특정 실시예들에서," "일 실시예에서" 또는 "한 실시예에서"와 같은 문구들의 출현들이 반드시 본 개시내용의 동일한 실시예를 의미하는 것은 아니다. 게다가, 특정한 특징들, 구조들, 재료들 또는 특성들은 하나 이상의 실시예들에서 임의의 적당한 방식으로 결합될 수 있다.
[00102] 본 명세서의 개시내용이 특정 실시예들을 참조하여 설명되었지만, 이러한 실시예들은 단지 본 개시내용의 원리들 및 적용들의 예시일 뿐이라고 이해되어야 한다. 본 개시내용의 사상 및 범위를 벗어나지 않으면서 본 개시내용의 방법 및 장치에 대해 다양한 수정들 및 변형들이 이루어질 수 있음이 당해 기술분야에서 통상의 지식을 가진 자들에게 명백할 것이다. 따라서 본 개시내용은 첨부된 청구항들 및 그 등가물들의 범위 내에 있는 수정들 및 변형들을 포함하는 것으로 의도된다.

Claims (20)

  1. 제1 재료 층 및 제2 재료 층의 교대 층들을 포함하는 메모리 스택에 개구를 형성하는 단계 ― 상기 메모리 스택은 공통 소스 라인 상에 있음 ―;
    제1 리세스 영역을 형성하도록 상기 개구를 통해 상기 제2 재료 층을 리세스하는 단계;
    상기 제1 리세스 영역의 표면 상에 DEL(deposition enabling layer)을 형성하는 단계;
    제2 리세스 영역을 형성하도록 상기 DEL(deposition enabling layer)을 리세스하는 단계; 및
    상기 제2 리세스 영역에 트랩(trap) 층을 선택적으로 증착하는 단계를 포함하는,
    전자 디바이스를 형성하는 방법.
  2. 제1 항에 있어서,
    상기 제1 재료 층들은 산화물 층들을 포함하고, 상기 제2 재료 층들은 질화물 층들을 포함하는,
    전자 디바이스를 형성하는 방법.
  3. 제2 항에 있어서,
    상기 제1 층들은 실리콘 산화물을 포함하고, 상기 제2 층들은 실리콘 질화물을 포함하는,
    전자 디바이스를 형성하는 방법.
  4. 제1 항에 있어서,
    상기 트랩 층은 실리콘 질화물을 포함하고 상기 DEL(deposition enabling layer)은 폴리실리콘을 포함하는,
    전자 디바이스를 형성하는 방법.
  5. 제1 항에 있어서,
    상기 개구 내에서 상기 트랩 층 상에 하나 이상의 트랜지스터 층을 증착하는 단계를 더 포함하는,
    전자 디바이스를 형성하는 방법.
  6. 제5 항에 있어서,
    상기 트랜지스터 층은 터널 산화물 층, 폴리실리콘 채널 층 및 유전체 재료 중 하나 이상을 포함하는,
    전자 디바이스를 형성하는 방법.
  7. 제5 항에 있어서,
    상기 트랜지스터 층 상에 비트 라인 패드를 형성하는 단계를 더 포함하는,
    전자 디바이스를 형성하는 방법.
  8. 제5 항에 있어서,
    상기 메모리 스택을 통해 슬릿 패턴 개구를 형성하는 단계를 더 포함하는,
    전자 디바이스를 형성하는 방법.
  9. 제8 항에 있어서,
    상기 슬릿 패턴 개구에 스페이서 재료를 형성하는 단계를 더 포함하는,
    전자 디바이스를 형성하는 방법.
  10. 제9 항에 있어서,
    상기 공통 소스 라인은 희생 층, 산화물 층 및 폴리실리콘 층 중 하나 이상을 포함하는,
    전자 디바이스를 형성하는 방법.
  11. 제10 항에 있어서,
    공통 소스 라인 개구를 형성하도록 상기 희생 층을 제거하고 상기 공통 소스 라인 개구에서 폴리실리콘 채널 층을 노출시키는 단계를 더 포함하는,
    전자 디바이스를 형성하는 방법.
  12. 제11 항에 있어서,
    상기 공통 소스 라인 개구를 충전하는 단계;
    상기 스페이서 재료를 제거하는 단계;
    상기 제2 재료 층을 제거하는 단계; 및
    블로킹 산화물 층을 형성하도록 상기 폴리실리콘 층을 산화시키는 단계를 더 포함하는,
    전자 디바이스를 형성하는 방법.
  13. 제12 항에 있어서,
    워드 라인을 형성하고 충전 재료로 상기 슬릿 패턴 개구를 충전하는 단계를 더 포함하는,
    전자 디바이스를 형성하는 방법.
  14. 제13 항에 있어서,
    상기 워드 라인은 산화물 층, 장벽 층 및 워드 라인 금속 중 하나 이상을 포함하는,
    전자 디바이스를 형성하는 방법.
  15. 제13 항에 있어서,
    상기 워드 라인과 전기 통신하는 워드 라인 접촉부들을 형성하는 단계를 더 포함하는,
    전자 디바이스를 형성하는 방법.
  16. 메모리 셀 및 메모리 홀을 포함하는 메모리 스택을 포함하며,
    상기 메모리 셀은 게이트, 채널 층, 및 상기 게이트와 상기 채널 층 사이에 제한된 트랩 층을 포함하고,
    상기 메모리 홀은 상기 메모리 스택을 관통하여 연장되며 제1 부분과 제2 부분을 갖고, 상기 제2 부분은 공통 소스 층을 포함하며,
    상기 트랩 층은 상기 공통 소스 층의 측벽 상에 있는,
    비휘발성 메모리 디바이스.
  17. 제16 항에 있어서,
    상기 트랩 층은 실리콘 질화물을 포함하는,
    비휘발성 메모리 디바이스.
  18. 제16 항에 있어서,
    상기 메모리 스택은 교대하는 제1 재료 층들과 워드 라인들을 포함하는,
    비휘발성 메모리 디바이스.
  19. 제18 항에 있어서,
    상기 제1 재료 층들은 산화물 층들을 포함하고 상기 워드 라인들은 산화물, 장벽 재료 및 워드 라인 금속 중 하나 이상을 포함하는,
    비휘발성 메모리 디바이스.
  20. 웨이퍼를 이동시키도록 구성된 로봇을 포함하는 중앙 이송 스테이션;
    복수의 프로세스 스테이션들 ― 각각의 프로세스 스테이션은 상기 중앙 이송 스테이션에 연결되고, 인접한 프로세스 스테이션들의 프로세싱 영역들로부터 분리된 프로세싱 영역을 제공하며, 상기 복수의 프로세스 스테이션들은 트랩 층 선택적 증착 챔버를 포함함 ―; 및
    상기 중앙 이송 스테이션 및 상기 복수의 프로세스 스테이션들에 연결된 제어기를 포함하며,
    상기 제어기는 상기 로봇을 활성화하여 프로세스 스테이션들 간에 상기 웨이퍼를 이동시키도록, 그리고 상기 프로세스 스테이션들 각각에서 발생하는 프로세스를 제어하도록 구성되는,
    프로세싱 툴.
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