CN116058095A - 受限电荷陷阱层 - Google Patents

受限电荷陷阱层 Download PDF

Info

Publication number
CN116058095A
CN116058095A CN202180039618.7A CN202180039618A CN116058095A CN 116058095 A CN116058095 A CN 116058095A CN 202180039618 A CN202180039618 A CN 202180039618A CN 116058095 A CN116058095 A CN 116058095A
Authority
CN
China
Prior art keywords
layer
memory
oxide
trap
deposition
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202180039618.7A
Other languages
English (en)
Inventor
姜昌锡
北岛智彦
米哈拉·A·巴尔萨努
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Applied Materials Inc
Original Assignee
Applied Materials Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Applied Materials Inc filed Critical Applied Materials Inc
Publication of CN116058095A publication Critical patent/CN116058095A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67155—Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/67184—Apparatus for manufacturing or treating in a plurality of work-stations characterized by the presence of more than one transfer chamber
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67155—Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/67161—Apparatus for manufacturing or treating in a plurality of work-stations characterized by the layout of the process chambers
    • H01L21/67167—Apparatus for manufacturing or treating in a plurality of work-stations characterized by the layout of the process chambers surrounding a central transfer chamber
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/677—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for conveying, e.g. between different workstations
    • H01L21/67739—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for conveying, e.g. between different workstations into and out of processing chamber
    • H01L21/67742—Mechanical parts of transfer devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/687—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches
    • H01L21/68707—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a robot blade, or gripped by a gripper for conveyance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Robotics (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

描述了选择性沉积氮化硅(SiN)陷阱层以形成存储器器件。牺牲层用于选择性沉积以允许选择性陷阱层沉积。此陷阱层由包括牺牲层的模具的沉积、存储器孔(MH)图案化、自MH侧的牺牲层凹陷、在此凹陷的一侧上形成沉积赋能层(DEL)及陷阱层的选择性沉积来形成。自狭缝图案开口去除此牺牲层之后，此沉积赋能层(DEL)转化为氧化物以用作阻挡氧化物。

Description

受限电荷陷阱层
技术领域
本公开内容的实施方式涉及电子器件以及用于制造电子器件的方法及装置的领域。更具体地，本公开内容的实施方式提供用于形成3D-NAND模具堆叠的方法。
背景技术
半导体技术发展迅速，且器件尺寸随着技术的进步而缩小，以提供更快的每单位空间处理及存储能力。在NAND器件中，串电流需要足够高以获得足够的电流来区分ON及OFF单元。串电流取决于载流子迁移率，此载流子迁移率通过扩大硅沟道的晶粒尺寸而增强。
具有交替的氧化层及氮化层的现有3D-NAND存储器堆叠具有受限的氮化硅(SiN)电荷陷阱层，所述电荷陷阱层通过沉积连续陷阱层形成。现有3D-NAND存储器堆叠在基于电荷陷阱的存储器中单元性能退化，这是因为电荷扩散及由于单元到单元距离的减少而加剧的单元到单元干扰。
因此，此项技术需要具有受限电荷陷阱层的3D-NAND器件，其将抑制基于电荷陷阱的存储器中的性能退化。此外，此项技术需要用于形成3D-NAND器件的方法及装置。
发明内容
本公开内容的一个或多个实施方式涉及形成存储器器件的方法。在一个实施方式中，一种形成电子器件的方法包含以下步骤：在包含第一材料层及第二材料层的交替层的存储器堆叠中形成开口，此存储器堆叠位于公共源极线上；经由此开口使此第二材料层凹陷以形成第一凹陷区域；在此第一凹陷区域的表面上形成沉积赋能层(depositionenabling layer,DEL)；使此沉积赋能层(DEL)凹陷以形成第二凹陷区域；和在此第二凹陷区域中选择性地沉积陷阱层。
本公开内容的附加实施方式涉及存储器器件。在一个实施方式中，一种非易失性存储器器件包含：包含存储器单元及存储器孔的存储器堆叠，此存储器单元包括栅极、沟道层及受限于此栅极与此沟道层之间的陷阱层，且此存储器孔延伸通过此存储器堆叠且具有第一部分及第二部分，此第二部分包含公共源极层，其中此陷阱层位于此公共源极层的侧壁上。
本公开内容的进一步实施方式涉及处理工具。在一个实施方式中，一种处理工具包含：包含经配置为移动晶片的机器人的中央传送站；多个处理站，每个处理站连接到此中央传送站且提供与相邻处理站的处理区域分离的处理区域，所述多个处理站包含陷阱层选择性沉积腔室；以及连接到此中央传送站及所述多个处理站的控制器，此控制器经配置为启动此机器人以在处理站之间移动晶片，且控制在所述处理站的每一者中发生的工艺。
附图说明
为了能够详细理解本公开内容的上述特征，可通过参考实施方式对以上简要概述的本公开内容进行更具体的描述，此些实施方式中一些在随附附图中示出。然而，应当注意，随附附图仅示出本公开内容的典型实施方式，且因此不应被认为是对其范围的限制，此是因为本公开内容可允许其他同样有效的实施方式。本文描述的实施方式在随附附图的诸图中由实例而非限制的方式示出，这些随附附图中相同的附图标记指示相同的元件。
图1根据本文描述的实施方式示出形成存储器器件的方法的工艺流程图；
图2根据一个或多个实施方式示出具有存储器堆叠的电子器件的横截面图；
图3根据一个或多个实施方式示出在形成存储器堆叠的阶梯图案之后的电子器件的横截面图。
图4A根据一个或多个实施方式示出电子器件的横截面图；
图4B根据一个或多个实施方式示出图4A的基板的区域103的展开图；
图5A根据一个或多个实施方式示出电子器件的横截面图；
图5B根据一个或多个实施方式示出区域103的展开图；
图6A根据一个或多个实施方式示出电子器件的横截面图；
图6B根据一个或多个实施方式示出区域103的展开图；
图7A根据一个或多个实施方式示出电子器件的横截面图；
图7B根据一个或多个实施方式示出区域103的展开图；
图8A根据一个或多个实施方式示出电子器件的横截面图；
图8B根据一个或多个实施方式示出区域103的展开图；
图9A根据一个或多个实施方式示出电子器件的横截面图；
图9B根据一个或多个实施方式示出区域103的展开图；
图10A根据一个或多个实施方式示出电子器件的横截面图；
图10B根据一个或多个实施方式示出区域165的展开图；
图10C根据一个或多个实施方式示出区域167的展开图；
图11根据一个或多个实施方式示出电子器件的横截面图；
图12根据一个或多个实施方式示出电子器件的横截面图；
图13根据一个或多个实施方式示出电子器件的横截面图；
图14根据一个或多个实施方式示出电子器件的横截面图；
图15根据一个或多个实施方式示出电子器件的横截面图；
图16根据一个或多个实施方式示出电子器件的横截面图；
图17根据一个或多个实施方式示出电子器件的横截面图；
图18根据一个或多个实施方式示出电子器件的横截面图；
图19根据一个或多个实施方式示出电子器件的横截面图；
图20A根据一个或多个实施方式示出电子器件的横截面图；
图20B根据一个或多个实施方式示出区域185的展开图；
图20C根据一个或多个实施方式示出区域187的展开图；
图21根据一个或多个实施方式示出电子器件的横截面图；和
图22根据一个或多个实施方式示出群集工具。
具体实施方式
在描述本公开内容的若干例示性实施方式之前，应当理解，本公开内容不限于以下描述中阐述的构造或工艺步骤的细节。本公开内容能够具有其他实施方式且能够以各种方式实践或实施。
如在本说明书及随附权利要求书中所使用的，术语“前驱物”、“反应物”、“反应气体”及其类似者可互换使用以代表可与基板表面反应的任何气体物种。
在以下描述中，阐述了许多特定细节，诸如特定材料、化学成分、元件尺寸等，以提供对本公开内容的一个或多个实施方式的透彻理解。然而，对于本领域技术人员来说显而易见的是，可在没有这些特定细节的情况下实践本公开内容的一个或多个实施方式。在其他情况下，未极详细地描述半导体制造工艺、技术、材料、设备等以避免不必要地混淆此描述。本领域技术人员根据所包含的描述将能够实施适当的功能而无需不必要的实验。
虽然在随附附图中描述且示出了本公开内容的某些例示性实施方式，但应当理解，此类实施方式仅为说明性的而非对当前公开内容的限制，且本公开内容不限于所示及所描述的特定构造及配置，因为本领域技术人员可能想到修改。
在作为储存层的基于电荷陷阱的现有3D NAND堆叠中，电荷陷阱为连续层。连续电荷陷阱层会导致两个严重问题，这些问题防碍字线(wordline,WL)到WL绝缘体的按比例缩小——单元到单元干扰及横向电荷扩散。在一个或多个实施方式中，为了抑制单元到单元干扰及横向电荷扩散，消除了每个单元的源极与漏极(source and drain,S/D)下方的陷阱层(即陷阱切割或受限结构)。现有陷阱切割结构的问题在于，由于沉积及去除工艺，存在栅极面积的部分使用以及陷阱氮化硅(SiN)中的形状及厚度的变化。因此，一个或多个实施方式提供一种新颖的结构及方法，以针对给定的字线厚度有效地置放陷阱层且允许抑制陷阱层形状及厚度的变化。
一个或多个实施方式提供氮化硅(SiN)陷阱层的选择性沉积。在一个或多个实施方式中，牺牲层用于选择性沉积(也称为沉积赋能层(deposition-enabling layer,DEL))以允许选择性陷阱SiN沉积。在一个或多个实施方式中，陷阱层是由包括牺牲层的模具的沉积、存储器孔(memory hole,MH)图案化、自MH侧的牺牲层凹陷、在此凹陷的一侧上形成沉积赋能层(DEL)及陷阱层的选择性沉积来形成。在一个或多个实施方式中，形成阻挡氧化物(blocking oxide)——在自狭缝侧去除牺牲层之后，沉积赋能层(DEL)转化为氧化物以用作阻挡氧化物。在一个或多个实施方式中，随后形成高k介电层、阻挡层(barrier layer)及字线(WL)。
在一个或多个实施方式中，陷阱层有利地仅受限于隧道氧化物与字线之间。单元到单元干扰及横向扩散受到有利的抑制。在一个或多个实施方式中，陷阱层的选择性沉积有利地抑制了陷阱层的形状及厚度的变化。
在一个或多个实施方式中，金属沉积及其他工艺可在隔离环境(例如，群集工艺工具)中进行。因此，本公开内容的一些实施方式提供具有相关工艺模块的集成工具系统以实施所述方法。
图1示出用于形成存储器器件的例示性方法10的流程图。本领域技术人员将认识到，方法10可包括任何或所有所示工艺。此外，对于一些部分，个别工艺的次序可不同。在不背离本公开内容的情况下，方法10可自列举工艺中的任何一者开始。参考图1，在操作15处，形成存储器堆叠。在操作20处，在存储器堆叠中形成字线阶梯。在操作25处，将存储器孔沟道图案化至字线阶梯。在操作30处，视情况例如氮化层的第一层可经由存储器孔沟道凹陷。在操作35处，沉积多晶硅层。在操作40处，使多晶硅层凹陷。在操作45处，沉积陷阱层。在操作50处，形成位线垫。在操作55处，狭缝图案化存储器阶梯。在操作60处，去除及替换牺牲层。在操作65处，去除例如氮化层的第一层。在操作70处，氧化多晶硅层以形成阻挡氧化物。在操作75处，沉积字线材料。在操作80处，填充狭缝，且在操作85处，形成字线接触件。
图2-图21示出遵循针对图1中的方法10所示工艺流程的存储器器件100的部分。
图2根据本公开内容的一个或多个实施方式示出电子器件100的初始或起始存储器堆叠。在一些实施方式中，图2所示的电子器件100在裸基板102上分层形成，如图所示。图2的电子器件由基板102、公共源极线120及存储器堆叠112组成。
基板102可为本领域技术人员已知的任何适合材料。如在本说明书及随附权利要求书中所使用的，术语“基板”指工艺作用于其上的表面或表面的部分。本领域技术人员还将理解，除非上下文另有明确指示，否则提及基板可仅指基板的部分。此外，提及沉积在基板上可意谓裸基板及在其上沉积或形成有一个或多个膜或特征的基板。
如本文所使用的，“基板”指在制造工艺期间在其上进行膜处理的任何基板或形成在基板上的材料表面。例如，可在其上进行处理的基板表面包括诸如硅、氧化硅、应变硅、绝缘体上硅(silicon on insulator,SOI)、碳掺杂氧化硅、非晶硅、掺杂硅、锗、砷化镓、玻璃、蓝宝石的材料，以及诸如金属、金属氮化物、金属合金及其他导电材料的任何其他材料，这取决于应用。基板包括但不限于半导体晶片。基板可暴露于预处理工艺以抛光、蚀刻、还原、氧化、羟基化、退火和/或烘烤基板表面。除了直接在基板本身的表面上进行膜处理外，在本公开内容中，也可对形成在基板上的下层进行任何所公开膜处理步骤，如下文更详细公开的，且术语“基板表面”旨在包括上下文指示的此类底层。因此，例如，当膜/层或部分膜/层沉积到基板表面上时，新沉积的膜/层的暴露表面成为基板表面。
公共源极线120位于基板102上。如120的公共源极也可被称为半导体层。公共源极线120可由本领域技术人员已知的任何适合技术形成且可由包括但不限于多晶硅(多晶硅)的任何适合材料制成。在一些实施方式中，公共源极线120包含若干不同的导电材料或半导体材料。例如，在一个或多个实施方式中，如图2所示，公共源极线120包含基板102上的第一多晶硅层104。氧化层106可形成在第一多晶硅层104上。
牺牲层108可形成在氧化层106上且可以由任何适合材料制成。在一些实施方式中，将牺牲层108在后续工艺中去除且替换。在一些实施方式中，牺牲层108未经去除且保留在存储器器件100内。在这种情况下，术语“牺牲”具有扩展的含义，以包括永久层且可被称为导电层。在所示实施方式中，如下文进一步描述的，在操作60中将牺牲层108去除。在一个或多个实施方式中，相对于相邻氧化层106，牺牲层108包含可选择性地去除的材料。可在牺牲层108的顶表面上形成第二氧化层106，随后在第二氧化层106上形成第二多晶硅层104。
在公开源极线120上形成存储器堆叠130。所示实施方式中的存储器堆叠130包含多个交替的第一层106及第二层110。在一个或多个实施方式中，第一层106包含氧化层且第二层110包括氮化层。在一些实施方式中，存储器堆叠130包含非替换栅极，诸如交替的氧化物及多晶硅(poly-Si；OP)，或氧化物及金属，或氧化物及牺牲层。第二层110包含相对于第一层106具有蚀刻选择性的材料，使得可去除第二层110而实质上不影响第一层106。在一个或多个实施方式中，第一层106包含氧化硅(SiOx)。在一个或多个实施方式中，第二层110包含氮化硅(SiN)。在一个或多个实施方式中，第一层106及第二层110由化学气相沉积(chemical vapor deposition,CVD)或物理气相沉积(physical vapor deposition,PVD)来沉积。
个别交替层可形成为任何适合厚度。在一些实施方式中，每个第二层110的厚度大致相等。在一个或多个实施方式中，每个第二层110具有第一第二层厚度。在一些实施方式中，每个第一层134的厚度大致相等。如在此方面所使用的，大致相等的厚度在彼此的+/-5％内。在一些实施方式中，在第二层110与第一层106之间形成硅层(未示出)。与第二层110或第一层106的层的厚度相比，硅层的厚度可相对较薄。在一个或多个实施方式中，第一层106具有约0.5nm至约30nm范围内的厚度，包括约1nm、约3nm、约5nm、约7nm、约10nm、约12nm、约15nm、约17nm、约20nm、约22nm、约25nm、约27nm及约30nm。在一个或多个实施方式中，第一层106具有约0.5至约40nm范围内的厚度。在一个或多个实施方式中，第二层110具有约0.5nm至约30nm范围内的厚度，包括约1nm、约3nm、约5nm、约7nm、约10nm、约12nm、约15nm、约17nm、约20nm、约22nm、约25nm、约27nm及约30nm。在一个或多个实施方式中，第二层110具有约0.5至约40nm范围内的厚度。
参考图3，在方法10的操作20处，产生阶梯结构131。掩模层140沉积在存储器堆叠130的顶表面上。掩模层140可包含本领域技术人员已知的任何适合材料。在一个或多个实施方式中，掩模层140包含氮化物。
在一个或多个实施方式中，阶梯结构131暴露第一层106的顶表面135。顶表面135可用于为将形成的字线接触件提供空间，如下所述。可沉积适合填充材料137以占据阶梯结构131外部的空间。本领域技术人员将理解，适合填充材料137可为防止相邻字线之间电短路的任何材料。阶梯结构131，其中每条字线具有的宽度小于下方字线的宽度(在图中自左至右示出)。如“上方”及“下方”的相对术语的使用不应被视为将本公开内容的范围限制为空间中的物理定向。
参考图4A及图4B，在操作25处，打开存储器孔沟道150通过存储器堆叠130。在一些实施方式中，打开存储器孔沟道150包含蚀刻通过掩模层140、存储器堆叠130、公共源极线120且进入基板102。参考图4B，其为区域103的展开图，存储器孔沟道150具有延伸通过存储器堆叠130的侧壁，所述侧壁暴露第二层110的表面138及第一层106的表面139。
牺牲层108具有暴露为存储器孔沟道150的侧壁的表面122。存储器孔沟道150延伸到基板102中一段距离，使得存储器孔沟道150的侧壁表面112及底部114形成在基板102内。存储器孔沟道150的底部114可形成在基板102的厚度内的任何点处。在一些实施方式中，存储器孔沟道150延伸到基板102中的厚度在基板102的厚度的约10％至约90％的范围内，或在约20％至约80％的范围内，或在约30％至约70％的范围内，或在约40％至约60％的范围内。在一些实施方式中，存储器孔沟道150延伸到基板102中的距离大于或等于基板102的厚度的10％、20％、30％、40％、50％、60％、70％或80％。
图5A示出操作30，其中使例如氮化层的第二层110选择性地凹陷通过存储器孔沟道150以形成凹陷区域152。图5B为图5A的区域103的展开图。在一个或多个实施方式中，穿过开口150使用经由远程等离子体自包含氧气(O2)及三氟化氮(NF3)的处理气体形成的反应性物种使例如氮化层的第二层110凹陷。在其他实施方式中，穿过开口150使用热磷(hotphosphorus,HP)使例如氮化层的第二层110凹陷。
图6A及图6B示出操作35，其中多晶硅层154沉积在存储器孔150中以填充凹陷区域152。图6B为区域103的展开图。多晶硅层154可由本领域技术人员已知的任何适合方式沉积，包括但不限于原子层沉积(ALD)或化学气相沉积(CVD)。在一些实施方式中，多晶硅层154也可被称为沉积赋能层(DEL)。
图7A及图7B示出操作40，其中使多晶硅层154凹陷以形成凹陷区域155。图7B为区域103的展开图。多晶硅层154自存储器孔沟道150的侧壁表面112及底部114去除。
图8A及图8B示出操作45，其中在凹陷区域155中的多晶硅层154上以及公共源极线120的牺牲层108及氧化层104的侧壁表面112上以及在存储器孔150的底表面114上选择性地沉积陷阱层156。图8B为区域103的展开图。在一个或多个实施方式中，陷阱层156可包含本领域技术人员已知的任何适合材料。在一些实施方式中，陷阱层156包含氮化硅(SiN)。在一个或多个实施方式中，由原子层选择性沉积将陷阱层156沉积在氢封端多晶硅层154上。在一个或多个实施方式中，通过交替供应二氯硅烷(SiH2Cl2)及氨(NH3)来沉积陷阱层156。不意欲受理论束缚，认为陷阱层156有利地仅形成在多晶硅层154的氢封端表面上而不形成在第一层106的侧壁表面上，这是因为不存在位于第一层106的表面上的Si-Hx及N-Hy键。在一个或多个实施方式中，与使用氨(NH3)等离子体形成的陷阱层相比，陷阱层156具有改进的膜质量。
图9A及图9B示出操作50，其中过渡层共形地沉积到与陷阱层156相邻的存储器孔沟道150中。图9B为区域103的展开图。晶体管层可由本领域技术人员已知的任何适合技术形成。在一些实施方式中，晶体管层由共形沉积工艺形成。在一些实施方式中，晶体管层由原子层沉积或化学气相沉积中的一者或多者形成。
在一个或多个实施方式中，晶体管层的沉积实质上共形的。如本文所使用的，“实质上共形”的层指厚度在各处(例如，在侧壁的顶部、中部及底部上以及在存储器孔沟道150的底部上)大致相同的层。实质上共形的层的厚度变化小于或等于约5％、2％、1％或0.5％。
参考图9B，其为区域103的展开图，在一个或多个实施方式中，晶体管层包含存储器孔沟道150中的隧道氧化层158及隧道氧化层158上的多晶硅沟道层160。在一个或多个实施方式中，隧道氧化层158及多晶硅沟道层160沉积在存储器孔沟道150中、存储器孔沟道150的侧壁上或陷阱层156上。
隧道氧化层158及多晶硅沟道层160可具有任何适合厚度，这取决于例如存储器孔沟道150的尺寸。在一些实施方式中，多晶硅层160具有约0.5nm至约50nm范围内，或约0.75nm至约35nm范围内，或约1nm至约20nm范围内的厚度。在一些实施方式中，多晶硅层160为连续膜。在一个或多个实施方式中，多晶硅层160由共形沉积形成在隧道氧化层158上，多晶硅层160具有约1nm至约20nm范围内的厚度。在一个或多个实施方式中，随后用介电材料162填充存储器孔沟道150。介电材料162可包含本领域技术人员已知的任何适合介电材料。如本文所使用的，术语“介电材料”指可在电场中极化的电绝缘体。在一些实施方式中，介电材料162包含氧化物、碳掺杂氧化物、二氧化硅(SiO2)、多孔二氧化硅(SiO2)、二氧化硅(SiO2)、氮化硅(SiN)、二氧化硅/氮化硅、碳化物、碳氧化物、氮化物、氮氧化物、碳氮氧化物、聚合物、磷硅酸盐玻璃、氟硅酸盐(SiOF)玻璃或有机硅酸盐玻璃(SiOCH)中的一种或多种。
图10A-图10C示出方法10的操作55，其中位线垫164形成在掩模层140中。位线垫164可为本领域技术人员已知的任何适合材料，包括但不限于多晶硅。
参考图10B，其为区域165的展开图，在一个或多个实施方式中，单元165包含多晶硅层154及与填充有隧道氧化层158、多晶硅层160及介电材料162的存储器孔150相邻的陷阱层156。
参考图10C，其为区域167的展开图，在一个或多个实施方式中，存储器孔的底部区域包括里衬在存储器孔150的底部的陷阱层156，而隧道氧化层158与陷阱层156相邻，多晶硅层160位于隧道氧化层上，且介电材料162填充存储器孔150。
图11示出方法10的操作55，其中层间电介质141沉积在掩模层140及位线垫164的顶表面上。层间电介质(interlayer dielectric,ILD)141可由本领域技术人员已知的任何适合技术来沉积。层间电介质141可包含本领域技术人员已知的任何适合材料。在一个或多个实施方式中，层间电介质141为低-k电介质，其包括但不限于诸如二氧化硅、氧化硅、例如碳掺杂二氧化硅的碳掺杂氧化物(“carbon doped oxide,CDO”)、多孔二氧化硅(SiO2)、氮化硅(SiN)或其任何组合的材料。虽然术语“氧化硅”可用于描述层间电介质141，但本领域技术人员将认识到本公开内容不限于特定的化学计量。例如，术语“氧化硅”及“二氧化硅”均可用来描述具有任何合适化学计量比的硅及氧原子的材料。对于本公开内容中列出的其他材料也是如此，例如氮化硅、氮氧化硅、氧化铝、氧化锆及其类似者。
参考图11，在方法10的操作55处，存储器堆叠130经狭缝图案化以形成自层间电介质141的顶表面延伸到公共源极线120的牺牲层108的狭缝图案开口170。
图12示出间隔材料172沉积在狭缝图案开口170中，且随后经回蚀使得间隔材料172形成在狭缝图案开口170的侧壁上。间隔材料172可包含本领域技术人员已知的任何适合材料。在一个或多个实施方式中，间隔材料172包含多晶硅。
图13示出方法10的操作60，其中将公共源极线120中的牺牲层108及与牺牲层108直接相邻的氧化层106去除。牺牲层108可由本领域技术人员已知的任何适合技术去除，包括但不限于选择性蚀刻、热磷酸及其类似者。
图14示出多晶硅沟道160暴露在公共源极线120接触上。通过去除公共源极线120接触区域中的陷阱层156及隧道氧化层158来暴露多晶硅沟道160。
图15示出方法10的操作60，其中用多晶硅层176填充公共源极线。多晶硅层176可为掺杂的或未掺杂的。
图16示出自狭缝图案开口170去除间隔材料172。间隔材料172可由本领域技术人员已知的任何适合方式去除。在一个或多个实施方式中，间隔材料172由各向同性蚀刻工艺(例如使用四甲基氢氧化铵(tetramethyl ammonium hydroxide,TMAH)或其类似者的湿式蚀刻)去除。
图17示出方法10的操作65，其中去除一个或多个第二层(例如氮化物)110以形成开口177。
图18示出操作70，其中在去除一个或多个第二层110(例如氮化层)中，第二层110(例如氮化层)的第一侧暴露于狭缝图案开口170，且第二层110(例如氮化层)的第一侧经由狭缝图案开口170暴露于氧化剂，以氧化多晶硅154以形成阻挡氧化层178。
图19示出方法10的操作75，其中形成字线。字线包含氧化层180、阻挡层182及字线金属184中的一者或多者。氧化层180可包含本领域技术人员已知的任何适合材料。在一个或多个实施方式中，氧化层包含氧化铝。阻挡层182可包含本领域技术人员已知的任何适合材料。在一个或多个实施方式中，阻挡层182包含氮化钛(TiN)、氮化钽(TaN)或其类似者中的一者或多者。在一个或多个实施方式中，字线金属182包含块体金属，此块体金属包含铜(Cu)、钴(Co)、钨(W)、铝(Al)、钌(Ru)、铱(Ir)、钼(Mo)、铂(Pt)、钽(Ta)、钛(Ti)或铑(Rh)中的一者或多者。在一个或多个实施方式中，字线金属184包含钨(W)。在其他实施方式中，字线金属184包含钌(Ru)。
图20A-图20C示出方法10的操作80，其中用填充材料186填充狭缝图案开口170。图20B为区域185的展开图。图20C为区域187的展开图。填充材料186可为本领域技术人员已知的任何适合材料。在一个或多个实施方式中，填充材料186包含介电材料或导体材料中的一者或多者。如本文所使用的，术语“介电材料”指作为可在电场中极化的电绝缘体的材料层。在一个或多个实施方式中，介电材料包含氧化物、碳掺杂氧化物、氧化硅(SiOx)、多孔二氧化硅(SiO2)、氮化硅(SiN)、氧化硅/氮化硅、碳化物、碳氧化物、氮化物、氮氧化物、碳氮氧化物、聚合物、磷硅酸盐玻璃、氟硅酸盐(SiOF)玻璃或有机硅酸盐玻璃(SiOCH)中的一者或多者。
在一个或多个实施方式中，陷阱层156有利地仅受限于阻挡氧化物178与字线之间。单元到单元干扰及横向扩散受到有利的抑制。在一个或多个实施方式中，陷阱层156的选择性沉积有利地抑制了陷阱层156的形状及厚度的变化。
图21示出方法10的操作85，其中形成字线(word line,W/L)接触件。字线接触件235延伸通过存储器堆叠130一段距离，此距离足以终止于字线中的一者。在一个或多个实施方式中，字线接触件235可包含本领域技术人员已知的任何适合材料。在一个或多个实施方式中，字线接触件235包含金属、金属硅化物、多晶硅、非晶硅或EPI硅中的一者或多者。在一个或多个实施方式中，字线接触件掺杂有N型掺杂剂或P型掺杂剂以降低接触电阻。在一个或多个实施方式中，字线接触件235的金属选自铜(Cu)、钴(Co)、钨(W)、钛(Ti)、钼(Mo)、镍(Ni)、钌(Ru)、银(Ag)、金(Au)、铱(Ir)、钽(Ta)或铂(Pt)中的一者或多者。
在一个或多个实施方式中，一种形成电子器件的方法包含自包含交替的第二层及第一层的膜堆叠去除一个或多个第一层，所述第一层自所述第一层的第一侧去除以留下在第二侧由一个或多个包含多晶硅层的膜界定的开口，开口具有第一厚度；经由此开口修整相邻的第二层以将此开口的厚度由第一厚度增加至第二厚度，且将第一第二层厚度减小至小于此第一第二层厚度的第二氧化层厚度；且在此开口中沉积字线替代材料。
本公开内容的附加实施方式涉及用于所述存储器件形成及方法的处理工具900，如图22所示。
群集工具900包括至少一个具有多个侧面的中央传送站921、931。机器人925、935定位在中央传送站921、931内且经配置为将机器人叶片及晶片移动到所述多个侧面中的每一者。
群集工具900包含连接到中央传送站的多个处理腔室902、904、906、908、910、912、914、916及918，所述多个处理腔室也被称为处理站。各个处理腔室提供与相邻处理站隔离的单独处理区域。处理腔室可为任何适合腔室，包括但不限于预清洁腔室、缓冲腔室、传送空间、晶片定向器/脱气腔室、低温冷却腔室、沉积腔室、退火腔室、蚀刻腔室、选择性氧化腔室、氧化层薄化腔室或字线沉积腔室。处理腔室及部件的特定配置可视群集工具而变化且不应被视为限制本公开内容的范围。
在一些实施方式中，群集工具900包括氧化层薄化腔室。一些实施方式的氧化层薄化腔室包含一个或多个氟基干清洁腔室。在一些实施方式中，群集工具900包括连接到中央传送站的预清洁腔室。
在图22所示的实施方式中，工厂接口950连接到群集工具900的前部。工厂接口950包括工厂接口950的前部951上的装载腔室954及卸除腔室956。虽然装载腔室954示出于左侧且卸除腔室956示出于右侧，但本领域技术人员将理解这仅代表一种可能的配置。
装载腔室954及卸除腔室956的尺寸及形状可视例如在群集工具900中处理的基板而变化。在所示实施方式中，装载腔室954及卸除腔室956的尺寸经设计成容纳晶片盒，其中多个晶片定位在此盒内。
机器人952处于工厂接口950内且可在装载腔室954与卸除腔室956之间移动。机器人952能够将晶片自装载腔室954中的盒经由工厂接口950传送到装载锁定腔室960。机器人952还能够将晶片自装载锁定腔室962经由工厂接口950传送到卸除腔室956中的盒。如本领域技术人员将理解的，工厂接口950可具有超过一个机器人952。例如，工厂接口950可具有在装载腔室954与装载锁定腔室960之间传送晶片的第一机器人及在装载锁定腔室962与卸除腔室956之间传送晶片的第二机器人。
所示群集工具900具有第一部分920及第二部分930。第一部分920经由装载锁定腔室960、962连接到工厂接口950。第一部分920包括其中定位有至少一个机器人925的第一传送腔室921。机器人925也被称为机器人晶片传送机构。第一传送腔室921相对于装载锁定腔室960、962，处理腔室902、904、916、918，及缓冲腔室922、924位于中心。一些实施方式的机器人925为能够一次独立地移动超过一个晶片的多臂机器人。在一些实施方式中，第一传送腔室921包含超过一个机器人晶片传送机构。第一传送腔室921中的机器人925经配置为在第一传送腔室921周围的腔室之间移动晶片。个别晶片被承载在位于第一机器人机构远程的晶片传送叶片上。
在第一部分920中处理晶片之后，晶片可经由传递(pass-through)腔室传递到第二部分930。例如，腔室922、924可为单向或双向传递腔室。传递腔室922、924可用于例如在第二部分930中处理之前对晶片进行低温冷却，或在移回第一部分920之前允许晶片冷却或后处理。
系统控制器990与第一机器人925、第二机器人935、第一多个处理腔室902、904、916、918及第二多个处理腔室906、908、910、912、914通信。系统控制器990可为可控制处理腔室及机器人的任何适合部件。例如，系统控制器990可为包括中央处理单元、存储器、适合电路及储存器的计算机。
工艺大体可作为软件例程存储在系统控制器990的存储器中，当由处理器执行时，此软件例程使处理腔室进行本公开内容的工艺。软件例程也可由远离由处理器控制的硬件的第二处理器(未示出)存储和/或执行。本公开内容的部分或全部方法也可在硬件中进行。因此，工艺可在软件中实施且使用计算机系统在如例如特定应用集成电路或其他类型的硬件实现方案或如软件及硬件的组合的硬件中执行。当由处理器执行时，软件例程将通用计算机转换为控制腔室操作从而进行工艺的专用计算机(控制器)。
在一些实施方式中，系统控制器990具有控制选择性沉积腔室以在约400℃至约900℃范围内的温度下在氢(H2)气及氧(O2)气气氛中在环境压力下在晶片上选择性沉积陷阱层的配置。
在一个或多个实施方式中，一种处理工具包含：包含经配置为移动晶片的机器人的中央传送站；多个处理站，每个处理站连接到此中央传送站且提供与相邻处理站的处理区域分开的处理区域，所述多个处理站包含陷阱层选择性沉积腔室；和连接到此中央传送站及所述多个处理站的控制器，此控制器经配置为启动此机器人以在处理站之间移动此晶片，且控制在所述处理站中的每一者中发生的工艺。
在描述本文所讨论的材料及方法的上下文中(尤其在以下权利要求书的上下文中)，术语“一(a)”及“一(an)”及“该/所述(the)”及类似代表的使用被解释为涵盖单数及复数，除非本文另有指示或与上下文明显矛盾。除非在本文中另有指示，否则本文对数值范围的引用仅旨在用作个别提及落入此范围内的每个单独值的简单方法，且将每个单独值并入本说明书中，如同其在本文中经个别引用一般。除非本文另有指示或与上下文明显矛盾，否则本文所述的所有方法可以任何适合次序进行。除非另有主张，否则本文提供的任何及所有实例或例示性语言(例如，“诸如”)的使用仅旨在更好地说明材料及方法且不对范围构成限制。本说明书中的任何语言均不应被解释为指示对于所公开材料及方法的实践必不可少的任何未主张元素。
在整个说明书中，对“一个实施方式”、“某些实施方式”、“一个或多个实施方式”或“一实施方式”的提及意谓结合实施方式描述的特定特征、结构、材料或特性包含在本公开内容的至少一个实施方式中。因此，诸如“在一个或多个实施方式中”、“在某些实施方式中”、“在一个实施方式中”或“在一实施方式中”的词组在贯穿本说明书的各个地方的出现不一定指本公开内容的相同实施方式。此外，特定特征、结构、材料或特性可在一个或多个实施方式中以任何适合方式组合。
尽管已参考特定实施方式描述了本文的公开内容，但应当理解，这些实施方式仅为对本公开内容的原理及应用的说明。对于本领域技术人员将显而易见的是，在不脱离本公开内容的精神及范围的情况下，可对本公开内容的方法及装置进行各种修改及变化。因此，本公开内容旨在包括处于随附权利要求书范围及其等同物的范围内的修改及变化。

Claims (20)

1.一种形成电子器件的方法，所述方法包含以下步骤：
在包含第一材料层及第二材料层的交替层的存储器堆叠中形成开口，所述存储器堆叠位于公共源极线上；
经由所述开口使所述第二材料层凹陷以形成第一凹陷区域；
在所述第一凹陷区域的表面上形成沉积赋能层(DEL)；
使所述沉积赋能层(DEL)凹陷以形成第二凹陷区域；和
在所述第二凹陷区域中选择性地沉积陷阱层。
2.如权利要求1所述的方法，其中所述第一材料层包含氧化层，且其中所述第二材料层包含氮化层。
3.如权利要求2所述的方法，其中所述第一层包含氧化硅，且所述第二层包含氮化硅。
4.如权利要求1所述的方法，其中所述陷阱层包含氮化硅，且所述沉积赋能层(DEL)包含多晶硅。
5.如权利要求1所述的方法，进一步包含以下步骤：在所述陷阱层上的所述开口中沉积一个或多个晶体管层。
6.如权利要求5所述的方法，其中所述晶体管层包含隧道氧化层、多晶硅沟道层及介电材料中的一者或多者。
7.如权利要求5所述的方法，进一步包含以下步骤：在所述晶体管层上形成位线垫。
8.如权利要求5所述的方法，进一步包含以下步骤：形成穿过所述存储器堆叠的狭缝图案开口。
9.如权利要求8所述的方法，进一步包含以下步骤：在所述狭缝图案开口中形成间隔材料。
10.如权利要求9所述的方法，其中所述公共源极线包含牺牲层、氧化层及多晶硅层中的一者或多者。
11.如权利要求10所述的方法，进一步包含以下步骤：去除所述牺牲层以形成公共源极线开口及暴露所述公共源极线开口中的所述多晶硅沟道层。
12.如权利要求11所述的方法，进一步包含以下步骤：
填充所述公共源极线开口；
去除所述间隔材料；
去除所述第二材料层；和
氧化所述多晶硅层以形成阻挡氧化层。
13.如权利要求12所述的方法，进一步包含以下步骤：形成所述字线及用填充材料填充所述狭缝图案开口。
14.如权利要求13所述的方法，其中所述字线包含氧化层、阻挡层及字线金属中的一者或多者。
15.如权利要求13所述的方法，进一步包含以下步骤：形成与所述字线电连通的字线接触件。
16.一种非易失性存储器器件，包含：
包含存储器单元及存储器孔的存储器堆叠，
所述存储器单元包含栅极、沟道层及受限于所述栅极与所述沟道层之间的陷阱层，且
所述存储器孔延伸穿过所述存储器堆叠且具有第一部分及第二部分，所述第二部分包含公共源极层，其中所述陷阱层位于所述公共源极层的侧壁上。
17.如权利要求16所述的器件，其中所述陷阱层包含氮化硅。
18.如权利要求16所述的器件，其中所述存储器堆叠包含交替的第一材料层及字线。
19.如权利要求18所述的器件，其中所述第一材料层包含氧化层，且所述字线包含氧化物、阻挡材料及字线金属中的一者或多者。
20.一种处理工具，包含：
包含配置为移动晶片的机器人的中央传送站；
多个处理站，每个处理站连接到所述中央传送站且提供与相邻处理站的处理区域分离的处理区域，所述多个处理站包含陷阱层选择性沉积腔室；和
连接到所述中央传送站及所述多个处理站的控制器，所述控制器经配置为启动所述机器人以在处理站之间移动所述晶片，且控制在所述处理站的每一者中发生的工艺。
CN202180039618.7A 2020-06-19 2021-06-15 受限电荷陷阱层 Pending CN116058095A (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US202063041268P 2020-06-19 2020-06-19
US63/041,268 2020-06-19
US17/346,910 US11930637B2 (en) 2020-06-19 2021-06-14 Confined charge trap layer
US17/346,910 2021-06-14
PCT/US2021/037302 WO2021257489A1 (en) 2020-06-19 2021-06-15 Confined charge trap layer

Publications (1)

Publication Number Publication Date
CN116058095A true CN116058095A (zh) 2023-05-02

Family

ID=79022028

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202180039618.7A Pending CN116058095A (zh) 2020-06-19 2021-06-15 受限电荷陷阱层

Country Status (6)

Country Link
US (1) US11930637B2 (zh)
JP (1) JP2023531202A (zh)
KR (1) KR20210157350A (zh)
CN (1) CN116058095A (zh)
TW (1) TW202213744A (zh)
WO (1) WO2021257489A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI805315B (zh) * 2022-04-11 2023-06-11 旺宏電子股份有限公司 半導體結構及其製造方法

Family Cites Families (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100711519B1 (ko) 2005-08-19 2007-04-27 삼성전자주식회사 고농도로 도핑된 실리콘 박막의 형성 방법 및 이를 이용한비휘발성 메모리 장치의 제조 방법
KR20110132865A (ko) * 2010-06-03 2011-12-09 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
US8928061B2 (en) 2010-06-30 2015-01-06 SanDisk Technologies, Inc. Three dimensional NAND device with silicide containing floating gates
US9171636B2 (en) 2013-01-29 2015-10-27 Macronix International Co. Ltd. Hot carrier generation and programming in NAND flash
US9276011B2 (en) 2013-03-15 2016-03-01 Micron Technology, Inc. Cell pillar structures and integrated flows
US9159845B2 (en) 2013-05-15 2015-10-13 Micron Technology, Inc. Charge-retaining transistor, array of memory cells, and methods of forming a charge-retaining transistor
US9431410B2 (en) 2013-11-01 2016-08-30 Micron Technology, Inc. Methods and apparatuses having memory cells including a monolithic semiconductor channel
CN104393046B (zh) * 2014-04-24 2017-07-11 中国科学院微电子研究所 三维半导体器件及其制造方法
TWI717260B (zh) 2015-05-01 2021-01-21 美商應用材料股份有限公司 使用表面封端化學性質的薄膜介電質之選擇性沉積
CN106206447A (zh) 2015-05-05 2016-12-07 中芯国际集成电路制造(上海)有限公司 3d nand器件的形成方法
KR102413766B1 (ko) 2015-09-08 2022-06-27 삼성전자주식회사 비휘발성 메모리 장치 및 그의 제조 방법
WO2017052905A1 (en) 2015-09-22 2017-03-30 Applied Materials, Inc. Apparatus and method for selective deposition
US9917100B2 (en) * 2015-11-20 2018-03-13 Sandisk Technologies Llc Three-dimensional NAND device containing support pedestal structures for a buried source line and method of making the same
WO2017160647A1 (en) 2016-03-13 2017-09-21 Applied Materials, Inc. Selective deposition of silicon nitride films for spacer applications
US9741737B1 (en) 2016-04-15 2017-08-22 Micron Technology, Inc. Integrated structures comprising vertical channel material and having conductively-doped semiconductor material directly against lower sidewalls of the channel material
CN116978778A (zh) 2016-06-28 2023-10-31 应用材料公司 用于3d nand存储器器件的基于cvd的氧化物-金属多结构
US9997348B2 (en) 2016-09-28 2018-06-12 International Business Machines Corporation Wafer stress control and topography compensation
US10002787B2 (en) 2016-11-23 2018-06-19 Lam Research Corporation Staircase encapsulation in 3D NAND fabrication
US9960045B1 (en) 2017-02-02 2018-05-01 Applied Materials, Inc. Charge-trap layer separation and word-line isolation for enhanced 3-D NAND structure
US10319739B2 (en) 2017-02-08 2019-06-11 Applied Materials, Inc. Accommodating imperfectly aligned memory holes
CN106920796B (zh) 2017-03-08 2019-02-15 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
KR102561732B1 (ko) 2017-03-08 2023-07-31 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 장치의 쓰루 어레이 컨택 구조
JP2018160612A (ja) * 2017-03-23 2018-10-11 東芝メモリ株式会社 半導体装置及びその製造方法
TWI775839B (zh) 2017-04-20 2022-09-01 美商微材料有限責任公司 具有選擇性阻隔層的結構
CN116546817A (zh) 2017-05-31 2023-08-04 应用材料公司 3d-nand器件中用于字线分离的方法
US10541246B2 (en) 2017-06-26 2020-01-21 Applied Materials, Inc. 3D flash memory cells which discourage cross-cell electrical tunneling
US10438964B2 (en) 2017-06-26 2019-10-08 Sandisk Technologies Llc Three-dimensional memory device having direct source contact and metal oxide blocking dielectric and method of making thereof
CN111033699B (zh) 2017-08-04 2023-10-13 微材料有限责任公司 改良的金属接触定位结构
US10868033B2 (en) 2017-11-16 2020-12-15 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and fabricating methods thereof
FR3079926B1 (fr) 2018-04-05 2020-03-13 Continental Automotive France Procede de calibration automatique d'un capteur d'arbre a cames pour corriger un faux rond de cible
CN114551463A (zh) 2018-05-03 2022-05-27 长江存储科技有限责任公司 用于三维存储器件的贯穿阵列触点（tac）
US20200051994A1 (en) 2018-08-10 2020-02-13 Applied Materials, Inc. Memory device improvement
WO2020073218A1 (en) 2018-10-10 2020-04-16 Applied Materials, Inc. Techniques and apparatus for anisotropic stress compensation in substrates using ion implantation
BR112021007364B1 (pt) 2018-12-07 2024-01-30 Yangtze Memory Technologies Co., Ltd Dispositivo de memória
CN113169176A (zh) 2018-12-20 2021-07-23 应用材料公司 用于3d nand应用的存储单元制造
US10790298B2 (en) 2019-01-11 2020-09-29 Applied Materials, Inc. Methods and apparatus for three-dimensional NAND structure fabrication
US10964717B2 (en) 2019-01-21 2021-03-30 Applied Materials, Inc. Methods and apparatus for three-dimensional NAND structure fabrication
US11189635B2 (en) 2019-04-01 2021-11-30 Applied Materials, Inc. 3D-NAND mold
JP7427022B2 (ja) 2019-04-30 2024-02-02 長江存儲科技有限責任公司 ３次元相変化メモリを伴う３次元メモリデバイス
CN110249427A (zh) 2019-04-30 2019-09-17 长江存储科技有限责任公司 具有嵌入式动态随机存取存储器的三维存储器件
CN110291631A (zh) 2019-05-17 2019-09-27 长江存储科技有限责任公司 具有静态随机存取存储器的三维存储器件
US10998329B2 (en) 2019-05-23 2021-05-04 Applied Materials, Inc. Methods and apparatus for three dimensional NAND structure fabrication
CN110537259A (zh) 2019-06-28 2019-12-03 长江存储科技有限责任公司 三维存储器件中的存储器内计算
US10825831B1 (en) * 2019-06-28 2020-11-03 Intel Corporation Non-volatile memory with storage nodes having a radius of curvature
US10985179B2 (en) 2019-08-05 2021-04-20 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells and operative through-array-vias
EP3891745B1 (en) 2019-10-12 2023-09-06 Yangtze Memory Technologies Co., Ltd. Method of programming memory device and related memory device
JP2022539396A (ja) 2020-01-17 2022-09-08 長江存儲科技有限責任公司 メモリデバイス及び方法
US11587796B2 (en) 2020-01-23 2023-02-21 Applied Materials, Inc. 3D-NAND memory cell structure
WO2021151221A1 (en) 2020-01-28 2021-08-05 Yangtze Memory Technologies Co., Ltd. Vertical memory devices

Also Published As

Publication number Publication date
WO2021257489A1 (en) 2021-12-23
US11930637B2 (en) 2024-03-12
KR20210157350A (ko) 2021-12-28
JP2023531202A (ja) 2023-07-21
TW202213744A (zh) 2022-04-01
US20210399011A1 (en) 2021-12-23

Similar Documents

Publication Publication Date Title
US11587796B2 (en) 3D-NAND memory cell structure
US11189635B2 (en) 3D-NAND mold
CN109427901B (zh) 半导体器件和方法
US11930637B2 (en) Confined charge trap layer
CN114975275A (zh) 半导体器件和方法
US20230164993A1 (en) Nand cell structure with charge trap cut
US20220059555A1 (en) Selection gate separation for 3d nand
US20220367560A1 (en) Poly-silicon based word line for 3d memory
US20220319601A1 (en) Selection gate separation for 3d nand
US20230040627A1 (en) Selection gate structure and fabrication method for 3d memory
TWI837494B (zh) 用於3d nand之選擇閘極隔離
US20230044391A1 (en) Selective silicide deposition for 3-d dram
US11594537B2 (en) 3-d dram cell with mechanical stability

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination