TW201511285A - 半導體元件以及提供該半導體元件的方法 - Google Patents

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Abstract

半導體元件包括自基板突出的鰭部。所述鰭部包括基部、在基部上的中間部以及在中間部上的通道部。中間部的寬度小於基部的寬度且大於通道部的寬度。閘極覆蓋通道部的兩側壁及頂表面，且元件隔離圖案覆蓋基部的兩側壁及中間部的兩側壁。

Description

包含場效電晶體的半導體元件
本美國非臨時專利申請案依據35 U.S.C.§ 119主張於2013年7月30日向韓國智慧財產局提申的韓國專利申請案第10-2013-0090277號的優先權，其揭露以全文引用的方式併入本文。
本揭露是關於半導體元件，且更特別的是，關於包括場效電晶體的半導體元件。
半導體元件被廣泛用於電子工業，因為其(例如)小尺寸、多功能及/或製造成本的特徵。場效電晶體(以下稱作「電晶體」)做為構成半導體元件的其中一種重要獨立組件。一般而言，電晶體可包括源極區、與源極區分開的汲極區以及配置在源極區與汲極區之間的通道區上方的閘極。閘極可藉由閘氧化層與通道區絕緣。
隨著半導體元件的高度積集化，電晶體的某些特性劣化。舉例來說，電晶體中可能發生短通道效應，且電晶體的導通 電流可能降低。因此，已進行各種用於改善電晶體特性的研究。
揭露的實施例提供包括場效電晶體的半導體元件，其可改善可靠性且增加積集度。
在一個態樣中，半導體元件包括：自基板突出的鰭組件，所述鰭組件包括包含兩側壁的基部、在基部上且包括兩側壁的中間部以及在中間部上且包括兩側壁的通道部。中間部的寬度小於基部的寬度且大於通道部的寬度。半導體元件更包括配置在基板上圍繞鰭組件的元件隔離圖案，所述元件隔離圖案覆蓋基部的兩側壁以及中間部的兩側壁；橫越鰭組件上方的閘極，所述閘極覆蓋通道部的兩側壁以及頂表面；以及配置在通道部與閘極之間的閘絕緣層。相對於在基部與通道部之間的中間部部分的斜率，鰭組件的至少一第一側壁在基部及中間部之間的界面處具有不同斜率。
在一些實施例中，配置在元件隔離圖案上的閘極的底表面實質上配置在與中間部的頂端相同高度處或更高處。
在一些實施例中，閘極並未覆蓋中間部的側壁。
在一些實施例中，基部、中間部以及通道部的寬度逐步減少。
在一些實施例中，當施加操作電壓至閘極時，可實質上在通道部中產生通道。
在一些實施例中，通道部的寬度小於或等於從中間部的寬度減掉兩倍由薄化製程可控制的最小移除厚度所獲得的值。
在一些實施例中，通道部的寬度小於或等於從中間部的寬度減掉約2奈米所獲得的值。
在一些實施例中，中間部的寬度小於或等於從基部的寬度減掉兩倍由薄化製程可控制的最小移除厚度所獲得的值。
在一些實施例中，中間部的寬度小於或等於從基部的寬度減掉約2奈米所獲得的值。
在一些實施例中，通道部的寬度實質上一致，且中間部的寬度實質上一致。
在一些實施例中，中間部包括依序堆疊的多個子中間部。堆疊的子中間部的寬度彼此不同。各子中間部的寬度可小於基部的寬度且大於通道部的寬度。
在一些實施例中，堆疊的子中間部的寬度在從基部朝向通道部的方向上逐步減少。堆疊的子中間部的最上者的寬度可大於通道部的寬度；且堆疊的子中間部的最下者的寬度可小於基部的寬度。
在一些實施例中，通道部包括依序堆疊的多個子通道部。堆疊的子通道部的寬度彼此不同；且各子通道部的寬度可小於中間部的寬度。
在一些實施例中，堆疊的子通道部的寬度在從中間部朝向堆疊的子通道部的最上者的方向上逐步減少。堆疊的子通道部 的最下者的寬度可小於中間部的寬度。
在一些實施例中，當施加操作電壓至閘極時，包括堆疊的子通道部的通道部的整個部分可變成空乏區。
在一些實施例中，半導體元件更包括配置在基板上的多個鰭組件，所述多個鰭組件包括鰭組件。所述多個鰭組件可彼此平行延伸。閘極可橫越所述多個鰭組件上方；且各鰭組件的基部的寬度可小於或等於所述多個鰭組件在閘極的縱向方向上的間距的一半。
在一些實施例中，半導體元件更包括：分別配置在閘極兩側的基板上的一對源極/汲極圖案。通道部與中間部可配置在所述一對源極/汲極圖案之間；且基部可橫向延伸以配置在基板與所述一對源極/汲極圖案之間。
在一些實施例中，源極/汲極圖案是使用基部的延伸的頂表面做為晶種藉由磊晶生長製程形成。
在一些實施例中，元件隔離圖案包括：覆蓋基部的兩側壁的第一絕緣圖案；以及覆蓋中間部的兩側壁的第二絕緣圖案。
在一些實施例中，半導體元件更包括：配置在基部與元件隔離圖案之間的罩幕間隙壁圖案。所述罩幕間隙壁圖案包括絕緣材料。
在一些實施例中，基板是半導體基板主體(bulk semiconductor substrate)；且鰭部對應於部分的半導體基板主體。
在一些實施例中，半導體元件是部分的電晶體，其包括 於記憶體或邏輯半導體元件中。
在其他態樣中，半導體元件包括自基板突出的鰭。所述鰭包括具有相對側壁的基部、在基部上且包括相對側壁的中間部以及在中間部上且包括相對側壁的通道部，其中中間部的側壁之間的寬度小於基部的側壁之間的寬度，且大於通道部的側壁之間的寬度。半導體元件更包括：配置在基板上的元件隔離結構，所述元件隔離結構形成在基部的兩側壁以及中間部的兩側壁上；橫越鰭上方的閘極，所述閘極形成在通道部的兩側壁及頂表面上；以及配置在通道部與閘極之間的閘絕緣層。基部、中間部以及通道部的寬度逐步減少。
在一些實施例中，閘極並未覆蓋中間部的側壁。
在一些實施例中，通道部的寬度小於或等於從中間部的寬度減掉兩倍由薄化製程可控制的最小移除厚度所獲得的值。
在一些實施例中，通道部的寬度小於或等於從中間部的寬度減掉約2奈米所獲得的值。
在一些實施例中，基部的側壁不是傾斜的就是實質上垂直的；中間部的側壁實質上垂直；且通道部的側壁實質上垂直。
在一些實施例中，鰭的側壁在中間部與基部之間的界面處包括實質上水平的部分。
在其他態樣中，半導體元件包括自基板突出的鰭。所述鰭包括兩側壁，且包括具有相對側壁的基部、在基部上且包括相對側壁的中間部以及在中間部上且包括相對側壁的通道部。中間 部的側壁之間的寬度小於基部的側壁之間的寬度，且大於通道部的側壁之間的寬度。半導體元件另外包括配置在基板上的元件隔離圖案，所述元件隔離圖案形成在基部的兩側壁以及中間部的兩側壁上；橫越鰭上方的閘極，所述閘極形成在通道部的兩側壁與頂表面上；以及閘絕緣層，配置在通道部與閘極之間。鰭的側壁在中間部與基部之間的界面處包括實質上水平的部分。
在另一態樣中，半導體元件包括自基板突出的鰭組件，所述鰭組件包括基部、在基部上的中間部以及在中間部上的通道部，通道部包括兩側壁且中間部包括兩側壁中間部的側壁部分的各部分，其中中間部的寬度小於基部的寬度且大於通道部的寬度。半導體元件另外包括橫越鰭組件上方的閘極，所述閘極覆蓋通道部的兩側壁以及頂表面；以及配置在通道部與閘極之間的閘絕緣層。當施加操作電壓至閘極時，可在通道部中產生通道，且可不在中間部的側壁部分中產生通道。
在一些實施例中，閘極並未覆蓋中間部以及基部的側壁。
在一些實施例中，當施加操作電壓至閘極時，通道部的整個部分變成空乏區。
在又一態樣中，一種提供半導體元件的方法包括：提供自基板突出的鰭，所述鰭包括具有相對側壁的基部、在基部上且包括相對側壁的中間部以及在中間部上且包括相對側壁的通道部，其中中間部的側壁之間的寬度小於基部的側壁之間的寬度，且大於通道部的側壁之間的寬度；提供配置在基板上的元件隔離 結構，所述元件隔離結構形成在基部的兩側壁以及中間部的兩側壁上；提供橫越鰭上方的閘極，所述閘極形成在通道部的兩側壁以及頂表面上；以及提供配置在通道部與閘極之間的閘絕緣層。基部、中間部以及通道部的寬度逐步減少。
70‧‧‧間距
100‧‧‧基板
102、103、202、302‧‧‧罩幕圖案
105、305‧‧‧第一初步鰭
105a、307‧‧‧第二初步鰭
105b、210‧‧‧初步鰭
110‧‧‧第一絕緣層
110a‧‧‧第一絕緣圖案
115‧‧‧第二絕緣層
115a‧‧‧第二絕緣圖案
120‧‧‧緩衝絕緣層
125‧‧‧虛擬閘極
130‧‧‧封蓋圖案
135‧‧‧閘間隙壁
135f‧‧‧鰭間隙壁
140‧‧‧層間絕緣層
145‧‧‧閘槽
150‧‧‧閘絕緣層
155‧‧‧導電阻障圖案
157‧‧‧金屬圖案
160‧‧‧閘極
180‧‧‧罩幕間隙壁
180a、385a‧‧‧罩幕間隙壁圖案
205‧‧‧第二初步鰭
207‧‧‧第三初步鰭
215‧‧‧第二絕緣圖案
217‧‧‧第三絕緣圖案
280、380‧‧‧第一罩幕間隙壁
280a‧‧‧第一罩幕間隙壁圖案
285、385‧‧‧第二罩幕間隙壁
285a、385a‧‧‧罩幕間隙壁圖案
117、217a、317‧‧‧元件隔離層
500‧‧‧第一區
550‧‧‧第二區
1100‧‧‧電子系統
1110‧‧‧控制器
1120‧‧‧I/O單元
1130、1210‧‧‧記憶體元件
1140‧‧‧介面單元
1150‧‧‧資料匯流排
1200‧‧‧記憶卡
1220‧‧‧記憶體控制器
1221‧‧‧SRAM元件
1222‧‧‧CPU
1223‧‧‧主機介面單元
1224‧‧‧方塊
1225‧‧‧記憶體介面單元
A、B、C‧‧‧部分
BP‧‧‧基部
C1、C1a、C2、C2a‧‧‧子通道部
CP、CPa、CPM、CPMa‧‧‧通道部
DIP、DIP’、DIPa、DIPa’、DIPb‧‧‧元件隔離圖案
FP1、FP2a、FP2、FP3、FP3a‧‧‧鰭部
FP1a‧‧‧鰭部
IP、IPa、IPM、IPMa‧‧‧中間部
I-I’、II-II’‧‧‧線
L1、L1a、L2、L2a‧‧‧子中間部
S/D‧‧‧源極/汲極圖案
SW1‧‧‧第一側壁
SW2‧‧‧第二側壁
WC、WI、WB、WI1、WI2、WC1、WC2‧‧‧寬度
各種揭露的實施例將考慮到所附圖式與所附實施方式而變得更顯而易見。
圖1A是繪示根據一些示範實施例的半導體元件的透視圖。
圖1B是沿著圖1A的線I-I’截取的橫截面圖。
圖1C是沿著圖1A的線II-II’截取的橫截面圖。
圖1D是圖1B的「A」部分的放大圖。
圖2A是繪示根據一些示範實施例的半導體元件的修改實例的透視圖。
圖2B是沿著圖2A的線I-I’截取的橫截面圖。
圖3是繪示根據一些示範實施例的半導體元件的另一修改實例的橫截面圖。
圖4A至圖12A為繪示根據一些實施例的製造半導體元件的方法透視圖。
圖4B至12B分別是取圖4A至圖12A的線I-I’的橫截面圖。
圖4C至12C分別是取圖4A至圖12A的線II-II’的橫截面圖。
圖13A至圖13E為繪示根據一些示範實施例的製造半導體元件的方法中形成鰭部的方法的另一實例的橫截面圖。
圖14A至圖14E為繪示根據一些實施例的製造半導體元件的方法中形成鰭部的方法的又一實例的橫截面圖。
圖15A是繪示根據其他示範實施例的半導體元件的平面圖。
圖15B是沿著圖15A的線I-I’截取的橫截面圖。
圖15C是沿著圖15A的線II-II’截取的橫截面圖。
圖15D是圖15B的「B」部分的放大圖。
圖16繪示根據其他示範實施例的半導體元件的修改實例的橫截面圖。
圖17A至圖19A為沿著圖15A的線I-I’截取的橫截面圖，以說明根據特定實施例的半導體元件製造方法。
圖17B至圖19B為沿著圖15A的線II-II’截取的橫截面圖，以說明根據特定實施例的半導體元件製造方法。
圖20A至圖20E為繪示根據其他示範實施例的半導體元件製造方法中形成鰭部的方法的另一實例的橫截面圖。
圖21A與圖21B為繪示根據又一其他示範實施例的半導體元件的橫截面圖。
圖21C是圖21A的「C」部分的放大圖。
圖22至圖26為繪示根據又一其他示範實施例的半導體元件製造方法的橫截面圖。
圖27為繪示根據特定示範實施例的半導體元件的示意方塊 圖。
圖28為繪示根據特定實施例的包括半導體元件的電子系統實例的示意方塊圖。
圖29為繪示根據特定揭露實施例的包括半導體元件的記憶卡的實例的示意方塊圖。
下文中將參照其中繪示有示範實施例的所附圖式來更完整地描述本揭露。優點及特徵及達到其的方法將從以下將參照所附圖式更詳細描述的示範實施例而變得顯而易見。然而，應注意到，發明概念不限於以下示範實施例，且可以各種形式來實施。在圖式中，示範實施例不限於本文中提供的特定實例且可能為清楚起見而誇示。
本文所使用的術語僅為了描述特殊實施例的目的而不意圖限制本發明。做為本文中所使用的單數術語「一」及「所述」意圖為亦包括多數形式，除非上下文有其他清楚指示。做為本文中所使用的術語「及/或」包括任何以及所有相關聯的列出項目的一或多者的組合。將理解的是，當組件被稱為「連接」或「耦接」至另一組件時，其可以是直接連接或耦接至其他組件，或者可能存在中間組件。
相同地，將理解到當例如層、區或基板的組件稱作在另個組件「上」或「鄰近於」另個組件時，其可直接在另個組件上 或直接鄰近於另個組件，或者可能存在中間組件。相反地，術語「直接地」表示不存在中間組件。將進一步理解到，當本文中使用術語「包括」、「包含」及/或「含有」時，指定所陳述的特徵、整體、步驟、操作、組件及/或構件的存在，但不排除一或多個其他的特徵、整體、步驟、操作、組件、構件及/或其族群的添加或存在。
另外，實施方式中的實施例將以剖面圖做為理想示範圖來描述。因此，可根據製造技術及/或允許的誤差來修改示範圖的形狀。因此，實施例不限於示範圖中繪示的特定形狀，反而可包括其他可根據製造製程產生的形狀。圖式中例示的面積具有一般性質，且用於繪示組件的特定形狀。因此，這不應該被理解為限於本發明概念的範疇。
亦將理解到，雖然本文可使用術語「第一」、「第二」、「第三」等來描述各種組件，但是這些組件不應當受限於這些術語。除非上下文有另外說明，否則這些術語僅用於將一個組件與另個組件區別。因此，在一些實施例中的第一組件在其他實施例中可稱作第二組件，而不悖離本發明的教示。本文解釋與繪示的揭露的態樣的示範實施例包括其互補對應物。在整篇說明書中，相同參考數字或相同參考標示表示相同組件。
此外，本文是參照橫截面圖及/或平面圖(其為理想化的示範圖)來描述示範實施例。因此，所造成的(例如)與圖的形狀、製造技術及/或容忍度的差異是被預期的。因此，示範實施例 不應理解為受限於本文繪示的區域的形狀，反而包括例如從製造造成的形狀的誤差。舉例來說，繪示為矩形的蝕刻區域將(代表性地)具有圓形或曲線特徵。因此，圖式中繪示的區域自然是示意性的，且其形狀不意圖為限制示範實施例的範疇。
除非上下文另外指示，否則做為本文中使用的術語例如「相同」、「相等」、「平面」或「共平面」當表示位向、佈局、位置、形狀、尺寸、量或其他量測時，並不一定表示完全相同的位向、佈局、位置、形狀、尺寸、量或其他量測，反而意圖為涵蓋在(例如)由於製造製程可發生的可接受的誤差內的幾乎相同的位向、佈局、位置、形狀、尺寸、量或其他量測。本文中可使用術語「實質上」來表示此意涵。
在本文使用的「接觸」這個字表示直接接觸，除非另外指示。
圖1A是根據一些示範實施例繪示半導體元件的透視圖。圖1B是沿著圖1A的線I-I’截取的橫截面圖。圖1C是沿著圖1A的線II-II’截取的橫截面圖。圖1D是圖1B的「A」部分的放大圖。
請參照圖1A、圖1B、圖1C與圖1D，鰭FP1a(本文中亦描述為鰭組件或鰭部FP1a)自基板100突出。在一些實施例中，基板100可以是半導體基板主體。舉例來說，基板100可以是矽基板。然而，本發明概念並不限於此。在其他實施例中，基板100可以是絕緣層上矽(SOI)基板。以下，為了便於解釋，將描述半 導體基板主體的基板100做為實例。
鰭部FP1a是由半導體材料形成。舉例來說，鰭部FP1a可由矽形成。在一些實施例中，鰭部FP1a可對應於部分的基板100。舉例來說，鰭FP1a可直接連接至半導體基板主體的基板100而之間不存在界面，藉此形成基板100的鰭部FP1a。在特定實施例中，鰭部FP1a可摻雜有第一導電型的摻質。
在一實施例中，鰭部FP1a包括基部BP、在基部BP上的中間部IPa以及在中間部IPa上的通道部CPa。基部BP、中間部IPa以及通道部CPa可依序堆疊在基板100上。在一實施例中，鰭部FP1a是聯合體，使得基部BP、中間部IPa以及通道部CPa直接與彼此連接而之間不具有界面。基部BP、中間部IPa以及通道部CPa的每一者可具有相對側壁，其共同形成鰭部FP1a的兩個相對側壁。
如圖1B與圖1D中所繪示，在一實施例中，中間部IPa的寬度WI小於基部BP的寬度WB且大於通道部CPa的寬度WC。基部BP、中間部IPa以及通道部CPa的寬度WB、寬度WI以及寬度WC可在從基部BP朝向通道部CPa的方向上逐步減少。因此，基部BP、中間部IPa以及通道部CPa的側壁可具有階梯結構。根據一實施例，通道部CPa的寬度WC可實質上為一致的。相同地，中間部IPa的寬度WI可實質上為一致的。舉例來說，從通道部CPa底部至通道部CPa頂部的通道部CPa的側壁之間的寬度可實質上相同。因此，通道部CPa的側壁可實質上為垂直的。同樣 地，自中間部IPa底部至中間部IPa頂部的中間部IPa的側壁之間的寬度可實質上相同。因此，中間部IPa的側壁可實質上為垂直的。
在一些實施例中，通道部CPa的寬度WC可為小於或等於由中間部IPa的寬度WI減掉兩倍由薄化製程控制的最小移除厚度所獲得的值。在一些實施例中，通道部CPa的寬度WC可為小於或等於由中間部IPa的寬度WI減掉約2奈米所獲得的值。
相同地，中間部IPa的寬度WI可為小於或等於由基部BP的寬度WB減掉兩倍由薄化製程控制的最小移除厚度所獲得的值。在一些實施例中，中間部IPa的寬度WI可為小於或等於由基部BP的寬度WB減掉約2奈米所獲得的值。
在圖1B中，基部BP的側壁實質上垂直於基板100。或者，基部BP可具有傾斜側壁，使得基部BP的下部寬度可大於基部BP的上部寬度。在此情況下，基部BP的寬度WB可對應於基部BP的上部寬度。然而，如本文中所討論，鰭部FP1a的一部分的寬度可表示在所述部分中從一側壁至另一側壁的任何寬度。並且，當於本文中描述時，鰭部的一部分的平均寬度表示由所述部分的底部至所述部分的頂部的平均寬度。
在一實施例中，元件隔離圖案DIP配置在基板100上圍繞鰭部FP1a。元件隔離圖案DIP可形成在基部BP上且可覆蓋基部BP的兩側壁以及中間部IPa的兩側壁。在一些實施例中，元件隔離圖案DIP的頂表面配置在與中間部IPa頂端的實質上相同高 度處。
在一些實施例中，元件隔離圖案DIP包括覆蓋基部BP的兩側壁的第一絕緣圖案110a以及覆蓋中間部IPa的兩側壁的第二絕緣圖案115a。第一絕緣圖案110a可包括(例如)氧化矽(如高密度電漿氧化物及/或旋塗式玻璃(spin-on-glass；SOG)氧化物)。第二絕緣圖案115a可包括(例如)相同或不同的氧化矽(如未經摻雜的矽玻璃(USG)氧化物)。如圖1B的實例中所繪示，第一絕緣圖案110a接觸基部BP的兩側壁，且第二絕緣圖案115a接觸中間部IPa的兩側壁。
閘極160在元件隔離圖案DIP上橫越鰭部FP1a上方。閘極160形成在通道部CPa上，且可覆蓋通道部CPa的兩側壁以及頂表面。在一實施例中，閘絕緣層150配置在閘極160與通道部CPa之間。基部BP、中間部IPa以及通道部CPa的寬度WB、寬度WI以及寬度WC是在閘極160的縱向方向上定義。閘極160的縱向方向可對應於圖1A的X軸方向。
元件隔離圖案DIP上的閘極160的底表面是配置在與中間部IPa頂端實質上相同高度處或更高處。因此，閘極160並未形成在中間部IPa的兩側壁上以及基部BP的兩側壁上。因此，在特定實施例中，當施加操作電壓至閘極160時，不會在中間部IPa的側壁部分中產生通道。中間部IPa的側壁部分包括中間部IPa的側壁以及鄰近所述側壁的區域。通道產生在通道部CPa中。在一些實施例中，當施加操作電壓至閘極160時，通道部CPa的整 個部分可變成空乏區。
如在圖1A至圖1D中可見，鰭FP1a可視為具有兩側壁，各自包括在不同方向上(如垂直與水平)延伸的部分。因此，各側壁的不同部分處的斜率不同。舉例來說，鰭FP1a的至少一第一側壁在基部與中間部之間的界面處的斜率(如實質上水平的斜率)與在基部與通道部之間的中間部的部分處的斜率(如實質上垂直的斜率)不同。
在一些實施例中，閘極160可包括依序堆疊的導電阻障圖案155以及金屬圖案157。導電阻障圖案155可包括(例如)導電金屬氮化物(如氮化鈦、氮化鉭及/或氮化鎢)。金屬圖案157可包括(例如)鎢、鋁及/或銅。在一些實施例中，導電阻障圖案155的兩端可向上延伸以覆蓋金屬圖案157的兩側壁，如圖1A與圖1C中所繪示。然而，本發明概念不限於此。在其他實施例中，導電阻障圖案155可具有分別與金屬圖案157的兩側壁對齊的兩側壁。在又一其他實施例中，閘極160可包括至少一不同導電材料(如經摻雜矽及/或金屬矽化物)。
閘絕緣層150可包括熱氧化矽層、化學氣相沈積(CVD)氧化矽層、原子層沈積(ALD)氧化矽層以及高介電常數(high-k)介電層(如金屬氧化物層，諸如氧化鋁層及/或氧化鉿層)中的至少一者。在一些實施例中，若閘絕緣層150是由熱氧化矽層形成，則閘絕緣層150可受限地形成在通道部CPa的表面上。在此情況下，在元件隔離圖案DIP上的閘極160的底表面可配置在與中間 部IPa頂端實質上相同高度處(未繪示於圖1B或圖1D)。在其他實施例中，若閘絕緣層150是由(例如)CVD氧化矽層、ALD氧化矽層及/或high-k介電層形成，則元件隔離圖案DIP上的閘極160的底表面可配置在比中間部IPa的頂端更高處。若導電阻障圖案155覆蓋金屬圖案157的兩側壁，則閘絕緣層150的兩端可向上延伸以覆蓋閘極160的兩側壁。
閘間隙壁135可分別配置在閘極160的兩側壁上。閘間隙壁135可包括(例如)絕緣材料(如氮化矽及/或氮氧化矽)。在一些實施例中，緩衝絕緣層120可配置在閘間隙壁135與通道部CPa之間。緩衝絕緣層120可包括(例如)氧化矽。
一對源極/汲極圖案S/D可分別配置在閘極160兩側的基板100上。在此情況下，通道部CPa配置在所述一對源極/汲極圖案S/D之間。另外，中間部IPa亦可配置在所述一對源極/汲極圖案S/D之間。在一實施例中，通道部CPa及中間部IPa與所述一對源極/汲極圖案S/D接觸。
如圖1B與圖1C中所繪示，通道部CPa可包括由閘極160覆蓋的一對第一側壁SW1以及平行於閘極160的縱向方向的一對第二側壁SW2。當從平面圖來看時，第二側壁SW2可實質上垂直於第一側壁SW1。相同地，中間部IPa可包括平行於通道部CPa的第一側壁SW1的第一側壁以及平行對齊於通道部CPa的第二側壁SW2的第二側壁。源極/汲極圖案S/D可分別與通道部CPa的第二側壁SW2以及中間部IPa的第二側壁接觸。通道部CPa的寬 度WC對應於通道部CPa的所述一對第一側壁SW1之間的距離，且中間部IPa的寬度WI對應於中間部IPa的第一側壁之間的距離。
如圖1C中所繪示，基部BP可橫向延伸以配置在基板100與各源極/汲極圖案S/D之間。源極/汲極圖案S/D可分別與基部BP延伸的頂表面接觸。源極/汲極圖案S/D包括半導體材料。至少部分的各源極/汲極圖案S/D摻雜有與第一導電型相反的第二導電型的摻質。在一些實施例中，至少部分的各源極/汲極圖案S/D可與通道部CPa接觸。
可(例如)藉由磊晶生長製程且使用基部BP的延伸部分做為晶種來形成源極/汲極圖案S/D。在一些實施例中，若包括閘極160以及鰭部FP1a的場效電晶體為PMOS電晶體，則源極/汲極圖案S/D可包括能夠對通道部CPa提供壓縮力(compressive force)的半導體材料。舉例來說，若通道部CPa是由矽形成，則源極/汲極圖案S/D可包括矽-鍺(SiGe)。由於鍺的原子直徑大於矽的原子直徑，因此源極/汲極圖案S/D可提供壓縮力至通道部CPa。因此，當操作場效電晶體時，通道部CPa中的電洞遷移率可增加。
在其他實施例中，若場效電晶體是NMOS電晶體，則通道部CPa與源極/汲極圖案S/D可由矽形成。源極/汲極圖案S/D的頂表面可高於鰭部FP1a的頂表面。
層間絕緣層140可覆蓋源極/汲極圖案S/D。層間絕緣層140可具有實質上與閘極160頂表面共平面的頂表面。因此，層間 絕緣層140可不形成在閘極160的頂表面上或覆蓋閘極160的頂表面。層間絕緣層140可包括(例如)氧化矽層、氮化矽層及/或氮氧化矽層。
根據上述的包括場效電晶體的半導體元件，通道部CPa與基部BP之間的中間部IPa的寬度WI小於基部BP的寬度WB。因此，源極/汲極圖案S/D之間的擊穿特性(punch-through characteristic)可改善。因此，由於對應於通道部CPa下方的擊穿路徑的中間部IPa較基部BP窄，因此擊穿特性可改善。因此，短通道效應對於場效電晶體的影響可減少。
另外，由於中間部IPa，閘極160與鰭部FP1a之間的寄生電容可減少或最小化。更詳細地說，閘極160可與中間部IPa的頂表面邊緣重疊以定義寄生電容器，如圖1D中所繪示。中間部IPa的頂表面邊緣可定義為通道部CPa與中間部IPa的側壁之間的頂表面。由於中間部IPa較基部BP窄，因此中間部IPa的邊緣頂表面的面積可減少。因此，寄生電容器的電容可減少或最小化。若省略中間部IPa，則閘極160可與基部BP的具有大寬度的邊緣頂表面重疊。因此，寄生電容器的電容可增加。然而，根據上述實施例，較基部BP窄的中間部IPa是配置在通道部CPa與基部BP之間，使得寄生電容器的電容可減少或最小化。因此，場效電晶體的操作速度與可靠性可改善。因此，可實現高速與極佳可靠性的半導體元件。
此外，在特定實施例中，基部BP、中間部IPa以及通道 部CPa的寬度WB、寬度WI以及寬度WC自基部BP向通道部CPa逐步減少。因此，鰭部FP1a具有穩定垂直結構。因此，即使鰭部FP1a的高度增加，鰭部FP1a仍不會傾斜。若鰭部FP1a僅由窄的通道部CPa構成，則鰭部FP1a較有可能傾斜。
接著，將參照圖式描述根據特定實施例的半導體元件的修改實例。
圖2A是繪示根據發明概念的一些實施例的半導體元件的修改實例的透視圖，且圖2B是沿著圖2A的線I-I’截取的橫截面圖。
請參照圖2A與圖2B，罩幕間隙壁圖案180a可配置在元件隔離圖案DIP’與中間部IPa之間。罩幕間隙壁圖案180a可包括(例如)絕緣材料(如氧化矽及/或氮化矽)。根據本修改實例的元件隔離圖案DIP’可形成為聯合體，不像圖1A至圖1D的包括第一絕緣圖案110a與第二絕緣圖案115a的元件隔離圖案DIP。因此，覆蓋中間部IPa的側壁的元件隔離圖案DIP’的第一部分與覆蓋基部BP的側壁的元件隔離圖案DIP’的第二部分之間可不存在界面。注意到，本文中所用的術語「元件隔離結構」可表示用於半導體元件的一或多個做為隔離組件的組件。舉例來說，圖1A至圖1D的包括第一絕緣圖案110a與第二絕緣圖案115a的結合的圖案可稱為元件隔離結構。並且，圖2B的元件隔離圖案DIP’與罩幕間隙壁圖案180a可共同稱為元件隔離結構。
圖3繪示根據一些示範實施例的半導體元件的另一修改 實例的橫截面圖。
請參照圖3，可在基板100上配置多個鰭部FP1a。多個鰭部FP1a可平行於彼此來配置。閘極160可橫越多個鰭部FP1a。因此，閘極160可控制所述多個鰭部FP1a的通道部CPa。在一實施例中，所述多個鰭部FP1a以相等間隔配置。在一實施例中，各鰭部FP1a的基部BP的寬度WB可實質上小於或等於在閘極160的縱向方向上鰭部FP1a的間距70的一半。
接著，將參照圖式描述根據一實施例的製造半導體元件的方法。圖4至圖12A為繪示根據一些實施例的半導體元件的製造方法透視圖。圖4B至12B分別是取圖4A至圖12A的線I-I’的橫截面圖。圖4C至12C分別是取圖4A至圖12A的線II-II’的橫截面圖。
請參照圖4A、圖4B以及圖4C，罩幕圖案(見圖13A的102)可形成在基板100上，且接著可使用罩幕圖案做為蝕刻罩幕蝕刻基板100，藉此形成第一初步鰭105。罩幕圖案可具有在一個方向上(如Y軸方向)延伸的線型。隨後，可在基板100上形成第一絕緣層110，且接著可平坦化第一絕緣層110直到暴露出罩幕圖案。可移除暴露的罩幕圖案以暴露第一初步鰭105的頂表面。罩幕圖案可包括(例如)相對於基板100以及第一絕緣層110具有蝕刻選擇性的材料。舉例來說，若第一絕緣層110包括氧化矽層，則罩幕圖案可包括氮化矽層。另外，罩幕圖案可更包括配置在氮化矽層與基板100之間的緩衝層(如氧化矽層)。第一初步鰭 105可摻雜有第一導電型的摻質。
在一些實施例中，第一初步鰭105可具有實質上等於基部BP的寬度WB的寬度，參照圖1D的描述。
請參照圖5A、圖5B與圖5C，可使經平坦化的第一絕緣層110凹陷以形成第一絕緣圖案110a。第一絕緣圖案110a覆蓋第一初步鰭105下部部分的側壁。此時，暴露出第一初步鰭105的上部部分。
可對暴露的第一初步鰭105的上部部分進行第一薄化製程，以形成第二初步鰭105a。此時，第二初步鰭105a的下方形成基部BP。基部BP對應於第一初步鰭105的並未暴露於第一薄化製程的下部部分。基部BP被第一絕緣圖案110a覆蓋。
第一薄化製程減少第一初步鰭105的暴露的上部部分的寬度。根據第一薄化製程的實例，第一初步鰭105的暴露的上部部分可由等向性蝕刻製程(如乾式等向性蝕刻製程及/或濕式等向性蝕刻製程)直接蝕刻。根據第一薄化製程的另一實例，第一初步鰭105的暴露的上部部分可經氧化以形成犧牲氧化層，且接著可移除犧牲氧化層。在形成犧牲氧化層的期間，消耗第一初步鰭105的暴露的上部部分中的半導體原子(如矽原子)。因此，在移除犧牲氧化層之後，可形成具有窄寬度的第二初步鰭105a。
第一薄化製程可具有可控制的最小移除厚度。第二初步鰭105a的下部部分的寬度可實質上小於或等於由基部BP的寬度減掉兩倍第一薄化製程的最小移除厚度所獲得的值。在一些實施 例中，第二初步鰭105a的下部部分的寬度可實質上小於或等於由基部BP的寬度減掉約2奈米所獲得的值。
請參照圖6A、圖6B與圖6C，可在具有第二初步鰭105a的基板100上形成第二絕緣層115。第二絕緣層115覆蓋第二初步鰭105a的側壁以及頂表面。第二絕緣層115可包括(例如)單層氧化矽層或多層氧化矽層(如USG層與TEOS層的雙層)。
請參照圖7A、圖7B與圖7C，第二絕緣層115凹陷以形成第二絕緣圖案115a。此時，第二初步鰭105a的上部部分是暴露的。第二初步鰭105a的下部部分是由第二絕緣圖案115a覆蓋。
可對第二初步鰭105a的暴露的上部部分進行第二薄化製程，藉此形成通道部CP。此時，通道部CP下方形成中間部IP。中間部IP對應於第二初步鰭105a的並未暴露於第二薄化製程的下部部分。因此，形成包括基部BP、中間部IP以及通道部CP的鰭部FP1。在第二薄化製程的實例中，第二初步鰭105a的暴露的上部部分可經氧化以形成犧牲氧化層，且接著可移除犧牲氧化層以形成通道部CP。在一些實施例中，犧牲氧化層可由濕式蝕刻製程移除。在另一第二薄化製程的實例中，第二初步鰭105a的暴露的上部部分可直接藉由等向性蝕刻製程蝕刻。第一絕緣圖案110a與第二絕緣圖案115a可組成元件隔離圖案DIP。
由於第二薄化製程，通道部CP的寬度小於中間部IP的寬度。在一些實施例中，通道部CP的寬度可實質上小於或等於由中間部IP的寬度減掉兩倍由第二薄化製程可控制的最小移除厚度 所獲得的值。在一些實施例中，通道部CP的寬度可實質上小於或等於由中間部IP的寬度減掉約2奈米所獲得的值。
請參照圖8A、圖8B與圖8C，可在包括鰭部FP1與元件隔離圖案DIP的基板100上共形地形成緩衝絕緣層120。舉例來說，緩衝絕緣層120可以是氧化矽層。
隨後，可形成橫越鰭部FP1上方的虛擬閘極125。虛擬閘極125可在圖8A的X軸方向上延伸。可在虛擬閘極125上形成封蓋圖案130。舉例來說，可依序在具有緩衝絕緣層120的基板100上形成虛擬閘極層以及封蓋層，且接著可圖案化封蓋層以及虛擬閘極層以形成依序堆疊的虛擬閘極125以及封蓋圖案130。在形成封蓋層之前，可平坦化虛擬閘極層的頂表面。封蓋圖案130可由相對於虛擬閘極125具有蝕刻選擇性的材料形成。舉例來說，虛擬閘極125可由多晶矽形成，且封蓋圖案130可由氧化矽、氮氧化矽及/或氮化矽形成。在其他實施例中，可省略封蓋圖案130。
可在基板100上共形地形成閘間隙壁層，且接著可非等向性蝕刻閘間隙壁層，以分別在虛擬閘極125的兩側壁上形成閘間隙壁135。此時，鰭間隙壁135f可形成在配置於虛擬閘極125的兩側的鰭部FP1的側壁上，如圖8A中所繪示。
請參照圖9A、圖9B與圖9C，在虛擬閘極125兩側的鰭部FP1(即通道部CP與中間部IP)可經蝕刻以暴露配置在虛擬閘極125兩側的基部BP。因此，形成參照圖1A至圖1D描述的鰭部FP1a。由於暴露基部BP的蝕刻製程，可移除鰭間隙壁135f，且 可蝕刻緩衝絕緣層120以及在虛擬閘極125兩側的部分的元件隔離圖案DIP。此時，可蝕刻封蓋圖案130的上部部分。然而，至少可留下封蓋圖案130的下部部分。另外，可留下閘間隙壁135。
請參照圖10A、圖10B與圖10C，可形成源極/汲極圖案S/D。舉例來說，在一實施例中，可使用基部BP的暴露的頂表面做為晶種進行選擇性磊晶生長製程，藉此形成源極/汲極圖案S/D。如上述，基部BP的寬度大於通道部CPa與中間部IPa的寬度。因此，增加了選擇性磊晶生長製程的晶種區。因此，可輕易地形成源極/汲極圖案S/D。在一實施例中，藉由原位方法或離子植入方法使源極/汲極圖案S/D摻雜有第二導電型的摻質。
如參照圖1A至圖1D的描述，若場效電晶體為PMOS電晶體，則源極/汲極圖案S/D可形成為包括能夠提供壓縮力至通道部CPa的半導體材料(如矽-鍺(SiGe))。或者，若場效電晶體為NMOS電晶體，則源極/汲極圖案S/D可形成為包括(例如)矽。
請參照圖11A、圖11B與圖11C，隨後，可在基板100的整個頂表面上形成層間絕緣層140，且接著可平坦化層間絕緣層140。此時，虛擬閘極125可用做平坦化終止層。因此，可移除留下的封蓋圖案130以暴露虛擬閘極125。經平坦化的層間絕緣層140可覆蓋配置在虛擬閘極125兩側的源極/汲極圖案S/D。在層間絕緣層140的平坦化製程期間，可移除閘間隙壁135的上部部分。虛擬閘極125具有相對於平坦化的層間絕緣層140以及閘間隙壁135的蝕刻選擇性。
請參照圖12A、圖12B與圖12C，移除暴露的虛擬閘極125以及在其下的緩衝絕緣層120以形成閘槽145。閘槽145可暴露虛擬閘極125下方的鰭部FP1a(特別是通道部CPa)。
隨後，可在閘槽145中的暴露的鰭部FP1a上形成圖1A至圖1D的閘絕緣層150，且接著可形成閘導電層以填滿閘槽145。可平坦化閘導電層直到暴露出平坦化的層間絕緣層140，藉此形成閘槽145中的參照圖1A至圖1D描述的閘極160。
閘絕緣層150可包括(例如)氧化矽層及/或high-k介電層。閘絕緣層150可例如藉由熱氧化製程、化學氣相沈積(CVD)製程及/或原子層沈積(ALD)製程來形成。在一些實施例中，若閘絕緣層150是藉由熱氧化製程形成，則閘絕緣層150可受限地形成在閘槽145中通道部CPa的暴露的表面上。在其他實施例中，若閘絕緣層150包括由CVD製程及/或ALD製程形成的一或多個絕緣層，則閘絕緣層150可共形地形成在平坦化的層間絕緣層140的頂表面以及閘槽145的內表面上。
在一些實施例中，閘導電層可包括依序堆疊的導電緩衝層與金屬層。導電緩衝層可共形地形成在平坦化的層間絕緣層140的頂表面以及閘槽145的內表面上。可形成金屬層以填滿閘槽145。在此情況下，閘極160可包括依序堆疊的導電阻障圖案155以及金屬圖案157，如圖1A至圖1D中所繪示。在一些實施例中，若閘絕緣層150亦形成在平坦化的層間絕緣層140的頂表面上，則可一同平坦化閘導電層與經平坦化的層間絕緣層140的頂表面 上的閘絕緣層。
由於是將閘導電層平坦化直到暴露出平坦化的層間絕緣層140，因此閘極160的頂表面可實質上與平坦化的層間絕緣層140的頂表面共平面。
在上述半導體元件的製造方法中，閘極160是使用虛擬閘極125與閘槽145來形成。或者，可依序在圖7A至圖7C中繪示的結構上形成閘絕緣層150與閘導電層，且接著可圖案化閘導電層以形成閘極。
另一方面，可藉由不同方法形成鰭部FP1。
圖13A至圖13E為繪示根據一些實施例的製造半導體元件的方法中的形成鰭部的方法的另一實例的橫截面圖。
請參照圖13A，可在基板100上形成罩幕圖案102，且接著可使用罩幕圖案102做為蝕刻罩幕蝕刻基板100以形成第一初步鰭105。隨後，可在基板100上形成第一絕緣層110，且接著可平坦化第一絕緣層110直到暴露罩幕圖案102。
請參照圖13B，可使經平坦化的第一絕緣層110凹陷以形成第一絕緣圖案110a。第一絕緣圖案110a可覆蓋第一初步鰭105的下部部分，且可暴露第一初步鰭105的上部部分的側壁。此時，罩幕圖案102留在第一初步鰭105的頂表面上。
對第一初步鰭105上部部分的暴露的側壁進行第一薄化製程，藉此形成第二初步鰭105a。此時，第二初步鰭105a下方形成基部BP。由於在第一薄化製程期間罩幕圖案102留在第一初步 鰭105的頂表面上，因此可不減少第二初步鰭105a的高度。
請參照圖13C，在基板100上形成第二絕緣層115，且接著可平坦化第二絕緣層115直到暴露罩幕圖案102。
請參照圖13D，可移除暴露的罩幕圖案102以暴露第二初步鰭105a的頂表面。此時，可部分蝕刻平坦化的第二絕緣層115的上部部分。
請參照圖13E，可使經平坦化的第二絕緣層115凹陷以形成覆蓋第二初步鰭105a下部部分的第二絕緣圖案115a。此時，第二初步鰭105a的上部部分是暴露的。隨後，可對第二初步鰭105a的暴露的上部部分進行參照圖7A至圖7C描述的第二薄化製程。因此，可形成圖7A至圖7C的鰭部FP1。接著，可進行參照圖8A至圖12A、圖8B至圖12B以及圖8C至圖12C描述的後續製程。
圖14A至圖14E為繪示根據一些實施例的製造半導體元件的方法中形成鰭部的方法的又另一實例的橫截面圖。
請參照圖14A，可在基板100上形成罩幕圖案103。罩幕圖案103的寬度可實質上等於參照圖1A至圖1D描述的中間部IPa的寬度WI。
請參照圖14B，可使用罩幕圖案103做為蝕刻罩幕蝕刻基板100，藉此形成初步鰭105b。初步鰭105b的底端可配置在與中間部IPa的底端實質上相同高度處。
可在基板100上共形地形成罩幕間隙壁層，且接著可蝕刻(如非等向性蝕刻)罩幕間隙壁層，以在初步鰭105b與罩幕圖 案103的側壁上形成罩幕間隙壁180。可例如藉由化學氣相沈積(CVD)製程或原子層沈積(ALD)製程形成罩幕間隙壁層。罩幕間隙壁180可由相對於基板100具有蝕刻選擇性的絕緣材料來形成。舉例來說，罩幕間隙壁180可由氧化矽、氮氧化矽及/或氮化矽形成。
請參照圖14C，可使用罩幕圖案103以及罩幕間隙壁180做為蝕刻罩幕蝕刻基板100，藉此形成在初步鰭105b下方的基部BP。
請參照圖14D，隨後，可在基板100上形成元件隔離層117，且接著可平坦化元件隔離層117直到暴露罩幕圖案103。
請參照圖14E，可移除暴露的罩幕圖案103。可使經平坦化的元件隔離層117凹陷以形成元件隔離圖案DIP’。元件隔離圖案DIP’覆蓋初步鰭105b的下部部分。當平坦化的元件隔離層117凹陷時，蝕刻罩幕間隙壁180以暴露初步鰭105b的上部部分。因此，罩幕間隙壁圖案180可分別形成在元件隔離圖案DIP’與初步鰭105b的下部部分的側壁之間。
可對初步鰭105b的暴露的上部部分進行參照圖7A至圖7C描述的第二薄化製程，藉此形成圖7A至圖7C中繪示的鰭部FP1。之後，可進行參照圖8A至圖12A、圖8B至圖12B以及圖8C至圖12C描述的後續製程，以實現圖2A至圖2B中繪示的半導體元件。
圖15A是繪示根據其他實施例的半導體元件的平面圖。 圖15B是沿著圖15A的線I-I’截取的橫截面圖。圖15C是沿著圖15A的線II-II’截取的橫截面圖。圖15D是圖15B的「B」部分的放大圖。在本實施例中，與在上述圖1A至圖1D的實施例中描述的組件相同者，將以相同參考數字或相同參考標示來表示。為便於解釋，將省略或簡單提及上述實施例中描述的相同組件的敘述。以下將主要描述本實施例與上述實施例之間的差異。
請參照圖15A、圖15B、圖15C與圖15D，根據本實施例的鰭部FP2a可包括基部BP、通道部CPa以及配置在基部BP與通道部CPa之間的中間部IPMa。中間部IPMa可包括多個依序堆疊的子中間部L1a與子中間部L2a。如圖15B與圖15D中所繪示，堆疊的子中間部L1a與子中間部L2a的寬度WI1與寬度WI2彼此不同。堆疊的子中間部L1a與子中間部L2a的寬度WI1與寬度WI2各小於基部BP的寬度WB且大於通道部CPa的寬度WC。子中間部L1a與子中間部L2a是以聯合體來實現。因此，子中間部L1a與子中間部L2a彼此直接連接而之間不存在界面。
如圖15D中所繪示，堆疊的子中間部L1a與子中間部L2a的寬度WI1與寬度WI2可在從基部BP向通道部CPa的方向上逐步減少。堆疊的子中間部L1a與子中間部L2a的最上方的子中間部L2a的寬度WI2大於通道部CPa的寬度WC。堆疊的子中間部L1a與子中間部L2a的最下方的子中間部L1a的寬度WI1小於基部BP的寬度WB。在一些實施例中，子中間部L1a與子中間部L2a的各者可具有實質上一致的寬度。
通道部CPa的寬度WC可為小於或等於由最上方的子中間部L2a的寬度WI2減掉約2奈米所獲得的值。最下方的子中間部L1a的寬度WI1可為小於或等於由基部BP的寬度WB減掉約2奈米所獲得的值。
在圖15B、圖15C與圖15D中，中間部IPMa包括依序堆疊的第一子中間部L1a以及第二子中間部L2a。然而，本發明概念不限於此。舉例來說，中間部IPMa可包括三個或更多個依序堆疊的子中間部。以下，為便於解釋，將描述具有第一子中間部L1a以及第二子中間部L2a的中間部IPMa做為實例。
元件隔離圖案DIPa覆蓋基部BP的兩側壁以及子中間部L1a與子中間部L2a的兩側壁，且閘極160覆蓋通道部CPa的兩側壁及頂表面。閘極160並未覆蓋子中間部L1a與子中間部L2a的側壁。
元件隔離圖案DIPa可包括依序堆疊的第一絕緣圖案110a、第二絕緣圖案215與第三絕緣圖案217。第一絕緣圖案110a覆蓋基部BP的兩側壁，且第二絕緣圖案215覆蓋第一子中間部L1a的兩側壁。第三絕緣圖案217覆蓋第二子中間部L2a的兩側壁。如圖15B的實例中繪示，第一絕緣圖案110a接觸基部BP的側壁，第二絕緣圖案215接觸第一子中間部L1a的側壁，且第三絕緣圖案217接觸第二子中間部L2a的側壁。
源極/汲極圖案S/D可分別配置在閘極160的兩側。通道部CPa以及中間部IPMa可配置在源極/汲極圖案S/D之間。
可將圖3的修改實例的特徵應用至根據本實施例的半導體元件。舉例來說，可在基板100上平行配置多個鰭部FP2a，且閘極160可橫越所述多個鰭部FP2a上方。閘極160可覆蓋所述多個鰭部FP2a的通道部CPa的側壁及頂表面。
根據本實施例的半導體元件的其他組件可與上述實施例中的對應組件相同。
圖16繪示根據其他實施例的半導體元件的修改實例的橫截面圖。
請參照圖16，根據本修改實例的元件隔離圖案DIPa’可以是聯合體。元件隔離圖案DIPa’覆蓋基部BP以及中間部IPMa的側壁。第一罩幕間隙壁圖案280a可配置在元件隔離圖案DIPa’與第二子中間部L2a的側壁之間。第二罩幕間隙壁圖案285a可配置在元件隔離圖案DIPa’與第一子中間部L1a的側壁之間，且可配置在元件隔離圖案DIPa’與第一罩幕間隙壁圖案280a之間。第一罩幕間隙壁圖案280a與第二罩幕間隙壁圖案285a可例如由相對於基板100具有蝕刻選擇性的絕緣材料形成。舉例來說，第一罩幕間隙壁圖案280a與第二罩幕間隙壁圖案285a的各者可由氧化矽層或氧化矽層與氮化矽層的雙層形成。
圖17A至圖19A為沿著圖15A的線I-I’截取的橫截面圖，以說明根據特定示範實施例的半導體元件的製造方法。圖17B至圖19B為沿著圖15A的線II-II’截取的橫截面圖，以說明根據特定示範實施例的半導體元件的製造方法。
請參照圖17A與圖17B，可使用罩幕圖案(未繪示)蝕刻基板100以形成第一初步鰭，且可形成第一絕緣圖案110a以覆蓋第一初步鰭的下部部分。可對第一初步鰭的暴露的上部部分進行第一薄化製程，藉此形成第二初步鰭205。此時，第二初步鰭205下方形成基部BP。基部BP的側壁覆蓋有第一絕緣圖案。如參照圖5A至圖5C的描述，第一薄化製程可以是等向性蝕刻製程，其直接蝕刻第一初步鰭的暴露的上部部分，或者第一薄化製程可以是使用形成犧牲氧化層以及移除犧牲氧化層的製程。
請參照圖18A與圖18B，可形成第二絕緣圖案215以覆蓋第二初步鰭205的下部部分。此時，第二初步鰭205的上部部分是暴露的。對第二初步鰭205的暴露的上部部分進行第二薄化製程，藉此形成第三初步鰭207。此時，第三初步鰭207下方形成第一子中間部L1。第一子中間部L1的側壁是由第二絕緣圖案215覆蓋。第二薄化製程可例如是等向性蝕刻製程，其直接蝕刻第二初步鰭205的暴露的上部部分，或者第二薄化製程可以是使用形成犧牲氧化層以及移除犧牲氧化層的製程。
請參照圖19A與圖19B，可形成第三絕緣圖案217以覆蓋第三初步鰭207的下部部分的側壁。此時，第三初步鰭207的上部部分是暴露的。對第三初步鰭207的暴露的上部部分進行第三薄化製程，藉此形成通道部CP。此時，通道部BP下方形成第二子中間部L2。第二子中間部L2的側壁是由第三絕緣圖案217覆蓋。第三薄化製程可例如是等向性蝕刻製程，其直接蝕刻第三 初步鰭207的暴露的上部部分，或者第三薄化製程可以是使用形成犧牲氧化層以及移除犧牲氧化層的製程。
第一子中間部L1與第二子中間部L2組成中間部IPM。因此，可形成包括依序堆疊的基部BP、中間部IPM以及通道部CP的鰭部FP2。接著，可進行參照圖8A至圖12A、圖8B至圖12B以及圖8C至圖12C描述的後續製程，以實現圖15A至圖15D中繪示的半導體元件。
圖20A至圖20E為繪示根據特定示範實施例的半導體元件製造方法的形成鰭部的方法的另一實例的橫截面圖。
請參照圖20A，可在基板100上形成罩幕圖案202，且接著可使用罩幕圖案202做為蝕刻罩幕蝕刻基板100，以形成初步鰭210。第一罩幕間隙壁層可共形地形成，且接著可非等向性蝕刻第一罩幕間隙壁層，以形成第一罩幕間隙壁280。可分別在初步鰭210的兩側壁以及罩幕圖案202的兩側壁上形成第一罩幕間隙壁280。
請參照圖20B，可使用罩幕圖案202以及第一罩幕間隙壁280做為蝕刻罩幕蝕刻基板100，藉此在第一罩幕間隙壁280以及初步鰭210下方形成第一子中間部L1。
請參照圖20C，第二罩幕間隙壁層可共形地形成在基板100上，且接著可非等向性蝕刻第二罩幕間隙壁層以形成第二罩幕間隙壁285。可分別在第一罩幕間隙壁280上以及第一子中間部L1的兩側壁上形成第二罩幕間隙壁285。
可使用罩幕圖案202以及第二罩幕間隙壁285做為蝕刻罩幕蝕刻基板100，藉此在第二罩幕間隙壁285以及第一子中間部L1下方形成基部BP。
請參照圖20D，可在基板100上形成元件隔離層217，且接著可平坦化元件隔離層217直到暴露罩幕圖案202。可移除暴露的罩幕圖案202。當移除罩幕圖案202時，可同時蝕刻第一罩幕間隙壁280與第二罩幕間隙壁285的頂端部分以及蝕刻平坦化的元件隔離層217的頂端部分。
請參照圖20E，可使經平坦化的元件隔離層217凹陷以形成元件隔離圖案DIPa’。元件隔離圖案DIPa’的頂表面低於初步鰭210的頂表面。當元件隔離層217凹陷時，可移除第一罩幕間隙壁280與第二罩幕間隙壁285的上部部分以暴露初步鰭210的上部部分。此時，可形成第一罩幕間隙壁圖案280a與第二罩幕間隙壁圖案285a，且初步鰭210的下部部分的側壁可被元件隔離圖案DIPa’以及第一罩幕間隙壁圖案280a與第二罩幕間隙壁圖案285a覆蓋。可對初步鰭210的暴露的上部部分進行薄化製程，藉此形成通道部CP。此時，通道部CP下方形成第二子中間部L2。因此，形成鰭部FP2。之後，可進行參照圖8A至圖12A、圖8B至圖12B以及圖8C至圖12C描述的後續製程，以實現圖16中繪示的半導體元件。
圖21A與圖21B為繪示根據又一其他實施例的半導體元件的橫截面圖。圖21C是圖21A的「C」部分的放大圖。在本實 施例中，與圖1A至圖1D的實施例中描述的相同的組件將以相同參考數字或相同參考標示表示。為便於解釋，將省略或簡單提及圖1A至圖1D的實施例中描述的相同的組件的敘述。以下將主要描述上述實施例與本實施例之間的差異。圖21A為沿著閘極縱向方向的橫截面圖，且圖21B為沿著閘極縱向方向的垂直方向截取的橫截面圖。
請參照圖21A、圖21B與圖21C，根據本實施例的鰭部FP3a可包括基部BP、中間部IPa以及通道部CPMa。通道部CPMa可包括多個依序堆疊的子通道部C1a與子通道部C2a。
堆疊的子通道部C1a與子通道部C2a的寬度WC1與寬度WC2彼此不同。子通道部C1a與子通道部C2a的各寬度WC1與寬度WC2小於中間部IPa的寬度WI。子通道部C1a與子通道部C2a的寬度WC1與寬度WC2可在從基部BP向通道部CPMa的方向上逐步減少。子通道部C1a與子通道部C2a的最下方的子通道部C1a的寬度WC1小於中間部IPa的寬度WI。在一些實施例中，最下方的子通道部C1a的寬度WC1可為小於或等於由中間部IPa的寬度WI減掉兩倍由薄化製程可控制的最小移除厚度所獲得的值。在一些實施例中，最下方的子通道部C1a的寬度WC1可為小於或等於由中間部IPa的寬度WI減掉約2奈米所獲得的值。各子通道部C1a與子通道部C2a可具有實質上一致的寬度。
元件隔離圖案DIPb可覆蓋基部BP的兩側壁以及中間部IPa的兩側壁。閘極160可覆蓋通道部CPMa的所有子通道部C1a 與子通道部C2a的側壁。閘極160並未覆蓋中間部IPa的側壁。當施加操作電壓至閘極160時，所有子通道部C1a與子通道部C2a可變成空乏區。在一實施例中，子通道部C1a與子通道部C2a的各者的整個部分可變成空乏區。
罩幕間隙壁圖案385a可分別配置在元件隔離圖案DIPb與中間部IPa的兩側壁之間。罩幕間隙壁圖案385a可由相對於基板100具有蝕刻選擇性的絕緣材料形成。
在根據本實施例的半導體元件中，通道部CPMa包括多個具有彼此不同的寬度WC1與寬度WC2的子通道部C1a與子通道部C2a，且閘極160覆蓋所述多個子通道部C1a與子通道部C2a的側壁。因此，通道部CPMa中產生的通道的通道寬度可增加，以增加場效電晶體的導通電流。另外，由於中間部IPa，可獲得參照圖1A至圖1D描述的效果。
可將圖3的修改實例的特徵應用至根據本實施例的半導體元件。因此，可在基板100上配置多個鰭部FP3a，且閘極160可橫越所述多個鰭部FP3a上方。根據本實施例的半導體元件的其他組件可與參照圖1A至圖1D描述的實施例中的對應組件實質上相同。
可將圖15A至圖15D中繪示的實施例的特徵應用至根據本實施例的半導體元件。更詳細地說，可將圖21A至圖21C的中間部IPa置換成圖15A至圖15D中繪示的中間部IPMa。
圖22至圖26為繪示根據特定示範實施例的製造半導體 元件的方法的橫截面圖。
請參照圖22，可在基板100上形成罩幕圖案302，且接著可使用罩幕圖案302做為蝕刻罩幕蝕刻基板100，以形成第一初步鰭305。第一罩幕間隙壁380可分別形成在罩幕圖案302的兩側壁以及第一初步鰭305的兩側壁上。
請參照圖23，可使用罩幕圖案302以及第一罩幕間隙壁380做為蝕刻罩幕蝕刻基板100，藉此在第一初步鰭305以及第一罩幕間隙壁380下方形成第二初步鰭307。第二初步鰭307的下部部分的寬度可等於圖21A至圖21C的中間部IPa的寬度WI。
隨後，可分別在第二初步鰭307的兩側壁上形成第二罩幕間隙壁385。第二罩幕間隙壁385亦可分別覆蓋第一罩幕間隙壁380的側壁。
請參照圖24，可使用罩幕圖案302以及第二罩幕間隙壁385做為蝕刻罩幕蝕刻基板100，藉此在第二初步鰭307以及第二罩幕間隙壁385下方形成基部BP。
隨後，可在基板100上形成元件隔離層317，且接著可平坦化元件隔離層317直到暴露罩幕圖案302。
請參照圖25，可移除暴露的罩幕圖案302，且接著可使經平坦化的元件隔離層317凹陷以形成元件隔離圖案DIPb。元件隔離圖案DIPb可覆蓋基部BP的兩側壁以及第二初步鰭307的下部部分的兩側壁。此時，可移除第一罩幕間隙壁380以暴露第一初步鰭305，且亦可移除第二罩幕間隙壁385的上部部分以暴露第 二初步鰭307的上部部分。可分別在元件隔離圖案DIPb與第二初步鰭307的下部部分的兩側壁之間形成罩幕間隙壁圖案385a。
請參照圖26，可對暴露的第一初步鰭305以及第二初步鰭307的暴露的上部部分進行薄化製程，藉此形成通道部CPM。此時，通道部CPM下方形成中間部IP。中間部IP對應於第二初步鰭307的並未暴露於薄化製程的下部部分。
可藉由薄化製程將第二初步鰭307的暴露的上部部分形成為第一子通道部C1，且可藉由薄化製程將暴露的第一初步鰭305形成為第二子通道部C2。通道部CPM中可包括第一子通道部C1與第二子通道部C2。因此，可進行包括基部BP、中間部IP以及通道部CPM的鰭部FP3。接著，可進行參照圖8A至圖12A、圖8B至圖12B以及圖8C至圖12C描述的後續製程，以實現圖21A至圖21C中繪示的半導體元件。
上述根據實施例的半導體元件可包括例如場效電晶體，且(例如)可實現為各種半導體元件，諸如邏輯元件、系統晶片(system-on-chip，SOC)以及半導體記憶體元件。
圖27為繪示根據發明概念的實施例的半導體元件的示意方塊圖。
請參照圖27，根據特定實施例的半導體元件可包括第一區500以及第二區550。在一些實施例中，第一區500可對應於單元陣列區(cell array region)，且第二區550可對應於邏輯電路區。上述實施例的場效電晶體可例如應用至第二區550。舉例來說，在 特定實施例中，第一區500是快閃記憶體單元陣列區、磁性記憶體單元陣列區或相變化記憶體單元陣列區。在此情況下，根據揭露的實施例的半導體元件可實現為快閃記憶體元件、磁性記憶體元件及/或相變化記憶體元件。
在其他實施例中，若第一區500是靜態隨機存取記憶體(SRAM)單元陣列區，則上述實施例的場效電晶體亦可應用於第一區500。如圖26中所繪示，第二區550可圍繞第一區500。或者，第一區500與第二區550可彼此橫向隔開。
在又一其他實施例中，所有第一區500與第二區550可以是邏輯電路區。在此情況下，上述實施例的場效電晶體可應用於所有第一區500與第二區550。
上述實施例中的半導體元件可使用各種封裝技術來進行封裝。舉例來說，可使用以下任一者來進行根據上述實施例的半導體元件的封裝：堆疊封裝(package on package；POP)技術、球形柵格陣列(BGA)技術、晶片級封裝(chip scale package；CSP)技術、塑膠引線晶片載體(plastic leaded chip carrier；PLCC)技術、塑膠雙列直插式封裝(plastic dual in-line package；PDIP)技術、晶粒蜂窩狀包裝(die in waffle pack)技術、晶圓中晶粒形式(die in wafer form)技術、板載晶片(chip on board；COB)技術、陶瓷雙列直插式封裝(ceramic dual in-line package；CERDIP)技術、塑膠公制四方扁平封裝(plastic metric quad flat package；PMQFP)技術、塑膠四方扁平封裝(plastic quad flat package；PQFP) 技術、小型封裝(small outline package；SOIC)技術、超小型封裝(shrink small outline package；SSOP)技術、薄型小型封裝(thin small outline package；TSOP)技術、薄型四方扁平封裝(thin quad flat package；TQFP)技術、系統封裝(system in package；SIP)技術、多晶片封裝(multi-chip package；MCP)技術、晶圓級構裝(wafer-level fabricated package；WFP)技術以及晶圓級製程堆疊封裝(wafer-level processed stack package；WSP)技術。
圖28為繪示根據示範實施例的包括半導體元件的電子系統的實例的示意方塊圖。
請參照圖28，根據特定實施例的電子系統1100可包括控制器1110、輸入/輸出單元(I/O單元)1120、記憶體元件1130、介面單元1140以及資料匯流排1150。控制器1110、I/O單元1120、記憶體元件1130以及介面單元1140中的至少兩者可透過資料匯流排1150彼此連接。資料匯流排1150可對應於傳送電子訊號的路徑。
控制器1110可包括微處理器、數位訊號處理器、微控制器或其他具有與上述任一者類似的功能的邏輯元件中的至少一者。若根據上述實施例的半導體元件實現為邏輯元件，則控制器1100可包括根據上述實施例的半導體元件中的至少一者。I/O單元1120可包括小鍵盤、鍵盤及/或顯示單元。記憶體元件1130可儲存資料及/或指令。記憶體元件1130可包括(例如)非揮發性記憶體元件。若根據上述實施例的半導體元件實現為快閃記憶體元 件、磁性記憶體元件及/或相變化記憶體元件，則記憶體元件1130可包括根據本發明概念的上述實施例的半導體元件中的至少一者。介面單元1140可傳送電子資料至通信網路，或可從通信網路接收電子資料。介面單元1140可以無線或有線操作。舉例來說，介面單元1140可包括天線或有線/無線收發器。雖然圖式中未繪示，然而電子系統1100可更包括做為快取記憶體元件(cache memory device)的快速DRAM元件及/或快速SRAM元件，以改善控制器1110的操作。若根據揭露的實施例的半導體元件實現為SRAM元件，則快取記憶體元件可包括根據本發明概念的上述實施例的半導體元件中的至少一者。
電子系統1100可應用於(例如)個人數位助理器(personal digital assistant；PDA)、可攜式電腦(portable computer)、網路平板電腦(web tablet)、無線電話(wireless phone)、行動電話(mobile phone)、數位隨身聽(digital music player)、記憶卡(memory card)或其他電子產品。其它電子產品亦可以無線方式接收或傳送資訊資料。
圖29為繪示根據特定示範實施例的包括半導體元件的記憶卡的實例的示意方塊圖。
請參照圖29，根據一實施例的記憶卡1200包括記憶體元件1210。若根據上述實施例的半導體元件實現為快閃記憶體元件、磁性記憶體元件及/或相變化記憶體元件，則記憶體元件1210可包括根據上述實施例的半導體元件中的至少一者。記憶卡1200 可包括記憶體控制器1220，其控制主機與記憶體元件1210之間的資料通信。
記憶體控制器1220可包括中央處理單元(CPU)1222，其控制記憶卡1200的所有操作。若根據上述實施例的半導體元件實現為邏輯元件，則CPU 1222可包括根據上述實施例的半導體元件中的至少一者。此外，記憶體控制器1220可包括用做CPU 1222的操作記憶體的SRAM元件1221。根據特定實施例的半導體元件可應用於SRAM元件1221。另外，記憶體控制器1220可更包括主機介面單元1223與記憶體介面單元1225。主機介面單元1223可經設置以包括記憶卡1200與主機之間的資料通信協定(data communication protocol)。記憶體介面單元1225可將記憶體控制器1220連接至記憶體元件1210。記憶體控制器1220可更包括錯誤檢查及校正(error check and correction；ECC)方塊1224。ECC方塊1224可偵測並校正從記憶體元件1210讀出的資料的錯誤。雖然圖式中未繪示，然而記憶卡1200可更包括儲存程式碼資料以與主機介接的唯讀記憶體(ROM)元件。記憶卡1200可用做可攜式資料儲存卡。或者，記憶卡1200可實現為固態硬碟(solid state disk；SSD)，其用做電腦系統的硬碟。
如上述，通道部與基部之間的中間部的寬度小於基部的寬度。因此，可改善源極/汲極圖案之間的擊穿特性。另外，由於中間部，鰭部與閘極之間的寄生電容可減少或最小化。因此，可實現具有極佳可靠性的高度積集的半導體元件。
雖然已參照實例實施例描述本揭露，然而對本領域具有通常知識者而言將為顯而易見的是，可進行各種變化與修改而不悖離揭露的實施例的精神與範疇。因此，將理解到，上述實施例並非限制性而是說明性的。因此，本發明概念的範疇是由以下申請專利範圍及其等效物的最廣泛容許解釋來判定，而不應被以上描述約束或限制。
110a‧‧‧第一絕緣圖案
115a‧‧‧第二絕緣圖案
150‧‧‧閘絕緣層
155‧‧‧導電阻障圖案
157‧‧‧金屬圖案
160‧‧‧閘極
BP‧‧‧基部
CPa‧‧‧通道部
DIP‧‧‧元件隔離圖案
FP1a‧‧‧鰭部
IPa‧‧‧中間部
SW1‧‧‧第一側壁
WC、WI、WB‧‧‧寬度

Claims (25)

  1. 一種半導體元件，包括：鰭組件，自基板突出，所述鰭組件包括包含兩側壁的基部、在所述基部上且包括兩側壁的中間部以及在所述中間部上且包括兩側壁的通道部，且所述中間部的寬度小於所述基部的寬度且大於所述通道部的寬度；元件隔離圖案，配置在所述基板上圍繞所述鰭組件，所述元件隔離圖案覆蓋所述基部的兩側壁以及所述中間部的兩側壁；閘極，橫越所述鰭組件的上方，所述閘極覆蓋所述通道部的兩側壁以及頂表面；以及閘絕緣層，配置在所述通道部與所述閘極之間，其中與在所述基部及所述通道部之間的所述中間部的一部分處的斜率相比，所述鰭組件的至少第一側壁在所述基部及所述中間部之間的界面處具有不同斜率。
  2. 如申請專利範圍第1項所述的半導體元件，其中配置在所述元件隔離圖案上的所述閘極的底表面實質上配置在與所述中間部的頂端相同高度處或更高處。
  3. 如申請專利範圍第1項所述的半導體元件，其中所述閘極並未覆蓋所述中間部的側壁。
  4. 如申請專利範圍第1項所述的半導體元件，其中所述基部、所述中間部以及所述通道部的寬度逐步減少。
  5. 如申請專利範圍第1項所述的半導體元件，其中當施加操 作電壓至所述閘極時，實質上在所述通道部中產生通道。
  6. 如申請專利範圍第1項所述的半導體元件，其中所述通道部的寬度小於或等於從所述中間部的寬度減掉兩倍由薄化製程可控制的最小移除厚度所獲得的值。
  7. 如申請專利範圍第1項所述的半導體元件，其中所述通道部的寬度小於或等於從所述中間部的寬度減掉約2奈米所獲得的值。
  8. 如申請專利範圍第1項所述的半導體元件，其中所述中間部的寬度小於或等於從所述基部的寬度減掉兩倍由薄化製程可控制的最小移除厚度所獲得的值。
  9. 如申請專利範圍第1項所述的半導體元件，其中所述中間部的寬度小於或等於從所述基部的寬度減掉約2奈米所獲得的值。
  10. 如申請專利範圍第1項所述的半導體元件，其中所述通道部的寬度實質上一致；且其中所述中間部的寬度實質上一致。
  11. 如申請專利範圍第1項所述的半導體元件，其中所述中間部包括依序堆疊的多個子中間部；其中堆疊的所述多個子中間部的寬度彼此不同；且其中所述多個子中間部的各者的寬度小於所述基部的寬度且大於所述通道部的寬度。
  12. 如申請專利範圍第11項所述的半導體元件，其中堆疊的所述多個子中間部的寬度在從所述基部朝向所述通道部的方向上 逐步減少；其中堆疊的所述多個子中間部的最上者的寬度大於所述通道部的寬度；且其中堆疊的所述子中間部的最下者的寬度小於所述基部的寬度。
  13. 如申請專利範圍第1項所述的半導體元件，其中所述通道部包括依序堆疊的多個子通道部；其中堆疊的所述多個子通道部的寬度彼此不同；且其中所述多個子通道部的各者的寬度小於所述中間部的寬度。
  14. 如申請專利範圍第13項所述的半導體元件，其中堆疊的所述多個子通道部的寬度在從所述中間部朝向堆疊的所述多個子通道部的最上者的方向上逐步減少；且其中堆疊的所述多個子通道部的最下者的寬度小於所述中間部的寬度。
  15. 如申請專利範圍第13項所述的半導體元件，其中當施加操作電壓至所述閘極時，包括堆疊的所述多個子通道部的所述通道部的整個部分變成空乏區。
  16. 如申請專利範圍第1項所述的半導體元件，更包括：配置在所述基板上的多個所述鰭組件，所述多個鰭組件包括所述鰭組件；其中所述多個鰭組件彼此平行延伸；其中所述閘極橫越所述多個鰭組件的上方；且 其中所述多個鰭組件的各者的所述基部的寬度小於或等於在所述閘極的縱向方向上的所述多個鰭組件的間距的一半。
  17. 如申請專利範圍第1項所述的半導體元件，更包括：一對源極/汲極圖案，分別配置在所述閘極的兩側的所述基板上，其中所述通道部與所述中間部配置在所述一對源極/汲極圖案之間；且其中所述基部橫向延伸以配置在所述基板與所述一對源極/汲極圖案之間。
  18. 如申請專利範圍第17項所述的半導體元件，其中所述一對源極/汲極圖案是使用所述基部的延伸的頂表面做為晶種藉由磊晶生長製程形成。
  19. 如申請專利範圍第1項所述的半導體元件，其中所述元件隔離圖案包括：第一絕緣圖案，覆蓋所述基部的兩側壁；以及第二絕緣圖案，覆蓋所述中間部的兩側壁。
  20. 如申請專利範圍第1項所述的半導體元件，更包括：罩幕間隙壁圖案，配置在所述基部與所述元件隔離圖案之間，所述罩幕間隙壁圖案包括絕緣材料。
  21. 如申請專利範圍第1項所述的半導體元件，其中所述基板是半導體基板主體；且其中所述鰭組件對應於部分的所述半導體基板主體。
  22. 一種半導體元件，包括：鰭組件，自基板突出，所述鰭組件包括基部、在所述基部上的中間部以及在所述中間部上的通道部，所述通道部包括兩側壁，且所述中間部包括兩側壁，所述中間部的側壁部分的各部分，其中所述中間部的寬度小於所述基部的寬度且大於所述通道部的寬度；閘極，橫越所述鰭組件的上方，所述閘極覆蓋所述通道部的兩側壁及頂表面；以及閘絕緣層，配置在所述通道部與所述閘極之間，其中當施加操作電壓至所述閘極時，在所述通道部中產生通道，而不在所述中間部的側壁部分中產生通道。
  23. 如申請專利範圍第22項所述的半導體元件，其中所述閘極並未覆蓋所述中間部或所述基部的側壁。
  24. 如申請專利範圍第22項所述的半導體元件，其中當施加所述操作電壓至所述閘極時，所述通道部的整個部分變成空乏區。
  25. 一種提供半導體元件的方法，包括：提供自基板突出的鰭，所述鰭包括具有相對的側壁的基部、在所述基部上且包括相對的側壁的中間部以及在所述中間部上且包括相對的側壁的通道部，其中所述中間部的側壁之間的寬度小於所述基部的側壁之間的寬度，且大於所述通道部的側壁之間的寬度；提供配置在所述基板上的元件隔離結構，所述元件隔離結構形 成在所述基部的側壁上以及所述中間部的側壁上；提供橫越所述鰭上方的閘極，所述閘極形成在所述通道部的側壁及頂表面上；以及提供閘絕緣層，配置在所述通道部與所述閘極之間，其中所述基部、所述中間部以及所述通道部的寬度逐步減少。
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