TW201417297A - 半導體裝置及其製造方法 - Google Patents

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Chang-Seop Yoon
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Abstract

一種半導體裝置與其製造方法。半導體裝置包括基板、形成於基板上的第一鰭片,以及形成於基板上且與第一鰭片的一部分接觸到的絕緣薄膜,其中第一鰭片包括與絕緣薄膜接觸的第一區域、與絕緣薄膜無接觸的第二區域,以及介於第一區域與第二區域之間的邊界線,第一區域具有相對於邊界線成直角的傾側,且第二區域具有相對邊界線成銳角的傾側。

Description

半導體裝置及其製造方法 【相關申請案】
本案主張於2012年10月25號對韓國智慧財產局(KIPO)所提出的韓國專利申請案第10-2012-0119216號的優先權,其整體內容作為參照併入於此。
本發明是有關於一種裝置與製造方法,且特別是有關於一種半導體裝置與其製造方法。
為了提高半導體裝置的密度,多重閘極電晶體已被提出,其中鰭片型矽基體於基板上形成且閘極於矽基體的表面上形成。
由於多重閘極電晶體使用三維(three-dimension,3D)通道,因此可進行縮放。另外,即使不增加多重閘極電晶體的閘極長度,電流控制能力能得以改善。此外,由汲極電壓所影響的通道區域的電位之短通道效應(short channel effect,SCE)可有效被抑 制。
本發明的實施例描述一種半導體裝置,其可藉由增加鰭片的密度而改善可靠度且藉由使用垂直鰭片與錐形鰭片彼此結合的混合鰭片同時減少漏電流。
本發明的實施例再提供一種半導體裝置的製造方法。
根據本發明的一些實施例,半導體裝置包括基板、形成於基板上的第一鰭片,以及形成於基板上且與第一鰭片的一部分接觸到的絕緣薄膜,其中第一鰭片包括與絕緣薄膜接觸的第一區域、與絕緣薄膜無接觸的第二區域,以及介於第一區域與第二區域之間的邊界線,第一區域具有相對於邊界線成直角的傾側,且第二區域具有相對邊界線成銳角的傾側。
根據本發明的一些實施例,半導體裝置的製造方法包括:形成成直角的傾側的虛擬鰭片;形成圍繞虛擬鰭片的周邊與暴露虛擬鰭片的上表面之前置絕緣薄膜;以及藉由蝕刻虛擬鰭片與前置絕緣薄膜形成鰭片,其包括具有成直角的傾側的第一區域、具有銳角的第二區域,以及介於第一區域與第二區域之間的邊界線,並形成與第一區域接觸的絕緣薄膜。
根據本發明的一些實施例,半導體裝置的製造方法包括:以第一蝕刻劑與鰭片光罩圖案蝕刻基板而形成在基板的垂直方向上延伸的鰭片;以及移除鰭片光罩圖案。所述方法還包括: 形成圍繞鰭片且暴露鰭片的上表面之前置絕緣薄膜,以及以第二蝕刻劑同時蝕刻前置絕緣薄膜與鰭片以形成與鰭片的下部接觸的絕緣薄膜且暴露鰭片的彎曲上部。第二蝕刻劑對鰭片的水平蝕刻率比第一蝕刻劑對鰭片的一水平蝕刻率更大。
更多的優點、目的與特徵將會在下方的描述中部分地被闡明,其中本領域的技術人員在研究下文和附圖,或藉由本發明學習後,其它部分亦將顯而易見。
本發明的上述或其他目的、特徵及優點可藉由下方詳細的描述並結合所附圖示,將被更清楚地了解,其中:
100‧‧‧基板
100a‧‧‧上表面
110‧‧‧絕緣薄膜
110a‧‧‧上表面
110p‧‧‧前置絕緣薄膜
110-1‧‧‧突出部
120‧‧‧第一鰭片
120i‧‧‧邊界線
120p‧‧‧虛擬鰭片
122‧‧‧第一區域
123‧‧‧溝渠
124‧‧‧第二區域
125‧‧‧凹口
130‧‧‧第二鰭片
141‧‧‧虛擬閘極絕緣薄膜
143‧‧‧虛擬閘極電極
145‧‧‧閘極絕緣薄膜
147‧‧‧閘極電極
151‧‧‧間隔物
155‧‧‧夾層絕緣薄膜
161‧‧‧源/汲極
201‧‧‧第一光罩圖案
205‧‧‧第二光罩薄膜
206‧‧‧第二光罩圖案
300‧‧‧蝕刻製程
1100‧‧‧電子系統
1110‧‧‧控制器
1120‧‧‧輸入/輸出裝置
1130‧‧‧記憶體裝置
1140‧‧‧界面
1150‧‧‧匯流排
2104‧‧‧第三光罩
a‧‧‧第一傾側
b‧‧‧第二傾側
F1‧‧‧第一鰭片
h1‧‧‧第一高度
h2‧‧‧第二高度
h3‧‧‧第三高度
h4‧‧‧第四高度
MG1‧‧‧第一金屬層
MG2‧‧‧第二金屬層
P‧‧‧節距
O‧‧‧邊界點
S1‧‧‧第一點
S2‧‧‧第二點
Q、R‧‧‧部
X‧‧‧第一方向
Y‧‧‧第二方向
圖1為根據本發明的一實施例闡明半導體裝置的視圖。
圖2為圖1的Q部的放大圖。
圖3為根據本發明的另一實施例闡明半導體裝置的視圖。
圖4為圖3的R部的放大圖。
圖5為根據本發明的又另一實施例闡明半導體裝置的視圖。
圖6為沿圖5中線AA的剖視圖。
圖7為沿圖5中線BB的剖視圖。
圖8至圖23為根據本發明的一些實施例闡明半導體裝置的製造方法的中間步驟。
圖24為根據本發明的一些實施例的包含半導體裝置的電子系統的方塊圖。
圖25與圖26為根據本發明的一些實施例的半導體裝置可應 用於半導體系統的示意圖。
以下將參考繪示本發明的較佳實施例的隨附圖式更加完整地敘述本發明。然而,本發明可以不同的方式實現,且不應解釋為受限於此處提出的實施例。當然,這些實施例提供的揭露將是詳盡與完備的,並能全面傳遞本發明的範圍給熟習此技術的人員。說明書中相同的元件符號代表相同的元件。在圖式中,為了清楚起見,可能會誇大各層及各區的厚度。
應理解,當一元件或層被稱為在另一元件或層「連接至」,或「耦接至」另一元件或層時,所述元件或層可直接連接至或耦接至所述另一元件或層。相比而言,當一元件被稱為「直接連接至」另一元件或層、或「直接耦接至」另一元件或層時,不存在介入元件或層。相似參考數字在全文中表示相似元件。如本文中所使用,術語「及/或」包含相關聯的所列出項目中的一或多者的任何以及所有組合。
應理解,當一層被稱為在另一層或基板「上」,所述層或基板可直接在所述另一層或基板上,或也可存在介入層。相比而言,當一元件被稱為當一元件被稱為「直接」在另一元件「上」時,不存在介入元件。
應理解,儘管本文中可使用術語「第一」、「第二」等來描述各種元件、組件、區域、層及/或區段,但此等元件、組件、 區域、層及/或區段不應受此等術語限制。此等術語僅用以區分一個元件、組件、區域、層及/或區段與另一元件、組件、區域、層及/或區段。因此,舉例而言,可將下文所論述的第一元件、組件、區域、層或區段稱為第二元件、組件、區域、層或區段,而不偏離本發明概念的教示。
本發明所述的上下文(尤其在以下申請專利範圍的內文)中所用的詞彙「一」及「所述」以及相似的用語被解釋為涵蓋單數與多數兩者。除非另外註明,「包括」等用語被解釋為開放式的語言(即意指「包括,但不限於此」)。
將參考本發明的較佳實施例所繪示的透視圖、剖面圖、及/或平面圖來描述本發明。因此,可根據製造技術及/或容許度來修改示例圖的外觀。也就是說,不意圖將發明的實施例用以限制本發明的範圍,而是涵括由於製程的變化所造成的所有變更及修改。因此,圖中所繪示的區域以示意性的方式繪示,此區域的形狀以圖式方式簡單地呈現且不成為限制。
以下,根據本發明的一實施例的半導體裝置對應於圖1與圖2將進行描述。
圖1為根據本發明的一實施例闡明半導體裝置的視圖,且圖2為圖1的Q部的放大圖。
請參考圖1,半導體裝置可包括基板100、第一鰭片120與絕緣薄膜110。
特別是,基板100可以是例如為塊體矽(bulk silicon)或絕 緣層上矽晶(Silicon-On-Insulator,SOI)。基板100可為矽基板,或可包含其他材料,例如:如矽化鍺(silicon germanium)、銻化銦(indium antimonide)、碲化鉛(lead telluride)、砷化銦(indium arsenide)、磷化銦(indium phosphide)、砷化鎵(gallium arsenide)、或銻化鎵(gallium antimonide)。另一方面,基板100可為底座基板上形成有磊晶層(epitaxial layer)的基板。
第一鰭片120可沿著一方向延伸延長。第一鰭片120可為基板100的一部分,或可包括由基板100生長的磊晶層。第一鰭片120可包括第一區域122、第二區域124與邊界線120i,所述第一區域122、所述第二區域124與所述邊界線120i以絕緣薄膜110為基礎劃分開。第一鰭片120的邊界線120i可位於第一區域122與第二區域124之間,且特別是,所述邊界線120i可為介於第一區域122與第二區域124的邊界表面。第一鰭片120與絕緣薄膜110之間的位置關係之後將進行描述。
絕緣薄膜110可於基板100上形成。絕緣薄膜110可經形成以與第一鰭片120的一部分接觸。特別是,絕緣薄膜110可經形成以在基板100上與第一鰭片120的第一區域122接觸且與第一鰭片120的第二區域124無接觸。絕緣薄膜110可包括,例如:氧化矽薄膜(silicon oxide film)、氮化矽薄膜(silicon nitride film)與氮氧化矽薄膜(silicon oxynitride film)之至少其中一種。
請參考圖1與圖2,第一鰭片120的第一區域122可具有第一傾側a。第一傾側a可為於第一區域122的側表面與基板100 的上表面100a的延伸線之間形成的一角度,且所述角度可為,例如直角。換言之,第一鰭片120的第一區域122可具有相對於邊界線120i成直角的傾側。此處,「直角」詞彙不但意指為精確的90度,而且包含因為製程誤差所造成的傾斜。在本發明的一實施例中,若第一傾側a在87至90度的範圍,可視為直角。
請參考圖1與圖2,第一鰭片120的第二區域124可具有相對於邊界線120i成銳角的傾側。此處,「第二區域具有銳角」意指形成於由某一點繪製的切線與邊界線120i之間的角度為銳角。根據本發明的一實施例,「銳角」指的是小於87度。
第一鰭片120與絕緣薄膜110彼此交會的點可為邊界點O。邊界點O是在位於第一區域122與第二區域124之間的邊界線120i上的一點。在邊界線120i上,第二區域124的銳角可具有第二傾側b。第二傾側b可具有例如為79至87度的範圍之數值。特別是,在邊界點O經繪製的切線與邊界線120i之間所形成的角度變成第二傾側b。第二傾側b為銳角且具有,例如:79至87度的範圍之角度。
在本發明的一實施例中,邊界線120i與絕緣薄膜的上表面110a被置於相同平面上。亦即,邊界線120i的延伸線位在絕緣薄膜的上表面110a上。
請參考圖1與圖2,形成於第一鰭片120的第二區域124與邊界線120i之間的角度可被改變。亦即,第二區域124所具有相對於邊界線120i為銳角的傾側可被改變。
舉例而言,隨著第二區域124變得更遠離邊界線120i第二區域124所具有相對於邊界線120i為銳角的傾側可更小。在最遠離邊界線120i的點上,第二區域124所具有為銳角的傾側可為0度。亦即,在最遠離邊界線120i的此點上,第二區域124的切線可為實質上平行邊界線120i。此處,「平行」不但可意指某兩點之間的相同距離,而且包含由於製程誤差所出現的微小距離的差異。第一鰭片120的第二區域124可為圓錐形,且特別是具有圓形尖端部的圓錐形。
舉例而言,第二區域124所具有為銳角的傾側,其包括由邊界線120i到預定高度為固定的第二傾側b,且之後,隨著所述第二區域更遠離邊界線120i所述傾側的斜率變得更小。亦即,第二區域124的表面可由平面與曲面的組合而構成。在具有第二傾側b的部分之前的第二區域124的表面可為平面,且其之後的第二區域124的表面可為曲面。
請參考圖1,第一鰭片120的第一區域122的高度為第一高度h1,且第一鰭片120的第二區域124的高度可為第二高度h2。第一高度h1等於絕緣薄膜110的高度。
第一區域122的第一高度h1可比第二區域124的第二高度h2更高。第一區域122的第一高度h1與第二區域124的第二高度h2的比例可為2至10,但並不限於此。在本發明的一些實施例中,第一區域122的第一高度h1被假設為第二區域124的第二高度h2的兩倍。
請參考圖1,半導體裝置可更包括第二鰭片130。第二鰭片130可突出於基板100且鄰近第一鰭片120形成。第二鰭片130的說明將省略,因為它是複製的第一鰭片120的說明。
第一鰭片120與第二鰭片130之間的距離稱為節距P。此處,「節距」為相鄰近的鰭片之間的一間距,且特別是,意指鄰近的鰭片的中心之間的一距離。在本發明的一實施例中,節距P意指第一鰭片120的第一區域之寬度中心與第二鰭片130的第一區域之寬度中心之間的一距離。
第一鰭片120的高度(即h1+h2)與第一鰭片120與第二鰭片130之間的節距P之比例可為例如為0.6至1.2的範圍。在本發明的一實施例中,由於第一區域122的第一高度h1與第二區域124的第二高度h2的比例可為2至10的範圍,因此第一鰭片120與第二鰭片130之間的節距P可比第一鰭片120的第一區域122的第一高度h1更小。
在本發明的一實施例中,第一鰭片120與第二鰭片130之間的節距P可為例如為等於或小於48nm。
圖3與圖4為根據本發明的另一實施例闡明半導體裝置的視圖。與上述實施例中相同的部分而使用重複的參考符號,且其解釋將被簡化或省略。
圖3為根據本發明的另一實施例闡明半導體裝置的視圖,且圖4為圖3的R部的放大圖。
請參考圖3,半導體裝置可包括基板100、第一鰭片120 與絕緣薄膜110。
第一鰭片120其包括第一區域122、第二區域124與邊界線120i,可經形成突出於基板100。絕緣薄膜110經形成以與第一鰭片120的一部分接觸,可經形成以與第一鰭片120的第一區域122接觸,且所述絕緣薄膜110可經形成以與第一鰭片120的第二區域124無接觸。
與第一鰭片120的兩側接觸的絕緣薄膜110可比位於第一鰭片120與第二鰭片130之間的絕緣薄膜110更突出。換言之,絕緣薄膜110的上表面110a可不用放置於相同平面上,且例如:可不用放置於平行基板100的上表面110a的一平面上。
由於第一鰭片120的第一區域122經形成而與絕緣薄膜110接觸,因此第一鰭片120的第一區域122的第一高度h1變成由基板100的上表面100a到突出的絕緣薄膜110的一距離。第一鰭片120的第二區域124的第二高度h2變成由突出的絕緣薄膜110到第二區域124的尖端部的一距離。
請參考圖3與圖4,絕緣薄膜110的上表面110a可包括第一點S1與第二點S2。第一點S1比第二點S2更接近第一鰭片120。由基板100的上表面100a到第一點S1的一距離可為第三高度h3,且由基板100的上表面100a到第二點S2的一距離可為第四高度h4。
第一點S1的第三高度h3與第二點S2的第四高度h4可彼此具有不同數值。舉例而言,由於絕緣薄膜110的上表面110a 於鄰近第一鰭片120處可突出,因此第一點S1的第三高度h3可比第二點S2的第四高度h4更高。
請參考圖3與圖4,絕緣薄膜110可包括突出部110-1,所述突出部110-1經提供於第一鰭片120與第二鰭片130彼此接觸到的部分內。亦即,在絕緣薄膜110上,第一鰭片120與第二鰭片130彼此接觸到的部分是突出的,且第一鰭片120與第二鰭片130的中間部可為平面。然而,絕緣薄膜110的所述形狀僅用以闡明本發明的一實施例,但並不限於此。亦即,若第一鰭片120與第二鰭片130彼此充分間隔開而形成間距P,絕緣薄膜110的上表面110a則可包括第一鰭片120與第二鰭片130之間的平面。然而,若第一鰭片120與第二鰭片130之間的間距P是小的,第一鰭片120與第二鰭片130之間的絕緣薄膜110則僅可包括突出部110-1。突出部110-1可經形成以與第一鰭片120的第一區域122的兩側接觸。
若絕緣薄膜110的上表面110a包括位在第一鰭片120與第二鰭片130的中間部內的平面,絕緣薄膜110的上表面110a(其為平面)則比邊界線120i更鄰近基板100。
請參考圖5至圖7,根據本發明的又一實施例的半導體裝置將進行描述。由於本實施例是關於包括鰭片的鰭片型電晶體如相對應於圖1的上述描述,因此重複於上述實施例中的相同部分而使用相同參考符號,其解釋將被簡化或省略。
圖5為根據本發明的又另一實施例闡明半導體裝置的視 圖、圖6為沿圖5線AA的剖視圖,且圖7為沿圖5線BB的剖視圖。
請參考圖5至圖7,半導體裝置可包括第一鰭片F1、閘極電極147、凹口125與源/汲極161。
第一鰭片120可沿著第二方向Y延伸。第一鰭片120可為基板100的一部分,或可包括由基板100生成的磊晶層。絕緣薄膜110可覆蓋第一鰭片120的側表面。
閘極電極147可於第一鰭片120上形成以橫跨第一鰭片120的第二區域124。閘極電極147可在第一方向X上延伸。
閘極電極147可包括第一金屬層MG1與第二金屬層MG2。如圖所示,閘極電極147可包括兩個或更多個多層堆疊之第一金屬層MG1與第二金屬層MG2。第一金屬層MG1適於調整功函數(work function),且第二金屬層MG2適於填滿由第一金屬層MG1所形成的空間。舉例而言,第一金屬層MG1可包括氮化鈦(TiN)、氮化鉭(TaN)、碳化鈦(TiC)與碳化鉭(TaC)之至少其中之一種。另外,第二金屬層MG2可包括鎢(W)或鋁(Al)。另外,閘極電極147可以非金屬的矽或鍺化矽製成。閘極電極147可例如透過替換製程被形成,但並不限於此。
閘極絕緣薄膜145可在第一鰭片120與閘極電極147之間形成。如圖6所示,閘極絕緣薄膜145可在第一鰭片120的第二區域124的上部上形成。另外,閘極絕緣薄膜145可在閘極電極147與絕緣薄膜110之間配置。閘極絕緣薄膜145可包括具有 比氧化矽膜更高的高介電常數之高介電材質。舉例而言,閘極絕緣薄膜145可包括二氧化鉿(HfO2)、二氧化鋯(ZrO2)或五氧化二鉭(Ta2O5)。
凹口125可在閘極電極147兩側上的第一鰭片120內形成。凹口125的側壁具有傾側,且在所述凹口125變得更遠離基板100時凹口125經形成而變得更寬。凹口125的寬度可比第一鰭片120的寬度更寬。
源/汲極161於凹口125內形成。源/汲極161可為升高的源/汲極的形式。亦即,源/汲極161的上表面可比夾層絕緣薄膜155的下表面更高。另外,源/汲極161與閘極電極147可藉由間隔物151彼此絕緣。
若半導體裝置為PMOS鰭片型電晶體,源/汲極161則可包括抗壓強度材料。舉例而言,抗壓強度材料可為具有比矽更高的晶格常數之材料,且例如可為矽鍺(SiGe)。藉由施加壓應力於包括抗壓材料的第一鰭片120,電洞的通道區域的載子之流動性可被改善。
此外,若半導體裝置為NMOS鰭片型電晶體,源/汲極161則可以相同於基板100的材料或拉應力材料製成。舉例而言,在以矽製成基板100的例子中,源/汲極161可以矽製成,或具有比矽更低的晶格常數的材料(例如:碳化矽)。
間隔物151可包括氮化物薄膜與氧化物薄膜之至少其中之一種。
請參考圖5至圖23,根據本發明的一實施例的半導體裝置的製造方法將進行描述。
圖8至圖23為根據本發明的一些實施例闡明製造半導體裝置的方法的中間步驟。圖19為沿著圖18中線A-A的剖視圖,且圖20為沿著圖18中線B-B的剖視圖。圖22為沿著圖21中線A-A的剖視圖,且圖23為沿著圖21中線B-B的剖視圖。
請參考圖8,第一光罩圖案201可於基板100上形成。第二光罩薄膜205形成在其上形成有第一光罩圖案201的基板100上。第二光罩薄膜205可實質適形地形成在其上表面上形成有第一光罩圖案201的基板100上。第一光罩圖案201與第二光罩薄膜205可包括具有對彼此有蝕刻選擇性的材料。舉例而言,第二光罩薄膜205可包括氧化矽、氮化矽、氮氧化矽、金屬薄膜、光阻材料、旋覆式玻璃(Spin On Glass,SOG)及/或旋覆式硬光罩(Spin On Hard mask,SOH)之至少其中之一種。第一光罩圖案201可在上述材料中以不同於第二光罩薄膜205的材料形成。第一光罩圖案201與第二光罩薄膜205可由物理氣相沈積製程(Physical Vapor Deposition process,PVD)、化學氣相沈積製程(Chemical Vapor Deposition process,CVD)、原子層沈積(Atomic Layer Deposition,ALD),以及旋覆塗佈法(spin coating method)之至少其中一種形成。
請參考圖9,第二光罩圖案206可藉由蝕刻製程由第二光罩薄膜205形成。第二光罩圖案206可為暴露第一光罩圖案201之一間隔物的形式。藉由移除經第二光罩圖案206暴露的第一光 罩圖案201,在第二光罩圖案206的兩側上的基板100可被暴露。移除第一光罩圖案201可最小化蝕刻第二光罩圖案206,且所述移除可包括能移除第一光罩圖案201之選擇性蝕刻製程。
請參考圖10至圖11,使用第二光罩圖案206作為蝕刻光罩來蝕刻基板100。藉由蝕刻基板100的一部分,虛擬鰭片120p可於基板100上形成。第二光罩圖案206可保留於虛擬鰭片120p上。藉由移除保留於虛擬鰭片120p上的第二光罩圖案206,可形成由基板100突出的虛擬鰭片120p。
在本發明一實施例中,在形成圍繞虛擬鰭片120p的前置絕緣薄膜110p(繪示於圖12)之前,於虛擬鰭片120p之上的所述第二光罩圖案206被移除。然而,本發明並不限於此,在前置絕緣薄膜110p形成於其上保留有第二光罩圖案206的虛擬鰭片120p上之後,第二光罩圖案206可透過平坦化製程(planarization process)被移除。
虛擬鰭片120p可具有成直角的傾側。特別是,虛擬鰭片120p的側表面與基板100的上表面100a之間的角度可成直角。如第二光罩圖案206之相同方式中,虛擬鰭片120p可在第二方向Y上延伸而形成。
請參考圖12,前置絕緣薄膜110p於基板100上形成。前置絕緣薄膜110p圍繞虛擬鰭片120p的周邊,且暴露虛擬鰭片120p的上表面。前置絕緣薄膜110p可以由包括氧化矽薄膜、氮化矽薄膜與氮氧化矽薄膜之至少其中之一種的材料製成。
請參考圖13A與圖13B,藉由蝕刻製程300可蝕刻前置絕緣薄膜110P與虛擬鰭片120p。透過這過程,第一鰭片120與絕緣薄膜110可能於基板100上形成。第一鰭片120包括具有成直角的傾側的第一區域122、具有銳角的第二區域124,以及介於第一區域122與第二區域124之間的邊界線120i。絕緣薄膜110經形成以與第一區域122接觸,且所述絕緣薄膜110經形成以與第二區域124無接觸。
蝕刻前置絕緣薄膜110p與虛擬鰭片120p的蝕刻製程300可包括例如為乾蝕刻製程。在本發明的一實施例中,蝕刻製程300假設為乾蝕刻製程。在一實施例中,蝕刻製程300的水平蝕刻選擇性相對於垂直蝕刻選擇性比形成虛擬鰭片120p的蝕刻製程的水平蝕刻選擇性相對於垂直蝕刻選擇性更大。
前置絕緣薄膜110p與虛擬鰭片120p的高度藉由蝕刻製程逐漸減少,且因此第一鰭片120與絕緣薄膜110可同時形成。特別是,由於虛擬鰭片120p與前置絕緣薄膜110p彼此所包含的材料是不同,因此虛擬鰭片120p與前置絕緣薄膜110p的蝕刻氣體蝕刻選擇性彼此可不同。藉此,第一鰭片120可經形成而突出於絕緣薄膜110。
由於第一鰭片120的第二區域124為由蝕刻製程300所形成的區域,因此第二區域124為蝕刻區域。然而,由於第一鰭片120的第一區域122為被絕緣薄膜110圍繞的區域,但不是由蝕刻製程300蝕刻的區域,因此第一區域122為未經由蝕刻製程 300蝕刻的區域。
第二區域124為由蝕刻製程300所形成的區域,所述第二區域具有相對於邊界線120i成銳角的傾側。在邊界線上120i,第二區域124的銳角的傾側可在79至87度的範圍。在邊界線120i上,第二區域124的銳角的傾側可依據蝕刻製程300所使用的蝕刻氣體種類而改變。
若第一區域122的高度為接近第二區域124的高度的兩倍,第一鰭片120與絕緣薄膜110可藉由蝕刻虛擬鰭片120p與前置絕緣薄膜110p形成,直到藉由蝕刻製程300移除前置絕緣薄膜110p的一半。
另外,調整臨界電壓(threshold voltage)用的摻雜可施加於第一鰭片120上。若半導體裝置為NMOS鰭片型電晶體,雜質可為硼(boron,B)。若半導體裝置為PMOS鰭片型電晶體,雜質可為磷(phosphorous,P)或砷化物(arsenide,As)。
請參考圖14,藉由使用第三光罩圖案2104進行蝕刻製程,虛擬閘極絕緣薄膜141與虛擬閘極電極143被形成,所述虛擬閘極絕緣薄膜141橫跨第一鰭片120且在第一方向X上延伸。
舉例而言,虛擬閘極絕緣薄膜141可為氧化矽薄膜,且虛擬閘極電極143可以多晶矽製成。
請參考圖15,間隔物151可於虛擬閘極電極143的側壁與第一鰭片120的側壁上形成。
舉例而言,在其上形成有虛擬閘極電極143的組合材料 上形成一絕緣薄膜之後,間隔物151可藉由進行回蝕刻製程(etch-back poroess)形成。間隔物151可暴露第三光罩圖案2104的上表面與第一鰭片120的上表面。間隔物151可為氮化矽薄膜或氮氧化矽薄膜。
請參考圖16,夾層絕緣薄膜155於其上形成有間隔物151的組合材料上形成。夾層絕緣薄膜155可為,例如是,氧化矽薄膜。
接著,夾層絕緣薄膜155平坦化直到暴露出虛擬閘極電極143的上表面。因此,第三光罩圖案2104被移除,且暴露出虛擬閘極電極143的上表面。
請參考圖17,虛擬閘極絕緣薄膜141與虛擬閘極電極143被移除。隨著虛擬閘極絕緣薄膜141與虛擬閘極電極143的移除,暴露出絕緣薄膜110的溝渠123形成。
請參考圖18至圖20,閘極絕緣薄膜145與閘極電極147於溝渠123內形成。
閘極絕緣薄膜145可沿著溝渠123的側壁與底表面實質上適形地形成。包含金屬層MG1與MG2的閘極電極147可在閘極絕緣薄膜145上形成。
請參考圖21至圖23,凹口125在閘極電極147的兩側上的第一鰭片120內形成。
凹口125可在閘極電極147的兩側上的第一鰭片120內形成。凹口125的側壁具有傾側,所述凹口125變得更遠離基板 100時所成型的凹口125變得更寬。
請參考圖5至圖7,源/汲極161於凹口125內形成。舉例而言,源/汲極161可為升高的源/汲極的形式,其中源/汲極161的上表面可比夾層絕緣薄膜155的底表面更高。
源/汲極161可由磊晶製程形成。另外,無論根據半導體裝置為PMOS電晶體或NMOS電晶體,源/汲極161的材料可不同。另外,若需要的話,雜質可同步在磊晶製程中摻雜在源/汲極161上面。
圖24為根據本發明的一些實施例的包含半導體裝置的電子系統的方塊圖。
請參考圖24,根據本發明的一實施例的電子系統1100可包括控制器1110、輸入/輸出(I/O)裝置1120、記憶體裝置1130、界面1140與匯流排1150。控制器1110、I/O裝置1120、記憶體裝置1130,及/或界面1140可透過匯流排1150耦接至另一者。匯流排1150對應於資料傳遞的路徑。
控制器1110可包括微處理器、數位信號處理器、微控制器與邏輯控制元件之至少其中之一種,所述微處理器、數位信號處理器、微控制器與邏輯控制元件可執行相同的功能。I/O裝置1120可包括鍵盤(keypad)、鍵盤(keyboard)與顯示裝置。記憶體裝置1130可儲存資料及/或指令。界面1140可作為傳遞資料到通訊網路或接收來自通訊網路的資料之用。界面1140可為有線或無線形式。舉例而言,界面1140可包括天線或有線/無線接收器。儘管 未繪示,電子系統1100可更包括高速DRAM及/或SRAM,所述高速DRAM及/或所述SRAM作為改善控制器1110的運算的運算記憶體。根據本發明的實施例的鰭片薄膜電晶體可配設於記憶體裝置1130的內部或可經配設而作為控制器1110與I/O裝置1120的一部分。
電子系統1100可應用於個人數位助理(Personal Digital Assistant,PDA)、可攜式電腦、網路平板電腦、行動電話、數位音樂播放器、記憶卡,或所有在無線環境中可傳遞及/或接收資訊的電子裝置。
圖25與圖26為根據本發明的一些實施例的半導體裝置可應用於半導體系統的示意圖。圖25繪示平板個人電腦,且圖26繪示筆記型個人電腦。根據本發明的所述實施例的半導體裝置之至少其中之一種可應用於所述平板個人電腦或所述筆記型個個人電腦。對於一般熟習此項技術者而言,顯而易見的是,根據本發明的一些實施例的半導體裝置可應用於未例示的其他積體電路裝置。
儘管本發明已以較佳實施例描述說明目的,任何所屬技術領域中具有通常知識者,在不脫離本發明之精神和範圍內,當可作些許之更動與潤飾,故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧基板
100a‧‧‧上表面
110‧‧‧絕緣薄膜
110a‧‧‧上表面
120‧‧‧第一鰭片
120i‧‧‧邊界線
122‧‧‧第一區域
124‧‧‧第二區域
130‧‧‧第二鰭片
a‧‧‧第一傾側
h1‧‧‧第一高度
h2‧‧‧第二高度
P‧‧‧節距
Q‧‧‧部

Claims (20)

  1. 一種半導體裝置,包括:一基板;一第一鰭片,其在所述基板上形成;以及一絕緣薄膜,其在所述基板上形成且與所述第一鰭片的一部分接觸,其中所述第一鰭片包括與所述絕緣薄膜接觸的一第一區域、與所述絕緣薄膜無接觸的一第二區域其,以及介於所述第一區域與所述第二區域之間的一邊界線,所述第一區域具有相對於所述邊界線成直角的一傾側,以及所述第二區域具有相對於所述邊界線成銳角的一傾側。
  2. 如申請專利範圍第1項所述的半導體裝置,其中所述絕緣薄膜的一上表面包括一第一點與一第二點,所述第一點最接近所述第一鰭片且所述第二點比所述第一點更遠離,且由所述基板到所述第一點的一第一高度與由所述基板到所述第二點的一第二高度不同。
  3. 如申請專利範圍第2項所述的半導體裝置,其中所述第一高度比所述第二高度更高。
  4. 如申請專利範圍第1項所述的半導體裝置,其中在所述邊界線上,所述銳角的範圍介於79度到87度。
  5. 如申請專利範圍第1項所述的半導體裝置,其中所述第一鰭片的所述第二區域的所述銳角被改變。
  6. 如申請專利範圍第5項所述的半導體裝置,其中隨著所述第二區域與所述邊界線之間的距離增加,所述銳角變小。
  7. 如申請專利範圍第6項所述的半導體裝置,其中所述第一鰭片的所述第二區域呈圓錐型。
  8. 如申請專利範圍第1項所述的半導體裝置,更包括一第二鰭片,所述第二鰭片突出所述基板且鄰近所述第一鰭片,其中所述第一鰭片的一高度與介於所述第一鰭片與所述第二鰭片之間的一節距之比例為0.6至1.2。
  9. 如申請專利範圍第8項所述的半導體裝置,其中所述節距等於或小於48nm。
  10. 如申請專利範圍第1項所述的半導體裝置,其中所述第一區域的一高度為一第一高度、所述第二區域的一高度為一第二高度,且所述第一高度為所述第二高度的2倍至10倍。
  11. 如申請專利範圍第1項所述的半導體裝置,更包括一閘極電極、一凹口與一源/汲極,所述閘極電極橫跨所述第一鰭片的所述第二區域、所述凹口於所述閘極電極的兩側上的所述第一鰭片內形成,且所述源/汲極區域於所述凹口內形成。
  12. 一種半導裝置的製造方法,包括:形成具有成直角的傾側的一虛擬鰭片;形成一前置絕緣薄膜,其圍繞所述虛擬鰭片的一周邊且暴露所述虛擬鰭片的上表面;以及藉由蝕刻所述虛擬鰭片與所述前置絕緣薄膜形成一鰭片,其 包括具有成直角的傾側的一第一區域、具有銳角的一第二區域,以及介於所述第一區域與所述第二區域之間的一邊界線,並形成與所述第一區域接觸的一絕緣薄膜。
  13. 如申請專利範圍第12項所述的半導裝置的製造方法,其中所述鰭片與所述絕緣薄膜同時形成。
  14. 如申請專利範圍第12項所述的半導裝置的製造方法,其中形成所述鰭片與所述絕緣薄膜的所述蝕刻步驟為一乾蝕刻製程。
  15. 如申請專利範圍第12項所述的半導裝置的製造方法,其中所述第二區域為一蝕刻區域,且所述第一區域為一非蝕刻區域。
  16. 如申請專利範圍第12項所述的半導裝置的製造方法,其中形成所述鰭片與所述絕緣薄膜的步驟包括蝕刻所述虛擬鰭片與所述前置絕緣薄膜直到移除所述前置絕緣薄膜的一半。
  17. 一種半導體裝置的製造方法,包括:以一第一蝕刻劑與一鰭片光罩圖案蝕刻一基板以形成在所述基板的一垂直方向上延伸的一鰭片;移除所述鰭片光罩圖案;形成圍繞所述鰭片且暴露所述鰭片的一上表面的一前置絕緣薄膜;以一第二蝕刻劑同時蝕刻所述前置絕緣薄膜與所述鰭片而形成與所述鰭片的一下部接觸的一絕緣薄膜,且暴露所述鰭片的一彎曲上部,其中所述第二蝕刻劑對所述鰭片的一水平蝕刻率比所 述第一蝕刻劑對所述鰭片的一水平蝕刻率更大。
  18. 如申請專利範圍第17項所述的半導裝置的製造方法,其中所述鰭片的所述下部的一高度與所述鰭片的上部的一高度的一比例為2至10。
  19. 如申請專利範圍第18項所述的半導裝置的製造方法,更包括:形成一鄰近鰭片,其中由所述鰭片的中心至所述鄰近鰭片的中心的一節距距離比所述鰭片的所述下部的所述高度小。
  20. 如申請專利範圍第19項所述的半導裝置的製造方法,其中所述下部的所述高度與所述上部的所述高度之總和與所述節距距離的比例為0.6至1.2。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9490365B2 (en) 2014-06-12 2016-11-08 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of fin-like field effect transistor
US9490346B2 (en) 2014-06-12 2016-11-08 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of fin-like field effect transistor
US9502538B2 (en) 2014-06-12 2016-11-22 Taiwan Semiconductor Manufacturing Co., Ltd Structure and formation method of fin-like field effect transistor

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9054044B2 (en) * 2013-03-07 2015-06-09 Globalfoundries Inc. Method for forming a semiconductor device and semiconductor device structures
US9263554B2 (en) * 2013-06-04 2016-02-16 International Business Machines Corporation Localized fin width scaling using a hydrogen anneal
GB2529953B (en) * 2013-06-28 2020-04-01 Intel Corp Nanostructures and nanofeatures with Si (111) planes on Si (100) wafers for III-N epitaxy
CN104425264B (zh) * 2013-08-20 2017-06-13 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
US9136131B2 (en) * 2013-11-04 2015-09-15 Globalfoundries Inc. Common fill of gate and source and drain contacts
US9362404B2 (en) * 2014-02-21 2016-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Doping for FinFET
US9842182B2 (en) * 2014-10-01 2017-12-12 Samsung Electronics Co., Ltd. Method and system for designing semiconductor device
US9666716B2 (en) 2014-12-15 2017-05-30 Sang U. Kim FinFET transistor
KR102262827B1 (ko) * 2014-12-30 2021-06-08 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102327143B1 (ko) 2015-03-03 2021-11-16 삼성전자주식회사 집적회로 소자
CN106206692B (zh) * 2015-04-30 2019-09-27 中芯国际集成电路制造(上海)有限公司 N型鳍式场效应晶体管的形成方法
US10147805B2 (en) 2015-07-31 2018-12-04 Taiwan Semiconductor Manufacturing Co., Ltd Structure and formation method of semiconductor device structure with a dummy fin structure
KR102336787B1 (ko) * 2015-08-11 2021-12-07 삼성전자주식회사 반도체 장치
CN106449761B (zh) * 2016-11-30 2019-05-31 上海华力微电子有限公司 半导体器件的形成方法
US9799570B1 (en) * 2017-02-13 2017-10-24 International Business Machines Corporation Fabrication of vertical field effect transistors with uniform structural profiles
CN109524302B (zh) * 2017-09-20 2020-12-15 华邦电子股份有限公司 半导体组件及其制造方法
US11276651B2 (en) * 2020-05-18 2022-03-15 Globalfoundries U.S. Inc. IC product comprising a single active fin FinFET device and an electrically inactive fin stress reduction structure
US11600717B2 (en) * 2020-05-20 2023-03-07 Taiwan Semiconductor Manufacturing Co., Ltd Dummy FIN profile control to enlarge gate process window
DE102020128271A1 (de) * 2020-05-20 2021-11-25 Taiwan Semiconductor Manufacturing Co., Ltd. Dummy-Finnenprofil-Steuerung zur Vergrößerung von Gateprozessfenster

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8987092B2 (en) * 2008-04-28 2015-03-24 Spansion Llc Methods for fabricating memory cells having fin structures with semicircular top surfaces and rounded top corners and edges
US9401784B2 (en) 2009-10-21 2016-07-26 Qualcomm Incorporated Time and frequency acquisition and tracking for OFDMA wireless systems
US8629512B2 (en) * 2012-03-28 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Gate stack of fin field effect transistor with slanted sidewalls
US8883570B2 (en) * 2012-07-03 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate FETs and methods for forming the same
US8669167B1 (en) * 2012-08-28 2014-03-11 International Business Machines Corporation Techniques for metal gate workfunction engineering to enable multiple threshold voltage FINFET devices

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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