CN106653851B - 半导体装置 - Google Patents

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Abstract

提供一种半导体装置，所述半导体装置包括：第一鳍型图案，包括彼此相对的第一侧表面和第二侧表面；第一深度的第一沟槽，与第一侧表面相邻；第二深度的第二沟槽，与第二侧表面相邻，第二深度与第一深度不同；第一场绝缘膜，部分地填充第一沟槽；以及第二场绝缘膜，部分地填充第二沟槽。第一鳍型图案具有下部和宽度比下部的宽度窄的上部，并具有位于上部与下部之间的边界上的第一台阶部。第一场绝缘膜包括与下部接触的第一下场绝缘膜和与上部接触的第一上场绝缘膜。

Description

半导体装置
本申请要求于2015年11月3日在韩国知识产权局提交的第10-2015-0153700号韩国专利申请的优先权和所有权益，该韩国专利申请的全部内容通过引用包含于此。
技术领域
本公开涉及一种半导体装置。
背景技术
多栅晶体管已经用于增大半导体装置的密度，在所述多栅晶体管中，鳍或纳米线形状的硅主体形成在基底上，随后栅极形成在硅主体的表面上。
由于这样的多栅晶体管使用三维沟道，因此其允许容易的缩小(scaling)。另外，在不需要增大多栅晶体管的栅极长度的情况下，可以增强电流控制能力。此外，可有效地抑制短沟道效应(SCE)，即，沟道区的电势受到漏极电压影响的现象。
发明内容
在此描述的主题的示例性实施方式的技术目的是提供一种半导体装置，其中，可以使用鳍型图案之间的沟槽的深度和/或宽度来调整鳍型图案的位置。
本公开意图提出的目的不限于上面描述的，本领域技术人员可以基于以下提供的描述清楚地理解以上没有提到的其它目的。
根据示例性实施方式，提供一种半导体装置，所述半导体装置包括：第一鳍型图案，包括第一侧表面和相对的第二侧表面；第一深度的第一沟槽，与第一侧表面接触；第二深度的第二沟槽，与第二侧表面接触，其中，第二深度与第一深度不同；第一场绝缘膜，部分地填充第一沟槽；以及第二场绝缘膜，部分地填充第二沟槽，其中，第一鳍型图案包括下部和宽度比下部的宽度窄的上部，并具有位于上部与下部之间的边界上的第一台阶部，第一场绝缘膜包括与下部接触的第一下场绝缘膜和与上部接触的第一上场绝缘膜。
根据另一示例性实施方式，提供一种半导体装置，所述半导体装置包括：第一鳍型图案，从基底的平坦的表面延伸并包括彼此相对的第一侧表面和第二侧表面，其中，基底与第一鳍型图案的上表面之间的距离是第一距离；第二鳍型图案，从基底突出并包括彼此相对的第三侧表面和第四侧表面，其中，基底与第二鳍型图案的上表面之间的距离是第二距离；第一沟槽，与第一侧表面接触并具有第一宽度和第一深度；第二沟槽，与第二侧表面和第三侧表面接触，位于第一鳍型图案和第二鳍型图案之间，并具有第二宽度和第二深度，其中，第一宽度和第二宽度彼此不同，并且/或者第一深度和第二深度彼此不同。
根据又一示例性实施方式，提供一种半导体装置，所述半导体装置包括：第一鳍型图案，包括第一侧表面和相对的第二侧表面；第二鳍型图案，包括第三侧表面和相对的第四侧表面，并朝向第三侧表面倾斜；第一沟槽，与第一侧表面接触并具有第一宽度和第一深度；第二沟槽，分别与第二侧表面和第三侧表面接触，位于第一鳍型图案和第二鳍型图案之间，并具有第二宽度和第二深度；第三沟槽，与第四侧表面接触并具有第三宽度和第三深度；第一场绝缘膜，部分地填充第一沟槽；第二场绝缘膜，部分地填充第二沟槽；以及第三场绝缘膜，部分地填充第三沟槽，其中，第二场绝缘膜包括第二下场绝缘膜和形成在第二下场绝缘膜上的第二上场绝缘膜。
根据再一示例性实施方式，提供一种半导体装置，所述半导体装置包括：基底；第一鳍型图案，形成在基底上，包括第一侧表面和相对的第二侧表面，并相对于基底的上表面方向在第一方向上倾斜；第二鳍型图案，形成在基底上，包括第三侧表面和相对的第四侧表面，并相对于基底的上表面方向在与第一方向相反的方向上倾斜；第一沟槽，与第一侧表面接触；第二沟槽，分别与第二侧表面和第三侧表面接触；以及第三沟槽，与第四侧表面接触，其中，第一沟槽至第三沟槽的深度彼此不同。
根据再一示例性实施方式，提供一种半导体装置，所述半导体装置包括：第一至第三鳍型图案，均包括下部和宽度比下部的宽度窄的上部，并在上部与下部之间的边界上均具有台阶部；第一沟槽，形成在第一鳍型图案与第二鳍型图案之间；第二沟槽，形成在第二鳍型图案与第三鳍型图案之间；下场绝缘膜，形成在第一沟槽和第二沟槽内，并与第一至第三鳍型图案的下部接触；以及上场绝缘膜，形成在第一沟槽和第二沟槽内，并与第一至第三鳍型图案的上部的一部分接触，其中，第一鳍型图案的下部和第二鳍型图案的下部之间的距离与第二鳍型图案的下部和第三鳍型图案的下部之间的距离彼此相同，第一鳍型图案的上部和第二鳍型图案的上部之间的距离与第二鳍型图案的上部和第三鳍型图案的上部之间的距离彼此不同，第一沟槽的深度和第二沟槽的深度彼此不同。
根据再一示例性实施方式，提供一种半导体装置，所述半导体装置包括：第一鳍型图案，包括第一侧表面和相对的第二侧表面；第一深度的第一沟槽，与第一侧表面相邻；第二深度的第二沟槽，与第二侧表面相邻，其中，第二深度与第一深度不同；第一场绝缘膜，部分地填充第一沟槽；以及第二场绝缘膜，部分地填充第二沟槽，其中，第一鳍型图案包括下部和宽度比下部的宽度窄的上部，并在上部与下部之间的边界处具有曲线拐点，第一场绝缘膜包括与下部接触的第一下场绝缘膜和与上部接触的第二上场绝缘膜。
附图说明
通过参照附图对本公开的示例性实施方式进行详细地描述，对本领域普通技术人员来说，本公开的以上和其它目的、特征和优点将变得更加明显，在附图中：
图1是为了解释根据一些示例性实施方式的半导体装置而提供的布局图；
图2是沿图1的线A-A'截取的剖视图；
图3是沿图1的线B-B'截取的剖视图；
图4是沿图1的线C-C'截取的剖视图；
图5是沿图1的线D-D'截取的剖视图；
图6A是为了解释根据一些示例性实施方式的半导体装置而提供的剖视图；
图6B是为了解释根据一些示例性实施方式的半导体装置而提供的剖视图；
图7是为了解释根据一些示例性实施方式的半导体装置而提供的剖视图；
图8是为了解释根据一些示例性实施方式的半导体装置而提供的剖视图；
图9是为了解释根据一些示例性实施方式的半导体装置而提供的剖视图；
图10是为了解释根据一些示例性实施方式的半导体装置而提供的剖视图；
图11是为了解释根据一些示例性实施方式的半导体装置而提供的剖视图；
图12是为了解释根据一些示例性实施方式的半导体装置而提供的布局图；
图13是沿图12的线E-E'截取的剖视图；
图14是沿图12的线F-F'截取的剖视图；以及
图15是根据一些示例性实施方式的包括半导体装置的电子系统的框图。
具体实施方式
在下文中，现在将参照附图更充分地描述在这里公开的主题的给出的示例性实施方式。然而，本发明可以以不同的形式实施，并且不应解释为限于在这里所阐述的示例性实施方式。相反，提供这些示例性实施方式使得本公开将是彻底的和完整的，并将把发明的范围充分地传达给本领域技术人员。同样的附图标记在整个说明书中表示同样的组件。在附图中，为了清楚起见，夸大了层和区的厚度。
将理解的是，当元件或层被称作“连接到”或“结合到”另一元件或层或者“在”另一元件或层“上”时，该元件或层可以直接连接到或结合到所述另一元件或层或者直接在所述另一元件或层上，或者可以存在中间元件或层。相反，当元件被称作“直接连接到”或“直接结合到”另一元件或层或者“直接在”另一元件或层“上”时，不存在中间元件或层。然而，除非上下文另外指出，否则术语“接触”、其变形或“与……接触”指的是直接连接(即，触摸)。同样的标记始终指同样的元件。如在这里使用的，术语“和/或”包括一个或更多个相关所列项目的任意组合和所有组合。
将理解的是，尽管可以在此使用术语第一、第二等来描述各种元件，但是这些元件不应受这些术语限制。除非上下文另外指出，否则这些术语仅用于将一个元件与另一元件区分开。因此，例如，在不脱离本发明构思的教导的情况下，以下在说明书的一部分中讨论的第一元件、第一组件或第一部分可以在说明书的另一部分中被命名为第二元件、第二组件或第二部分。此外，在某些情况下，即使在说明书中没有使用“第一”、“第二”等来描述术语，但是为了将不同的所要求的元件彼此区分开，该术语仍然可以在权利要求中被命名为“第一”或“第二”。
除非在此另外指出或者明显地与上下文矛盾，否则在描述发明的上下文中(尤其在权利要求的上下文中)的术语“一个”、“一种”和“该(所述)”以及相似指示语的使用被理解为覆盖单数和复数两者。除非另外注明，否则术语“包括”、“具有”、“包含”和“含有”被解释为开放式术语(即，意味着“包括，但不限于”)。
在此将参照作为理想示意图的平面图和/或剖视图来描述在此描述的实施例。因此，示例性视图可以根据制造技术和/或公差进行修改。因此，公开的实施例不限于在图中所示出的，而是包括在制造工艺的基础上形成的在构造上的修改。因此，图中举例说明的区域可以具有示意性性质，并且图中示出的区域的形状可以举例说明元件的区域的特定形状，本发明的方面不限于这些特定形状。
为了便于描述，可以在这里使用诸如“在……之下”、“在……下方”、“下”、“在……上方”和“上”等的空间相对术语来描述如图中示出的一个元件或特征与另一元件或特征的关系。将理解的是，除了图中描绘的方位之外，空间相对术语意图包含装置在使用或操作中的不同方位。例如，如果图中的装置被翻转，则描述为“在”其它元件或特征“下方”或“之下”的元件将随后被定位为“在”所述其它元件或特征“上方”。因此，术语“在……下方”可以包括上方和下方两种方位。装置可以另行定位(旋转90度或在其它方位处)，并且相应地解释这里使用的空间相对描述语。
当提及方位、布局、位置、形状、尺寸、数量或其它量度时如在这里使用的诸如“相同的”、“相等的”、“平坦的”或“共面的”的术语不必意味着完全相同的方位、布局、位置、形状、尺寸、数量或其它量度，但是意图包含例如由于制造工艺而可发生的可接受变化内的几乎相同的方位、布局、位置、形状、尺寸、数量或其它量度。这里可以使用术语“基本上”来强调此含义，除非上下文或其它表述另行指出。例如，被描述为“基本上相同”、“基本上相等”或“基本上平坦”的项目可以是完全相同的、相等的或平坦的，或者可以是在例如由于制造工艺而可发生的可接受变化内的相同的、相等的或平坦的。
除非另有定义，否则在此使用的所有技术术语和科学术语具有与本发明所属领域的普通技术人员所通常理解的含义相同的含义。注意到的是，使用这里提供的任何示例和所有示例或示例性术语仅意图更好地阐明发明，除非另外说明，否则不是对发明范围的限制。另外，除非另有定义，否则在通用字典中定义的所有术语不可以被过分地解释。
在下文中，将参照图1至图5解释根据示例性实施方式的半导体装置。
图1是为了解释根据一些示例性实施方式的半导体装置而提供的布局图，图2是沿图1的线A-A'截取的剖视图。图3是沿图1的线B-B'截取的剖视图，图4是沿图1的线C-C'截取的剖视图。图5是沿图1的线D-D'截取的剖视图。为了便于解释，图4略去栅极绝缘膜130、栅极绝缘膜140和栅电极200的图示。
如图1至图5中所示，根据示例性实施方式的半导体装置可以包括基底100、第一至第三鳍型图案F1-F3、第一至第四浅沟槽ST1-ST4、第一场绝缘膜110、第二场绝缘膜120、栅电极200、栅极绝缘膜130和140、栅极间隔件160和源极/漏极115等。
例如，基底100可以是体硅(bulk silicon)或绝缘体上硅(SOI)。可选择地，基底100可以是硅基底或者可以包括诸如硅锗、锑化铟、碲化铅化合物、砷化铟、磷化铟、砷化镓或锑化镓的其它物质。可选择地，基底100可以是基体基底，在该基体基底上形成有外延层。
如图1中所示，第一至第三鳍型图案F1-F3可以沿第一方向X1纵向地延伸。如图1中所示，尽管示例性实施例不限于此，但是第一至第三鳍型图案F1-F3可以具有矩形形状。如果第一至第三鳍型图案F1-F3为矩形形状，那么第一至第三鳍型图案F1-F3可以包括沿第一方向X1延伸的长边和沿第二方向Y1延伸的短边。第二方向Y1可以是不与第一方向X1平行而是与其相交的方向。
第一至第三鳍型图案F1-F3可以在第二方向Y1上彼此分隔开。在这种情况下，第一鳍型图案F1和第二鳍型图案F2可以彼此分隔开第一节距P1。第二鳍型图案F2和第三鳍型图案F3可以隔开第二节距P2。在这种情况下，第一节距P1可以比第二节距P2小。注意的是，上述构造仅出于示例性目的而给出，可改变成第一节距P1比第二节距P2大(或小)或是反之。
第一至第三鳍型图案F1-F3可以由第一至第四浅沟槽ST1-ST4限定。具体地，第一鳍型图案F1和第二鳍型图案F2可以通过第二浅沟槽ST2彼此分隔开。第二鳍型图案F2和第三鳍型图案F3可以通过第三浅沟槽ST3来彼此分隔开。第二浅沟槽ST2可以形成在第一鳍型图案F1的与第二鳍型图案F2相对的(例如，侧表面面对的)侧表面上。第一浅沟槽ST1可以形成在第一鳍型图案F1的不与第二浅沟槽ST2相对的(例如，侧表面背向的)侧表面上。第三浅沟槽ST3可以形成在第三鳍型图案F3的与第二鳍型图案F2相对的(例如，侧表面面对的)侧表面上。第四浅沟槽ST4可以形成在第三鳍型图案F3的不与第二浅沟槽ST2相对的(例如，侧表面背向的)侧表面上。
第一至第三鳍型图案F1-F3可以是通过部分地蚀刻基底100来形成的图案，或者可以包括从基底100生长的外延层。不论哪种情况，它们可以被描述为形成在基底上。此外，鳍可以被描述为“从”基底“突出”，不论它们是通过部分地蚀刻基底100还是通过外延生长来形成。例如，第一至第三鳍型图案F1-F3可以包括诸如硅或锗的元素半导体材料。另外，例如，第一至第三鳍型图案F1-F3可以包括诸如IV-IV族化合物半导体或III-V族化合物半导体的化合物半导体。
例如，考虑IV-IV族化合物半导体，其中，第一至第三鳍型图案F1-F3可以是包括碳(C)、硅(Si)、锗(Ge)和锡(Sn)中的至少两种或更多种的二元化合物或三元化合物，或者是掺杂有IV族元素的这些化合物。
考虑III-V族化合物半导体，其中，第一至第三鳍型图案F1-F3可以是通过将III族元素(可以是铝(Al)、镓(Ga)和铟(In)中的至少一种)与V族元素(可以是磷(P)、砷(As)和锑(Sb)中的一种)组合形成的二元化合物、三元化合物和四元化合物中的一种。
在根据示例性实施方式的半导体装置中，假设第一至第三鳍型图案F1-F3包括硅。
栅电极200可以在第二方向上延伸。栅电极200可以分别与第一至第三鳍型图案F1-F3相交。例如，栅电极200可以包括分别与彼此分隔开的第一至第三鳍型图案F1-F3叠置的部分。第一至第三鳍型图案F1-F3可以分别包括与栅电极200叠置的部分和不叠置的部分。
具体地，第一鳍型图案F1可以包括与栅电极200叠置的第一部分F1-1和与栅电极200不叠置的第二部分F1-2。第一鳍型图案F1的第二部分F1-2可以设置在第一鳍型图案F1的第一部分F1-1的在第一方向X1上的两侧上。第一鳍型图案F1的第一部分F1-1可以被称为中央部分或中心部分。
如图2至图5中所示，栅电极200可以包括第一金属层210和第二金属层220。可选择地，栅电极200可以为三个或更多个金属层彼此堆叠的这样的形式。第一金属层210起调整逸出功(work function)的作用，第二金属层220起填充由第一金属层210形成的空间的作用。例如，第一金属层210可以包括TiN、WN、TiAl、TiAlN、TaN、TiC、TaC、TaCN、TaSiN和它们的组合中的至少一种，但不限于此。另外，第二金属层220可以包括例如W、Al、Cu、Co、Ti、Ta、多晶Si、SiGe和金属合金中的至少一种，但不限于此。
例如，上述栅电极200可以通过替换工艺(或后栅极(gate last)工艺)来形成，但不限于此。
栅极绝缘膜130、140可以形成在第一至第三鳍型图案F1-F3与栅电极200之间以及第二场绝缘膜120与栅电极200之间。栅极绝缘膜130、140可以包括例如界面膜130和高k介电膜140。
界面膜130可以通过部分地氧化第一至第三鳍型图案F1-F3来形成。界面膜130可以沿比第二场绝缘膜120的上表面更进一步向上突出的第一至第三鳍型图案F1-F3的轮廓来形成。当第一至第三鳍型图案F1-F3是包括硅的硅鳍型图案时，界面膜130可以包括氧化硅膜。
如图3中所示，界面膜130可以不沿第二场绝缘膜120的上表面形成，但是示例性实施方式不限于此。根据形成界面膜130的方法，界面膜130可以沿第一场绝缘膜110和第二场绝缘膜120的上表面形成。
可选择地，即使在第一场绝缘膜110和第二场绝缘膜120包括氧化硅的示例中，如果包括在第一场绝缘膜110和第二场绝缘膜120中的氧化硅具有与包括在界面膜130中的氧化硅层不同的性质，那么界面膜130也可以沿第一场绝缘膜110和第二场绝缘膜120的上表面形成。
高k介电膜140可以形成在界面膜130与栅电极200之间。高k介电膜140可以沿高于第一场绝缘膜110和第二场绝缘膜120的上表面向上突出的第一至第三鳍型图案F1-F3的轮廓形成。另外，高k介电膜140可以形成在栅电极200与第一场绝缘膜110和第二场绝缘膜120之间。
高k介电膜140可以包括介电常数比氧化硅膜的介电常数高的高k介电材料。例如，高k介电膜140可以包括氮氧化硅、氮化硅、氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽和铌酸铅锌中的一种或更多种，但不限于此。
栅极间隔件160可以设置在沿第二方向Y1延伸的栅电极200的侧壁上。栅极间隔件160可以包括例如氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)、氮碳氧化硅(SiOCN)和它们的组合中的至少一种。
源极/漏极115可以形成在栅电极200的在第一方向X1上的两侧上，并形成在第一鳍型图案F1上。
例如，源极/漏极115可以形成在第一鳍型图案F1的第二部分F1-2上。
源极/漏极115可以包括通过外延形成的外延层。例如，源极/漏极115可以是抬高的(elevated)源极/漏极。外延层可以填充形成在第一鳍型图案F1的第二部分F1-2中的凹部F1r。
源极/漏极115的外周可以具有各种形状。例如，源极/漏极115的外周可以是菱形、圆形和矩形形状中的至少一种。例如，图5示出钻石形状(或者五边形或六边形形状)。
当根据示例性实施方式的半导体装置是PMOS晶体管时，源极/漏极115可以包括压应力材料。例如，压应力材料可以是与Si相比具有更大的晶格常数的诸如SiGe的材料。例如，压应力材料可通过对第一鳍型图案F1施加压应力来增强沟道区中的载流子的迁移率。
当根据示例性实施方式的半导体装置是NMOS晶体管时，源极/漏极115可以包括拉应力材料。例如，当第一鳍型图案F1是硅时，源极/漏极115可以是晶格常数比Si的晶格常数小的诸如SiC的材料。例如，拉应力材料可通过对第一鳍型图案F1施加拉应力来增强沟道区中的载流子的迁移率。
层间绝缘膜190可以覆盖第一至第三鳍型图案F1-F3、源极/漏极115和栅电极200等。层间绝缘膜190可以形成在第二场绝缘膜120上。
例如，层间绝缘膜190可以包括氧化硅、氮化硅、氮氧化硅和介电常数比氧化硅的介电常数小的低k介电材料中的至少一种。例如，低k介电材料可以包括可流动氧化物(FOX)、Tonen silazene(TOSZ)、未掺杂的硅玻璃(USG)、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、等离子体增强正硅酸四乙酯(PETEOS)、氟硅酸盐玻璃(FSG)、碳掺杂氧化硅(CDO)、干凝胶、气凝胶、非晶氟化碳、有机硅酸盐玻璃(OSG)、聚对二甲苯、双-苯并环丁烯(BCB)、SiLK、聚酰亚胺、多孔聚合材料或它们的组合，但不限于此。
如图3中所示，第二浅沟槽ST2可以形成在第一鳍型图案F1与第二鳍型图案F2之间，第三浅沟槽ST3可以形成在第二鳍型图案F2与第三鳍型图案F3之间。第一鳍型图案F1可以形成在第一浅沟槽ST1与第二浅沟槽ST2之间，第二鳍型图案F2可以形成在第二浅沟槽ST2与第三浅沟槽ST3之间。第三鳍型图案F3可以形成在第三浅沟槽ST3与第四浅沟槽ST4之间。因此，例如相对于第二鳍型图案F2，第二浅沟槽ST2与第二鳍型图案F2的一侧相邻，并且第三浅沟槽ST3与第二鳍型图案F2的另一侧相邻。
第二浅沟槽ST2和第三浅沟槽ST3可以位于第二鳍型图案F2的两个侧表面上。第二浅沟槽ST2的宽度L1可以与第三浅沟槽ST3的宽度L2不同。另外，第二浅沟槽ST2的深度D1可以与第三浅沟槽ST3的深度D2不同。具体地，第二浅沟槽ST2的宽度L1可以比第三浅沟槽ST3的宽度L2窄。另外，第二浅沟槽ST2的深度D1可以比第三浅沟槽ST3的深度D2浅。
第一至第四浅沟槽ST1-ST4填充有场绝缘膜。具体地，第二浅沟槽ST2可以填充有第一场绝缘膜110，第三浅沟槽ST3可以填充有第二场绝缘膜120。场绝缘膜形成为下场绝缘膜和上场绝缘膜的双重结构。
具体地，下场绝缘膜可以形成在第一至第四浅沟槽ST1-ST4的下部中，上场绝缘膜可以形成在下场绝缘膜上。因此，第一下场绝缘膜110b可以形成在第二浅沟槽ST2的下部中，第一上场绝缘膜110a可以形成在第二浅沟槽ST2的第一下场绝缘膜110b上。第二下场绝缘膜120b可以形成在第三浅沟槽ST3的下部中，第二上场绝缘膜120a可以形成在第三浅沟槽ST3的第二下场绝缘膜120b上。
第一上场绝缘膜110a和第二上场绝缘膜120a可以暴露第二鳍型图案F2的侧表面的部分，而不是分别暴露第二浅沟槽ST2和第三浅沟槽ST3。
第二浅沟槽ST2的下部的宽度DL1可以比第二浅沟槽ST2的上部的宽度L1小。第一台阶部S1可以形成在第二浅沟槽ST2的上部与下部之间的边界处。这将在以下描述。
第三浅沟槽ST3的下部的宽度DL2可以比第三浅沟槽ST3的上部的宽度L2小。第一台阶部S1可以形成在第三浅沟槽ST3的上部与下部之间的边界处。这将在以下描述。
第一下场绝缘膜110b和第二下场绝缘膜120b可以分别填充第二浅沟槽ST2的下部和第三浅沟槽ST3的下部。在这种情况下，第一下场绝缘膜110b和第二下场绝缘膜120b的上表面可以具有碗状形状。即，该形状可以具有较低的中心和较高的周界。因此，第一下场绝缘膜110b和第二下场绝缘膜120b的上表面的高度可以低于或等于其与第二鳍型图案F2相交的点的高度。
因为其它鳍型图案具有与第二鳍型图案F2相似的形状，所以第二鳍型图案F2将作为示例进行描述。
如图4中所示，第二鳍型图案F2可以包括下部F2L、上部F2U和第一台阶部S1。具体地，第二鳍型图案F2可以通过第一台阶部S1被划分为下部F2L和上部F2U。即，第二鳍型图案F2的下部F2L可以被限定为从基底100向上突出到第二鳍型图案F2的第一台阶部S1的部分。同样地，第二鳍型图案F2的上部可以被限定为跨度为从第一台阶部S1到第二鳍型图案F2的最上部的部分。第二鳍型图案F2的下部F2L的宽度W1可以比第二鳍型图案F2的上部F2U的宽度W2、W3大。
如在这里使用的表述“台阶部”指表面的减小的斜率变成增大的斜率的点或区域，或者表面的增大的斜率变成减小的斜率的点或区域。即，如在这里使用的“台阶部”可以指表面的轮廓的拐点，即，曲线的拐点。如在这里使用的“台阶部”可以指表面的轮廓从凹面向下变成凹面向上的点或区域，或者表面的轮廓从凹面向上变成凹面向下的点或区域。即，“台阶部”指轮廓的斜率变化的符号改变的点或区域。
因此，第一台阶部S1可以是第二鳍型图案F2的侧表面轮廓的斜率变化的符号改变的点或区域。即，第一台阶部S1可以是第二鳍型图案F2的侧表面轮廓从凹面向下变成凹面向上或从凹面向上变成凹面向下的点或区域。
第二鳍型图案F2的下部F2L可以接触第一下场绝缘膜110b和第二下场绝缘膜120b。第一下场绝缘膜110b和第二下场绝缘膜120b可以在第二鳍型图案F2的两侧上围绕第二鳍型图案F2的下部F2L。第二鳍型图案F2的上部F2U可以接触第一上场绝缘膜110a和第二上场绝缘膜120a。第一上场绝缘膜110a和第二上场绝缘膜120a可以在第一下场绝缘膜110b和第二下场绝缘膜120b上在第二鳍型图案F2的两侧上围绕第二鳍型图案F2的上部。
具体地，第二鳍型图案F2的上部F2U的一部分可以接触第一上场绝缘膜110a和第二上场绝缘膜120a。第二鳍型图案F2的上部F2U可以包括第一上部F2U1和第二上部F2U2。具体地，第二鳍型图案F2的上部F2U可以通过第二台阶部S2被划分为第一上部F2U1和第二上部F2U2。例如，第二鳍型图案F2的第一上部F2U1可以被限定为跨度为从第一台阶部S1到第二台阶部S2的部分。同样地，第二鳍型图案F2的第二上部F2U2可以被限定为跨度为从第二台阶部S2到第二鳍型图案F2的最上部的部分。第二鳍型图案F2的第一上部F2U1的宽度W2可以比第二鳍型图案F2的第二上部F2U2的宽度W3大。
第二鳍型图案F2的第一上部F2U1可以接触第一上场绝缘膜110a和第二上场绝缘膜120a。第一上场绝缘膜110a和第二上场绝缘膜120a可以在第二鳍型图案F2的两侧上围绕第二鳍型图案F2的第一上部F2U1。第二鳍型图案F2的第二上部F2U2可以不接触第一上场绝缘膜110a和第二上场绝缘膜120a。即，第一上场绝缘膜110a和第二上场绝缘膜120a可以暴露第二鳍型图案F2的第二上部F2U2。
第二鳍型图案F2可以包括第一侧表面和第二侧表面。第一侧表面可以是与第二浅沟槽ST2接触的侧表面，第二侧表面可以是与第三浅沟槽ST3接触的侧表面。如在这里使用的，当侧表面与沟槽邻接，以使得侧表面限定沟槽的侧壁的全部或部分时，侧表面可以被描述为“接触”沟槽。在第二侧表面上的第三浅沟槽ST3的宽度可以比第二浅沟槽ST2的宽度大。
在第二鳍型图案F2的第一侧表面上的第一台阶部S1-1可以定位为高于在第二侧表面上的第一台阶部S1-2。在部分地去除第一下场绝缘膜110b和第二下场绝缘膜120b期间，由于第一鳍型图案F1与第二鳍型图案F2之间的窄节距，在第二浅沟槽ST2中的第一下场绝缘膜110b可以比位于其他区域中的第一下场绝缘膜110b相对少地去除。这样，在第二浅沟槽ST2内的位于第一侧表面上的第一台阶部S1-1可以定位为高于在第三浅沟槽ST3内的位于第二侧表面上的第一台阶部S1-2。因此，第二浅沟槽ST2中的第一下场绝缘膜110b的上表面可以形成为高于第三浅沟槽ST3中的第二下场绝缘膜120b的上表面。
在第二鳍型图案F2的第一侧表面上的第二台阶部S2-1可以定位为高于在第二侧表面上的第二台阶部S2-2。在部分地去除第一上场绝缘膜110a和第二上场绝缘膜120a期间，由于第一鳍型图案F1与第二鳍型图案F2之间的窄节距，在第二浅沟槽ST2中的第一上场绝缘膜110a可以比位于其他区域中的第一上场绝缘膜110a相对少地去除。这样，在第二浅沟槽ST2内位于第一侧表面上的第二台阶部S2-1可以定位为高于在第三浅沟槽ST3内位于第二侧表面上的第二台阶部S2-2。因此，第二浅沟槽ST2中的第一上场绝缘膜110a的上表面可以形成为高于第三浅沟槽ST3中的第二上场绝缘膜120a的上表面。
例如，第一场绝缘膜110和第二场绝缘膜120可以是氧化物膜、氮化物膜、氮氧化物膜或将这些膜组合的膜。可选择地，第一场绝缘膜110和第二场绝缘膜120可以包括例如氧化硅、氮化硅、氮氧化硅和介电常数比氧化硅的介电常数小的低k介电材料中的至少一种。例如，低k介电材料可以包括可流动氧化物(FOX)、Tonen silazene(TOSZ)、未掺杂的硅玻璃(USG)、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、等离子体增强正硅酸四乙酯(PETEOS)、氟硅酸盐玻璃(FSG)、碳掺杂氧化硅(CDO)、干凝胶、气凝胶、非晶氟化碳、有机硅酸盐玻璃(OSG)、聚对二甲苯、双-苯并环丁烯(BCB)、SiLK、聚酰亚胺、多孔聚合材料或它们的组合，但不限于此。
第一下场绝缘膜110b和第二下场绝缘膜120b的材料可以与第一上场绝缘膜110a和第二上场绝缘膜120a的材料相同。例如，第一场绝缘膜110和第二场绝缘膜120的材料可以包括SiO2。然而，示例性实施例不限于以上提供的特定示例。因此，第一下场绝缘膜110b和第二下场绝缘膜120b的材料与第一上场绝缘膜110a和第二上场绝缘膜120a的材料可以彼此不同。
第一下场绝缘膜110b和第二下场绝缘膜120b可以包括彼此相同的材料。另外，第一上场绝缘膜110a和第二上场绝缘膜120a可以包括彼此相同的材料。然而，示例性实施例不限于以上给出的示例。
第一下场绝缘膜110b和第二下场绝缘膜120b可以具有彼此相同的应力特性。另外，第一上场绝缘膜110a和第二上场绝缘膜120a可以具有彼此相同的应力特性。第一下场绝缘膜110b和第二下场绝缘膜120b与第一上场绝缘膜110a和第二上场绝缘膜120a可以具有彼此不同的应力特性。即，第一下场绝缘膜110b和第二下场绝缘膜120b可以具有拉应力特性，第一上场绝缘膜110a和第二上场绝缘膜120a可以具有压应力特性。相反，第一下场绝缘膜110b和第二下场绝缘膜120b可以具有压应力特性，第一上场绝缘膜110a和第二上场绝缘膜120a可以具有拉应力特性。
可选择地，第一下场绝缘膜110b和第一上场绝缘膜110a可以具有彼此相同的应力特性。另外，第二下场绝缘膜120b和第二上场绝缘膜120a可以具有彼此相同的应力特性。在这种情况下，第一场绝缘膜110和第二场绝缘膜120的倾斜的方向可以根据第二场绝缘膜120的体积和应力类型来确定。
例如，当第一场绝缘膜110具有拉应力特性和第二场绝缘膜120具有压应力特性时，无论第一场绝缘膜110与第二场绝缘膜120之间的体积差异如何，第二鳍型图案F2都可以向第一场绝缘膜110倾斜。
如果第一场绝缘膜110与第二场绝缘膜120具有相同的应力特性(例如，压应力特性)，由于相对于第一场绝缘膜110的体积的第二场绝缘膜120的更大的体积，压应力特性带来的第二场绝缘膜120的力比压应力特性带来的第一场绝缘膜110的力大。因此，第二鳍型图案F2可以朝向第一场绝缘膜110的方向倾斜。
如图3中所示，第一鳍型图案F1和第二鳍型图案F2彼此靠近地倾斜，在这种情况下，第二浅沟槽ST2的第一场绝缘膜110的拉应力可以大于第二场绝缘膜120的拉应力。第一场绝缘膜110的压应力可以小于第二场绝缘膜120的压应力。因此，在力的作用下，第二鳍型图案F2可以朝向第一鳍型图案F1倾斜。第一鳍型图案F1和第二鳍型图案F2的倾斜的程度可以彼此不同。然而，示例性实施例不限于以上给出的示例。相对于与基底的表面垂直的竖直方向限定倾斜的方向和倾斜的量，其中，鳍从垂直对角地延伸并在剖面中展现出不对称的形状。鳍可以在它的底部处从基底的平坦的表面竖直地延伸并在它的上部处对角地或者以弯曲或倾斜的方式延伸。
可以形成第一鳍型图案F1，使得从第一鳍型图案F1的中心线到更靠近第一浅沟槽ST1的第一侧表面的宽度a1比从中心线到更靠近第二浅沟槽ST2的第二侧表面的宽度a2小。中心线可以是第一鳍型图案F1与基底100之间的接触面上的第一鳍型图案F1的宽度的中心线。
可以形成第二鳍型图案F2，使得从第二鳍型图案F2的中心线到更靠近第二浅沟槽ST2的第一侧表面的宽度a3比从中心线到更靠近第三浅沟槽ST3的第二侧表面的宽度a4大。中心线可以是第二鳍型图案F2与基底100之间的接触面上的第二鳍型图案F2的宽度的中心线。
根据第一鳍型图案F1和第二鳍型图案F2的倾斜，以基底100的下表面为基准，第一鳍型图案F1和第二鳍型图案F2的最上部的高度h1可以比第三鳍型图案F3的最上部的高度h2低。
在一些示例性实施例中，第一节距P1和第二节距P2可以相同。在这种情况下，第二浅沟槽ST2的下部的宽度DL1可以与第三浅沟槽ST3的下部的宽度DL2相同。同时，由于第一鳍型图案F1与第二鳍型图案F2向彼此靠近的方向倾斜，第二浅沟槽ST2的上部的宽度Dh1和第三浅沟槽ST3的上部的宽度Dh2可以彼此不同。即使当沟槽的下部具有相同的宽度，上部的宽度也可以根据鳍型图案是否倾斜而彼此变化。即使鳍型图案的下部处于相同的距离，鳍型图案的上部之间的距离也可以彼此不同。
可以根据第一下场绝缘膜110b和第二下场绝缘膜120b以及第一上场绝缘膜110a和第二上场绝缘膜120a的材料的键能(或结合能)来确定第一下场绝缘膜110b和第二下场绝缘膜120b以及第一上场绝缘膜110a和第二上场绝缘膜120a的应力特性。由于键能通过热处理而增大，处于低键能状态的材料可以在尺寸上很大地收缩。处于低键能状态的材料可以具有相对更高的收缩率。相反，处于高键能状态的材料即使通过工艺的热处理也可以具有相对更低的收缩率。因此，具有相对更高的收缩率的材料可以具有拉应力特性，而具有相对更低的收缩率的材料可以具有压应力特性。
具有不同应力特性的材料可以具有彼此不同的蚀刻速率。因此，在蚀刻工艺中，这些材料可以具有不同的蚀刻特性。如在这里使用的表述“相同的材料”是指相同组成的材料。然而，即使是“相同的材料”，也可以根据键能或收缩率具有不同的应力特性或蚀刻特性，如上面所描述的。
根据一些示例性实施方式，第一下场绝缘膜110b和第二下场绝缘膜120b以及第一上场绝缘膜110a和第二上场绝缘膜120a可以包括相同组成但具有彼此不同的应力特性的“相同的材料”。可选择地，第一下场绝缘膜110b和第二下场绝缘膜120b以及第一上场绝缘膜110a和第二上场绝缘膜120a可以具有不同的蚀刻特性，即，彼此不同的蚀刻速率。
在沉积从而覆盖第二鳍型图案F2的侧表面和上表面两者之后，可以通过凹进工艺部分地去除第一下场绝缘膜110b和第二下场绝缘膜120b。此时，随着第一下场绝缘膜110b和第二下场绝缘膜120b被部分地去除，可以部分地去除第二鳍型图案F2的表面。因此，可以形成第二鳍型图案F2的第一台阶部S1。在部分地去除第一下场绝缘膜110b和第二下场绝缘膜120b之后，第一上场绝缘膜110a和第二上场绝缘膜120a可以形成在第一下场绝缘膜110b和第二下场绝缘膜120b上。因此，第一台阶部S1可以形成在第一下场绝缘膜110b和第二下场绝缘膜120b以及第一上场绝缘膜110a和第二上场绝缘膜120a的边界线与第二鳍型图案F2相交的点处。此外，第二鳍型图案F2的下部F2L和上部F2U可以通过第一台阶部S1彼此区分开。
在第一上场绝缘膜110a和第二上场绝缘膜120a在第一下场绝缘膜110b和第二下场绝缘膜120b上沉积从而覆盖第二鳍型图案F2的侧表面和上表面两者之后，可以通过暴露第二鳍型图案F2的工艺部分地去除第一上场绝缘膜110a和第二上场绝缘膜120a。此时，随着第一上场绝缘膜110a和第二上场绝缘膜120a被部分地去除，可以部分地去除第二鳍型图案F2的表面。因此，可以形成第二鳍型图案F2的第二台阶部S2。另外，在暴露第二鳍型图案F2的工艺之后，第二鳍型图案F2的暴露部分的宽度可以通过使第二鳍型图案F2的暴露部分的形状平滑的工艺而进一步变窄。因此，被第一上场绝缘膜110a和第二上场绝缘膜120a围绕的部分(即，第一上部F2U1)和暴露部分(即，第二上部F2U2)可以通过第二台阶部S2来区分开。
在根据一些示例性实施方式的半导体装置中，第一下场绝缘膜110b和第二下场绝缘膜120b以及第一上场绝缘膜110a和第二上场绝缘膜120a可以具有彼此不同的应力特性。因此，可以调整第一下场绝缘膜110b和第二下场绝缘膜120b以及第一上场绝缘膜110a和第二上场绝缘膜120a与第二鳍型图案F2相交的位置。
具体地，当使用仅形成有一种应力特性的场绝缘膜时，相关的鳍型图案可以根据场绝缘膜的体积而弯曲。在鳍型图案中发生的非意图的弯曲会导致鳍型图案之间的余量(margin)的减小，并会导致电气布线结构与接触结构的可能的不对准(mis-alignment)。因此，为了防止这样的不对准问题，场绝缘膜可以被如此构造为包括具有彼此不同的应力特性的下场绝缘膜和上场绝缘膜。
在下文中，将参照图1和图6A描述根据另一示例性实施方式的半导体装置。同时，为了简要，将尽可能简要地提及或者省略与以上参照图1至图5描述的元件或操作重复的元件或操作。
图6A是为了解释根据一些示例性实施例的半导体装置而提供的剖视图。
如图1和图6A中所示，根据一些示例性实施方式的半导体装置包括衬里L1。
衬里L1可以形成在第二鳍型图案F2的侧表面上。衬里L1可以沿第二鳍型图案F2的侧表面的表面轮廓共形地形成。衬里L1可以形成在第二鳍型图案F2与第一场绝缘膜110和第二场绝缘膜120之间。衬里L1可以形成在第二鳍型图案F2的下部F2L和第一上部F2U1的表面上，并可以不形成在第二上部F2U2的表面上。然而，示例性实施例不仅限于任何特定的示例。因此，衬里L1也可以根据制造工艺形成在第二上部F2U2的表面上。同样地，根据材料和制造工艺，衬里L1可以不仅形成在第二鳍型图案F2的表面上，而且还可以形成在基底100的上表面上。
衬里L1可以由将第一应力施加到第二鳍型图案F2的沟道区的材料形成。衬里L1可以通过将第一应力引入到第二鳍型图案F2的沟道区来起增强沟道区中载流子迁移率的作用。在一些示例性实施例中，当沟道区为N型沟道区时，衬里L1可以由将拉应力施加到沟道区的材料形成。例如，衬里L1可以由氮化硅(SiN)、氮氧化硅(SiON)、硼氮化硅(SiBN)、碳化硅(SiC)、SiC:H、SiCN、SiCN:H、SiOCN、SiOCN:H、碳氧化硅(SiOC)、二氧化硅(SiO2)、多晶硅或它们的组合形成。在一些示例性实施例中，衬里L1可以具有大约
Figure BDA0001140957760000171
的厚度。
在下文中，将参照图1和图6B描述根据一些示例性实施例的半导体装置。为了简要，将尽可能简要地提及或者省略与以上参照图1至图6A描述的示例性实施例重复的元件或操作。
图6B是为于解释根据一些示例性实施例的半导体装置而提供的剖视图。
如图1和图6B中所示，根据一些示例性实施例的半导体装置可以额外地包括绝缘衬里L2。
绝缘衬里L2可以形成在衬里L1与第一至第三鳍型图案F1-F3之间。
绝缘衬里L2可以由氧化物膜形成。例如，绝缘衬里L2可以由天然氧化物膜形成。在一些示例性实施例中，组成绝缘衬里L2的氧化物膜可以通过执行热氧化第一至第三鳍型图案F1-F3的表面的工艺来获得。在一些示例性实施例中，绝缘衬里L2可以具有大约
Figure BDA0001140957760000172
的厚度。
在下文中，将参照图1和图7描述根据一些示例性实施例的半导体装置。为了简要，将尽可能简要地提及或者省略与以上参照图1至图6B描述的示例性实施例重复的元件或操作。
图7是为了解释根据一些示例性实施例的半导体装置而提供的剖视图。
如图1和图7中所示，在根据一些示例性实施方式的半导体装置中，形成在第一鳍型图案F1和第二鳍型图案F2上的源极/漏极115可以彼此接触。
源极/漏极115可以彼此合并，第一鳍型图案F1和第二鳍型图案F2可以作为单一的器件操作。在这种情况下，为了使源极/漏极115彼此接触，第一鳍型图案F1和第二鳍型图案F2向彼此靠近的方向倾斜可以是有利的。因此，通过调整第一场绝缘膜110和第二场绝缘膜120的高度和宽度，可以导致第一鳍型图案F1和第二鳍型图案F2沿使其彼此靠近的方向倾斜，因此，导致源极/漏极115更容易地彼此合并。
如图7中所示，因为源极/漏极115可以具有凸多边形形状，所以当源极/漏极115合并时，可以在其下面形成气隙AG。气隙AG可以是指形成在第一上场绝缘膜110a与源极/漏极115之间的空的空间。
在下文中，将参照图1和图8描述根据一些示例性实施方式的半导体装置。为了简要，将尽可能简要地提及或者省略与以上参照图1至图7描述的示例性实施方式重复的元件或操作。
图8是为了解释根据一些示例性实施例的半导体装置而提供的剖视图。
如图1和图8中所示，第二浅沟槽ST2的深度D3可以比第三浅沟槽ST3的深度D4深。在这种情况下，第二浅沟槽ST2的宽度L1可以比第三浅沟槽ST3的宽度L2窄。
第一场绝缘膜110的拉应力和压应力的程度可以根据第一场绝缘膜的体积来确定。第一场绝缘膜110的拉应力和压应力的程度可以随着体积的变大而增大。
根据示例性实施方式，第二鳍型图案F2的倾斜的程度可以通过增大第二浅沟槽ST2的深度来调整。具体地，当第一下场绝缘膜110b和第二下场绝缘膜120b具有拉应力特性以及第一上场绝缘膜110a和第二上场绝缘膜120a具有压应力特性时，因为第二上场绝缘膜120a的体积比第一上场绝缘膜110a的体积大，所以第二鳍型图案F2可以在第一场绝缘膜110的方向上倾斜。在这种情况下，第二鳍型图案F2的倾斜的程度可以随着第二浅沟槽ST2的深度D3变得更深而减小。
可选择地，第一下场绝缘膜110b和第二下场绝缘膜120b以及第一上场绝缘膜110a和第二上场绝缘膜120a可以都具有压应力特性，但是即使在这种情况下，第二鳍型图案F2的倾斜的程度仍然可以随着第二浅沟槽ST2的深度D3变得更深而减小。
可以通过调整第一场绝缘膜110和第二场绝缘膜120的应力特性和体积来调整鳍型图案的倾斜的方向和程度。
在下文中，将参照图1和图9描述根据一些示例性实施方式的半导体装置。为了简要，将尽可能简要地提及或者省略与以上参照图1至图8描述的示例性实施方式重复的元件或操作。
图9是为了解释根据一些示例性实施方式的半导体装置而提供的剖视图。
如图1和图9中所示，第一鳍型图案F1和第二鳍型图案F2可以在远离彼此的方向上倾斜。
可以形成第一鳍型图案F1，使得从第一鳍型图案F1的中心线到更靠近第一浅沟槽ST1的第一侧表面的宽度a1可以比从中心线到更靠近第二浅沟槽ST2的第二侧表面的宽度a2大。中心线可以是在第一鳍型图案F1与基底100之间的接触面上的第一鳍型图案F1的宽度的中心线。
可以形成第二鳍型图案F2，使得从第二鳍型图案F2的中心线到更靠近第二浅沟槽ST2的第一侧表面的宽度a3比从中心线到更靠近第三浅沟槽ST3的第二侧表面的宽度a4小。中心线可以是在第二鳍型图案F2与基底100之间的接触面上的第二鳍型图案F2的宽度的中心线。
根据第一鳍型图案F1和第二鳍型图案F2的倾斜，以基底100的下表面为基准，第一鳍型图案F1和第二鳍型图案F2的最上部的高度h1可以比第三鳍型图案F3的最上部的高度h2低。
第二浅沟槽ST2的宽度L1可以与第三浅沟槽ST3的宽度L2不同。另外，第二浅沟槽ST2的深度D5可以与第三浅沟槽ST3的深度D6不同。具体地，第二浅沟槽ST2的宽度L1可以比第三浅沟槽ST3的宽度L2窄。另外，第二浅沟槽ST2的深度D5可以比第三浅沟槽ST3的深度D6浅。
根据示例性实施方式，第二鳍型图案F2的倾斜的程度可以通过使第二浅沟槽ST2的深度变得更浅来调整。具体地，当第一下场绝缘膜110b和第二下场绝缘膜120b具有压应力特性以及第一上场绝缘膜110a和第二上场绝缘膜120a具有拉应力特性时，因为第二上场绝缘膜120a的体积比第一上场绝缘膜110a的体积大，所以第二鳍型图案F2可以向第二场绝缘膜120的方向倾斜。在这种情况下，第二鳍型图案F2的倾斜的程度可以随着第二浅沟槽ST2的深度D5变得更浅而减小。
可选择地，第一下场绝缘膜110b和第二下场绝缘膜120b以及第一上场绝缘膜110a和第二上场绝缘膜120a都可以具有拉应力特性，但是即使在这种情况下，第二鳍型图案F2的倾斜的程度仍然可以随着第二浅沟槽ST2的深度D5变得更浅而减小。
可以通过调整第一场绝缘膜110和第二场绝缘膜120的应力特性和体积来调整鳍型图案的倾斜的方向和程度。
在下文中，将参照图1和图10描述根据一些示例性实施方式的半导体装置。为了简要，将尽可能简要地提及或者省略与以上参照图1至图9描述的示例性实施方式重复的元件或操作。
图10是为了解释根据一些示例性实施方式的半导体装置而提供的剖视图。
如图1和图10中所示，第二浅沟槽ST2的宽度L1可以与第三浅沟槽ST3的宽度L2不同。另外，第二浅沟槽ST2的深度D8可以与第三浅沟槽ST3的深度D7不同。具体地，第二浅沟槽ST2的宽度L1可以比第三浅沟槽ST3的宽度L2窄。另外，第二浅沟槽ST2的深度D8可以比第三浅沟槽ST3的深度D7深。
根据示例性实施方式，第二鳍型图案F2的倾斜的程度可以通过使第二浅沟槽ST2的深度变得更深来调整。具体地，当第一下场绝缘膜110b和第二下场绝缘膜120b具有压应力特性以及第一上场绝缘膜110a和第二上场绝缘膜120a具有拉应力特性时，因为第二上场绝缘膜120a的体积比第一上场绝缘膜110a的体积大，所以第二鳍型图案F2可以向第二场绝缘膜120的方向倾斜。在这种情况下，第二鳍型图案F2的倾斜的程度可以随着第二浅沟槽ST2的深度D8变深而减小。
可选择地，第一下场绝缘膜110b和第二下场绝缘膜120b以及第一上场绝缘膜110a和第二上场绝缘膜120a可以都具有拉应力特性，但是即使在这种情况下，第二鳍型图案F2的倾斜的程度仍然可以随着第二浅沟槽ST2的深度D8变得更深而减小。
可以通过调整第一场绝缘膜110和第二场绝缘膜120的应力特性和体积来调整鳍型图案的倾斜的方向和程度。
在下文中，将参照图1和图11描述根据一些示例性实施方式的半导体装置。为了简要，将尽可能简要地提及或者省略与以上参照图1至图10描述的元件或操作重复的元件或操作。
图11是为了解释根据一些示例性实施方式的半导体装置而提供的剖视图
如图1和图11中所示，第二场绝缘膜120可以形成为单层膜而不是双层膜。第二场绝缘膜120可以具有拉应力特性和压应力特性中的一种特性。因为第二场绝缘膜120具有一种类型的应力特性，所以可以更容易地对第二鳍型图案F2施加力。
如图11中所示，第二场绝缘膜120可以具有压应力特性，据此，第二鳍型图案F2可以向第一场绝缘膜110的方向倾斜。
第二浅沟槽ST2的宽度L1可以与第三浅沟槽ST3的宽度L2不同。另外，第二浅沟槽ST2的深度D9可以与第三浅沟槽ST3的深度D10不同。具体地，第二浅沟槽ST2的宽度L1可以比第三浅沟槽ST3的宽度L2窄。另外，第二浅沟槽ST2的深度D9可以比第三浅沟槽ST3的深度D10浅。
根据示例性实施方式，通过使用单一材料形成第三浅沟槽ST3并且造成与第二浅沟槽ST2的材料的体积差异，可以导致第二鳍型图案F2倾斜。当第三浅沟槽ST3具有单一材料时，通过总体积表示一个应力特性。因此，可以进一步增大第二鳍型图案F2的倾斜的程度。
在下文中，将参照图12和图13描述根据又一示例性实施方式的半导体装置。为了简要，将尽可能简要地提及或者省略与以上参照图1至图11描述的元件或操作重复的元件或操作。
图12是为了解释根据一些示例性实施方式的半导体装置而提供的布局图，图13是沿图12的线E-E'截取的剖视图。
如图12和图13中所示，根据一些示例性实施方式的半导体装置包括第三场绝缘膜150、第一栅电极201、第一栅极绝缘膜130和140、第二栅电极202和第二栅极绝缘膜142。在图12和图13的示例性实施方式中，深沟槽DT可以形成在第三浅沟槽ST3-1、ST3-2的中心。
第三场绝缘膜150可以填充深沟槽DT。第三场绝缘膜150可以接触第一场绝缘膜110和第二场绝缘膜120。第三场绝缘膜150可以包括与第一场绝缘膜110或第二场绝缘膜120相同的材料。例如，第三场绝缘膜可以包括氧化硅、氮化硅、氮氧化硅和介电常数比氧化硅的介电常数小的低k介电材料中的至少一种。
第三场绝缘膜150的上表面可以比第二场绝缘膜120的上表面高。然而，示例性实施方式不限于以上提供的特定示例。因此，第三场绝缘膜150的上表面可以低于或等于第二场绝缘膜120的上表面。
尽管图13示出第三场绝缘膜150，但是在根据一些示例性实施方式的半导体装置中，可以不存在第三场绝缘膜150，并且第一场绝缘膜110和第二场绝缘膜120可以填充深沟槽DT。
第一栅电极201可以包括第一金属层211和第二金属层221。可选择地，第一栅电极201可以为两个或更多个金属层彼此堆叠的这样的形式。第一金属层211起调整逸出功的作用，第二金属层221起填充由第一金属层211形成的空间的作用。例如，第一金属层211可以包括例如TiN、WN、TiAl、TiAlN、TaN、TiC、TaC、TaCN、TaSiN和它们的组合中的至少一种，但不限于此。另外，第二金属层221可以包括例如W、Al、Cu、Co、Ti、Ta、多晶Si、SiGe和金属合金中的至少一种，但不限于此。
第二栅电极202可以包括第一金属层212和第二金属层222。可选择地，第二栅电极202可以为两个或更多个金属层彼此堆叠的这样的形式。第一金属层212起到调整逸出功的作用，第二金属层222起到填充由第一金属层212形成的空间的作用。例如，第一金属层212可以包括例如TiN、WN、TiAl、TiAlN、TaN、TiC、TaC、TaCN、TaSiN和它们的组合中的至少一种，但不限于此。另外，第二金属层222可以包括例如W、Al、Cu、Co、Ti、Ta、多晶Si、SiGe和金属合金中的至少一种，但不限于此。
例如，第一栅电极201和第二栅电极202可以通过替换工艺(或后栅极工艺)来形成，但不限于此。
第一栅极绝缘膜130、141可以形成在第一鳍型图案F1和第二鳍型图案F2与第一栅电极201之间、第二场绝缘膜120与第一栅电极201之间以及第三场绝缘膜150与第一栅电极201之间。第一栅极绝缘膜130、141可以包括界面膜130和第一高k介电膜141。
第二栅极绝缘膜142可以形成在第三鳍型图案F3与第二栅电极202之间以及第三场绝缘膜150与第二栅电极202之间。第二栅极绝缘膜142可以包括界面膜130和第二高k介电膜142。
第一栅电极201和第二栅电极202可以分别沿第二方向Y1延伸。第一栅电极201和第二栅电极202可以在第二方向Y1上彼此分隔开。第一栅电极201的一端与第二栅电极202的一端可以在第一方向X1上彼此相对。在这种情况下，第一栅极绝缘膜130、141与第一栅电极201叠置，第二栅极绝缘膜142与第二栅电极202叠置。因此，第一栅极绝缘膜130、141和第二栅极绝缘膜142也可以在第一方向上彼此分隔开。
层间绝缘膜190可以形成在第一栅电极201与第二栅电极202之间。例如，层间绝缘膜190可以包括氧化硅、氮化硅、氮氧化硅和介电常数比氧化硅的介电常数小的低k介电材料中的至少一种。
第一栅电极201和第二栅电极202必须彼此电隔离。因此，层间绝缘膜190可以形成在第一栅电极201与第二栅电极202之间以使第一栅电极201和第二栅电极202彼此电隔离。
另外，遵从受限于制造工艺的设计规则，第一栅电极201和第二栅电极202必须彼此分隔开预定的间隙G1。在根据一些示例性实施方式的半导体装置中，在第一栅电极201与第二栅电极202之间必须确保间距余量(spacing margin)。
注意的是，向着第二鳍型图案F2的方向减缩第一栅电极201的端部以确保第一栅电极201与第二栅电极202之间的余量可能伴有第二鳍型图案F2与第一栅电极201之间不叠置的问题。因此，为了第一栅电极201与第二鳍型图案F2之间的叠置余量，可以设计间隙G2。
在根据示例性实施方式的半导体装置中，第二鳍型图案F2可以倾斜，以确保用于第一栅电极201与第二鳍型图案F2之间的叠置余量的间隙G2。第二鳍型图案F2可以向远离第一栅电极201的一个端部的方向倾斜。可以形成第二鳍型图案F2，使得从第二鳍型图案F2的中心线到更靠近第二浅沟槽ST2的第一侧表面的宽度a5比从中心线到更靠近第三浅沟槽ST3的第二侧表面的宽度a6大。中心线可以是第二鳍型图案F2与基底100之间的接触面上的第二鳍型图案F2的宽度的中心线。
因此，第一栅电极201可以同时满足与第二鳍型图案F2的叠置余量G2和与第二栅电极202的间距余量。
在下文中，将参照图12和图14描述根据又一示例性实施方式的半导体装置。为了简要，将尽可能简要地提及或者省略与以上参照图1至图13描述的元件或操作重复的元件或操作。
图14是沿图12的线F-F'截取的剖视图。
如图12和图14中所示，根据示例性实施例的半导体装置额外地包括接触件195。
接触件195可以形成在源极/漏极115上。接触件195可以通过穿过层间绝缘膜190来形成。接触件195的下部可以插入到源极/漏极115中。然而，示例性实施例不限于以上给出的示例。接触件195可以与源极/漏极115电连接。接触件195可以包括多个接触件。在第一鳍型图案F1上的源极/漏极115和在第二鳍型图案F2上的源极/漏极115可以分别与接触件195一一对应地连接。
多个接触件195不应彼此接触，而应是电隔离。另外，根据半导体装置的小型化，考虑到多个接触件195之间逐渐变窄的间隙，在多个接触件195之间必须确保间距余量。根据示例性实施方式，由于相邻的鳍型图案(即，第一鳍型图案F1和第二鳍型图案F2)向彼此相反的方向倾斜，半导体装置可以确保源极/漏极115之间增大的间隙。另外，在形成在各个源极/漏极115上的接触件195之间可以确保较大的间隙C1。因此，可以防止多个接触件195之间的电短路并增强半导体装置的可靠性。
图15是根据示例性实施方式的包括半导体装置的电子系统的框图。
参照图15，根据示例性实施例的电子系统1100可以包括控制器1110、输入/输出(I/O)装置1120、存储器装置1130、接口1140和总线1150。控制器1110、I/O装置1120、存储器装置1130和/或接口1140可以经由总线1150彼此连接。总线1150与数据传输所经过的路径对应。
控制器1110可以包括微处理器、数字信号处理器、微控制器和能执行与上面提到的元件的功能相似的功能的逻辑装置中的至少一种。I/O装置1120可以包括小键盘、键盘和显示装置等。存储器装置1130可以存储数据和/或命令。接口1140可以执行发送数据到通信网络或者从通信网络接收数据的功能。接口1140可以是有线或无线形式。例如，接口1140可以包括天线或有线/无线收发器。
尽管没有示出，但是电子系统1100可以额外地包括被构造为增强控制器1110的操作的操作存储器，诸如高速动态随机存取存储器(DRAM)和/或静态随机存取存储器(SRAM)。
根据上述示例性实施例，半导体装置可以设置在存储器装置1130内，或者设置为控制器1110和I/O装置1120等的一部分。
电子系统1100可应用于个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、数字音乐播放器、存储卡或能在无线环境中发送和/或接收数据的几乎所有电子产品。
尽管参照其示例性实施例已经具体地展示并描述了本发明构思，但是本领域普通技术人员将理解的是，在不脱离如由权利要求书所限定的本发明构思的精神和范围的情况下，可以在此做出形式上和细节上的各种改变。因此，期望的是，给出的实施例被理解为在所有方面都是说明性的而不是限制性的，参考权利要求书而不是上述描述以表明的发明的范围。

Claims (20)

1.一种半导体装置，所述半导体装置包括：
基底；
第一鳍，设置在基底上；
第二鳍，设置在基底上；
第一源极/漏极，设置在第一鳍上，并包括第一外延层；以及
第二源极/漏极，设置在第二鳍上，并包括第二外延层，
其中，第一鳍和第二鳍中的至少一个的上部相对于与基底的表面垂直的竖直方向倾斜，
第一外延层接触第二外延层，以形成气隙，
第一外延层的下部的第一侧表面具有第一斜率，
第一外延层的下部的第二侧表面具有与第一斜率不同的第二斜率，
第二外延层的下部的第一侧表面具有第三斜率，并且
第二外延层的下部的第二侧表面具有与第三斜率不同的第四斜率。
2.根据权利要求1所述的半导体装置，其中，第一源极/漏极和第二源极/漏极彼此接触。
3.根据权利要求1所述的半导体装置，其中，气隙形成在第一外延层与第二外延层合并的部分下方。
4.根据权利要求1所述的半导体装置，其中，第一源极/漏极相对于与基底的表面垂直的竖直方向是非对称的，并且
第二源极/漏极相对于与基底的表面垂直的竖直方向是非对称的。
5.根据权利要求1所述的半导体装置，其中，第一源极/漏极的底表面的第一端设置为比第一源极/漏极的底表面的第二端高，第一源极/漏极的底表面接触第一鳍。
6.根据权利要求1所述的半导体装置，其中，第一鳍的上表面是水平倾斜的。
7.根据权利要求1所述的半导体装置，其中，第一鳍和第二鳍作为单一的器件来操作。
8.根据权利要求1所述的半导体装置，其中，第一鳍和第二鳍是倾斜的。
9.一种半导体装置，所述半导体装置包括：
基底；
第一鳍，设置在基底上；
第二鳍，设置在基底上；
第一源极/漏极，设置在第一鳍上；以及
第二源极/漏极，设置在第二鳍上，
其中，第一鳍和第二鳍中的至少一个的上部相对于与基底的表面垂直的竖直方向倾斜，
第一源极/漏极和第二源极/漏极彼此接触，并且
通过第一源极/漏极和第二源极/漏极来形成气隙。
10.根据权利要求9所述的半导体装置，其中，第一源极/漏极的下部的第一侧表面具有第一斜率，
第一源极/漏极的下部的第二侧表面具有与第一斜率不同的第二斜率，
第二源极/漏极的下部的第一侧表面具有第三斜率，并且
第二源极/漏极的下部的第二侧表面具有与第三斜率不同的第四斜率。
11.根据权利要求9所述的半导体装置，其中，第一源极/漏极相对于与基底的表面垂直的竖直方向是非对称的，并且
第二源极/漏极相对于与基底的表面垂直的竖直方向是非对称的。
12.根据权利要求9所述的半导体装置，其中，第一源极/漏极的底表面的第一端设置为比第一源极/漏极的底表面的第二端高，第一源极/漏极的底表面接触第一鳍。
13.根据权利要求9所述的半导体装置，所述半导体装置还包括设置在第一鳍与第二鳍之间的场绝缘膜，
其中，气隙形成在场绝缘膜、第一源极/漏极与第二源极/漏极之间。
14.根据权利要求9所述的半导体装置，其中，第一鳍的上表面是水平倾斜的。
15.一种半导体装置，所述半导体装置包括：
基底；
第一鳍，设置在基底上；
第二鳍，设置在基底上；
第一源极/漏极，设置在第一鳍上；以及
第二源极/漏极，设置在第二鳍上，
其中，第一鳍和第二鳍中的至少一个的上部相对于与基底的表面垂直的竖直方向倾斜，
第一源极/漏极相对于与基底的表面垂直的竖直方向是非对称的，
第二源极/漏极相对于与基底的表面垂直的竖直方向是非对称的，
第一源极/漏极接触第二源极/漏极，
第一源极/漏极的底表面接触第一鳍的上表面且是相对于水平方向倾斜的平面，并且第一源极/漏极的底表面的第一端设置为比第一源极/漏极的底表面的第二端高。
16.根据权利要求15所述的半导体装置，其中，第一源极/漏极的下部的第一侧表面具有第一斜率，并且
第一源极/漏极的下部的第二侧表面具有与第一斜率不同的第二斜率。
17.根据权利要求15所述的半导体装置，其中，第一源极/漏极和第二源极/漏极合并在一起。
18.根据权利要求15所述的半导体装置，其中，气隙形成在第一源极/漏极与第二源极/漏极合并的部分下方。
19.根据权利要求15所述的半导体装置，其中，第二源极/漏极的底表面是倾斜的。
20.根据权利要求15所述的半导体装置，其中，第一鳍的上表面是水平倾斜的。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102221220B1 (ko) * 2017-05-24 2021-03-03 삼성전자주식회사 반도체 장치
KR102373630B1 (ko) * 2017-05-26 2022-03-11 삼성전자주식회사 반도체 장치
US10515952B2 (en) * 2017-08-04 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure and method for forming the same
US10840154B2 (en) * 2017-11-28 2020-11-17 Taiwan Semiconductor Manufacturing Co.. Ltd. Method for forming semiconductor structure with high aspect ratio
US10580783B2 (en) 2018-03-01 2020-03-03 Sandisk Technologies Llc Multi-tier three-dimensional memory device containing differential etch rate field oxides and method of making the same
KR102532118B1 (ko) * 2018-03-20 2023-05-11 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US11107752B2 (en) * 2020-01-03 2021-08-31 International Business Machines Corporation Half buried nFET/pFET epitaxy source/drain strap
US11791336B2 (en) * 2020-02-19 2023-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Bent fin devices
TWI817126B (zh) * 2020-05-22 2023-10-01 台灣積體電路製造股份有限公司 包含鰭式場效電晶體的半導體裝置
US11862468B2 (en) 2021-01-29 2024-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US20230011474A1 (en) * 2021-07-08 2023-01-12 Taiwan Semiconductor Manufacturing Co., Ltd. Fin Bending Reduction Through Structure Design

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103296085A (zh) * 2012-02-29 2013-09-11 台湾积体电路制造股份有限公司 鳍轮廓结构及其制造方法
CN104347709A (zh) * 2013-08-09 2015-02-11 联华电子股份有限公司 半导体装置
CN104766886A (zh) * 2014-01-08 2015-07-08 台湾积体电路制造股份有限公司 FinFET器件和方法
CN104979328A (zh) * 2014-04-03 2015-10-14 三星电子株式会社 熔丝结构以及包括该熔丝结构的半导体装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100521382B1 (ko) * 2003-06-30 2005-10-12 삼성전자주식회사 핀 전계효과 트랜지스터 제조 방법
US7560785B2 (en) * 2007-04-27 2009-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having multiple fin heights
US8263451B2 (en) * 2010-02-26 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Epitaxy profile engineering for FinFETs
US8362574B2 (en) 2010-06-04 2013-01-29 Kabushiki Kaisha Toshiba Faceted EPI shape and half-wrap around silicide in S/D merged FinFET
US8338305B2 (en) 2010-10-19 2012-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-fin device by self-aligned castle fin formation
US8748989B2 (en) 2012-02-28 2014-06-10 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field effect transistors
US8895446B2 (en) 2013-02-18 2014-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. Fin deformation modulation
US9530654B2 (en) 2013-04-15 2016-12-27 Globalfoundaries Inc. FINFET fin height control
US8853015B1 (en) 2013-04-16 2014-10-07 United Microelectronics Corp. Method of forming a FinFET structure
US20140315371A1 (en) 2013-04-17 2014-10-23 International Business Machines Corporation Methods of forming isolation regions for bulk finfet semiconductor devices
US8993417B2 (en) 2013-06-28 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET fin bending reduction
US9496397B2 (en) 2013-08-20 2016-11-15 Taiwan Semiconductor Manufacturing Co., Ltd. FinFet device with channel epitaxial region
US9773869B2 (en) * 2014-03-12 2017-09-26 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
KR102310082B1 (ko) * 2015-04-27 2021-10-08 삼성전자주식회사 핀 바디 및 에피택시얼 막을 포함하는 반도체 소자
US9679978B2 (en) * 2015-09-24 2017-06-13 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103296085A (zh) * 2012-02-29 2013-09-11 台湾积体电路制造股份有限公司 鳍轮廓结构及其制造方法
CN104347709A (zh) * 2013-08-09 2015-02-11 联华电子股份有限公司 半导体装置
CN104766886A (zh) * 2014-01-08 2015-07-08 台湾积体电路制造股份有限公司 FinFET器件和方法
CN104979328A (zh) * 2014-04-03 2015-10-14 三星电子株式会社 熔丝结构以及包括该熔丝结构的半导体装置

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