KR20170051952A - 반도체 장치 - Google Patents

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KR20170051952A
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Abstract

반도체 장치가 제공된다. 상기 반도체 장치는 서로 대향되는 제1 및 제2 측면을 포함하는 제1 핀형 패턴, 상기 제1 측면에 접하는 제1 깊이의 제1 트렌치, 상기 제2 측면에 접하는 상기 제1 깊이와 다른 제2 깊이의 제2 트렌치, 상기 제1 트렌치의 일부를 채우는 제1 필드 절연막 및 상기 제2 트렌치의 일부를 채우는 제2 필드 절연막을 포함하되, 상기 제1 핀형 패턴은 하부와, 상기 하부보다 좁은 폭의 상부를 포함하되, 상기 상부와 상기 하부의 경계에 제1 단차를 가지고, 상기 제1 필드 절연막은 상기 하부와 접하는 제1 하부 필드 절연막과, 상기 상부와 접하는 제1 상부 필드 절연막을 포함한다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노와이어(nanowire) 형상의 실리콘 바디를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하려는 과제는, 핀형 패턴 사이의 트렌치의 깊이와 폭을 이용하여 핀형 패턴의 위치를 조절할 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 서로 대향되는 제1 및 제2 측면을 포함하는 제1 핀형 패턴, 상기 제1 측면에 접하는 제1 깊이의 제1 트렌치, 상기 제2 측면에 접하는 상기 제1 깊이와 다른 제2 깊이의 제2 트렌치, 상기 제1 트렌치의 일부를 채우는 제1 필드 절연막 및 상기 제2 트렌치의 일부를 채우는 제2 필드 절연막을 포함하되, 상기 제1 핀형 패턴은 하부와, 상기 하부보다 좁은 폭의 상부를 포함하되, 상기 상부와 상기 하부의 경계에 제1 단차를 가지고, 상기 제1 필드 절연막은 상기 하부와 접하는 제1 하부 필드 절연막과, 상기 상부와 접하는 제1 상부 필드 절연막을 포함한다.
상기 제1 트렌치의 폭은 상기 제2 트렌치의 폭보다 작을 수 있다.
상기 제2 필드 절연막은 상기 하부와 접하는 제2 하부 필드 절연막과,
상기 상부와 접하는 제2 하부 필드 절연막을 포함할 수 있다.
상기 제1 하부 필드 절연막의스트레스 특성은 상기 제1 상부 필드 절연막의 스트레스 특성과 서로 다를 수 있다.
상기 제 1 하부 필드 절연막은 인장 스트레스 특성을 가지고,
상기 제1 상부 필드 절연막은 압축 스트레스 특성을 가질 수 있다.
상기 제1 핀형 패턴은 상기 제1 측면으로 기울어질 수 있다.
상기 제2 필드 절연막의 스트레스 특성은 상기 제1 하부 필드 절연막 또는 상기 제1 상부 필드 절연막 중 어느 하나와 동일할 수 있다.
상기 제2 필드 절연막은 인장 스트레스 특성을 가지고, 상기 제1 핀형 패턴은 상기 제2 측면으로 기울어질 수 있다.
상기 제2 필드 절연막은 압축스트레스 특성을 가지고, 상기 제1 핀형 패턴은 상기 제1 측면으로 기울어질 수 있다.
상기 제1 하부 필드 절연막 및 상기 제1 상부 필드 절연막은 서로 동일한 물질을 포함할 수 있다.
상기 제1 하부 필드 절연막 및 상기 제1 상부 필드 절연막은 SiO2를 포함할 수 있다.
상기 핀형 패턴의 상부는 제1 상부와, 상기 제1 상부 상의 상기 제1 상부보다 좁은 폭의 제2 상부를 포함하되, 상기 제1 상부와 상기 제2 상부의 경계에 제2 단차를 가질 수 있다.
상기 제1 필드 절연막은 상기 제1 상부를 둘러싸되, 상기 제2 상부는 노출시킬 수 있다.
상기 제1 측면에서의 단차의 높이와 상기 제2 측면에서의 제1 단차의 높이는 서로 다를 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 반도체 장치는 기판으로부터 돌출되고, 서로 대향하는 제1 및 제2 측면을 포함하는 제1 핀형 패턴으로서, 상기 기판과 상기 제1 핀형 패턴의 상면의 거리는 제1 거리인 제1 핀형 패턴, 기판으로부터 돌출되고, 서로 대향하는 제3 및 제4 측면을 포함하는 제2 핀형 패턴으로서, 상기 기판과 상기 제2 핀형 패턴의 상면의 거리는 상기 제1 거리와 다른 제2 거리인 제2 핀형 패턴, 상기 제1 측면에 접하고, 제1 폭 및 제1 깊이를 가지는 제1 트렌치 및 상기 제1 및 제2 핀형 패턴 사이에서 상기 제2 및 제3 측면에 각각 접하고, 제2 폭 및 제2 깊이를 가지는 제2 트렌치를 포함하되, 상기 제1 및 제2 폭과, 상기 제1 및 제2 깊이 중 적어도 하나는 서로 다르다.
상기 제1 및 제2 핀형 패턴 중 적어도 하나는 상기 기판의 수직인 방향에 대해서 기울어질 수 있다.
상기 제2 핀형 패턴은 상기 제1 핀형 패턴 방향으로 기울어질 수 있다.
여기서, 상기 제1 및 제2 핀형 패턴 상에 상기 제1 및 제2 핀형 패턴과 교차하는 방향으로 연장되는 게이트 전극을 더 포함할 수 있다.
상기 게이트 전극은 상기 제1 핀형 패턴보다 상기 제2 핀형 패턴에 더 가까운 단부를 포함할 수 있다.
여기서, 상기 제1 핀형 패턴 상에 상기 게이트 전극의 양측에 형성되는 제1 소오스/드레인 영역과, 상기 제2 핀형 패턴 상에 상기 게이트 전극의 양측에 형성되는 제2 소오스/드레인 영역을 더 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 또 다른 실시예에 따른 반도체 장치는 서로 대향하는 제1 및 제2 측면을 포함하는 제1 핀형 패턴, 서로 대향하는 제3 및 제4 측면을 포함하고, 상기 제3 측면으로 기울어진 제2 핀형 패턴, 상기 제1 측면에 접하고, 제1 폭 및 제1 깊이를 가지는 제1 트렌치, 상기 제1 및 제2 핀형 패턴 사이에서 상기 제2 및 제3 측면에 각각 접하고, 제2 폭 및 제2 깊이를 가지는 제2 트렌치, 상기 제4 측면에 접하고, 제3 폭 및 제3 깊이를 가지는 제3 트렌치, 상기 제1 트렌치의 일부를 채우는 제1 필드 절연막, 상기 제2 트렌치의 일부를 채우는 제2 필드 절연막 및 상기 제3 트렌치의 일부를 채우는 제3 필드 절연막을 포함하되, 상기 제2 필드 절연막은 제2 하부 필드 절연막과, 상기 제2 하부 필드 절연막 상에 형성되는 제2 상부 필드 절연막을 포함한다.
상기 제1 및 제2 폭은 서로 다를 수 있다.
상기 제2 및 제3 폭은 서로 동일할 수 있다.
상기 제1 및 제2 깊이는 서로 다를 수 있다.
상기 제2 및 제3 깊이는 서로 동일할 수 있다.
상기 제1 필드 절연막의 스트레스 특성은 상기 제2 하부 필드 절연막과 동일하고, 상기 제2 상부 필드 절연막과 다를 수 있다.
상기 과제를 해결하기 위한 본 발명의 또 다른 실시예에 따른 반도체 장치는 기판, 상기 기판 상에 형성되고, 서로 대향되는 제1 및 제2 측면을 포함하고, 상기 기판의 상면 방향을 기준으로 제1 방향으로 기울어진 제1 핀형 패턴, 상기 기판 상에 형성되고, 서로 대향되는 제3 및 제4 측면을 포함하고, 상기 기판의 상면 방향을 기준으로 상기 제1 방향으로 기울어진 제2 핀형 패턴, 상기 제1 측면과 접하는 제1 트렌치, 상기 제2 및 제3 측면과 각각 접하는 제2 트렌치 및 상기 제4 측면과 접하는 제3 트렌치를 포함하되, 상기 제1 내지 제3 트렌치의 깊이는 서로 다르다.
상기 제1 핀형 패턴은 상기 제2 핀형 패턴보다 더 기울어질 수 있다.
상기 제1 핀형 패턴의 상면과 상기 기판 사이의 거리는 상기 제2 핀형 패턴의 상면과 상기 기판 사이의 거리보다 짧을 수 있다.
상기 과제를 해결하기 위한 본 발명의 또 다른 실시예에 따른 반도체 장치는 하부와, 상기 하부보다 좁은 폭의 상부를 각각 포함하되, 상기 상부와 상기 하부의 경계에 각각 단차를 가지는 제1 내지 제3 핀형 패턴, 상기 제1 및 제2 핀형 패턴 사이에 형성되는 제1 트렌치, 상기 제2 및 제3 핀형 패턴 사이에 형성되는 제2 트렌치, 상기 제1 및 제2 트렌치 내에 형성되고, 상기 제1 내지 제3 핀형 패턴의 하부에 접하는 하부 필드 절연막, 상기 제1 및 제2 트렌치 내에 형성되고, 상기 제1 내지 제3 핀형 패턴의 상부의 일부에 접하는 상부 필드 절연막을 포함하되, 상기 제1 핀형 패턴의 하부와 상기 제2 핀형 패턴의 하부와의 거리와 상기 제2 핀형 패턴의 하부와 상기 제3 핀형 패턴의 하부와의 거리는 서로 동일하고, 상기 제1 핀형 패턴의 상부와 상기 제2 핀형 패턴의 상부와의 거리와 상기 제2 핀형 패턴의 상부와 상기 제3 핀형 패턴의 상부와의 거리는 서로 다르고, 상기 제1 트렌치와 상기 제2 트렌치의 깊이는 서로 다르다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이 아웃도이다.
도 2는 도 1의 A - A'를 따라서 절단한 단면도이다.
도 3은 도 1의 B - B'를 따라서 절단한 단면도이다.
도 4는 도 1의 C - C'를 따라서 절단한 단면도이다.
도 5는 도 1의 D - D'를 따라서 절단한 단면도이다.
도 6a는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 6b는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 7은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 8은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 9는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 그래프이다.
도 10은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 그래프이다.
도 11은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 그래프이다.
도 12는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이 아웃도이다.
도 13은 도 12의 E - E'를 따라서 절단한 단면도이다.
도 14는 도 12의 F - F'를 따라서 절단한 단면도이다.
도 15는 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1 내지 도 5를 참조하여, 본 발명의 일 실시예에 따른 반도체 장치에 대해서 설명한다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이 아웃도이고, 도 2는 도 1의 A - A'를 따라서 절단한 단면도이다. 도 3은 도 1의 B - B'를 따라서 절단한 단면도이고, 도 4는 도 1의 C - C'를 따라서 절단한 단면도이다. 도 5는 도 1의 D - D'를 따라서 절단한 단면도이다. 설명의 편의를 위해, 도 4에서는 게이트 절연막(130, 140) 및 게이트 전극(200)은 도시하지 않았다.
도 1 내지 도 5를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 기판(100), 제1 내지 제3 핀형 패턴(F1~F3), 제1 내지 제4 쉘로우 트렌치(ST1~ST4), 제1 필드 절연막(110), 제2 필드 절연막(120), 게이트 전극(200), 게이트 절연막(130, 140), 게이트 스페이서(160) 및 소오스/드레인(115) 등을 포함할 수 있다.
기판(100)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
도 1을 참조하면, 제1 내지 제3 핀형 패턴(F1~F3)은 제1 방향(X1)으로 길게 연장될 수 있다. 도 1에서는 제1 내지 제3 핀형 패턴(F1~F3)이 직사각형 형태로 도시되었지만, 이에 한정되는 것은 아니다. 만일 제1 내지 제3 핀형 패턴(F1~F3)이 직사각형 형태인 경우에는 제1 내지 제3 핀형 패턴(F1~F3)은 제1 방향(X1)으로 연장되는 장변과 제2 방향(Y1)으로 연장되는 단변을 포함할 수 있다. 이 때, 제2 방향(Y1)은 제1 방향(X1)과 평행하지 않고 교차되는 방향일 수 있다.
제1 내지 제3 핀형 패턴(F1~F3)은 제2 방향(Y1)으로 서로 이격되어 배치될 수 있다. 이 때, 제1 내지 제3 핀형 패턴(F1~F3)은 제2 방향(Y1)으로 서로 이격되어 배치될 수 있다. 이 때, 제1 핀형 패턴(F1)과 제2 핀형 패턴(F2)은 제1 피치(P1)만큼 서로 이격될 수 있다. 제2 핀형 패턴(F2)과 제3 핀형 패턴(F3)은 제2 피치(P2)만큼 서로 이격될 수 있다. 이 때, 제1 피치(P1)는 제2 피치(P2)보다 작을 수 있다. 단, 이는 예시적인 형태일 뿐, 본 발명의 몇몇 실시예에서는 제1 피치(P1)와 제2 피치(P2)의 대소관계는 달라질 수 있다.
제1 내지 제3 핀형 패턴(F1~F3)은 제1 내지 제4 쉘로우 트렌치(ST1~ST4)에 의해서 정의될 수 있다. 구체적으로, 제1 핀형 패턴(F1)과 제2 핀형 패턴(F2)은 제2 쉘로우 트렌치(ST2)에 의해서 이격될 수 있다. 제2 핀형 패턴(F2)과 제3 핀형 패턴(F3)은 제3 쉘로우 트렌치(ST3)에 의해서 이격될 수 있다. 제2 쉘로우 트렌치(ST2)는 제1 핀형 패턴(F1)의 제2 핀형 패턴(F2)과 대향하는 측면에 형성될 수 있다. 제1 쉘로우 트렌치(ST1)는 제1 핀형 패턴(F1)을 기준으로 제2 쉘로우 트렌치(ST2)와 대향하지 않는 측면에 형성될 수 있다. 제3 쉘로우 트렌치(ST3)는 제3 핀형 패턴(F3)의 제2 핀형 패턴(F2)과 대향하는 측면에 형성될 수 있다. 제4 쉘로우 트렌치(ST4)는 제3 핀형 패턴(F3)을 기준으로 제2 쉘로우 트렌치(ST2)와 대향하지 않는 측면에 형성될 수 있다.
제1 내지 제3 핀형 패턴(F1~F3)은 기판(100)의 일부를 식각하여 형성된 것일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 제1 내지 제3 핀형 패턴(F1~F3)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 내지 제3 핀형 패턴(F1~F3)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
예를 들어, IV-IV족 화합물 반도체를 예로 들면, 제1 내지 제3 핀형 패턴(F1~F3)은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체를 예로 들면, 제1 내지 제3 핀형 패턴(F1~F3)은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
본 발명의 실시예들에 따른 반도체 장치에서, 제1 내지 제3 핀형 패턴(F1~F3)은 실리콘을 포함하는 것으로 설명한다.
게이트 전극(200)은 제2 방향으로 연장될 수 있다. 게이트 전극(200)은 제1 내지 제3 핀형 패턴(F1~F3)과 각각 교차될 수 있다. 즉, 게이트 전극(200)은 서로 이격된 제1 내지 제3 핀형 패턴(F1~F3)들과 각각 오버랩되는 부분을 포함할 수 있다. 제1 내지 제3 핀형 패턴(F1~F3)은 게이트 전극(200)과 오버랩되는 부분과 오버랩되지 않는 부분을 각각 포함할 수 있다.
구체적으로, 제1 핀형 패턴(F1)은 게이트 전극(200)과 오버랩되는 제1 부분(F1-1)과, 게이트 전극(200)과 오버랩되지 않는 제2 부분(F1-2)을 포함할 수 있다. 제1 핀형 패턴(F1)의 제2 부분(F1-2)은 제1 핀형 패턴(F1)의 제1 부분(F1-1)을 중심으로, 제1 방향(X1)으로 양측에 배치될 수 있다.
도 2 내지 도 5를 참고하면, 게이트 전극(200)은 제1 금속층(210) 및 제2 금속층(220)을 포함할 수 있다. 또는 게이트 전극(200)은 2개 이상의 금속층이 적층된 형태일 수도 있다. 제1 금속층(210)은 일함수 조절을 하고, 제2 금속층(220)은 제1 금속층(210)에 의해 형성된 공간을 채우는 역할을 한다. 예를 들어, 제1 금속층(210) 예를 들어, TiN, WN, TiAl, TiAlN, TaN, TiC, TaC, TaCN, TaSiN 또는 이들의 조합 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 또한, 제2 금속층(220)은 예를 들어, W, Al, Cu, Co, Ti, Ta, poly-Si, SiGe 또는 금속 합금 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
이러한 게이트 전극(200)은 예를 들어, 리플레이스먼트 공정(replacement process)또는 게이트 라스트 공정(gate last process))을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
게이트 절연막(130, 140)은 제1 내지 제3 핀형 패턴(F1~F3)과 게이트 전극(200) 사이 및 제2 필드 절연막(120)과 게이트 전극(200) 사이에 형성될 수 있다. 게이트 절연막(130, 140)은 계면막(130)과 고유전율막(140)을 포함할 수 있다.
계면막(130)은 제1 내지 제3 핀형 패턴(F1~F3)의 일부를 산화시켜 형성될 수 있다. 계면막(130)은 제2 필드 절연막(120)의 상면보다 위로 돌출된 제1 내지 제3 핀형 패턴(F1~F3)의 프로파일을 따라서 형성될 수 있다. 제1 내지 제3 핀형 패턴(F1~F3)이 실리콘을 포함하는 실리콘 핀형 패턴이 경우, 계면막(130)은 실리콘 산화막을 포함할 수 있다.
도 3에서, 계면막(130)은 제2 필드 절연막(120)의 상면을 따라서 형성되지 않는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 계면막(130)의 형성 방법에 따라서, 계면막(130)은 제1 필드 절연막(110) 및 제2 필드 절연막(120)의 상면을 따라서 형성될 수도 있다.
또는, 제1 필드 절연막(110) 및 제2 필드 절연막(120)이 실리콘 산화물을 포함하는 경우여도, 제1 필드 절연막(110) 및 제2 필드 절연막(120)에 포함된 실리콘 산화물의 물성과 계면막(130)에 포함된 실리콘 산화막의 물성이 다를 경우, 계면막(130)은 제1 필드 절연막(110) 및 제2 필드 절연막(120)의 상면을 따라서 형성될 수도 있다.
고유전율막(140)은 계면막(130)과 게이트 전극(200) 사이에 형성될 수 있다. 제1 필드 절연막(110) 및 제2 필드 절연막(120)의 상면보다 위로 돌출된 제1 내지 제3 핀형 패턴(F1~F3)의 프로파일을 따라서 형성될 수 있다. 또한, 고유전율막(140)은 게이트 전극(200)과 제1 필드 절연막(110) 및 제2 필드 절연막(120) 사이에 형성될 수 있다.
고유전율막(140)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 고유전율막(140)은 예를 들어, 실리콘 산질화물, 실리콘 질화물, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
게이트 스페이서(160)는 제2 방향(Y1)으로 연장된 게이트 전극(200)의 측벽 상에 배치될 수 있다. 게이트 스페이서(160)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
소오스/드레인(115)은 게이트 전극(200)의 제1 방향(X1)의 양측에, 제1 핀형 패턴(F1) 상에 형성될 수 있다.
예를 들어, 소오스/드레인(115)은 제1 핀형 패턴(F1)의 제2 부분(F1-2) 상에 형성될 수 있다.
소오스/드레인(115)은 에피 공정에 의해 형성된 에피층를 포함할 수 있다. 소오스/드레인(115)은 예를 들어, 상승된 소오스/드레인일 수 있다. 에피층은 제1 핀형 패턴(F1)의 제2 부분(F1-2)에 형성된 리세스(F1r)를 채울 수 있다.
소오스/드레인(115)의 외주면은 다양한 형상일 수 있다. 예를 들어, 소오스/드레인(115)의 외주면은 다이아몬드 형상, 원 형상 및 직사각형 형상 중 적어도 하나일 수 있다. 도 4에서는 예시적으로 다이아몬드 형상(또는 오각형 형상 또는 육각형 형상)을 도시하였다.
본 발명의 실시예에 따른 반도체 장치가 PMOS 트랜지스터인 경우, 소오스/드레인(115)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 예를 들어, 압축 스트레스 물질은 제1 핀형 패턴(F1)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
이와는 달리, 본 발명의 실시예에 따른 반도체 장치가 NMOS 트랜지스터인 경우, 소오스/드레인(115)은 인장 스트레스 물질을 포함할 수 있다. 예를 들어, 제1 핀형 패턴(F1)이 실리콘일 때, 소오스/드레인(115)은 실리콘보다 격자 상수가 작은 물질(예를 들어, SiC)일 수 있다. 예를 들어, 인장 스트레스 물질은 제1 핀형 패턴(F1)에 인장 스트레스를 가하여 채널 영역의 캐리어의 이동도를 향상시킬 수 있다.
층간 절연막(190)은 제1 내지 제3 핀형 패턴(F1~F3)과, 소오스/드레인(115)과, 게이트 전극(200) 등을 덮을 수 있다. 층간 절연막(190)은 제2 필드 절연막(120) 상에 형성될 수 있다.
층간 절연막(190)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 낮은 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 3을 참고하면, 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2) 사이에는 제2 쉘로우 트렌치(ST2)가 형성되고, 제2 핀형 패턴(F2) 및 제3 핀형 패턴(F3) 사이에는 제3 쉘로우 트렌치(ST3)가 형성될 수 있다. 제1 핀형 패턴(F1)은 제1 쉘로우 트렌치(ST1)와 제2 쉘로우 트렌치(ST2) 사이에 형성되고, 제2 핀형 패턴(F2)은 제2 쉘로우 트렌치(ST2)와 제3 쉘로우 트렌치(ST3) 사이에 형성될 수 있다. 제3 핀형 패턴(F3)은 제3 쉘로우 트렌치(ST3)와 제4 쉘로우 트렌치(ST4) 사이에 형성될 수 있다.
제2 쉘로우 트렌치(ST2)와 제3 쉘로우 트렌치(ST3)는 제2 핀형 패턴(F2)의 양 측면에 위치할 수 있다. 제2 쉘로우 트렌치(ST2)의 폭(L1)은 제3 쉘로우 트렌치(ST3)의 폭(L2)과 다를 수 있다. 또한, 제2 쉘로우 트렌치(ST2)의 깊이(D1)은 제3 쉘로우 트렌치(D2)와 다를 수 있다. 구체적으로, 제2 쉘로우 트렌치(ST2)의 폭(L1)은 제3 쉘로우 트렌치(ST3)의 폭(L2)보다 좁을 수 있다. 또한, 제2 쉘로우 트렌치(ST2)의 깊이(D1)은 제3 쉘로우 트렌치(D2)보다 깊을 수 있다.
제1 내지 제4 쉘로우 트렌치(ST1~ST4)는 필드 절연막이 채워진다. 구체적으로, 제2 쉘로우 트렌치(ST2)에는 제1 필드 절연막(110)이 채워지고, 제3 쉘로우 트렌치(ST3)에는 제2 필드 절연막(120)이 채워질 수 있다. 필드 절연막은 하부 필드 절연막과 상부 필드 절연막의 이중 구조로 형성된다.
구체적으로, 제1 내지 제4 쉘로우 트렌치(ST1~ST4)의 하부에는 하부 필드 절연막이 형성되고, 하부 필드 절연막 상에 상부 필드 절연막이 형성될 수 있다. 따라서, 제2 쉘로우 트렌치(ST2)의 하부에는 제1 하부 필드 절연막(110a)이 형성되고, 제2 쉘로우 트렌치(ST2)의 제1 하부 필드 절연막(110a) 상에는 제1 상부 필드 절연막(110b)이 형성될 수 있다. 제3 쉘로우 트렌치(ST3)의 하부에는 제2 하부 필드 절연막(120a)이 형성되고, 제3 쉘로우 트렌치(ST3)의 제2 하부 필드 절연막(120a) 상에는 제2 상부 필드 절연막(120b)이 형성될 수 있다.
제1 상부 필드 절연막(110b) 및 제2 상부 필드 절연막(120b)은 각각 제2 쉘로우 트렌치(ST2) 및 제3 쉘로우 트렌치(ST3)를 완전히 채우지 않고, 제2 핀형 패턴(F2)의 측면의 일부를 노출시킬 수 있다.
제2 쉘로우 트렌치(ST2)의 하부의 폭(DL1)은 제2 쉘로우 트렌치(ST2)의 상부의 폭(L1)보다 작을 수 있다. 제2 쉘로우 트렌치(ST2)의 상부와 하부의 경계에는 제1 단차(S1)가 형성될 수 있다. 이는 추후에 설명한다.
제3 쉘로우 트렌치(ST3)의 하부의 폭(DL2)은 제3 쉘로우 트렌치(ST3)의 상부의 폭(L2)보다 작을 수 있다. 제3 쉘로우 트렌치(ST3)의 상부와 하부의 경계에도 제1 단차(S1)가 형성될 수 있다. 이는 추후에 설명한다.
제1 하부 필드 절연막(110a) 및 제2 하부 필드 절연막(120a)은 제2 쉘로우 트렌치(ST2) 및 제3 쉘로우 트렌치(ST3)의 하부를 채울 수 있다. 이 때, 제1 하부 필드 절연막(110a) 및 제2 하부 필드 절연막(120a)의 상면은 보울(bowl) 형상일 수 있다. 즉, 중심부가 낮고 주변부가 높아지는 형상일 수 있다. 따라서, 제1 하부 필드 절연막(110a) 및 제2 하부 필드 절연막(120a)의 상면의 높이는 제2 핀형 패턴(F2)과 만나는 지점의 높이보다 낮거나 같을 수 있다.
다른 핀형 패턴의 형상은 제2 핀형 패턴(F2)의 형상과 유사하므로, 제2 핀형 패턴(F2)을 예시로 설명한다.
도 4를 참고하면, 제2 핀형 패턴(F2)은 하부(F2L), 상부(F2U) 및 제1 단차(S1)를 포함할 수 있다. 구체적으로, 제2 핀형 패턴(F2)은 제1 단차(S1)에 의해서 하부(F2L)와 상부(F2U)로 구분될 수 있다. 즉, 제2 핀형 패턴(F2)의 하부(F2L)는 기판(100)에서 돌출된 제2 핀형 패턴(F2)의 제1 단차(S1)까지의 부분으로 정의될 수 있다. 마찬가지로 제2 핀형 패턴(F2)의 상부는 제1 단차(S1) 부터 제2 핀형 패턴(F2)의 최상부까지로 정의될 수 있다. 제2 핀형 패턴(F2)의 하부(F2L)의 폭(W1)은 제2 핀형 패턴(F2)의 상부(F2U)의 폭(W2, W3)보다 클 수 있다.
"단차"는 본 명세서에서 표면의 기울기가 감소하다가 다시 증가하는 지점 혹은 영역을 의미하거나, 표면의 기울기가 증가하다가 다시 감소하는 지점 혹은 영역을 의미한다. 즉, "단차"는 표면의 프로파일의 변곡점(point of inflection)을 포함하는 의미일 수 있다. 다시 말하면, "단차"는 표면의 프로파일이 위로 볼록 곡선에서 아래로 볼록 곡선으로 변하는 지점 혹은 영역이거나, 표면의 프로파일이 아래로 볼록 곡선에서 위로 볼록 곡선으로 변하는 지점 혹은 영역일 수 있다. 즉, "단차"는 프로파일의 기울기의 변화량의 부호가 바뀌는 지점 혹은 영역을 의미한다.
따라서, 제1 단차(S1)는 제2 핀형 패턴(F2)의 측면 프로파일의 기울기의 변화량의 부호가 바뀌는 지점 혹은 영역일 수 있다. 즉, 제1 단차(S1)는 제2 핀형 패턴(F2)의 측면의 프로파일이 위로 볼록 곡선에서 아래로 볼록 곡선으로 변하는 지점 혹은 영역이거나, 아래로 볼록 곡선에서 위로 볼록 곡선으로 변하는 지점 혹은 영역일 수 있다.
제2 핀형 패턴(F2)의 하부(F2L)는 제1 하부 필드 절연막(110a) 및 제2 하부 필드 절연막(120a)과 접할 수 있다. 제1 하부 필드 절연막(110a) 및 제2 하부 필드 절연막(120a)은 제2 핀형 패턴(F2)의 양 측에서 제2 핀형 패턴(F2)의 하부(F2L)를 둘러쌀 수 있다. 제2 핀형 패턴(F2)의 상부(F2U)는 제1 상부 필드 절연막(110b) 및 제2 상부 필드 절연막(120b)과 접할 수 있다. 제1 상부 필드 절연막(110b) 및 제2 상부 필드 절연막(120b)은 제1 하부 필드 절연막(110a) 및 제2 하부 필드 절연막(120a) 상의 제2 핀형 패턴(F2)의 양 측에서 제2 핀형 패턴(F2)의 상부를 둘러쌀 수 있다.
구체적으로, 제2 핀형 패턴(F2)의 상부(F2U)의 일부는 제1 상부 필드 절연막(110b) 및 제2 상부 필드 절연막(120b)과 접할 수 있다. 제2 핀형 패턴(F2)의 상부(F2U)는 제1 상부(F2U1)와 제2 상부(F2U2)를 포함할 수 있다. 구체적으로, 제2 핀형 패턴(F2)의 상부(F2U)는 제2 단차(S2)에 의해서 제1 상부(F2U1)와 제2 상부(F2U2)로 구분될 수 있다. 즉, 제2 핀형 패턴(F2)의 제1 상부(F2U1)는 제1 단차(S1)에서 제2 단차(S2)까지의 부분으로 정의될 수 있다. 마찬가지로 제2 핀형 패턴(F2)의 제2 상부는 제2 단차(S2) 부터 제2 핀형 패턴(F2)의 최상부까지로 정의될 수 있다. 제2 핀형 패턴(F2)의 제1 상부(F2U1)의 폭(W2)은 제2 핀형 패턴(F2)의 제2 상부(F2U2)의 폭(W3)보다 클 수 있다.
제2 핀형 패턴(F2)의 제1 상부(F2U1)는 제1 상부 필드 절연막(110b) 및 제2 상부 필드 절연막(120b)과 접할 수 있다. 제1 상부 필드 절연막(110b) 및 제2 상부 필드 절연막(120b)은 제2 핀형 패턴(F2)의 양 측에서 제2 핀형 패턴(F2)의 제1 상부(F2U1)를 둘러쌀 수 있다. 제2 핀형 패턴(F2)의 제2 상부(F2U2)는 제1 상부 필드 절연막(110b) 및 제2 상부 필드 절연막(120b)과 접하지 않을 수 있다. 즉, 제1 상부 필드 절연막(110b) 및 제2 상부 필드 절연막(120b)은 제2 핀형 패턴(F2)의 제2 상부(F2U2)를 노출시킬 수 있다.
제2 핀형 패턴(F2)은 제1 측면 및 제2 측면을 포함할 수 있다. 제1 측면은 제2 쉘로우 트렌치(ST2)가 접하는 측면일 수 있고, 제2 측면은 제3 쉘로우 트렌치(ST3)가 접하는 측면일 수 있다. 상기 제2 측면의 제3 쉘로우 트렌치(ST3)의 폭은 제2 쉘로우 트렌치(ST2)의 폭보다 클 수 있다.
제2 핀형 패턴(F2)의 제1 측면의 제1 단차(S1-1)는 제2 측면의 제1 단차(S1-2)보다 높게 위치할 수 있다. 제1 하부 필드 절연막(110a) 및 제2 하부 필드 절연막(120a)의 일부가 제거될 때, 제1 핀형 패턴(F1)과 제2 핀형 패턴(F2)의 좁은 피치 때문에 제2 쉘로우 트렌치(ST2) 내에서는 제1 하부 필드 절연막(110a)의 제거가 다른 영역보다 상대적으로 덜 수행될 수 있다. 이에 따라, 제2 쉘로우 트렌치(ST2) 내의 제1 측면의 제1 단차(S1-1)는 제3 쉘로우 트렌치(ST3) 내의 제2 측면의 제1 단차(S1-2)보다 높게 위치할 수 있다. 이에 따라, 제2 쉘로우 트렌치(ST2)에서의 제1 하부 필드 절연막(110a)의 상면은 제3 쉘로우 트렌치(ST3)에서의 제2 하부 필드 절연막(120a)의 상면보다 높게 형성될 수 있다.
제2 핀형 패턴(F2)의 제1 측면의 제2 단차(S2-1)는 제2 측면의 제2 단차(S2-2)보다 높게 위치할 수 있다. 제1 상부 필드 절연막(110b) 및 제2 상부 필드 절연막(120b)의 일부가 제거될 때, 제1 핀형 패턴(F1)과 제2 핀형 패턴(F2)의 좁은 피치 때문에 제2 쉘로우 트렌치(ST2) 내에서는 제1 상부 필드 절연막(110b)의 제거가 다른 영역보다 상대적으로 덜 수행될 수 있다. 이에 따라, 제2 쉘로우 트렌치(ST2) 내의 제1 측면의 제2 단차(S2-1)는 제3 쉘로우 트렌치(ST3) 내의 제2 측면의 제2 단차(S2-2)보다 높게 위치할 수 있다. 이에 따라, 제2 쉘로우 트렌치(ST2)에서의 제1 상부 필드 절연막(110b)의 상면은 제3 쉘로우 트렌치(ST3)에서의 제2 상부 필드 절연막(120b)의 상면보다 높게 형성될 수 있다.
제1 필드 절연막(110) 및 제2 필드 절연막(120)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합막일 수 있다. 또는, 제1 필드 절연막(110) 및 제2 필드 절연막(120)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 낮은 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 하부 필드 절연막(110a) 및 제2 하부 필드 절연막(120a)의 물질은 제1 상부 필드 절연막(110b) 및 제2 상부 필드 절연막(120b)의 물질과 동일할 수 있다. 예를 들어, 제1 필드 절연막(110)과 제2 필드 절연막(120)의 물질은 SiO2를 포함할 수 있다. 단, 이에 제한되는 것은 아니고, 제1 하부 필드 절연막(110a) 및 제2 하부 필드 절연막(120a)의 물질과 제1 상부 필드 절연막(110b) 및 제2 상부 필드 절연막(120b)의 물질은 서로 다른 물질일 수도 있다.
제1 하부 필드 절연막(110a)과 제2 하부 필드 절연막(120a)은 서로 동일한 물질을 포함할 수 있다. 또한, 제1 상부 필드 절연막(110b)과 제2 상부 필드 절연막(120b)은 서로 동일한 물질을 포함할 수 있다. 단, 이에 제한되는 것은 아니다.
제1 하부 필드 절연막(110a)과 제2 하부 필드 절연막(120a)은 서로 동일한 스트레스 특성을 가질 수 있다. 또한, 제1 상부 필드 절연막(110b)과 제2 상부 필드 절연막(120b)은 서로 동일한 스트레스 특성을 가질 수 있다. 제1 하부 필드 절연막(110a) 및 제2 하부 필드 절연막(120a)과 제1 상부 필드 절연막(110b) 및 제2 상부 필드 절연막(120b)은 서로 상이한 스트레스 특성을 가질 수 있다. 즉, 제1 하부 필드 절연막(110a) 및 제2 하부 필드 절연막(120a)이 인장 스트레스(tensile stress) 특성을 가질 수 있고, 제1 상부 필드 절연막(110b) 및 제2 상부 필드 절연막(120b)이 압축 스트레스(compressive stress) 특성을 가질 수 있다. 이와 반대로, 제1 하부 필드 절연막(110a) 및 제2 하부 필드 절연막(120a)이 압축 스트레스를 가질 수 있고, 제1 상부 필드 절연막(110b) 및 제2 상부 필드 절연막(120b)이 인장 스트레스 특성을 가질 수 있다.
또는, 제1 하부 필드 절연막(110a)과 제1 상부 필드 절연막(110b)은 서로 동일한 스트레스 특성을 가질 수 있다. 또한, 제2 하부 필드 절연막(120a)과 제2 상부 필드 절연막(120b)은 서로 동일한 스트레스 특성을 가질 수 있다. 이러한 경우, 제1 필드 절연막(110)과 제2 필드 절연막(120)의 부피 및 스트레스 종류에 따라 핀형 패턴의 기우는 방향이 결정될 수 있다.
예를 들어, 제1 필드 절연막(110)이 인장 스트레스 특성을 가지고, 제2 필드 절연막(120)이 압축 스트레스 특성을 가지면 제1 필드 절연막(110)과 제2 필드 절연막(120)의 부피 차와 상관없이 제2 핀형 패턴(F2)이 제1 필드 절연막(110) 쪽으로 기울어질 수 있다.
만일 제1 필드 절연막(110)과 제2 필드 절연막(120)이 서로 동일하게 압축 스트레스 특성을 가지는 경우 제2 필드 절연막(120)의 부피가 상대적으로 제1 필드 절연막(110)의 부피보다 크므로 제2 필드 절연막(120)의 압축 스트레스에 의한 힘이 제1 필드 절연막(110)의 압축 스트레스에 의한 힘보다 크므로 제2 핀형 패턴(F2)이 제1 필드 절연막(110) 방향으로 기울어질 수 있다.
도 3에서는 제1 핀형 패턴(F1)과 제2 핀형 패턴(F2)이 서로 모이는 방향으로 기울어졌으므로, 제2 쉘로우 트렌치(ST2)의 제1 필드 절연막(110)의 인장 스트레스가 제2 필드 절연막(120)의 인장 스트레스보다 클 수 있다. 다르게 표현하면, 제1 필드 절연막(110)의 압축 스트레스가 제2 필드 절연막(120)의 압축 스트레스보다 작을 수 있다. 이에 따라 제2 핀형 패턴(F2)이 제1 핀형 패턴(F1)으로 힘을 받아 기울어 질 수 있다. 제1 핀형 패턴(F2)과 제2 핀형 패턴(F2)의 기울어진 정도는 서로 다를 수 있다. 단, 이에 제한되는 것은 아니다.
제1 핀형 패턴(F1)은 제1 핀형 패턴(F1)의 중심선으로부터 제1 쉘로우 트렌치(ST1) 쪽의 제1 측면과의 폭(a1)이 상기 중심선으로부터 제2 쉘로우 트렌치(ST2) 쪽의 제2 측면과의 폭(a2)보다 작을 수 있다. 상기 중심선은 제1 핀형 패턴(F1)과 기판(100)의 접하는 면에서의 제1 핀형 패턴(F1)의 폭의 중심선일 수 있다.
제2 핀형 패턴(F2)은 제2 핀형 패턴(F2)의 중심선으로부터 제2 쉘로우 트렌치(ST2) 쪽의 제1 측면과의 폭(a3)이 상기 중심선으로부터 제3 쉘로우 트렌치(ST3) 쪽의 제2 측면과의 폭(a4)보다 클 수 있다. 상기 중심선은 제2 핀형 패턴(F2)과 기판(100)의 접하는 면에서의 제2 핀형 패턴(F2)의 폭의 중심선일 수 있다.
제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)이 기울어짐에 따라, 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)의 최상부의 높이(h1)는 기판(100)의 하면을 기준으로 제3 핀형 패턴(F3)의 최상부의 높이(h2)보다 낮을 수 있다.
본 발명의 몇몇 실시예에서, 제1 피치(P1)와 제2 피치(P2)가 동일할 수 있다. 이러한 경우에는, 제2 쉘로우 트렌치(ST2)의 하부의 폭(DL1)이 제3 쉘로우 트렌치(ST3)의 하부의 폭(DL2)와 동일할 수 있다. 다만, 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)이 서로 가까워지는 방향으로 기울어짐에 따라, 제2 쉘로우 트렌치(ST2)의 상부의 폭(Dh1)은 제3 쉘로우 트렌치(ST3)의 상부의 폭(Dh2)은 서로 다를 수 있다. 즉, 핀형 패턴의 기울어진 여부에 따라서, 트렌치의 하부 폭이 동일한 경우에도 상부의 폭이 서로 달라질 수 있다. 다시 말하면, 핀형 패턴 간의 하부의 거리가 동일한 경우에도 핀형 패턴 간의 상부의 거리가 서로 다를 수 있다.
제1 하부 필드 절연막(110a) 및 제2 하부 필드 절연막(120a)과 제1 상부 필드 절연막(110b) 및 제2 상부 필드 절연막(120b)의 스트레스 특성은 제1 하부 필드 절연막(110a) 및 제2 하부 필드 절연막(120a)과 제1 상부 필드 절연막(110b) 및 제2 상부 필드 절연막(120b)의 물질의 결합 에너지(bonding energy 또는 binding energy)에 따라 결정될 수 있다. 즉, 결합 에너지가 낮은 상태의 물질은 공정 상의 열처리에 의해서 결합 에너지가 높아지면서 부피가 크게 줄어들 수 있다. 즉, 결합 에너지가 낮은 상태의 물질은 상대적으로 높은 수축률(shirink rate)를 가질 수 있다. 이에 반해 결합 에너지가 높은 상태의 물질은 상기 공정 상의 열처리에 의해서도 상대적으로 낮은 수축률을 가질 수 있다. 이에 따라, 상대적으로 수축률이 높은 물질은 인장 스트레스 특성을 가지게 되고, 상대적으로 수축률이 낮은 물질은 압축 스트레스 특성을 가질 수 있다.
서로 다른 스트레스 특성을 가지는 물질은 서로 다른 식각률(etch rate)을 가질 수 있다. 따라서, 식각 공정 상에서 서로 다른 식각 특성을 가질 수 있다. 본 명세서에서 "동일한 물질"이란 물질의 조성이 동일한 것을 의미한다. 그러나, 이러한 "동일한 물질"이라도 상술한 결합 에너지 또는 수축률에 따라 스트레스 특성 또는 식각 특성이 달라질 수 있다.
본 발명의 몇몇 실시예들에 따른 제1 하부 필드 절연막(110a) 및 제2 하부 필드 절연막(120a)과 제1 상부 필드 절연막(110b) 및 제2 상부 필드 절연막(120b)은 동일한 조성의 "동일한 물질"을 포함할 수 있으나, 서로 다른 스트레스 특성을 가질 수 있다. 또는 제1 하부 필드 절연막(110a) 및 제2 하부 필드 절연막(120a)과 제1 상부 필드 절연막(110b) 및 제2 상부 필드 절연막(120b)은 서로 다른 식각 특성 즉, 서로 다른 식각율을 가질 수 있다.
제1 하부 필드 절연막(110a) 및 제2 하부 필드 절연막(120a)은 제2 핀형 패턴(F2)의 측면 및 상면을 다 덮게 증착된 뒤에 리세스 공정을 통해서 일부가 제거될 수 있다. 이 때, 제1 하부 필드 절연막(110a) 및 제2 하부 필드 절연막(120a)의 일부가 제거됨에 따라 제2 핀형 패턴(F2)의 표면의 일부가 제거될 수 있다. 이에 따라, 제2 핀형 패턴(F2)의 제1 단차(S1)가 형성될 수 있다. 제1 하부 필드 절연막(110a) 및 제2 하부 필드 절연막(120a)의 일부가 제거된 이후에 제1 상부 필드 절연막(110b) 및 제2 상부 필드 절연막(120b)이 제1 하부 필드 절연막(110a) 및 제2 하부 필드 절연막(120a) 상에 형성될 수 있다. 따라서, 제1 하부 필드 절연막(110a) 및 제2 하부 필드 절연막(120a)과 제1 상부 필드 절연막(110b) 및 제2 상부 필드 절연막(120b)의 경계선이 제2 핀형 패턴(F2)과 만나는 지점에 제1 단차(S1)가 형성될 수 있다. 그리고, 제1 단차(S1)에 의해서 제2 핀형 패턴(F2)의 하부(F2L)와 상부(F2U)가 구별될 수 있다.
제1 상부 필드 절연막(110b) 및 제2 상부 필드 절연막(120b)은 제1 하부 필드 절연막(110a) 및 제2 하부 필드 절연막(120a) 상에서 제2 핀형 패턴(F2)의 측면 및 상면을 다 덮게 증착된 뒤에 제2 핀형 패턴(F2)을 노출시키는 공정을 통해서 일부가 제거될 수 있다. 이 때, 제1 상부 필드 절연막(110b) 및 제2 상부 필드 절연막(120b)의 일부가 제거됨에 따라 제2 핀형 패턴(F2)의 표면의 일부가 제거될 수 있다. 이에 따라, 제2 핀형 패턴(F2)의 제2 단차(S2)가 형성될 수 있다. 또한, 제2 핀형 패턴(F2)을 노출시키는 공정 이후에, 제2 핀형 패턴(F2)의 노출된 부분의 형상을 부드럽게 하는 공정에 의해서 제2 핀형 패턴(F2)의 노출된 부분의 폭이 더 얇아질 수 있다. 따라서, 제1 상부 필드 절연막(110b) 및 제2 상부 필드 절연막(120b)에 의해 둘러싸인 부분 즉, 제1 상부(F2U1)와 노출된 부분 즉, 제2 상부(F2U2)가 제2 단차(S2)에 의해서 구별될 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치는 상술한 바와 같이 제1 하부 필드 절연막(110a) 및 제2 하부 필드 절연막(120a)과 제1 상부 필드 절연막(110b) 및 제2 상부 필드 절연막(120b)의 스트레스 특성이 서로 다를 수 있다. 따라서, 제1 하부 필드 절연막(110a) 및 제2 하부 필드 절연막(120a)과, 제1 상부 필드 절연막(110b) 및 제2 상부 필드 절연막(120b)과 접하는 제2 핀형 패턴(F2)의 위치를 조절할 수 있다.
구체적으로, 한가지 스트레스 특성만으로 이루어진 필드 절연막을 사용하는 경우 상기 필드 절연막의 부피에 따라 주변의 핀형 패턴이 휘어질 수 있다. 따라서, 의도하지 않은 핀형 패턴의 휨이 생기면, 핀형 패턴 사이의 마진(margin)이 줄어들 수 있고, 추후에 컨택과 같은 전기적인 배선 구조에서 미스 얼라인(mis-align)이 생길 가능성도 높다. 따라서, 이를 방지하기 위해서, 필드 절연막이 서로 다른 스트레스 특성을 가지는 하부 필드 절연막과 상부 필드 절연막을 포함하도록 할 수 있다.
이하, 도 1 및 도 6a를 참조하여, 본 발명의 다른 실시예에 따른 반도체 장치를 설명한다. 상술한 도 1 내지 도 5의 실시예와 중복되는 부분은 간략히 하거나 생략한다.
도 6a는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 1 및 도 6a를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 라이너(L1)를 포함한다.
라이너(L1)는 제2 핀형 패턴(F2)의 측면에 형성될 수 있다. 라이너(L1)는 제2 핀형 패턴(F2)의 측면의 표면의 프로파일을 따라 컨포말하게(conformally) 형성될 수 있다. 라이너(L1)는 제2 핀형 패턴(F2)과 제1 필드 절연막(110) 및 제2 필드 절연막(120)의 사이에 형성될 수 있다. 즉, 라이너(L1)는 제2 핀형 패턴(F2)의 하부(F2L) 및 제1 상부(F2U1)의 표면에 형성되고, 제2 상부(F2U2)의 표면에는 형성되지 않을 수 있다. 단, 이에 제한되는 것은 아니고, 제조 공정에 따라 제2 상부(F2U2)의 표면에도 형성될 수 있다. 마찬가지로, 라이너(L1)는 그 재질 및 제조 공정에 따라 제2 핀형 패턴(F2)의 표면뿐만 아니라 기판(100)의 상면에도 형성될 수도 있다.
라이너(L1)는 제2 핀형 패턴(F2)의 채널 영역에 제1 응력을 인가하는 물질로 형성될 수 있다. 라이너(L1)는 상기 제2 핀형 패턴(F2)의 채널 영역에 제1 응력을 도입함으로써 상기 채널 영역에서의 캐리어 이동도를 개선하는 역할을 할 수 있다. 일부 실시예들에서, 상기 채널 영역이 N 형 채널 영역인 경우 상기 라이너(L1)는 상기 채널 영역에 인장 응력을 인가하는 물질로 이루어질 수 있다. 예를 들면, 라이너(L1)는 SiN (silicon nitride), SiON (silicon oxynitride), SiBN (silicon boronitride), SiC (silicon carbide), SiC:H, SiCN, SiCN:H, SiOCN, SiOCN:H, SiOC (silicon oxycarbide), SiO2 (silicon dioxide), 폴리실리콘, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 제1 스트레서 라이너(124)는 약 10 ∼ 100 Å의 두께를 가질 수 있다.
이하, 도 1 및 도 6b를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 도 1 내지 도 6a의 실시예와 중복되는 부분은 간략히 하거나 생략한다.
도 6b는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 1 및 도 6b를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 절연 라이너(L2)를 더 포함할 수 있다.
절연 라이너(L2)는 라이너(L1) 및 제1 내지 제3 핀형 패턴(F1~F3) 사이에 형성될 수 있다.
절연 라이너(L2)는 산화막으로 이루어질 수 있다. 예를 들면, 상기 절연 라이너(L2)는 자연산화막으로 이루어질 수 있다. 일부 실시예들에서, 절연 라이너(L2)를 구성하는 산화막은 제1 내지 제3 핀형 패턴(F1~F3)의 표면을 열산화시키는 공정을 수행하여 얻어질 수 있다. 일부 실시예들에서, 절연 라이너(L2)는 약 10 ∼ 100 Å의 두께를 가질 수 있다.
이하, 도 1 및 도 7을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 도 1 내지 도 6b의 실시예와 중복되는 부분은 간략히 하거나 생략한다.
도 7은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 1 및 도 7을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2) 상에 형성된 소오스/드레인(115)은 서로 접할 수 있다.
즉, 소오스/드레인(115)은 서로 머지(merge)되고, 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)은 하나의 디바이스로 동작할 수 있다. 이러한 경우에는 소오스/드레인(115)이 서로 접하기 위해서 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)이 서로 가까운 방향으로 기울지는 것이 유리할 수 있다. 따라서, 제1 필드 절연막(110) 및 제2 필드 절연막(120)의 높이와 폭을 조절하여 제1 핀형 패턴(F1)과 제2 핀형 패턴(F2)을 서로 가까운 방향으로 기울어지게 하고, 그에 따라, 소오스/드레인(115)을 쉽게 머지시킬 수 있다.
도 7에 도시된 바와 같이, 소오스/드레인(115)의 형상이 볼록 다각형의 형상일 수도 있으므로, 소오스/드레인(115)이 머지되면 그 하부에 에어갭(AG)이 형성될 수 있다. 에어갭(AG)은 제1 상부 필드 절연막(110b)과 소오스/드레인(115) 사이에 형성된 빈 공간을 의미할 수 있다.
이하, 도 1 및 도 8을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 도 1 내지 도 7의 실시예와 중복되는 부분은 간략히 하거나 생략한다.
도 8은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 1 및 도 8을 참조하면, 제2 쉘로우 트렌치(ST2)의 깊이(D3)가 제3 쉘로우 트렌치(ST3)의 깊이(D4)보다 깊을 수 있다. 이 때, 제2 쉘로우 트렌치(ST2)의 폭(L1)은 제3 쉘로우 트렌치(ST3)의 폭(L2)보다 좁을 수 있다.
제1 필드 절연막(110)의 인장 스트레스 및 압축 스트레스의 정도는 제1 필드 절연막의 부피에 따라 결정될 수 있다. 즉, 부피가 클수록, 제1 필드 절연막(110)의 인장 스트레스 혹은 압축 스트레스의 정도가 커질 수 있다.
따라서, 본 실시예는 제2 쉘로우 트렌치(ST2)의 깊이를 더 깊게하여 제2 핀형 패턴(F2)의 기우는 정도를 조절할 수 있다. 구체적으로, 제1 하부 필드 절연막(110a) 및 제2 하부 필드 절연막(120a)이 인장 스트레스 특성을 가지고, 제1 상부 필드 절연막(110b) 및 제2 상부 필드 절연막(120b)이 압축 스트레스 특성을 가지는 경우, 제2 상부 필드 절연막(120b)의 부피가 제1 상부 필드 절연막(110b)의 부피보다 크므로 제2 핀형 패턴(F2)은 제1 필드 절연막(110) 방향으로 기울어질 수 있다. 이 때, 제2 쉘로우 트렌치(ST2)의 깊이(D3)가 깊어짐에 따라서, 제2 핀형 패턴(F2)의 기울어지는 정도가 약해질 수 있다.
이와 달리, 제1 하부 필드 절연막(110a) 및 제2 하부 필드 절연막(120a)과 제1 상부 필드 절연막(110b) 및 제2 상부 필드 절연막(120b)이 모두 압축 스트레스 특성을 가지는 경우에도 마찬가지로 제2 쉘로우 트렌치(ST2)의 깊이(D3)가 깊어짐에 따라서, 제2 핀형 패턴(F2)의 기울어지는 정도가 약해질 수 있다.
즉, 제1 필드 절연막(110)과 제2 필드 절연막(120)의 스트레스 특성과 그 부피를 조절하여 핀형 패턴의 기울어지는 방향 및 정도를 조절할 수 있다.
이하, 도 1 및 도 9를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 도 1 내지 도 8의 실시예와 중복되는 부분은 간략히 하거나 생략한다.
도 9는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 1 및 도 9를 참조하면, 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)은 서로 멀어지는 방향으로 기울 수 있다.
제1 핀형 패턴(F1)은 제1 핀형 패턴(F1)의 중심선으로부터 제1 쉘로우 트렌치(ST1) 쪽의 제1 측면과의 폭(a1)이 상기 중심선으로부터 제2 쉘로우 트렌치(ST2) 쪽의 제2 측면과의 폭(a2)보다 클 수 있다. 상기 중심선은 제1 핀형 패턴(F1)과 기판(100)의 접하는 면에서의 제1 핀형 패턴(F1)의 폭의 중심선일 수 있다.
제2 핀형 패턴(F2)은 제2 핀형 패턴(F2)의 중심선으로부터 제2 쉘로우 트렌치(ST2) 쪽의 제1 측면과의 폭(a3)이 상기 중심선으로부터 제3 쉘로우 트렌치(ST3) 쪽의 제2 측면과의 폭(a4)보다 작을 수 있다. 상기 중심선은 제2 핀형 패턴(F2)과 기판(100)의 접하는 면에서의 제2 핀형 패턴(F2)의 폭의 중심선일 수 있다.
제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)이 기울어짐에 따라, 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)의 최상부의 높이(h1)는 기판(100)의 하면을 기준으로 제3 핀형 패턴(F3)의 최상부의 높이(h2)보다 낮을 수 있다.
제2 쉘로우 트렌치(ST2)의 폭(L1)은 제3 쉘로우 트렌치(ST3)의 폭(L2)과 다를 수 있다. 또한, 제2 쉘로우 트렌치(ST2)의 깊이(D5)는 제3 쉘로우 트렌치(ST3)의 깊이(D6)와 다를 수 있다. 구체적으로, 제2 쉘로우 트렌치(ST2)의 폭(L1)은 제3 쉘로우 트렌치(ST3)의 폭(L2)보다 좁을 수 있다. 또한, 제2 쉘로우 트렌치(ST2)의 깊이(D5)는 제3 쉘로우 트렌치(ST3)의 깊이(D6)보다 깊을 수 있다.
본 실시예는 제2 쉘로우 트렌치(ST2)의 깊이를 더 얕게하여 제2 핀형 패턴(F2)의 기우는 정도를 조절할 수 있다. 구체적으로, 제1 하부 필드 절연막(110a) 및 제2 하부 필드 절연막(120a)이 압축 스트레스 특성을 가지고, 제1 상부 필드 절연막(110b) 및 제2 상부 필드 절연막(120b)이 인장 스트레스 특성을 가지는 경우, 제2 상부 필드 절연막(120b)의 부피가 제1 상부 필드 절연막(110b)의 부피보다 크므로 제2 핀형 패턴(F2)은 제2 필드 절연막(120) 방향으로 기울어질 수 있다. 이 때, 제2 쉘로우 트렌치(ST2)의 깊이(D5)가 얕아짐에 따라서, 제2 핀형 패턴(F2)의 기울어지는 정도가 약해질 수 있다.
이와 달리, 제1 하부 필드 절연막(110a) 및 제2 하부 필드 절연막(120a)과 제1 상부 필드 절연막(110b) 및 제2 상부 필드 절연막(120b)이 모두 인장 스트레스 특성을 가지는 경우에도 마찬가지로 제2 쉘로우 트렌치(ST2)의 깊이(D5)가 얕아짐에 따라서, 제2 핀형 패턴(F2)의 기울어지는 정도가 약해질 수 있다.
즉, 제1 필드 절연막(110)과 제2 필드 절연막(120)의 스트레스 특성과 그 부피를 조절하여 핀형 패턴의 기울어지는 방향 및 정도를 조절할 수 있다.
이하, 도 1 및 도 10을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 도 1 내지 도 9의 실시예와 중복되는 부분은 간략히 하거나 생략한다.
도 10은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 그래프이다.
도 1 및 도 10을 참조하면, 제2 쉘로우 트렌치(ST2)의 폭(L1)은 제3 쉘로우 트렌치(ST3)의 폭(L2)과 다를 수 있다. 또한, 제2 쉘로우 트렌치(ST2)의 깊이(D8)는 제3 쉘로우 트렌치(ST3)의 깊이(D7)와 다를 수 있다. 구체적으로, 제2 쉘로우 트렌치(ST2)의 폭(L1)은 제3 쉘로우 트렌치(ST3)의 폭(L2)보다 좁을 수 있다. 또한, 제2 쉘로우 트렌치(ST2)의 깊이(D8)는 제3 쉘로우 트렌치(ST3)의 깊이(D7)보다 깊을 수 있다.
본 실시예는 제2 쉘로우 트렌치(ST2)의 깊이를 더 깊게하여 제2 핀형 패턴(F2)의 기우는 정도를 조절할 수 있다. 구체적으로, 제1 하부 필드 절연막(110a) 및 제2 하부 필드 절연막(120a)이 압축 스트레스 특성을 가지고, 제1 상부 필드 절연막(110b) 및 제2 상부 필드 절연막(120b)이 인장 스트레스 특성을 가지는 경우, 제2 상부 필드 절연막(120b)의 부피가 제1 상부 필드 절연막(110b)의 부피보다 크므로 제2 핀형 패턴(F2)은 제2 필드 절연막(120) 방향으로 기울어질 수 있다. 이 때, 제2 쉘로우 트렌치(ST2)의 깊이(D8)가 깊어짐에 따라서, 제2 핀형 패턴(F2)의 기울어지는 정도가 약해질 수 있다.
이와 달리, 제1 하부 필드 절연막(110a) 및 제2 하부 필드 절연막(120a)과 제1 상부 필드 절연막(110b) 및 제2 상부 필드 절연막(120b)이 모두 인장 스트레스 특성을 가지는 경우에도 마찬가지로 제2 쉘로우 트렌치(ST2)의 깊이(D8)가 깊어짐에 따라서, 제2 핀형 패턴(F2)의 기울어지는 정도가 약해질 수 있다.
즉, 제1 필드 절연막(110)과 제2 필드 절연막(120)의 스트레스 특성과 그 부피를 조절하여 핀형 패턴의 기울어지는 방향 및 정도를 조절할 수 있다.
이하, 도 1 및 도 11을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 도 1 내지 도 10의 실시예와 중복되는 부분은 간략히 하거나 생략한다.
도 11은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 그래프이다.
도 1 및 도 11을 참조하면, 제2 필드 절연막(120)은 이중막이 아닌 단일막으로 형성될 수 있다. 제2 필드 절연막(120)은 인장 스트레스 특성 또는 압축 스트레스 특정 중 하나의 특성을 가질 수 있다. 즉, 제2 필드 절연막(120)은 하나의 종류의 스트레스 특성을 가지므로 제2 핀형 패턴(F2)에 힘을 가하기가 더 용이할 수 있다.
도 11에서는, 제2 필드 절연막(120)은 압축 스트레스 특성을 가질 수 있고, 이를 통해서 제2 핀형 패턴(F2)이 제2 필드 절연막(120) 방향으로 기울어질 수 있다.
제2 쉘로우 트렌치(ST2)의 폭(L1)은 제3 쉘로우 트렌치(ST3)의 폭(L2)과 다를 수 있다. 또한, 제2 쉘로우 트렌치(ST2)의 깊이(D9)는 제3 쉘로우 트렌치(ST3)의 깊이(D10)와 다를 수 있다. 구체적으로, 제2 쉘로우 트렌치(ST2)의 폭(L1)은 제3 쉘로우 트렌치(ST3)의 폭(L2)보다 좁을 수 있다. 또한, 제2 쉘로우 트렌치(ST2)의 깊이(D9)는 제3 쉘로우 트렌치(ST3)의 깊이(D10)보다 깊을 수 있다.
본 실시예는 제3 쉘로우 트렌치(ST3)의 물질을 단일하게 하고, 제2 쉘로우 트렌치(ST2)의 물질과 부피 차이를 가지도록 하여 제2 핀형 패턴(F2)을 기울게 할 수 있다. 즉, 제3 쉘로우 트렌치(ST3)의 물질이 단일한 경우에 하나의 스트레스 특성을 전체 부피로 나타내므로 상기 제2 핀형 패턴(F2)의 기우는 정도를 더 강화시킬 수 있다.
이하, 도 12 및 도 13을 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명한다. 상술한 도 1 내지 도 11의 실시예들과 중복되는 부분은 간략히 하거나 생략한다.
도 12는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이 아웃도이고, 도 13은 도 12의 E - E'를 따라서 절단한 단면도이다.
도 12 및 도 13을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 제3 필드 절연막(150), 제1 게이트 전극(201), 제1 게이트 절연막(130, 140), 제2 게이트 전극(202) 및 제2 게이트 절연막(142)을 포함한다. 도 12 및 도 13의 실시예는 제3 쉘로우 트렌치(ST3-1, ST3-2) 중간에 딥 트렌치(DT)가 형성될 수 있다.
제3 필드 절연막(150)은 딥 트렌치(DT)를 채울 수 있다. 제3 필드 절연막(150)은 제1 필드 절연막(110) 및 제2 필드 절연막(120)과 접할 수 있다. 제3 필드 절연막(150)은 제1 필드 절연막(110) 또는 제2 필드 절연막(120)과 동일한 물질을 포함할 수 있다. 예를 들어, 제3 필드 절연막은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 낮은 저유전율 물질 중 적어도 하나를 포함할 수 있다.
제3 필드 절연막(150)의 상면은 제2 필드 절연막(120)의 상면보다 높을 수 있다. 단, 이에 제한되는 것은 아니고, 제3 필드 절연막(150)의 상면은 제2 필드 절연막(120)의 상면보다 낮거나 같을 수 있다.
도 13에는 제3 필드 절연막(150)이 도시되었지만, 본 발명의 몇몇 실시예에 따른 반도체 장치에서는 제3 필드 절연막(150)이 존재하지 않고, 딥 트렌치(DT)를 제1 필드 절연막(110) 및 제2 필드 절연막(120)이 채울 수도 있다.
제1 게이트 전극(201)은 제1 금속층(211) 및 제2 금속층(221)을 포함할 수 있다. 또는 제1 게이트 전극(201)은 2개 이상의 금속층이 적층된 형태일 수도 있다. 제1 금속층(211)은 일함수 조절을 하고, 제2 금속층(221)은 제1 금속층(211)에 의해 형성된 공간을 채우는 역할을 한다. 예를 들어, 제1 금속층(211) 예를 들어, TiN, WN, TiAl, TiAlN, TaN, TiC, TaC, TaCN, TaSiN 또는 이들의 조합 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 또한, 제2 금속층(221)은 예를 들어, W, Al, Cu, Co, Ti, Ta, poly-Si, SiGe 또는 금속 합금 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
제2 게이트 전극(202)은 제1 금속층(212) 및 제2 금속층(222)을 포함할 수 있다. 또는 제2 게이트 전극(202)은 2개 이상의 금속층이 적층된 형태일 수도 있다. 제1 금속층(212)은 일함수 조절을 하고, 제2 금속층(222)은 제1 금속층(212)에 의해 형성된 공간을 채우는 역할을 한다. 예를 들어, 제1 금속층(212) 예를 들어, TiN, WN, TiAl, TiAlN, TaN, TiC, TaC, TaCN, TaSiN 또는 이들의 조합 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 또한, 제2 금속층(222)은 예를 들어, W, Al, Cu, Co, Ti, Ta, poly-Si, SiGe 또는 금속 합금 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
이러한 제1 게이트 전극(201) 및 제2 게이트 전극(202)은 예를 들어, 리플레이스먼트 공정(replacement process)또는 게이트 라스트 공정(gate last process))을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
제1 게이트 절연막(130, 141)은 제1 및 제2 핀형 패턴(F2)과 제1 게이트 전극(201) 사이, 제2 필드 절연막(120)과 제1 게이트 전극(201) 사이 및 제3 필드 절연막(150)과 제1 게이트 전극(201) 사이에 형성될 수 있다. 제1 게이트 절연막(130, 141)은 계면막(130)과 제1 고유전율막(141)을 포함할 수 있다.
제2 게이트 절연막(142)은 제3 핀형 패턴(F3)과 제2 게이트 전극(202) 사이 및 제3 필드 절연막(150)과 제2 게이트 전극(202) 사이에 형성될 수 있다. 제2 게이트 절연막(142)은 계면막(130) 및 제2 고유전율막(142)을 포함할 수 있다.
제1 게이트 전극(201) 및 제2 게이트 전극(202)은 제1 방향(X1)으로 각각 연장될 수 있다. 제1 게이트 전극(201) 및 제2 게이트 전극(202)은 제1 방향(X1)으로 서로 이격될 수 있다. 제1 게이트 전극(201)의 일 단부와 제2 게이트 전극의 일 단부는 제1 방향(X1)으로 서로 대향볼 수 있다. 이 때, 제1 게이트 절연막(130, 140)은 제1 게이트 전극(201)과 오버랩되고, 제2 게이트 절연막(142)은 제2 게이트 전극(202)과 오버랩된다. 따라서, 제1 게이트 절연막(130, 140) 및 제2 게이트 절연막(142) 역시 제1 방향으로 서로 이격될 수 있다.
제1 게이트 전극(201) 및 제2 게이트 전극(202) 사이에는 층간 절연막(190)이 형성될 수 있다. 층간 절연막(190)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 낮은 저유전율 물질 중 적어도 하나를 포함할 수 있다.
제1 게이트 전극(201)과 제2 게이트 전극(202)은 서로 전기적으로 분리되어야 한다. 따라서, 제1 게이트 전극(201)과 제2 게이트 전극(202) 사이에 층간 절연막(190)이 형성되어 제1 게이트 전극(201)과 제2 게이트 전극(202)을 서로 전기적으로 분리할 수 있다.
또한, 제1 게이트 전극(201)과 제2 게이트 전극(202)은 제조 공정 상의 제한 조건인 디자인 룰(design rule)에 따라 일정한 간격(G1)만큼 서로 이격되어야 한다. 즉, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 제1 게이트 전극(201)과 제2 게이트 전극(202)의 간격의 마진을 확보해야 한다.
다만, 제1 게이트 전극(201)과 제2 게이트 전극(202)의 마진을 확보하기위해서 제1 게이트 전극(201)의 단부를 제2 핀형 패턴(F2) 방향으로 줄여나가면, 제2 핀형 패턴(F2)이 제1 게이트 전극(201)과 오버랩되지 못하는 문제가 발생할 수 있다. 따라서, 제1 게이트 전극(201)과 제2 핀형 패턴(F2)의 오버랩 마진을 위한 간격(G2)이 고려되어야 한다.
본 실시예에 따른 반도체 장치는 제1 게이트 전극(201)과 제2 핀형 패턴(F2)의 오버랩 마진을 위한 간격(G2)을 확보하기 위해 제2 핀형 패턴(F2)이 기울어질 수 있다. 제2 핀형 패턴(F2)은 제1 게이트 전극(201)의 일 단부와 멀어지는 방향으로 기울어질 수 있다. 제2 핀형 패턴(F2)은 제2 핀형 패턴(F2)의 중심선으로부터 제2 쉘로우 트렌치(ST2) 쪽의 제1 측면과의 폭(a5)이 상기 중심선으로부터 제3 쉘로우 트렌치(ST3) 쪽의 제2 측면과의 폭(a6)보다 클 수 있다. 상기 중심선은 제2 핀형 패턴(F2)과 기판(100)의 접하는 면에서의 제2 핀형 패턴(F2)의 폭의 중심선일 수 있다.
이를 통해, 제1 게이트 전극(201)은 제2 핀형 패턴(F2)과의 오버랩 마진(G2)과 제2 게이트 전극(202)과의 간격 마진(G1)을 동시에 만족시킬 수 있다.
이하, 도 12 및 도 14를 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명한다. 상술한 도 1 내지 도 13의 실시예들과 중복되는 부분은 간략히 하거나 생략한다.
도 14는 도 12의 F - F'를 따라서 절단한 단면도이다.
도 12 및 도 14를 참고하면, 본 실시예에 따른 반도체 장치는 컨택(195)을 더 포함한다.
컨택(195)은 소오스/드레인(115) 상에 형성될 수 있다. 컨택(195)은 층간 절연막(190)을 관통하여 형성될 수 있다. 컨택(195)의 하부는 소오스/드레인(115)을 내에 삽입될 수 있다. 단, 이에 제한되는 것은 아니다. 컨택(195)은 소오스/드레인(115)과 전기적으로 연결될 수 있다. 컨택(195)은 복수일 수 있다. 제1 핀형 패턴(F1) 상의 소오스/드레인(115)과 제2 핀형 패턴(F2)상의 소오스/드레인(115)과 각각 일대일로 연결될 수 있다.
복수의 컨택(195)은 서로 접촉하지 않고 전기적으로 분리되어야 한다. 또한, 반도체 장치가 미세해짐에 따라 복수의 컨택(195) 사이의 간격이 점차 가까워질 수 있어서 복수의 컨택(195) 사이의 간격 마진을 확보해야한다. 본 실시예에 따른 반도체 장치는 서로 인접한 핀형 패턴 즉, 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)이 서로 반대 방향으로 기울어져 소오스/드레인(115) 사이의 간격을 더 크게 확보할 수 있다. 또한, 각각의 소오스/드레인(115) 상에 형성된 컨택(195) 사이의 간격(C1)도 더 크게 확보될 수 있다. 따라서, 복수의 컨택(195) 사이의 전기적 단락(short)을 방지하여 반도체 장치의 신뢰성을 높일 수 있다.
도 15는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 15를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.
도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다.
앞서 설명한 본 발명의 실시예들에 따른 반도체 장치는, 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
F1: 제1 핀형 패턴 F2: 제2 핀형 패턴
F3: 제3 핀형 패턴 110: 제1 필드 절연막
120: 제2 필드 절연막

Claims (20)

  1. 서로 대향되는 제1 및 제2 측면을 포함하는 제1 핀형 패턴;
    상기 제1 측면에 접하는 제1 깊이의 제1 트렌치;
    상기 제2 측면에 접하는 상기 제1 깊이와 다른 제2 깊이의 제2 트렌치;
    상기 제1 트렌치의 일부를 채우는 제1 필드 절연막; 및
    상기 제2 트렌치의 일부를 채우는 제2 필드 절연막을 포함하되,
    상기 제1 핀형 패턴은 하부와, 상기 하부보다 좁은 폭의 상부를 포함하되, 상기 상부와 상기 하부의 경계에 제1 단차를 가지고,
    상기 제1 필드 절연막은 상기 하부와 접하는 제1 하부 필드 절연막과, 상기 상부와 접하는 제1 상부 필드 절연막을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 트렌치의 폭은 상기 제2 트렌치의 폭보다 작은 반도체 장치.
  3. 제1 항에 있어서,
    상기 제2 필드 절연막은 상기 하부와 접하는 제2 하부 필드 절연막과,
    상기 상부와 접하는 제2 하부 필드 절연막을 포함하는 반도체 장치.
  4. 제1 항에 있어서,
    상기 제1 하부 필드 절연막의 스트레스 특성은 상기 제1 상부 필드 절연막의 스트레스 특성과 서로 다른 반도체 장치.
  5. 제1 항에 있어서,
    상기 제 1 하부 필드 절연막은 인장 스트레스 특성을 가지고,
    상기 제1 상부 필드 절연막은 압축 스트레스 특성을 가지는 반도체 장치.
  6. 제1 항에 있어서,
    상기 제1 핀형 패턴은 상기 제1 측면으로 기울러진 반도체 장치.
  7. 제1 항에 있어서,
    상기 제2 필드 절연막의 스트레스 특성은 상기 제1 하부 필드 절연막 또는 상기 제1 상부 필드 절연막 중 어느 하나와 동일한 반도체 장치.
  8. 제7 항에 있어서,
    상기 제2 필드 절연막은 인장 스트레스 특성을 가지고,
    상기 제1 핀형 패턴은 상기 제2 측면으로 기울어진 반도체 장치.
  9. 제7 항에 있어서,
    상기 제2 필드 절연막은 압축스트레스 특성을 가지고,
    상기 제1 핀형 패턴은 상기 제1 측면으로 기울어진 반도체 장치.
  10. 제1 항에 있어서,
    상기 제1 하부 필드 절연막 및 상기 제1 상부 필드 절연막은 서로 동일한 물질을 포함하는 반도체 장치.
  11. 제1 항에 있어서,
    상기 핀형 패턴의 상부는 제1 상부와, 상기 제1 상부 상의 상기 제1 상부보다 좁은 폭의 제2 상부를 포함하되, 상기 제1 상부와 상기 제2 상부의 경계에 제2 단차를 가지는 반도체 장치.
  12. 제11 항에 있어서,
    상기 제1 필드 절연막은 상기 제1 상부를 둘러싸되, 상기 제2 상부는 노출시키는 반도체 장치.
  13. 제1 항에 있어서,
    상기 제1 측면에서의 단차의 높이와 상기 제2 측면에서의 제1 단차의 높이는 서로 다른 반도체 장치.
  14. 기판으로부터 돌출되고, 서로 대향하는 제1 및 제2 측면을 포함하는 제1 핀형 패턴으로서, 상기 기판과 상기 제1 핀형 패턴의 상면의 거리는 제1 거리인 제1 핀형 패턴;
    기판으로부터 돌출되고, 서로 대향하는 제3 및 제4 측면을 포함하는 제2 핀형 패턴으로서, 상기 기판과 상기 제2 핀형 패턴의 상면의 거리는 상기 제1 거리와 다른 제2 거리인 제2 핀형 패턴;
    상기 제1 측면에 접하고, 제1 폭 및 제1 깊이를 가지는 제1 트렌치; 및
    상기 제1 및 제2 핀형 패턴 사이에서 상기 제2 및 제3 측면에 각각 접하고, 제2 폭 및 제2 깊이를 가지는 제2 트렌치를 포함하되,
    상기 제1 및 제2 폭과, 상기 제1 및 제2 깊이 중 적어도 하나는 서로 다른 반도체 장치.
  15. 제14 항에 있어서,
    상기 제1 및 제2 핀형 패턴 중 적어도 하나는 상기 기판의 수직인 방향에 대해서 기울어진 반도체 장치.
  16. 제14 항에 있어서,
    상기 제2 핀형 패턴은 상기 제1 핀형 패턴 방향으로 기울어진 반도체 장치.
  17. 제16 항에 있어서,
    상기 제1 및 제2 핀형 패턴 상에 상기 제1 및 제2 핀형 패턴과 교차하는 방향으로 연장되는 게이트 전극을 더 포함하는 반도체 장치.
  18. 제17 항에 있어서,
    상기 게이트 전극은 상기 제1 핀형 패턴보다 상기 제2 핀형 패턴에 더 가까운 단부를 포함하는 반도체 장치.
  19. 제17 항에 있어서,
    상기 제1 핀형 패턴 상에 상기 게이트 전극의 양측에 형성되는 제1 소오스/드레인 영역과,
    상기 제2 핀형 패턴 상에 상기 게이트 전극의 양측에 형성되는 제2 소오스/드레인 영역을 포함하는 반도체 장치.
  20. 서로 대향하는 제1 및 제2 측면을 포함하는 제1 핀형 패턴;
    서로 대향하는 제3 및 제4 측면을 포함하고, 상기 제3 측면으로 기울어진 제2 핀형 패턴;
    상기 제1 측면에 접하고, 제1 폭 및 제1 깊이를 가지는 제1 트렌치;
    상기 제1 및 제2 핀형 패턴 사이에서 상기 제2 및 제3 측면에 각각 접하고, 제2 폭 및 제2 깊이를 가지는 제2 트렌치;
    상기 제4 측면에 접하고, 제3 폭 및 제3 깊이를 가지는 제3 트렌치;
    상기 제1 트렌치의 일부를 채우는 제1 필드 절연막;
    상기 제2 트렌치의 일부를 채우는 제2 필드 절연막; 및
    상기 제3 트렌치의 일부를 채우는 제3 필드 절연막을 포함하되,
    상기 제2 필드 절연막은 제2 하부 필드 절연막과, 상기 제2 하부 필드 절연막 상에 형성되는 제2 상부 필드 절연막을 포함하는 반도체 장치.
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