TW202201794A - 包含罩蓋層的半導體裝置 - Google Patents

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金柱然
金眞雨
黃圭晩
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南韓商三星電子股份有限公司
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Abstract

本發明提供一種半導體裝置，半導體裝置包含：第一主動區及第二主動區，位於基板上；元件隔離層，位於第一主動區與第二主動區之間；虛設閘極線；虛設閘極間隔件，位於虛設閘極線的相對側壁處；以及虛設閘極罩蓋層，位於虛設閘極線及所述虛設閘極間隔件上。元件隔離層的上部表面在豎直方向上相對於第一主動區的上部末端接近基板的上部表面。虛設閘極線包含在水平方向上在第一主動區上延伸至元件隔離層的水平部分，及自水平部分沿著第一主動區的側壁向下延伸的豎直部分，虛設閘極線具有L形狀，水平部分的豎直厚度小於豎直部分的豎直厚度。

Description

包含罩蓋層的半導體裝置
本發明概念的一些實例實施例是關於包含罩蓋層的半導體裝置及其製造方法。
根據電子技術的發展，積體電路裝置的按比例縮小正快速進展。高度積體電路裝置不僅需要高操作速度，且亦需要與操作相關聯的準確度。
本發明概念的一些實例實施例提供一種半導體裝置，其中閘極線（其在鰭片（fin）及元件隔離層上）具有可靠性而即使在閘極線傾斜時亦不與其周圍的觸點電短接。因此，提供一種具有能夠穩定地確保相對小區域中的線與觸點之間的絕緣距離的結構的積體電路裝置。在一些實例實施例中，可提供用於體現積體電路裝置的方法。
根據本發明概念的一些實例實施例的半導體裝置可包含在基板上的第一主動區及第二主動區以及在第一主動區與第二主動區之間的元件隔離層。元件隔離層的上部表面可在垂直於基板的上部表面延伸的豎直方向上相對於第一主動區的上部末端接近基板的上部表面。半導體裝置可包含第一虛設閘極線，所述第一虛設閘極線包含在平行於基板的上部表面延伸的水平方向上在第一主動區上至少部分地延伸至元件隔離層的水平部分，及在豎直方向上沿著第一主動區的側壁自水平部分且朝向基板的上部表面延伸的豎直部分，第一虛設閘極線具有L形狀。半導體裝置可包含分別在第一虛設閘極線的相對側壁處的第一虛設閘極間隔件，及在第一虛設閘極線及第一虛設閘極間隔件兩者上的第一虛設閘極罩蓋層。水平部分在豎直方向上的厚度可小於豎直部分在豎直方向上的厚度。因此，提供一種具有能夠穩定地確保相對小區域中的線與觸點之間的絕緣距離的結構的積體電路裝置。在一些實例實施例中，可提供用於體現積體電路裝置的方法。
根據本發明概念的一些實例實施例的半導體裝置可包含在基板上的第一主動區及第二主動區，及在第一主動區與第二主動區之間的元件隔離層。元件隔離層的上部表面可在垂直於基板的上部表面延伸的豎直方向上相對於第二主動區的上部末端接近基板的上部表面。半導體裝置可包含閘極結構，所述閘極結構包含在第一主動區上的閘極線、在閘極線的相對側壁處的閘極間隔件以及在閘極線及閘極間隔件兩者上的閘極罩蓋層。半導體裝置可包含虛設閘極結構，所述虛設閘極結構包含在第一主動區及元件隔離層兩者上的同時具有L形狀的虛設閘極線、分別在虛設閘極線的相對側壁處的虛設閘極間隔件以及在虛設閘極線及虛設閘極間隔件兩者上的虛設閘極罩蓋層。虛設閘極結構可朝向閘極結構傾斜，且虛設閘極罩蓋層的下部表面可在豎直方向上相對於閘極罩蓋層的下部表面接近基板的上部表面。因此，提供一種具有能夠穩定地確保相對小區域中的線與觸點之間的絕緣距離的結構的積體電路裝置。在一些實例實施例中，可提供用於體現積體電路裝置的方法。
根據本發明概念的一些實例實施例的半導體裝置可包含在基板上的第一主動區及第二主動區，及在第一主動區與第二主動區之間的元件隔離層。元件隔離層的上部表面可在垂直於基板的上部表面延伸的豎直方向上相對於第一主動區的上部末端接近基板的上部表面。半導體裝置可包含在第一主動區及元件隔離層兩者上的同時具有L形狀的虛設閘極線。半導體裝置可包含虛設閘極間隔件，所述虛設閘極間隔件包含在第一主動區上的虛設閘極線的一個側壁處的第一間隔件，及在元件隔離層上的虛設閘極線的相對側壁處的第二間隔件。半導體裝置可包含在虛設閘極線及虛設閘極間隔件兩者上的虛設閘極罩蓋層。第二間隔件的上部末端可在豎直方向上相對於第一間隔件的上部末端在基板的上部表面遠端。因此，提供一種具有能夠穩定地確保相對小區域中的線與觸點之間的絕緣距離的結構的積體電路裝置。在一些實例實施例中，可提供用於體現積體電路裝置的方法。
圖1為示意性地說明根據本發明概念的一些實例實施例的半導體裝置的佈局的視圖。圖2A為沿著圖1中的線I-I'截取的橫截面圖。圖2B展示分別沿著圖1中的線II-II'、線III-III'以及線IV-IV'截取的橫截面圖。
參考圖1、圖2A以及圖2B，半導體裝置可包含基板10、主動區F1及主動區F2、場絕緣層20、元件隔離層30、閘極結構GS、虛設閘極結構GS1及虛設閘極結構GS2、源極/汲極S/D以及層間絕緣層60。
基板10可為塊狀矽或絕緣層上矽（silicon-on-insulator；SOI）。基板10可包含IV族半導體（諸如Si或Ge）、IV族-IV族化合物半導體（諸如SiGe或SiC）或III族-V族化合物半導體（諸如GaAs、InAs或InP）。在一些實例實施例中，基板10可形成為具有其中磊晶層形成於基礎基板上的結構。基板10可包含導電區，例如，摻雜有雜質的井，或摻雜有雜質的結構。
將理解，本文中所描述的「在」另一元件「上」的元件可直接在另一元件上或間接在另一元件上。直接在另一元件上的元件應理解為與另一元件直接接觸。間接在另一元件上的元件應理解為藉由一或多個插入空間及/或結構與另一元件隔離而不直接接觸。此外，將理解，本文中所描述的「在」另一元件「上」的元件可「在」另一元件「上方」或「下方」。
主動區F1及主動區F2可自基板10的上部表面10S突出且因此可稱作「在」基板10「上」（例如，直接在基板10上）。主動區F1及主動區F2可包含第一主動區F1及第二主動區F2。第一主動區F1及第二主動區F2中的每一者可在第一方向D1上延伸較長（例如，使得第一主動區F1及第二主動區F2的相應長度在第一方向D1上延伸）。第一主動區F1及第二主動區F2在安置於同一線上時在第一方向D1上彼此間隔開。因此，第一主動區F1的一個側壁SW1及第二主動區F2的一個側壁SW2可面向彼此。
第一主動區F1及第二主動區F2可包含矽或鍺。第一主動區F1及第二主動區F2可包含化合物半導體，且可包含例如IV族-IV族化合物半導體或III族-V族化合物半導體。詳言之，IV族-IV族化合物半導體可為包含C、Si、Ge以及Sn中的至少兩者的二元化合物或三元化合物，或在其中二元化合物或三元化合物摻雜有IV族元素的化合物。III族-V族化合物半導體可為二元化合物、三元化合物或四元化合物中的一者，其經由將作為III族元素的Al、Ga或In中的至少一者與作為V族元素的P、As或Sb中的一者偶合形成。
場絕緣層20可安置於基板10上，且可覆蓋第一主動區F1及第二主動區F2中的每一者中的側壁的下部部分。場絕緣層20的上部表面的水平高度可低於第一主動區F1及第二主動區F2的上部末端的水平高度。舉例而言，場絕緣層20可包含氧化物、氮化物、氮氧化物或其至少一者。
元件隔離層30可安置（例如，定位）於第一主動區F1與第二主動區F2之間（例如，在第一方向D1上在第一主動區F1與第二主動區F2之間且至少部分地在第三方向D3上與第一主動區F1及第二主動區F2距基板10相同的距離）。元件隔離層30可接觸第一主動區F1的一個側壁SW1，且可接觸第二主動區F2的面向第一主動區F1的側壁SW1的一個側壁SW2。元件隔離層30的上部表面30S可安置（例如，定位）在比第一主動區F1及第二主動區F2的相應上部末端F1S及上部末端F2S更低的水平高度處，所述上部末端F1S及上部末端F2S為相應第一主動區F1及第二主動區F2的具有最高水平高度的部分（例如，為相應第一主動區F1及第二主動區F2的在第三方向上距上部表面10S的最遠部分）。
將理解，如本文所描述的表面、末端或類似者的「水平高度」可指給定表面、末端或類似者在第三方向D3上距基板10的上部表面10S的距離，其中第三方向D3（在本文中亦稱為豎直方向）垂直於上部表面10S延伸。因此，具有比另一表面或末端「更低的水平高度」的表面應理解為在第三方向D3上比另一表面或末端更靠近上部表面10S。舉例而言，如圖2A至圖2B中所展示，上部末端F1S及上部末端F2S包含第一主動區F1及第二主動區F2的相應部分的在第一主動區F1及第二主動區F2的整個上部表面中的具有在第三方向D3上距上部表面10S的最大距離的上部表面，且因此上部末端F1S及上部末端F2S可理解為相應第一主動區F1及第二主動區F2的最高水平高度上部表面。此外，元件隔離層30的上部表面30S在第三方向D3上比第一主動區F1及第二主動區F2的上部末端F1S及上部末端F2S更靠近（接近）上部表面10S，且因此元件隔離層30的上部表面30S應理解為具有或處於比第一主動區F1及第二主動區F2的上部末端F1S及上部末端F2S更低的水平高度。
將理解，可稱作相對於其他元件及/或其屬性（例如，結構、表面、方向或類似者）「垂直」、「平行」、「共面」或類似者的元件及/或其屬性（例如，結構、表面、方向或類似者）可分別相對於其他元件及/或其屬性「垂直」、「平行」、「共面」或類似者或可「實質上垂直」、「實質上平行」、「實質上共面」。
相對於其他元件及/或其屬性「實質上垂直」的元件及/或其屬性（例如，結構、表面、方向或類似者）應理解為在製造容限及/或材料容限內相對於其他元件及/或其屬性「垂直」，及/或具有與相對於其他元件及/或其屬性「垂直」或類似者的在量值及/或角度上等於或低於10%的偏差（例如，±10%的容限）。
相對於其他元件及/或其屬性「實質上平行」的元件及/或其屬性（例如，結構、表面、方向或類似者）應理解為在製造容限及/或材料容限內相對於其他元件及/或其屬性「平行」，及/或具有與相對於其他元件及/或其屬性「平行」或類似者的在量值及/或角度上等於或低於10%的偏差（例如，±10%的容限）。
相對於其他元件及/或其屬性「實質上共面」的元件及/或其屬性（例如，結構、表面、方向或類似者）應理解為在製造容限及/或材料容限內相對於其他元件及/或其屬性「共面」，及/或具有與相對於其他元件及/或其屬性「共面」或類似者的在量值及/或角度上等於或低於10%的偏差（例如，±10%的容限）。
另外，無論元件及/或其屬性（例如，結構、表面、方向或類似者）是否以「實質上」修飾，將理解，這些元件及/或其屬性應解釋為包含關於所陳述元件及/或其屬性的製造或操作容限（例如，±10%）。
當術語「約」或「實質上」在本說明書中結合數值使用時，希望相關聯的數值包含關於所陳述數值的±10%的容限。當指定範圍時，範圍包含其間的所有值，諸如0.1%的增量。
元件隔離層30可在第二方向D2上延伸，且亦可接觸場絕緣層20。舉例而言，元件隔離層30可包含氧化物、氮化物、氮氧化物或其至少一者。
閘極結構GS中的每一者可在第二方向D2上延伸，且可跨越第一主動區F1或第二主動區F2。閘極結構GS中的每一者可安置（例如，定位）於第一主動區F1或第二主動區F2上（例如，直接地或間接地在第一主動區F1或第二主動區F2上）。此外，閘極結構GS可安置於元件隔離層30上。閘極結構GS中的每一者可包含閘極線GL、閘極介電層72、閘極間隔件47以及閘極罩蓋層79。
閘極線GL可在第二方向D2上在場絕緣層20及主動區F1或主動區F2上延伸。在包含圖2A中展示的實例實施例的一些實例實施例中，閘極線GL可在第一主動區F1或第二主動區F2上。閘極線GL可具有其中依序堆疊金屬氮化物層、金屬層、導電罩蓋層以及間隙填充金屬膜的結構。金屬氮化物層及金屬層中的每一者可包含Ti、Ta、W、Ru、Nb、Mo或Hf中的至少一種金屬。金屬層及金屬氮化物層中的每一者可經由原子層沈積（atomic layer deposition；ALD）製程、金屬有機ALD製程或金屬有機化學氣相沈積（metal organic chemical vapor deposition；MOCVD）製程形成。導電罩蓋層可執行鈍化薄膜功能以用於防止金屬層的表面經氧化。此外，當另一導電層沈積於金屬層上時，導電罩蓋層可執行濕潤層功能以用於實現簡單的沈積。導電罩蓋層可由例如TiN、TaN或其組合製成。間隙填充金屬膜可在導電罩蓋層上方延伸。間隙填充金屬膜可由W膜或TiN膜構成。間隙填充金屬膜可經由原子層沈積（ALD）製程、化學氣相沈積（CVD）製程或物理氣相沈積（PVD）製程形成。間隙填充金屬膜可掩埋在導電罩蓋層的上部表面上由梯級形成的凹進空間中而無空隙。
閘極間隔件47安置於閘極線GL的相對側壁上或在所述相對側壁處，且可在第二方向D2上延伸。重申，閘極間隔件47可包含在閘極線GL的相對側壁處的閘極間隔件，例如如圖2A中所展示。閘極間隔件47可具有多層結構。閘極間隔件47可包含氧化物、氮化物或氮氧化物中的至少一者。閘極間隔件47可包含低介電膜。
閘極介電層72可插入於閘極線GL與閘極間隔件47之間。此外，閘極介電層72可插入於主動區F1或主動區F2與閘極線GL之間，同時插入於元件隔離層30與閘極線GL之間。舉例而言，閘極介電層72可包含氧化物、氮化物或高介電材料。高介電材料可意謂具有比氧化矽更高的介電常數的介電材料。雖然未展示，但介面層可插入於閘極介電層72與主動區F1或主動區F2之間。介面層可包含介電材料。舉例而言，介面層可包含氧化矽或氮氧化矽中的至少一者。
閘極罩蓋層79可安置於閘極線GL、閘極間隔件47以及閘極介電層72上。閘極罩蓋層79的下部表面可為向下凸出的彎曲表面。舉例而言，閘極罩蓋層79可包含氧化矽、氮化矽或氮氧化矽中的至少一者。在一些實例實施例中，閘極介電層72可不存在，且閘極罩蓋層79可在閘極線GL及閘極間隔件47兩者上。
虛設閘極結構DG1及虛設閘極結構DG2可安置於主動區域F1及主動區域F2以及元件隔離層30上。亦即，虛設閘極結構DG1及虛設閘極結構DG2的部分可安置於主動區F1及主動區F2上，且虛設閘極結構DG1及虛設閘極結構DG2的其他部分可安置於元件隔離層30上。虛設閘極結構DG1及虛設閘極結構DG2可在第一方向D1上傾斜。在一些實例實施例中，虛設閘極結構DG2及其元件可省略。
虛設閘極結構DG1及虛設閘極結構DG2可包含安置於第一主動區F1及元件隔離層30上的第一虛設閘極結構DG1，及安置於第二主動區F2及元件隔離層30上的第二虛設閘極結構DG2。第一虛設閘極結構DG1或第二虛設閘極結構DG2中的至少一者可在第一方向D1上傾斜。在一些實例實施例中第一虛設閘極結構DG1及第二虛設閘極結構DG2可分別在彼此背離的方向上傾斜（例如，可在相反方向上傾斜）。舉例而言，第一虛設閘極結構DG1可朝向安置於第一主動區F1上的閘極結構GS傾斜，而第二虛設閘極結構DG2可朝向安置於第二主動區F2上的閘極結構GS傾斜。因此，安置於第一主動區F1上的閘極結構GS的上部末端與第一虛設閘極結構DG1的上部末端之間的距離P1可小於第一虛設閘極結構DG1的上部末端與第二虛設閘極結構DG2的上部末端之間的距離P2。此外，安置於第二主動區F2上的閘極結構GS的上部末端與第二虛設閘極結構DG2的上部末端之間的距離P3可小於第一虛設閘極結構DG1的上部末端與第二虛設閘極結構DG2的上部末端之間的距離P2。將理解，如本文所描述，結構的「上部末端」可指給定結構的最高部分（例如，在第三方向D3上最遠離上部表面10S的部分）。
第一虛設閘極結構DG1可包含第一虛設閘極線DL1、第一虛設閘極介電層82、第一虛設閘極間隔件57以及第一虛設閘極罩蓋層89。如至少圖2A中所展示，虛設閘極線DL1可在第一主動區F1及元件隔離層30兩者上，同時具有L形狀。如至少圖2A中所展示，第一虛設閘極間隔件57可包含在虛設閘極線DL1的相對側壁處的虛設閘極間隔件（例如，57a及57b）。如至少圖2A中所展示，虛設閘極罩蓋層89可在虛設閘極線及虛設閘極間隔件（例如，57a及57b）兩者上。在一些實例實施例中，第一虛設閘極介電層82可在第一虛設閘極結構DG1中不存在。
第一虛設閘極線DL1的一個部分可安置於第一主動區F1上，且第一虛設閘極線DL1的另一部分可安置於元件隔離層30上。第一虛設閘極線DL1可在第二方向D2上延伸。在一些實例實施例中，第一虛設閘極線DL1可具有其中依序堆疊金屬氮化物層、金屬層以及導電罩蓋層的結構。金屬氮化物層及金屬層中的每一者可包含由Ti、Ta、W、Ru、Nb、Mo以及Hf中選出的至少一種金屬。導電罩蓋層可包含金屬氮化物中的至少一者，例如，TiN及/或TaN。
第一虛設閘極線DL1的橫截面可具有L形狀。在一些實例實施例中，第一虛設閘極線DL1的高度h2（例如，在第三方向D3上的厚度）可小於閘極線GL的高度h1（例如，在第三方向D3上的厚度）。此處，第一虛設閘極線DL1的高度h2可意謂在第三方向D3（例如，豎直方向）上自安置於最低水平高度處的第一虛設閘極線DL1的下部表面（例如，第一虛設閘極線DL1的最靠近或接近基板10的上部表面10S的下部表面）至第一虛設閘極罩蓋層89的最小距離。重申，第一虛設閘極線DL1的高度h2可意謂第一虛設閘極線DL1在第三方向D3上的最小（minimum/smallest）厚度，且閘極線GL的高度h1可意謂閘極線GL在第三方向D3上的最小（minimum/smallest）厚度。因此，第一虛設閘極線DL1在第三方向D3上的最小厚度可小於閘極線GL在第三方向上的最小厚度。此外，閘極線GL的高度h1可意謂自閘極線GL的下部表面至閘極罩蓋層79的最小距離。
第一虛設閘極間隔件57可安置於第一虛設閘極線DL1的相對側壁上或在所述相對側壁處，且可在第二方向D2上延伸。第一虛設閘極間隔件57可具有多層結構。第一虛設閘極間隔件57可包含氧化物、氮化物或氮氧化物中的至少一者。第一虛設閘極間隔件57可包含低介電膜。第一虛設閘極間隔件57可由與閘極間隔件47相同的材料製成。如至少圖2A中所展示，第一虛設閘極間隔件57的上部末端57u（例如，第一間隔件57a及第二間隔件57b的上部末端57u）可在比閘極間隔件47的上部末端47u更低的水平高度處（例如，在第三方向D3上接近基板10的上部表面10S）。
第一虛設閘極介電層82可插入於第一虛設閘極線DL1與第一虛設閘極間隔件57之間、第一虛設閘極線DL1與第一主動區F1之間以及第一虛設閘極線DL1與元件隔離層30之間。第一虛設閘極介電層82可沿著第一虛設閘極間隔件57的內側壁、第一主動區F1的上部表面、第一主動區F1的突出至元件隔離層30的一個側壁SW1的一部分以及元件隔離層30的上部表面延伸。
第一虛設閘極罩蓋層89可在至少第三方向D3上安置於第一虛設閘極線DL1、第一虛設閘極間隔件57以及第一虛設閘極介電層82上（例如，直接地或間接地在第一虛設閘極線DL1、第一虛設閘極間隔件57以及第一虛設閘極介電層82上）。第一虛設閘極罩蓋層89的下部表面89T可為向下凸出的彎曲表面。第一虛設閘極罩蓋層89的高度h4（例如，在第三方向D3上的厚度）可大於閘極罩蓋層79的高度h3（例如，在第三方向D3上的厚度）。第一虛設閘極罩蓋層89的下部表面89T的水平高度可低於閘極罩蓋層79的水平高度（例如，第一虛設閘極罩蓋層89的下部表面89T可在第三方向D3上比閘極罩蓋層79的下部表面79T更靠近基板10的上部表面10S，或相對於閘極罩蓋層79的下部表面79T接近上部表面10S）。如至少圖2A中所展示，第一虛設閘極罩蓋層89在第三方向D3上的高度h4可大於閘極罩蓋層79在第三方向D3上的高度h3。如至少圖2A中所展示，第一虛設閘極罩蓋層89的高度h4可指第一虛設閘極罩蓋層89在第三方向D3上的厚度，且閘極罩蓋層79的高度h3可指閘極罩蓋層79在第三方向D3上的厚度。如至少圖2A中所展示，第一虛設閘極罩蓋層89的高度h4可指第一虛設閘極罩蓋層89在第三方向D3上的最大厚度，且閘極罩蓋層79的高度h3可指閘極罩蓋層79在第三方向D3上的最大厚度。第一虛設閘極罩蓋層89的相對側壁可相對於垂直於基板10的上部表面的第三方向D3傾斜，同時接觸層間絕緣層60。重申，第一虛設閘極罩蓋層可在一個方向上傾斜（例如，在第一方向D1上傾斜，且因此相對於第三方向D3以一定角度（例如，與第三方向D3的一定角度）傾斜，如至少圖2C中所展示）。舉例而言，第一虛設閘極結構DG1的第一虛設閘極罩蓋層89可朝向安置於第一主動區F1上的閘極結構GS傾斜。第一虛設閘極罩蓋層89可在一個方向上且不在其他方向上傾斜（例如，僅在第一方向D1上相對於第三方向以特定角度傾斜），但實例實施例不限於此。
類似於第一虛設閘極結構DG1，第二虛設閘極結構DG2可包含第二虛設閘極線DL2、第二虛設閘極間隔件57、第二虛設閘極介電層82以及第二虛設閘極罩蓋層89。第二虛設閘極結構DG2可具有與第一虛設閘極結構DG1的鏡面對稱結構。因此，將不給出第二虛設閘極結構DG2的詳細描述，且將理解，除了第二虛設閘極結構DG2至少部分地在第二主動區F2而非第一主動區F1上之外，第二虛設閘極結構DG2的結構可與如本文所描述的第一虛設閘極結構DG1的結構類似或相同。此外，將理解，除了第二虛設閘極線DL2至少部分地在第二主動區F2而非第一主動區F1上之外，第二虛設閘極線DL2的結構可與如本文所描述的第一虛設閘極線DL1的結構類似或相同。第一虛設閘極結構DG1及第二虛設閘極結構DG2可分別在背離彼此的方向上傾斜。當然，第一虛設閘極結構DG1及第二虛設閘極結構DG2的傾角可彼此不同。
源極/汲極S/D可安置於主動區F1及主動區F2上。源極/汲極S/D可安置於每一閘極結構GS的相對側及虛設閘極結構DG1及虛設閘極結構DG2的相對側處。源極/汲極S/D可安置於閘極結構GS與虛設閘極結構DG1及虛設閘極結構DG2之間。源極/汲極S/D可由磊晶層構成，且可包含雜質。
層間絕緣層60可安置於場絕緣層20上，且可覆蓋源極/汲極S/D。層間絕緣層60可覆蓋閘極結構GS的側壁及虛設閘極結構DG1及虛設閘極結構DG2的側壁。亦即，層間絕緣層60可接觸閘極罩蓋層79及閘極間隔件47，且可接觸虛設閘極罩蓋層89及虛設閘極間隔件57。此外，層間絕緣層60可覆蓋元件隔離層30的上部表面。因此，且如至少圖2A至圖2C中所展示，層間絕緣層60可覆蓋元件隔離層30、虛設閘極間隔件57以及虛設閘極罩蓋層89。層間絕緣層60可包含氧化矽、氮化矽、氮氧化矽或具有比氧化矽更低的電容率的低介電材料中的至少一者。
圖2C為展示放大狀態中的圖2A的一部分的放大橫截面圖。
參考圖2A及圖2C，虛設閘極線DL可具有L形狀。虛設閘極線DL可包含在第一方向D1（其可為平行於基板10的上部表面10S延伸的水平方向）上在第一主動區F1上（例如，直接地或間接地在第一主動區F1上）至少部分地延伸至元件隔離層30的水平部分DL1a，及在第三方向D3（例如，豎直方向）上自水平部分DL1a的一部分向下（例如，朝向基板10的上部表面10S）延伸且沿著第一主動區F1的側壁SW1（例如，在第一方向D1上直接地或間接地在第一主動區F1的側壁SW1上）的豎直部分DL1b，使得第一虛設閘極線DL1具有L形狀。豎直部分DL1b可安置於元件隔離層30上（例如，直接地或間接地在元件隔離層30上），同時沿著第一主動區F1的一個側壁延伸。在一些實例實施例中，水平部分DL1a的高度w1（例如，在第三方向D3上的厚度）可小於豎直部分DL1b的高度w2（例如，在第三方向D3上的厚度）高度w1可為水平部分DL1a在第三方向D3上的最小厚度，且高度w2可為豎直部分DL1b在第三方向D3上的最小厚度。
如至少圖2A至圖2C中所展示，虛設閘極罩蓋層89可在至少第三方向D3上在第一虛設閘極線DL1及第一虛設閘極間隔件（例如，第一間隔件57a及第二間隔件57b）兩者上（例如，直接地或間接地在第一虛設閘極線DL1及第一虛設閘極間隔件兩者上）。虛設閘極罩蓋層89可包含第一側壁SS1及第二側壁SS2。如至少圖2C中所展示，第一側壁SS1及第二側壁SS2可彼此相對。第一側壁SS1可安置於第一主動區F1上，且第二側壁SS2可安置於元件隔離層30上。第一側壁SS1及第二側壁SS2可相對於垂直於基板10的上部表面的第三方向D3傾斜。
虛設閘極間隔件57可包含第一間隔件57a及第二間隔件57b。如至少圖2C中所展示，第一間隔件57a及第二間隔件57b可在第一虛設閘極線DL1的相對側處，且因此第一間隔件57a及第二間隔件57b可分別稱作在第一虛設閘極線DL1的相對側壁（例如，第一虛設閘極線DL1在第一方向D1上的相對側）處的第一虛設閘極間隔件。第一間隔件57a可安置於第一主動區F1上的虛設閘極間隔件57的一個側壁上或在第一主動區F1上的虛設閘極間隔件57的一個側壁處，且第二間隔件57b可安置於元件隔離層30上的虛設閘極間隔件57的另一相對側壁上或在元件隔離層30上的虛設閘極間隔件57的另一相對側壁處。第一間隔件57a可安置於第一主動區F1上，且第二間隔件57b可安置於元件隔離層30上。第一間隔件57a可具有比第二間隔件57b更小的長度。第一間隔件57a及第二間隔件57b可相對於垂直於基板10的上部表面的第三方向D3傾斜。第一間隔件57a的外側壁可與虛設閘極罩蓋層89的第一側壁SS1對準，且如此，可與其共面。由於第二間隔件57b自元件隔離層30的上部表面朝上延伸，第二間隔件57b可朝向第一間隔件57a傾斜。第二間隔件57b的外側壁可與虛設閘極罩蓋層89的第二側壁SS2對準，且如此，可與其共面。
圖3A為一些實例實施例中的沿著圖1中的線I-I'截取的橫截面圖。圖3B展示一些實例實施例中的分別沿著圖1中的線II-II'、線III-III'以及線IV-IV'截取的橫截面圖。圖3C為一些實例實施例中的展示放大狀態中的圖3A的一部分的放大橫截面圖。圖3D、圖3E、圖3F以及圖3G為一些實例實施例中的展示放大狀態中的圖3A的一部分的放大橫截面圖。
參考圖3A及圖3B每一閘極結構GS可包含閘極介電層72、閘極線GL、閘極間隔件47以及閘極罩蓋層79。閘極線GL可包含兩個或大於兩個金屬層。在一些實例實施例中，閘極線GL可包含第一閘極電極74、第二閘極電極76以及障壁金屬圖案78。
第一閘極電極74可在第二方向D2上在閘極介電層72上延伸，同時沿著穿過場絕緣層20的上部表面突出的主動區F1或主動區F2的輪廓延伸。第一閘極電極74的橫截面可形成為具有U形狀或與其類似的形狀，且因此第一閘極電極74可理解為具有U形狀或與其類似的形狀。第一閘極電極74可包含金屬氮化物中的至少一者，例如，TiN及/或TaN。
第二閘極電極76可安置於第一閘極電極74上。第二閘極電極76可在第二方向D2上延伸，同時沿著穿過場絕緣層20的上部表面突出的主動區F1或主動區F2的輪廓延伸。第二閘極電極76的橫截面可形成為具有U形狀、Y形狀或與其類似的形狀。第二閘極電極76可覆蓋第一閘極電極74的上側表面及內側表面。第二閘極電極76可覆蓋閘極介電層72的內側表面。第二閘極電極76可包含摻雜有鋁或矽的金屬碳化物。舉例而言，第二閘極電極76可包含TiAlC、TaAlC、TiSiC或TaSiC中的至少一者。
凹部76R可形成於第二閘極電極76的上部部分處。重申，第二閘極電極76可包含在第二閘極電極76的上部部分處限定凹部76R的一或多個內部表面，例如如至少圖3A中所展示。障壁金屬圖案78可填充凹部76R。障壁金屬圖案78可完全填充凹部76R，使得障壁金屬圖案78的上部表面與第二閘極電極76的上部表面齊平（例如，使得障壁金屬圖案78及第二閘極電極76的上部表面共同地限定單一連續表面，諸如單一連續彎曲表面，例如如至少圖3A中所展示）。障壁金屬圖案78可在第二方向D2上延伸。舉例而言，障壁金屬圖案78可包含金屬氮化物，例如，TiN。
虛設閘極結構DG1及虛設閘極結構DG2中的每一者可包含虛設閘極介電層82、虛設閘極線DL、虛設閘極間隔件57以及虛設閘極罩蓋層89。虛設閘極線DL可包含兩個或大於兩個金屬層。在一些實例實施例中，虛設閘極線DL可包含第一虛設閘極電極84及在第一虛設閘極電極84上的第二虛設閘極電極86。不同於閘極線GL，虛設閘極線DL可不包含（例如，可排除）障壁金屬圖案78。重申，虛設閘極線DL可不包含任何障壁金屬圖案，例如如至少圖3A至圖3D中所展示。
第一虛設閘極電極84可在第二方向D2上在虛設閘極介電層82上延伸，同時沿著穿過場絕緣層20的上部表面突出的主動區F1或主動區F2延伸。第一虛設閘極電極84可沿著主動區F1或主動區F2的上部表面及主動區F1或主動區F2的一個側壁SW1或側壁SW2延伸。凹部可形成於第一虛設閘極電極84的上部部分處。
第二虛設閘極電極86可安置於第一虛設閘極電極84上。第二虛設閘極電極86可填充第一虛設閘極電極84的凹部。除第二虛設閘極電極86的上部表面以外，第二虛設閘極電極86可由第一虛設閘極電極84圍繞。第二虛設閘極電極86的上部表面可接觸虛設閘極罩蓋層89的下部表面89T。第二虛設閘極電極86的橫截面可具有L形狀。第一虛設閘極電極84可包含與第一閘極電極74相同的材料。第二虛設閘極電極86可包含與第二閘極電極76相同的材料。
參考圖3C，閘極罩蓋層79及第一閘極電極74可彼此豎直地間隔開，例如，使得第一閘極電極74的上部末端（例如，在水平高度LV2處）與閘極罩蓋層79在第三方向D3上隔離而不直接接觸。閘極罩蓋層79的下部表面79T的水平高度LV1（例如，下部表面79T的最低水平高度）可高於第一閘極電極74的上部末端的水平高度LV2（例如，相對於第一閘極電極74的上部末端的水平高度LV2在上部表面10S遠端）。第二閘極電極76可在閘極罩蓋層79與第一閘極電極74之間延伸。障壁金屬圖案78的下部末端的水平高度LV3可低於第一閘極電極74的上部末端的水平高度LV2（例如，相對於第一閘極電極74的上部末端的水平高度LV2在第三方向D3上接近上部表面10S）。將理解，如本文所描述，結構的「下部末端」可指所述給定結構的最低部分（例如，在第三方向D3上最接近上部表面10S的部分）。
在一些實例實施例中，虛設閘極罩蓋層89的下部表面89T的水平高度LV4（例如，下部表面89T的最低水平高度）可低於第一閘極電極74的上部末端的水平高度LV2。在一些實例實施例中，虛設閘極罩蓋層89的下部表面89T的水平高度LV4（例如，下部表面89T的最低水平高度）可低於障壁金屬圖案78的下部末端的水平高度LV3（例如，相對於障壁金屬圖案78的下部末端的水平高度LV3在第三方向D3上接近上部表面10S）。因此，虛設閘極介電層82的上部末端及虛設閘極線DL的上部表面亦可低於障壁金屬圖案78的下部末端的水平高度LV3，所述上部末端及所述上部表面接觸虛設閘極罩蓋層89的下部表面89T。
參考圖3D，在一些實例實施例中，虛設閘極間隔件57可包含安置於第一主動區F1上的第一間隔件57a，及安置於元件隔離層30上的第二間隔件57b。在一些實例實施例中，第一間隔件57a的上部末端57u的水平高度LV5可不同於第二間隔件57b的上部末端57u的水平高度LV6。舉例而言，第一間隔件57a的上部末端57u的水平高度LV5可低於第二間隔件57b的上部末端57u的水平高度LV6，使得第二間隔件57b的上部末端57u在第三方向D3上在比第一間隔件57a的上部末端57u更高的水平高度處（例如，相對於第一間隔件57a的上部末端57u在上部表面10S遠端）。如所展示，給定間隔件57的上部末端57u可指給定間隔件57的最高部分（例如，在第三方向D3上最遠離上部表面10S的部分）。
參考圖3E，在一些實例實施例中，氣隙AG可形成於第二虛設閘極電極86內。氣隙AG可安置於第二虛設閘極電極86的上部部分處，且可接觸虛設閘極罩蓋層89的下部表面89T。因此，在一些實例實施例中，虛設閘極線DL（其可對應於如參考圖2A至圖2C所描述的第一虛設閘極線DL1）可具有一或多個表面DLAG，所述表面DLAG至少部分地限定至少部分地定位於虛設閘極線DL內（例如，至少部分地或完全在由虛設閘極線DL的外部表面（例如，如至少圖3E中所展示接觸虛設閘極罩蓋層89的虛設閘極線DL及/或介電層82的表面）限定的體積內）的氣隙AG。如圖3E中所展示，氣隙AG可暴露於且因此接觸虛設閘極罩蓋層89的下部表面，但實例實施例不限於此，且在一些實例實施例中，氣隙AG可完全密封於第二虛設閘極電極86內。
參考圖3F，在一些實例實施例中，虛設閘極罩蓋層89可包含自虛設閘極罩蓋層89的下部表面向下（例如，在中第三方向D3上朝向基板10的上部表面10S）延伸的突起PU1。突起PU1可突出至第二虛設閘極電極86中且因此可突出至虛設閘極線DL中（例如，突出至由虛設閘極線DL的外部表面（例如，如至少圖3F中所展示接觸虛設閘極罩蓋層89的虛設閘極線DL及/或介電層82的表面）限定的體積中）。如圖3E中所說明，突起PU1可形成為在第二虛設閘極電極86處形成的填充有用於形成虛設閘極罩蓋層89的絕緣材料的氣隙AG。
參考圖3G，在一些實例實施例中，虛設閘極罩蓋層89可包含自虛設閘極罩蓋層89的下部表面向下延伸的突起PU2。不同於圖3F的情況，突起PU2可接觸第一虛設閘極電極84以及第二虛設閘極電極86。氣隙AG可在蝕刻虛設閘極線DL、虛設閘極介電層82以及虛設閘極間隔件57以便形成虛設閘極罩蓋層89的程序期間形成於第二虛設閘極電極86中。由於在氣隙的形成期間快速蝕刻第二虛設閘極電極86的中心部分，所得氣隙可形成為具有增大的寬度直至氣隙與第一虛設閘極電極84接觸。由於用於形成虛設閘極罩蓋層89的絕緣材料形成於形成為具有增大寬度的氣隙中，如上文所描述，可形成接觸第一虛設閘極電極84的突起PU2。
圖4A為一些實例實施例中的沿著圖1中的線I-I'截取的橫截面圖。圖4B為一些實例實施例中的展示放大狀態中的圖4A的一部分的放大橫截面圖。
參考圖4A及圖4B，在一些實例實施例中，第一虛設閘極罩蓋層89可包含相對於垂直於基板10的主表面（例如，上部表面10S）的第三方向D3傾斜的第一側壁SS1，及垂直於基板10的主表面的第二側壁SS2。第一側壁SS1可接觸層間絕緣層60。第一側壁SS1可與第一間隔件57a的外側表面共面。第二側壁SS2可與層間絕緣層60間隔開（例如，與層間絕緣層60隔離而不直接接觸）。在一些實例實施例中，第二側壁SS2的一個部分可接觸層間絕緣層60，且第二側壁SS2的另一部分可與層間絕緣層60間隔開。第二間隔件57b可部分地插入於第二側壁SS2與層間絕緣層60之間。
在一些實例實施例中，第一間隔件57a的上部末端57u的水平高度LV5可不同於第二間隔件57b的上部末端57u的水平高度LV6。第一間隔件57a的上部末端57u的水平高度LV5可低於第二間隔件57b的上部末端57u的水平高度LV6。在一些實例實施例中，第一間隔件57a的上部末端57u的水平高度可低於閘極間隔件47的上部末端的水平高度。在一些實例實施例中，第二間隔件57b的上部末端57u的水平高度可高於閘極間隔件47的上部末端的水平高度。將理解，如本文中所使用的「水平高度」可指在第三方向D3上距基板10的上部表面10S的距離，使得高於或低於另一水平高度的水平高度可理解為相較於另一水平高度在上部表面10S遠端（例如，距上部表面10S更遠）或接近（例如，更靠近）上部表面10S。
在一些實例實施例中，第二間隔件57b可包含在虛設閘極罩蓋層89與層間絕緣層60之間延伸的延伸部57pu。延伸部57pu可延伸至比閘極間隔件47的上部末端更高的水平高度，同時自虛設閘極罩蓋層89的下部表面朝上延伸。在一些實例實施例中，延伸部57pu可具有隨著延伸部57pu朝上延伸逐漸減小的寬度。如所展示，第二間隔件57b可由此覆蓋（例如，完全地覆蓋）垂直於上部表面10S延伸的虛設閘極罩蓋層89的第二側壁SS2。第二間隔件57b的延伸部57pu可理解為插入於虛設閘極罩蓋層89與層間絕緣層60之間。
圖5為一些實例實施例中的沿著圖1中的線I-I'截取的橫截面圖。
參考圖1至圖4B解釋的內容可以相同方式應用於環繞式閘極（gate-all-around；GAA）FET、多橋通道（multi-bridge channel；MBC）FET等。詳言之，參看圖5，半導體裝置可包含安置於基板10上的主動區15及主動區17。主動區15及主動區17可包含多個通道圖案15及多個虛設通道圖案17。通道圖案15及虛設通道圖案17可在第一方向D1上延伸，同時在第三方向D3上彼此間隔開。閘極線GL可安置於在第三方向D3上彼此間隔開的通道圖案15之間。虛設閘極線DL可安置於在第三方向D3上彼此間隔開的虛設通道圖案17之間。閘極結構GS可分別安置於通道圖案15上。
元件隔離層30可安置於虛設通道圖案17之間。元件隔離層30的上部表面的水平高度可低於虛設通道圖案17的安置於來自虛設通道圖案17的最上部位置處的上部表面的水平高度。虛設閘極結構DG1及虛設閘極結構DG2可安置於虛設通道圖案17及元件隔離層30上，且可在第二方向D2上傾斜。
圖6A、圖6B、圖7A、圖7B、圖8A、圖8B、圖9A、圖9B、圖10A、圖10B、圖11A、圖11B、圖12A、圖12B、圖13A、圖13B、圖14A、圖14B、圖15A、圖15B、圖16A、圖16B、圖17A、圖17B、圖18A以及圖18B為根據本發明概念的一些實例實施例的解釋用於製造半導體裝置的方法的橫截面圖。
參考圖6A及圖6B，方法可包含部分地蝕刻基板10，籍此形成主動區F。主動區F可在一個方向上延伸較長，同時自基板10的主表面朝上突出。
方法可包含形成部分地覆蓋主動區F的場絕緣層20。場絕緣層20的形成可包含在基板10上形成覆蓋主動區F的絕緣層，及部分地回蝕絕緣層直至暴露主動區F的上部部分。
參考圖7A及圖7B，方法可包含部分地蝕刻主動區F，籍此形成溝渠T，及在溝渠T中形成元件隔離層30。主動區F可藉由溝渠T劃分成第一主動區F1及第二主動區F2。元件隔離層30可不完全地填充溝渠T。因此，元件隔離層30的上部表面可具有比主動區F1及主動區F2的上部末端更低的水平高度。
參考圖8A及圖8B，方法可包含在主動區F1及主動區F2以及元件隔離層30上形成犧牲閘極結構SG以及虛設犧牲閘極結構DSG1及虛設犧牲閘極結構DSG2。
犧牲閘極結構SG及虛設犧牲閘極結構DSG1及虛設犧牲閘極結構DSG2的形成可包含依序形成犧牲閘極絕緣層41及犧牲閘極絕緣層51、犧牲閘極線43及犧牲閘極線53以及犧牲罩蓋層45及犧牲罩蓋層55。犧牲閘極絕緣層41及犧牲閘極絕緣層51可包含氧化矽。犧牲閘極線43及犧牲閘極線53可包含多晶矽。犧牲罩蓋層45及犧牲罩蓋層55可包含氧化矽、氮化矽或氮氧化矽中的至少一者。
其後，閘極間隔件47可分別形成於犧牲閘極絕緣層41、犧牲閘極線43以及犧牲罩蓋層45的相對側壁處。虛設閘極間隔件57可分別形成於犧牲閘極絕緣層51、犧牲閘極線53以及犧牲罩蓋層55的相對側壁處。閘極間隔件47及虛設閘極間隔件57可包含氮化矽或氮氧化矽中的至少一者。
犧牲閘極結構SG可形成於第一主動區F1及元件隔離層30上。犧牲閘極結構SG可形成於第二主動區F2及元件隔離層30上。
在一些實例實施例中，虛設犧牲閘極結構DSG1及虛設犧牲閘極結構DSG2的形成可包含形成第一虛設犧牲閘極結構DSG1及第二虛設犧牲閘極結構DSG2。第一虛設犧牲閘極結構DSG1的一部分可形成於第一主動區F1上，且第一虛設犧牲閘極結構DSG1的另一部分可形成於元件隔離層30上。因此，第一虛設犧牲閘極結構DSG1的下部表面可沿著第一主動區F1的上部表面及側表面以及元件隔離層30的上部表面形成，且如此，可具有梯級。第二虛設犧牲閘極結構DSG2的一部分可形成於第二主動區F2上，且第二虛設犧牲閘極結構DSG2的另一部分可形成於元件隔離層30上。因此，第二虛設犧牲閘極結構DSG2的下部表面可沿著第二主動區F2的上部表面及側表面以及元件隔離層30的上部表面形成，且如此，可具有梯級。
第一虛設犧牲閘極結構DSG1及第二虛設犧牲閘極結構DSG2可形成以朝元件隔離層30外傾斜。舉例而言，安置於元件隔離層30的左側處的第一虛設犧牲閘極結構DSG1可在左方向上傾斜，而安置於元件隔離層30的右側處的第二虛設犧牲閘極結構DSG2可在右方向上傾斜。亦即，安置於元件隔離層30上的同時彼此間隔開的第一虛設犧牲閘極結構DSG1及第二虛設犧牲閘極結構DSG2可分別在背離彼此的方向上傾斜。在一些實例實施例中，安置於元件隔離層30上的同時彼此間隔開的第一虛設犧牲閘極結構DSG1或第二虛設犧牲閘極結構DSG2中的一者可在其中一個虛設犧牲閘極結構與另一虛設犧牲閘極結構間隔開的方向上傾斜，且另一虛設犧牲閘極結構可不傾斜。舉例而言，第一虛設犧牲閘極結構DSG1及/或第二虛設犧牲閘極結構DSG2的接觸元件隔離層30的一部分可由元件隔離層30施加應力，且如此，可傾斜。
因此，例如，安置於單一元件隔離層30上的第一虛設犧牲閘極結構DSG1與第二虛設犧牲閘極結構DSG2之間的寬度在比主動區F1及主動區F2的上部末端更低的水平高度處比在比主動區F1及主動區F2的上部末端更高的水平高度處更小。亦即，安置於單一元件隔離層30上的第一虛設犧牲閘極結構DSG1與第二虛設犧牲閘極結構DSG2之間的寬度可隨著第一虛設犧牲閘極結構DSG1及第二虛設犧牲閘極結構DSG2自主動區F1及主動區F2的上部末端朝上延伸而逐漸增大。在一些實例實施例中，第一虛設犧牲閘極結構DSG1與鄰近其安置的犧牲閘極結構SG之間的寬度可隨著第一虛設犧牲閘極結構DSG1及犧牲閘極結構SG自主動區F1的上部末端朝上延伸而逐漸減小。類似地，第二虛設犧牲閘極結構DSG2與鄰近其安置的犧牲閘極結構SG之間的寬度可隨著第二虛設犧牲閘極結構DSG2及犧牲閘極結構SG自主動區F2的上部末端朝上延伸而逐漸減小。
參考圖9A及圖9B，方法可包含使在犧牲閘極結構SG與虛設犧牲閘極結構DSG1及虛設犧牲閘極結構DSG2之間暴露的主動區F1及主動區F2凹進，及分別在主動區F1及主動區F2的凹進區域中形成源極/汲極S/D。舉例而言，源極/汲極S/D可包含摻雜有p型雜質的矽鍺及摻雜有n型雜質的矽（Si）。源極/汲極S/D可經由磊晶生長製程形成。源極/汲極S/D的橫截面可具有各種形狀，諸如圓形形狀、五角形形狀或六角形形狀。
參考圖10A及圖10B，方法可包含形成層間絕緣層60。層間絕緣層60的形成可包含形成絕緣層，及隨後執行化學機械研磨（chemical mechanical polishing；CMP）製程，所述絕緣層覆蓋犧牲閘極結構SG、虛設犧牲閘極結構DSG1及虛設犧牲閘極結構DSG2、元件隔離層30及場絕緣層20。經由CMP製程，移除犧牲閘極結構SG以及虛設犧牲閘極結構SG1及虛設犧牲閘極結構SG2的犧牲罩蓋層45及犧牲罩蓋層55，且如此，可暴露犧牲閘極線43及犧牲閘極線53的上部表面。舉例而言，層間絕緣層60可包含氧化物。
參考圖11A及圖11B，方法可包含移除犧牲閘極線43及犧牲閘極線53，及形成溝渠TR1及溝渠TR2。溝渠TR1及溝渠TR2可包含經由在每一犧牲閘極結構SG中移除犧牲閘極線43及犧牲閘極絕緣層41形成的第一溝渠TR1，及經由在第一虛設犧牲閘極結構DSG1及第二虛設犧牲閘極結構DSG2中的每一者中移除犧牲閘極線53及犧牲閘極絕緣層51形成的第二溝渠TR2。第一溝渠TR1可具有豎直地延伸的形狀，且第二溝渠TR2可具有傾斜形狀。閘極間隔件47及閘極間隔件57的內側壁以及主動區F1及主動區F2可經由溝渠TR1及溝渠TR2暴露。
方法可包含形成部分地填充溝渠TR1及溝渠TR2的介電層71。介電層71可沿著閘極間隔件47的內側表面及主動區F1及主動區F2的上部表面保形地形成於第一溝渠TR1中。此外，介電層71可沿著虛設閘極間隔件57的內側表面、主動區F1及主動區F2的上部表面以及元件隔離層30的上部表面保形地形成於第二溝渠TR2中。舉例而言，介電層71可由氧化矽膜、高介電膜或其組合構成。高介電膜可由具有比氧化矽膜更大的介電常數的材料製成。舉例而言，高介電膜可由HfO2 、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、HfO2 -Al2 O3 合金或其組合製成。介電層71可經由原子層沈積（ALD）製程、化學氣相沈積（CVD）製程或物理氣相沈積（PVD）製程形成。雖然未展示，但方法可進一步包含在形成介電層71之前形成界面層。
參考圖12A及圖12B，方法可包含在介電層71上形成第一導電層73。第一導電層73可形成於溝渠TR1及溝渠TR2中，且可不完全地填充溝渠TR1及溝渠TR2。舉例而言，第一導電層73可包含金屬氮化物，例如，TiN或TaN。第一導電層73可經由原子層沈積（ALD）製程、金屬有機ALD（metal organic ALD；MOALD）製程或金屬有機CVD（metal organic CVD；MOCVD）製程形成。
參考圖13A及圖13B，方法可包含自每一第一溝渠TR1部分地移除第一導電層73，籍此形成第一閘極電極74。第一閘極電極74的形成可包含形成完全地填充每一第二溝渠TR2的罩幕層MS1，及僅暴露第一溝渠TR1。亦即，在第二溝渠TR2上形成罩幕層MS1之後，可選擇性地執行僅用於第一溝渠TR1中的第一導電層73的蝕刻製程。第一導電層73可保留於第二溝渠TR2中。
經由部分移除第一導電層73形成第一閘極電極74可正執行斜切（chamfering）製程。由於第一導電層73的上部部分經由斜切製程部分地移除以使得僅第一導電層73的下部部分保留，因此第一閘極電極74可形成為具有U形狀。舉例而言，斜切製程可包含形成填充材料以填充第一溝渠TR1中的空白空間的下部部分，及使用填充材料作為罩幕來選擇性地蝕刻第一導電層73。因此，第一閘極電極74的上部末端可低於每一閘極間隔件47的上部表面。亦即，第一導電層73的上部表面可移除直至第一導電層73的上部表面變得與填充材料的上部表面共面。其後，可選擇性地移除填充材料。在形成第一閘極電極74之後，可選擇性地移除罩幕層MS1以使得每一第二溝渠TR2變得部分地空白。
參考圖14A及圖14B，方法可包含在每一第一溝渠TR1及每一第二溝渠TR2中形成第二導電層75。第二導電層75可保形地形成，同時覆蓋第一溝渠TR1中的第一閘極電極74及介電層71。第二導電層75可僅填充第一溝渠TR1的一部分，同時完全地填充第二溝渠TR2。由於僅形成於第一溝渠TR1的下部部分處的第一閘極電極74存在於第一溝渠TR1中，且第一導電層73存在於第二溝渠TR2中，因此第一溝渠TR1的空白空間可大於第二溝渠TR2的空白空間。因此，即使當第二溝渠TR2完全地填充有第二導電層75時，第一溝渠TR1可部分地經填充且如此，可具有殘餘空間。在一些實例實施例中，氣隙AG可形成於存在於第二溝渠TR2中的第二導電層75中。第二導電層75可包含摻雜有鋁或矽的金屬碳化物。舉例而言，第二導電層75可包含TiAlC、TaAlC、TiSiC或TaSiC。舉例而言，第二導電層75可經由原子層沈積（ALD）製程、金屬有機ALD（MOALD）製程或金屬有機CVD（MOCVD）製程形成。
參考圖15A及圖15B，方法可包含形成填充第一溝渠TR1的殘餘空間的障壁金屬層77。舉例而言，障壁金屬層77可包含金屬氮化物，諸如TiN。舉例而言，障壁金屬層77可經由原子層沈積（ALD）製程、金屬有機ALD（MOALD）製程或金屬有機CVD（MOCVD）製程形成。
參考圖16A及圖16B，介電層71、第一導電層73、第二導電層75以及障壁金屬層77可自在形成障壁金屬層77之後獲得的所得結構（例如，圖15A及圖15B）移除，由此暴露層間絕緣層60的上部表面。因此，閘極介電層72、第一閘極電極74、第二閘極電極76以及障壁金屬圖案78可形成於第一溝渠TR1中。此外，虛設閘極介電層82、第一虛設閘極電極84以及第二虛設閘極電極86可形成於第二溝渠TR2中。第二虛設閘極電極86可包含氣隙AG。
形成於第二溝渠TR2中的虛設閘極介電層82、第一虛設閘極電極84以及第二虛設閘極電極86可延伸，同時根據第二溝渠T2的傾斜形狀而具有相對於垂直於基板10的主表面的方向的側傾。因此，虛設閘極介電層82、第一虛設閘極電極84以及第二虛設閘極電極86的上部部分可安置於源極/汲極S/D的對應一者上。亦即，虛設閘極介電層82、第一虛設閘極電極84以及第二虛設閘極電極86的上部部分可與對應源極/汲極S/D豎直地重疊。
參考圖17A及圖17B，方法可包含形成凹部R1及凹部R2。凹部R1及凹部R2的形成可包含形成第一凹部R1及第二凹部R2。每一第一凹部R1可藉由以下形成：形成覆蓋層間絕緣層60的上部表面的罩幕層MS2，及使用罩幕層MS2作為蝕刻罩幕經由蝕刻製程來蝕刻閘極間隔件47、閘極介電層72、第一閘極電極74、第二閘極電極76以及障壁金屬圖案78。此外，每一第二凹部R2可藉由使用罩幕層MS2作為蝕刻罩幕經由蝕刻製程蝕刻虛設閘極間隔件57、虛設閘極介電層82、第一虛設閘極電極84以及第二虛設閘極電極86形成。經由蝕刻製程，可同時形成第一凹部R1及第二凹部R2。
第一凹部R1的深度及第二凹部R2的深度可彼此不同。第二凹部R2可形成為比第一凹部R1更深。雖然障壁金屬圖案78可形成於閘極間隔件47之間的第二閘極電極76上使得障壁金屬圖案78完全地填充第一溝渠TR1（參見圖16A），但障壁金屬圖案78並不存在於虛設閘極間隔件57之間，且第二虛設閘極電極86完全地填充第二溝渠TR2（參見圖16A）。因此，在用於形成凹部R1及凹部R2的蝕刻製程中，經由執行相對於第二虛設閘極電極86具有增大蝕刻選擇性的蝕刻製程，降低第二凹部R2的下部表面的速率可比降低第一凹部R1的下部表面的速率更快。此外，由於氣隙AG形成於第二虛設閘極電極86中，因此降低第二虛設閘極電極86的下部表面的速率可比其他材料更快。因此，降低第二凹部R2的下部表面的速率可比降低第一凹部R1的下部表面的速率更快。
由於第二凹部R2形成得更深，第一虛設閘極電極84及第二虛設閘極電極86的高度可減小。因此，可移除虛設閘極介電層82、第一虛設閘極電極84以及第二虛設閘極電極86的上部部分，且如此，虛設閘極介電層82、第一虛設閘極電極84及第二虛設閘極電極86可不與對應源極/汲極S/D豎直地重疊。因此，即使當虛設閘極結構形成為具有側傾時，亦可有可能防止連接至源極/汲極S/D的觸點不合期望地連接至虛設閘極線的現象。
參考圖18A及圖18B，方法可包含在凹部R1及凹部R2中形成閘極罩蓋層79及虛設閘極罩蓋層89。閘極罩蓋層79可形成於每一第一凹部R1中，且虛設閘極罩蓋層89可形成於每一第二凹部R2中。閘極罩蓋層79及虛設閘極罩蓋層89的形成可包含在凹部R1及凹部R2中沈積絕緣材料，及執行平坦化製程。舉例而言，閘極罩蓋層79及虛設閘極罩蓋層89可包含SiN。
根據本發明概念的一些實例實施例，包含在傾斜閘極結構中的閘極罩蓋層的高度增大，且包含在傾斜閘極結構中的閘極線的高度減小。因此，可有可能防止有缺陷的現象，諸如傾斜閘極結構的閘極線不合期望地與鄰近其安置的觸點短接的現象。
雖然已參照隨附圖式描述本發明概念的一些實例實施例，但本領域的技術人員應理解，可在不脫離本發明概念的範疇的情況下進行各種修改。因此，上文所描述的實例實施例應僅按描述性意義來考慮且不用於限制的目的。
10:基板 10S、30S:上部表面 15:主動區/通道圖案 17:主動區/虛設通道圖案 20:場絕緣層 30:元件隔離層 41:犧牲閘極絕緣層 43:犧牲閘極線 45:犧牲罩蓋層 47:閘極間隔件 47u、57u:上部末端 51:犧牲閘極絕緣層 53:犧牲閘極線 55:犧牲罩蓋層 57:第一虛設閘極間隔件 57a、57b:虛設閘極間隔件 57pu:延伸部 60:層間絕緣層 71:介電層 72:閘極介電層 73:第一導電層 74:第一閘極電極 75:第二導電層 76:第二閘極電極 76R:凹部 77:障壁金屬層 78:障壁金屬圖案 79:閘極罩蓋層 79T、89T:下部表面 82:第一虛設閘極介電層 84:第一虛設閘極電極 86:第二虛設閘極電極 89:第一虛設閘極罩蓋層 AG:氣隙 D1:第一方向 D2:第二方向 D3:第三方向 DL:虛設閘極線 DLAG:表面 DL1、DL2:第一虛設閘極線 DL1a:水平部分 DL1b:豎直部分 DG1、DG2:虛設閘極結構 DSG1、DSG2:虛設犧牲閘極結構 F、F1、F2:主動區 F1S、F2S:上部末端 GL:閘極線 GS:閘極結構 GS1、GS2:虛設閘極結構 h1、h2、h3、h4:高度 I-I'、II-II'、III-III'、IV-IV':線 LV1、LV2、LV3、LV4、LV5、LV6:水平高度 MS1、MS2:罩幕層 P1、P2、P3:距離 PU1、PU2:突起 R1、R2:凹部 S/D:源極/汲極 SS1:第一側壁 SS2:第二側壁 SG:犧牲閘極結構 SW1、SW2:側壁 T、TR1、TR2:溝渠 w1、w2:高度
圖1為示意性地說明根據本發明概念的一些實例實施例的半導體裝置的佈局的視圖。 圖2A為沿著圖1中的線I-I'截取的橫截面圖。 圖2B展示分別沿著圖1中的線II-II'、線III-III'以及線IV-IV'截取的橫截面圖。 圖2C為展示放大狀態中的圖2A的一部分的放大橫截面圖。 圖3A為一些實例實施例中的沿著圖1中的線I-I'截取的橫截面圖。 圖3B展示一些實例實施例中的分別沿著圖1中的線II-II'、線III-III'以及線IV-IV'截取的橫截面圖。 圖3C為一些實例實施例中的展示放大狀態中的圖3A的一部分的放大橫截面圖。 圖3D、圖3E、圖3F以及圖3G為一些實例實施例中的展示放大狀態中的圖3A的一部分的放大橫截面圖。 圖4A為一些實例實施例中的沿著圖1中的線I-I'截取的橫截面圖。 圖4B為一些實例實施例中的展示放大狀態中的圖4A的一部分的放大橫截面圖。 圖5為一些實例實施例中的沿著圖1中的線I-I'截取的橫截面圖。 圖6A、圖6B、圖7A、圖7B、圖8A、圖8B、圖9A、圖9B、圖10A、圖10B、圖11A、圖11B、圖12A、圖12B、圖13A、圖13B、圖14A、圖14B、圖15A、圖15B、圖16A、圖16B、圖17A、圖17B、圖18A以及圖18B為根據本發明概念的一些實例實施例的解釋用於製造半導體裝置的方法的橫截面圖。
10:基板
10S、30S:上部表面
30:元件隔離層
47:閘極間隔件
47u、57u:上部末端
57:第一虛設閘極間隔件
60:層間絕緣層
72:閘極介電層
79:閘極罩蓋層
79T、89T:下部表面
82:第一虛設閘極介電層
89:第一虛設閘極罩蓋層
D1:第一方向
D2:第二方向
D3:第三方向
DL1、DL2:第一虛設閘極線
DG1、DG2:虛設閘極結構
F1、F2:主動區
F1S、F2S:上部末端
GL:閘極線
GS:閘極結構
h1、h2、h3、h4:高度
I-I':線
P1、P2、P3:距離
S/D:源極/汲極
SW1、SW2:側壁

Claims (20)

  1. 一種半導體裝置，包括： 第一主動區及第二主動區，位於基板上； 元件隔離層，位於所述第一主動區與所述第二主動區之間，所述元件隔離層的上部表面在垂直於所述基板的上部表面延伸的豎直方向上相對於所述第一主動區的上部末端接近所述基板的所述上部表面； 第一虛設閘極線，包含在平行於所述基板的所述上部表面延伸的水平方向上在所述第一主動區上至少部分地延伸至所述元件隔離層的水平部分，及在所述豎直方向上沿著所述第一主動區的側壁自所述水平部分且朝向所述基板的所述上部表面延伸的豎直部分，所述第一虛設閘極線具有L形狀； 第一虛設閘極間隔件，分別位於所述第一虛設閘極線的相對側壁處；以及 第一虛設閘極罩蓋層，位於所述第一虛設閘極線及所述第一虛設閘極間隔件兩者上， 其中所述水平部分在所述豎直方向上的厚度小於所述豎直部分在所述豎直方向上的厚度。
  2. 如請求項1所述的半導體裝置，其中所述第一虛設閘極罩蓋層在一個方向上傾斜。
  3. 如請求項1所述的半導體裝置，其中所述第一虛設閘極線包含至少部分地限定至少部分地位於所述第一虛設閘極線內的氣隙的一或多個表面。
  4. 如請求項3所述的半導體裝置，其中所述氣隙接觸所述第一虛設閘極罩蓋層的下部表面。
  5. 如請求項1所述的半導體裝置，其中所述第一虛設閘極罩蓋層更包含突出至所述第一虛設閘極線中的突起。
  6. 如請求項1所述的半導體裝置，更包括： 第二虛設閘極線，位於所述元件隔離層及所述第二主動區上； 第二虛設閘極間隔件，分別位於所述第二虛設閘極線的相對側壁處；以及 第二虛設閘極罩蓋層，位於所述第二虛設閘極線及所述第二虛設閘極間隔件兩者上， 其中所述第一虛設閘極罩蓋層及所述第二虛設閘極罩蓋層分別在彼此背離的相反方向上傾斜。
  7. 一種半導體裝置，包括： 第一主動區及第二主動區，位於基板上； 元件隔離層，位於所述第一主動區與所述第二主動區之間，所述元件隔離層的上部表面在垂直於所述基板的上部表面延伸的豎直方向上相對於所述第二主動區的上部末端接近所述基板的所述上部表面； 閘極結構，包含在所述第一主動區上的閘極線、在所述閘極線的相對側壁處的閘極間隔件以及在所述閘極線及所述閘極間隔件兩者上的閘極罩蓋層；以及 虛設閘極結構，包含在所述第一主動區及所述元件隔離層兩者上的同時具有L形狀的虛設閘極線、分別在所述虛設閘極線的相對側壁處的虛設閘極間隔件以及在所述虛設閘極線及所述虛設閘極間隔件兩者上的虛設閘極罩蓋層， 其中所述虛設閘極結構朝向所述閘極結構傾斜，且 其中所述虛設閘極罩蓋層的下部表面在所述豎直方向上相對於所述閘極罩蓋層的下部表面接近所述基板的所述上部表面。
  8. 如請求項7所述的半導體裝置，其中所述虛設閘極線在所述豎直方向上的厚度小於所述閘極線在所述豎直方向上的厚度。
  9. 如請求項7所述的半導體裝置，其中所述虛設閘極罩蓋層在所述豎直方向上的厚度大於所述閘極罩蓋層在所述豎直方向上的厚度。
  10. 如請求項7所述的半導體裝置，其中所述虛設閘極間隔件的上部末端在所述豎直方向上相對於所述閘極間隔件的上部末端接近所述基板的所述上部表面。
  11. 如請求項7所述的半導體裝置，其中所述閘極線包括： 第一閘極電極，具有U形狀； 第二閘極電極，位於所述第一閘極電極上，所述第二閘極電極包含在所述第二閘極電極的上部部分處限定凹部的一或多個內部表面；以及 障壁金屬圖案，填充所述凹部。
  12. 如請求項11所述的半導體裝置，其中所述第一閘極電極的上部末端在所述豎直方向上與所述閘極罩蓋層隔離而不直接接觸。
  13. 如請求項12所述的半導體裝置，其中所述虛設閘極罩蓋層的所述下部表面在所述豎直方向上相對於所述第一閘極電極的所述上部末端接近所述基板的所述上部表面。
  14. 如請求項12所述的半導體裝置，其中所述障壁金屬圖案的下部末端在所述豎直方向上相對於所述第一閘極電極的所述上部末端接近所述基板的所述上部表面。
  15. 如請求項14所述的半導體裝置，其中所述虛設閘極罩蓋層的所述下部表面在所述豎直方向上相對於所述障壁金屬圖案的所述下部末端接近所述基板的所述上部表面。
  16. 如請求項11所述的半導體裝置，其中： 所述虛設閘極線包含 第一虛設閘極電極，以及 第二虛設閘極電極，位於所述第一虛設閘極電極上；且 所述虛設閘極線並不包含任何障壁金屬圖案。
  17. 一種半導體裝置，包括： 第一主動區及第二主動區，位於基板上； 元件隔離層，位於所述第一主動區與所述第二主動區之間，所述元件隔離層的上部表面在垂直於所述基板的上部表面延伸的豎直方向上相對於所述第一主動區的上部末端接近所述基板的所述上部表面； 虛設閘極線，位於所述第一主動區及所述元件隔離層兩者上，同時具有L形狀； 虛設閘極間隔件，包含在所述第一主動區上的所述虛設閘極線的一個側壁處的第一間隔件，及在所述元件隔離層上的所述虛設閘極線的相對側壁處的第二間隔件；以及 虛設閘極罩蓋層，位於所述虛設閘極線及所述虛設閘極間隔件兩者上， 其中所述第二間隔件的上部末端在所述豎直方向上相對於所述第一間隔件的上部末端在所述基板的所述上部表面遠端。
  18. 如請求項17所述的半導體裝置，其中所述虛設閘極罩蓋層包括： 第一側壁，相對於所述豎直方向傾斜；以及 第二側壁，垂直於所述基板的所述上部表面。
  19. 如請求項18所述的半導體裝置，其中所述第二間隔件覆蓋所述虛設閘極罩蓋層的所述第二側壁。
  20. 如請求項18所述的半導體裝置，更包括： 層間絕緣層，覆蓋所述元件隔離層、所述虛設閘極間隔件以及所述虛設閘極罩蓋層， 其中所述第二間隔件包含插入於所述虛設閘極罩蓋層與所述層間絕緣層之間的延伸部。
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