CN105280494A - 用于制造半导体器件的方法 - Google Patents

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Abstract

本公开的实施方式涉及一种制造包括场效应晶体管的具有改善的电特性半导体器件。根据本公开的实施方式，自对准接触插塞可以利用设置在栅部分上的金属硬掩模部分有效地形成。另外，用于形成自对准接触插塞的光致抗蚀剂掩模的工艺裕度可以通过利用金属硬掩模部分而得以改善。

Description

用于制造半导体器件的方法
技术领域
本公开涉及半导体器件及制造其的方法。更具体地，本公开涉及包括场效应晶体管的半导体器件以及制造其的方法。
背景技术
半导体存储器件由于其小尺寸、多功能特性和/或低制造成本而广泛用于电子产业。半导体器件可以分为存储逻辑数据的半导体存储器件、处理逻辑数据的半导体逻辑器件、以及兼备半导体存储器件的功能和半导体逻辑器件的功能的混合式半导体器件中的任何一种。随着电子产业发展，需要具有良好特性的半导体器件。例如，越来越多地需要高度可靠、高速和/或多功能的半导体器件。为了满足这些需求，半导体器件已经在结构上越来越复杂并且被高度集成。
发明内容
本公开的实施方式可以提供一种制造具有改善的电性能的包括场效应晶体管的半导体器件的方法。
在一个方面中，一种用于制造半导体器件的方法可以包括：在基板上形成第一和第二绝缘图案，每个绝缘图案在垂直于基板的顶表面的方向上突出；在绝缘图案之间形成导电图案，该导电图案包含栅部分和在栅部分上的金属硬掩模部分；在导电图案与第一绝缘图案之间形成第一间隔物以及在导电图案与第二绝缘图案之间形成第二间隔物，其中每个间隔物可以从基板的顶表面垂直地延伸；通过利用金属硬掩模部分作为蚀刻掩模蚀刻绝缘图案，形成穿透绝缘图案的接触孔；以及分别形成填充接触孔的接触插塞。金属硬掩模部分的顶表面可以垂直地交叠间隔物的各顶表面。
在一些实施方式中，每个绝缘图案可以包括突起。突起的顶表面可以与金属硬掩模部分的顶表面基本上共面，以及突起的顶表面可以比间隔物的顶表面高。
在一些实施方式中，金属硬掩模部分可以覆盖间隔物的各第一侧壁的上部分、间隔物的顶表面、以及绝缘图案的各第一侧壁的上部分。在比间隔物的顶表面高的水平处金属硬掩模部分的第一宽度可以大于在比间隔物的顶表面低的水平处金属硬掩模部分的第二宽度。
在一些实施方式中，在间隔物的顶表面处的水平处开始的突起的宽度可以从突起的底部朝向顶部变得越来越小，以及在间隔物的顶表面处的水平处金属硬掩模部分的宽度可以朝向金属硬掩模部分的顶表面变得越来越大。
在一些实施方式中，形成导电图案可以包括：形成覆盖绝缘图案的金属层；以及平坦化金属层直到暴露绝缘图案，由此形成金属硬掩模部分。
在一些实施方式中，该方法还可以包括：在基板上在导电图案的两侧形成外延图案。接触孔可以暴露外延图案。
在一些实施方式中，可以提供复数个所述导电图案。形成接触孔可以包括：在绝缘图案和导电图案上形成光致抗蚀剂掩模，该光致抗蚀剂掩模包括暴露部分的金属硬掩模部分和部分的绝缘图案的开口；以及利用金属硬掩模部分的所述暴露部分和光致抗蚀剂掩模作为蚀刻掩模形成接触孔。在该情形下，接触孔的至少一个可以垂直地交叠在平行于基板的顶表面的一个方向上彼此间隔开的至少两个外延图案。
在一些实施方式中，接触插塞的至少一个可以具有在第一方向上延伸的条形状，并且可以连接到在第一方向上彼此间隔开的至少两个外延图案。
在一些实施方式中，该方法还可以包括通过图案化基板形成有源鳍。导电图案可以交叉有源鳍。
在一些实施方式中，形成有源鳍可以包括：图案化基板以形成器件隔离沟槽；形成填充器件隔离沟槽的器件隔离层；以及使器件隔离层的顶表面凹进从而形成其顶表面低于基板的顶表面的器件隔离图案。
在一些实施方式中，形成导电图案包括：在基板上形成牺牲栅图案；去除牺牲栅图案以在间隔物之间形成凹槽区域；在基板的整个顶表面上形成填充凹槽区域的栅极电介质层和金属层；以及平坦化金属层直到暴露绝缘图案，由此形成栅部分和金属硬掩模部分。栅部分和金属硬掩模部分成为一个联合体。
在一些实施方式中，形成接触插塞可以包括：在基板的整个顶表面上形成填充接触孔的导电层；以及平坦化导电层和导电图案以去除金属硬掩模部分并且形成接触插塞。接触插塞的顶表面可以与栅部分的顶表面和间隔物的顶表面基本上共面。
在一些实施方式中，形成导电图案可以包括：在基板上形成牺牲栅图案；以及用栅部分替换牺牲栅图案。
在一些实施方式中，形成第一和第二绝缘图案可以包括：形成覆盖每个间隔物的第一侧壁的层间绝缘图案；以及在基板的整个顶表面上沉积盖层以形成覆盖栅部分的顶表面的第一盖图案并且形成覆盖层间绝缘图案的顶表面和间隔物的顶表面的第二盖图案。每个绝缘图案可以包括顺序地层叠的层间绝缘图案和第二盖图案。
在一些实施方式中，形成导电图案还可以包括：形成覆盖第一和第二盖图案的顶表面的金属层；以及平坦化金属层直到暴露第二盖图案，由此形成金属硬掩模部分。在该情形下，金属硬掩模部分可以与栅部分垂直地间隔开，第一盖图案插置在金属硬掩模部分与栅部分之间。当从平面图看时，每个第二盖图案的顶表面在与金属硬掩模部分的顶表面相同的水平处的宽度可以基本上等于或小于每个层间绝缘图案的顶表面的宽度。
在另一方面中，一种用于制造半导体器件的方法可以包括：在具有有源图案的基板上形成导电图案，该导电图案包括栅部分和在栅部分上的金属硬掩模部分，该导电图案交叉有源图案；形成外延图案和绝缘图案，外延图案设置在基板上在导电图案的相对侧，绝缘图案设置在外延图案上；利用金属硬掩模部分作为蚀刻掩模形成接触孔，接触孔穿透绝缘图案并且暴露外延图案；在基板的整个顶表面上形成填充接触孔的导电层；以及平坦化导电层和导电图案以去除金属硬掩模部分并且同时在接触孔中形成接触插塞。接触插塞可以与栅部分横向地间隔开。
在一些实施方式中，外延图案可以组成平行于第一方向的第一和第二列，该第一方向平行于基板的顶表面，第一和第二列可以在交叉第一方向的第二方向上彼此间隔开。在该情形下，形成接触孔可以包括：在绝缘图案和导电图案上形成包括开口的光致抗蚀剂掩模，该开口垂直地交叠第一和第二列；以及利用光致抗蚀剂掩模和通过开口暴露的金属硬掩模部分作为蚀刻掩模，形成接触孔。
在一些实施方式中，接触插塞可以包括：交叠第一列的外延图案的第一接触插塞；以及交叠第二列的外延图案的第二接触插塞。第一接触插塞和第二接触插塞可以在第二方向上彼此间隔开，其中栅部分插置在第一接触插塞和第二接触插塞之间。
在一些实施方式中，形成导电图案可以包括：形成穿透层间绝缘层并且暴露基板的顶表面的凹槽区域；在基板的整个顶表面上形成填充凹槽区域的金属层；以及平坦化金属层直到暴露绝缘图案，由此形成栅部分和金属硬掩模部分。金属硬掩模部分的上部分的宽度可以大于栅部分的宽度。
在一些实施方式中，形成导电图案可以包括：形成穿透层间绝缘层并且暴露基板的顶表面的凹槽区域；形成部分地填充凹槽区域的栅部分；沉积盖层以形成填充凹槽区域的剩余部分的第一盖图案并且形成覆盖绝缘图案的顶表面的第二盖图案；以及形成覆盖第一盖图案的顶表面和第二盖图案的其中之一的第一侧壁的金属硬掩模部分。
在另一方面中，一种用于制造半导体器件的方法可以包括：在基板上形成第一和第二绝缘图案，每个绝缘图案在垂直于基板的顶表面的方向上突出；在第一和第二绝缘图案之间形成导电图案；在导电图案和第一绝缘图案之间形成第一间隔物以及在导电图案和第二绝缘图案之间形成第二间隔物；以及通过利用导电图案蚀刻绝缘图案而形成穿透绝缘图案的接触孔。间隔物的各顶表面可以垂直地交叠导电图案的顶表面，使得间隔物的各顶表面可以与导电图案的顶表面垂直地对准并且在其下面。
附图说明
鉴于附图以及伴随的详细说明，本发明构思的各方面将变得更明显。
图1A至1E是示出根据本发明构思的一些实例实施方式的用于制造半导体器件的方法的截面图；
图2A至9A是示出根据本发明构思的其它实例实施方式的用于制造半导体器件的方法的平面图；
图2B至9B分别是沿图2A至9A的线I-I'截取的截面图，用于示出根据本发明构思的其它实例实施方式的用于制造半导体器件的方法；
图2C至9C分别是沿图2A至9A的线II-II'和III-III'截取的截面图，用于示出根据本发明构思的其它实例实施方式的用于制造半导体器件的方法；
图10是示出根据本发明构思的又一些实例实施方式的用于制造半导体器件的方法的平面图；
图11A至18A是与图10和图4A至9A的线I-I'相应的截面图，用于示出根据本发明构思的又一些实例实施方式的用于制造半导体器件的方法；
图11B至18B是与图10和图4A至9A的线II-II'和III-III'相应的截面图，用于示出根据本发明构思的又一些实例实施方式的用于制造半导体器件的方法；以及
图19和20是示出包括根据本发明构思的某些实施方式的半导体器件的电子设备的示意性框图。
具体实施方式
现在，在下文中将参考附图更全面地描述本公开，在附图中示出了本发明构思的示例性实施方式。本发明构思的优点和特征及其实现方法将自以下示例性实施方式明显，其中将参考附图更详细地描述以下示例性实施方式。然而，应该理解，本发明构思不限于以下示例性实施方式，而是可以以各种形式实现。因此，示例性实施方式仅被提供用于公开本发明构思的示例并且让本领域的技术人员了解本发明构思的范畴。在图中，本发明构思的实施方式不限于在此提供的特定示例，而是为了清晰被放大了。
在此使用的术语是仅用于描述具体实施方式，不意欲限制本发明。在此使用时，单数术语也旨在包括复数术语，除非上下文清晰地另外表示。在此使用时，术语“和/或”包括一个或多个相关列举项目的任意和所有组合。将理解，当元件被称为“连接”或“联接”到另一元件或在另一元件上时，它可以直接连接或联接到所述另一元件或者，可以直接在所述另一元件上或者可以存在居间元件。相反，当元件被称为“直接连接”或“直接联接”到另一元件或者直接在另一元件上时，没有局间元件存在。用于描述元件之间的关系的其它词应该以类似的方式解释(例如，“在……之间”与“直接在……之间”，“相邻”与“直接相邻”等)。然而，除非上下文另外指示，术语“接触”指的是直接接触。
还将理解，当在此处使用时，术语“包括”、“包含”表明所述特征、整数、步骤、操作、元件和/或部件的存在，但是不排除一个或更多其它特征、整数、步骤、操作、元件、部件和/或其组的存在或添加。
为了便于描述，可以在此使用空间关系术语，诸如“在……下面”、“以下”、“下”、“在……上”、“上”等来描述一个元件或特征与其它元件或特征如图中所示的关系。将理解，空间关系术语旨在包含除了图中所描绘的取向之外，装置在使用或操作中的不同取向。例如，如果在图中的装置被翻转，则被描述为在其它元件或特征“下”或“下面”的元件可以取向为在所述其它元件或特征“上"。因而，示例性术语“在……下”可以包含上和下两种取向。装置可以被另外地取向(旋转90度或其它取向)，并且在此使用的空间关系描述语可以被相应地解释。
表述诸如“……的至少之一”，当放在一列元件之后时，修饰整列元件而不修饰该列中的个别元件。
另外，详细说明中的实施方式将关于作为本发明构思的理想示例性视图的剖面图被描述。因此，示例性视图的形状可以根据生产技术和/或容许误差改变。因此，本公开的实施方式不限于示例性视图中示出的特定形状，而是可以包括可以根据制造工艺产生的其它形状。在图中例证的区域具有一般的性质，用于示出元件的特定形状。因而，这不应被理解为限于本发明构思的范围。
还将理解，虽然术语第一、第二、第三等可以在此使用以说明不同的元件，但是这些元件不应受这些术语限制。除非另外地表示，这些术语仅用于区分一个元件与另一元件。因而，在一些实施方式中的第一元件可以在其它实施方式中被称为第二元件，而不偏离本发明的教导。在此说明和示出的本发明构思的各方面的示例性实施方式包括它们的补充对应物。相同的附图标记或相同的参考符号在整个说明书中表示相同的元件。
除非上下文另外指示，否则术语诸如当参考取向、布局、位置、形状、尺寸、数量或其它测量时在此使用的“相同”、“平面”、“共面”不必指精确相同的取向、布局、位置、形状、尺寸、数量或其它测量，但是意欲包括几乎相同的取向、布局、位置、形状、尺寸、数量、或在可能出现的(例如由于制造工艺引起的)可接受误差内的其它测量。术语“基本上”可以在此使用以反映该含义。
此外，在此可以参考作为理想的示例性图示的截面图和/或平面图描述示例性实施方式。因此，由于例如制造技术和/或公差引起的图示形状的偏离是可以预期的。因而，示例性实施方式不应被理解为限于在此示出的区域的形状，而是将包括例如由制造引起的形状的偏离。例如，被示为矩形的蚀刻区域通常将具有圆化或弯曲的特征。因而，在图中示出的区域本质上是示意性的，且其形状不旨在限制实例实施方式的范围。
如同本发明实体将理解的，根据此处描述的不同实施方式的装置和形成装置的方法可以被包含在诸如集成电路的微电子装置中，其中根据此处描述的不同实施方式的多个装置被集成在同一微电子装置中。因此，此处示出的截面图可以在微电子装置中的两个不同方向(其不需要垂直)上重复。因而，包含根据此处描述的多个实施方式的器件的微电子装置的平面图可以包括基于微电子装置的功能而成阵列和/或二维图案的多个器件。
根据此处描述的不同实施方式的装置可以根据微电子装置的功能性而配置于其它装置之间。此外，根据此处描述的不同实施方式的微电子装置可以在可以垂直于所述两个不同方向的第三方向上重复，以提供三维集成电路。
因此，此处示出的截面图提供对于根据此处描述的不同实施方式的沿着平面图中的两个不同方向和/或透视图中的三个不同方向延伸的多个器件的支持。例如，当在器件/结构的截面图中示出单一有源区时，该器件/结构可以包括多个有源区以及在其上的晶体管结构(或根据情况而定的存储单元结构、栅结构等等)，如将通过器件/结构的平面图示出的。
图1A至1E是示出根据本发明构思的一些实例实施方式的用于制造半导体器件的方法的截面图。
在此使用时，半导体器件可以指诸如在图1A至18B中显示的不同装置的任意之一，并且也可以指例如晶体管或器件，诸如半导体芯片(例如，由晶片形成的存储芯片和/或逻辑芯片)、半导体芯片的叠层、包括层叠在封装基板上的一个或多个半导体芯片的半导体封装、或包括多个封装的层叠封装器件。
在此使用时，电子装置可以指的是这些器件的其中之一，并且也可以包括包含这些器件的产品，诸如存储模块、存储卡、包括额外组件的硬盘驱动器、移动式电话、膝上型电脑、平板电脑、桌上型电脑、照相机、服务器、计算机系统、或其它消费电子装置等。
参考图1A，可以提供基板100基板100可以是包括例如硅、锗或硅-锗的半导体基板。备选地，基板100可以是化合物半导体基板。尽管在图中未示出，但是可以在基板100中形成器件隔离图案(未示出)以限定有源图案AP。器件隔离图案可以利用例如浅沟槽隔离(STI)方法形成。
有源图案AP可以与基板100的被器件隔离图案围绕的部分相应。有源图案AP可具有在平行于基板100的顶表面的第一方向X上延伸的线形状或条形状。在图1A中示出一个有源图案AP。备选地，可以提供复数个有源图案AP。有源图案AP可以用第一导电类型的掺杂剂掺杂。
间隔物125可以被形成来限定在其中将形成导电图案135的区域。形成间隔物125可以包括在基板100上形成间隔物层(未示出)以及各向异性地蚀刻间隔物层。
可以在基板100上形成在垂直于基板100的顶表面的第二方向Y上突出的绝缘图案150。每个绝缘图案150可以设置在间隔物125之间。绝缘图案150可以覆盖间隔物125的外侧壁。形成绝缘图案150可以包括在基板100上形成层间绝缘层(未示出)以及平坦化该层间绝缘层。尽管在图中未示出，但是可以在有源图案AP上形成垂直地交叠绝缘图案150的外延图案(未示出)。外延图案可以分别设置在绝缘图案150下面。随后将更详细地描述外延图案。
每个绝缘图案150可以包括与其上部相应的突起155。例如，每个绝缘图案150可以包括与下部分相应的第一部分以及与上部分相应的第二部分。突起155可以指的是与第一部分相比的第二部分、与底部相比的顶部分、或与竖直部相比的渐缩部分。突起155可以例如通过选择性地蚀刻间隔物125的上部分而形成。在选择性地蚀刻间隔物125时，绝缘图案150的上部分(即，突起155)可以被部分地蚀刻。因而，在突起155的底部处突起155的宽度W3可以大于在突起155的顶表面处突起155的宽度W4。突起155可以设置在比间隔物125的顶表面高的水平。
在一个实施方式中，可以在基板100上形成导电图案135。每个导电图案135可以形成在一对间隔物125之间。形成导电图案135可以包括在基板100上形成牺牲栅图案(未示出)、去除牺牲栅图案、以及在通过去除牺牲栅图案形成的区域中形成导电图案135。更详细地，凹槽区域(未示出)可以通过去除牺牲栅图案而形成在间隔物125之间。此后，可以形成金属层(未示出)以填充该凹槽区域并且覆盖绝缘图案150，可以平坦化金属层以形成导电图案135。
在一些实施方式中，每个导电图案135可以包括与基板100的顶表面相邻的栅部分135a以及与基板100的顶表面垂直地间隔开且栅部分135a插置在基板100的顶表面与其之间的金属硬掩模部分135b。在本实施方式中，栅部分135a和金属硬掩模部分135b可以组成一个联合体。在其它实施方式中，栅部分135a和金属硬掩模部分135b可以被分别地形成以组成导电图案135。每个导电图案135可具有延伸为交叉有源图案AP的线形状或条形状。
在一些实施方式中，每个导电图案135可以包括与栅部分135a相应的第一部分以及与金属硬掩模部分135b相应的第二部分。在一个实施方式中，当从截面图看时，导电图案135的第一部分可具有矩形部分，导电图案135的第二部分可具有T形部分。第二部分的底部可以与第一部分的顶部是相同的高度。
在一些实施方式中，每个导电图案135可以包括与栅部分135a相应的第一部分以及与金属硬掩模部分135b相应的第二和第三部分135b_1和135b_2。当从截面图看时，导电图案135的第一和第二部分的每个可具有矩形部分，第三部分135b_2可具有锥形部分。第三部分135b_2的底部可以与第二部分135b_1的顶部是相同的高度，第二部分135b_1的底部可以与导电图案135的第一部分135a的顶部是相同的高度。
金属硬掩模部分135b可以设置在栅部分135a上在与其相邻的突起155之间。金属硬掩模部分135b的顶表面可以与突起155的顶表面共面。此外，金属硬掩模部分135b可以覆盖间隔物125的侧壁的上部、间隔物125的顶表面、以及与其相邻的绝缘图案150的侧壁的上部分。金属硬掩模部分135b的顶表面可以与间隔物125的顶表面垂直地交叠。金属硬掩模部分135b的第三部分135b_2的顶表面可以水平地延伸，使得其垂直地交叠间隔物125的每个顶表面。
突起155的宽度可以变得从突起155的底部朝向顶部逐渐变小。因而，金属硬掩模部分135b的上部(其设置在突起155一侧)的宽度可以从其底部向顶部变得越来越大。例如，在第三部分135b_2的底表面处金属硬掩模部分135b的第三部分135b_2的宽度W1可以小于在第三部分135b_2的顶表面处金属硬掩模部分135b的第三部分135b_2的宽度W2。
金属硬掩模部分135b的第二部分135b_1(其设置在间隔物125之间)的宽度可以小于第一和第二宽度W1和W2。此外，金属硬掩模部分135b的第二部分135b_1的宽度可以基本上等于栅部分135a的宽度。
金属硬掩模部分135b可以由相对于绝缘图案150具有高蚀刻选择性的材料形成。例如，金属硬掩模部分135b可以包括金属氮化物(例如钛氮化物或钽氮化物)和金属材料(例如钛、钽、钨、铜或铝)的至少一种。如果金属硬掩模部分135b和栅部分135a同时形成，则栅部分135a可以包括与金属硬掩模部分135b相同的材料。在一个实施方式中，金属硬掩模部分135b可以在分开的工艺中被沉积在栅部分135a上。在该情形下，金属硬掩模部分135b的材料可以不同于栅部分135a的材料。
可以在导电图案135和基板100之间形成栅电介质层134。栅电介质层134可以在沉积用于导电图案135的金属层(未示出)之前被形成为覆盖凹槽区域(未示出)的底表面。随后将更详细地描述栅电介质层134。
参考图1B，可以在绝缘图案150和导电图案135上形成光致抗蚀剂掩模170。光致抗蚀剂掩模170可以包括暴露部分的金属硬掩模部分135b和部分的绝缘图案150的开口170a。
参考图1C，可以形成穿透绝缘图案150的接触孔160以垂直地交叠开口170a。更详细地，垂直地交叠开口170a的绝缘图案150可以利用光致抗蚀剂掩模170作为蚀刻掩模被各向异性地蚀刻。在这时候，垂直地交叠开口170a的金属硬掩模部分135b也可以被用作用于蚀刻绝缘图案150的蚀刻掩模。这是因为金属硬掩模部分135b包括相对于绝缘图案150具有高蚀刻选择性的金属材料。接触孔160可以暴露基板100的顶表面。
如上所述，金属硬掩模部分135b可以垂直地交叠间隔物125和栅部分135a。因而，在用于形成接触孔160的蚀刻工艺期间，由于金属硬掩模部分135b，可以不蚀刻设置在金属硬掩模部分135b下面的间隔物125和栅部分135a。例如，在蚀刻工艺之后，垂直地交叠开口170a的间隔物125可以保留，所以接触孔160可以与栅部分135a水平地间隔开，其中间隔物125插置在接触孔160与栅部分135a之间。例如，每个接触孔160可以是通过金属硬掩模部分135b自对准的自对准接触孔。此外，由于金属硬掩模部分135b，接触孔160的平面形状可以不与开口170a的平面形状相应。结果，用于形成接触孔160的光致抗蚀剂掩模170的工艺裕度可以通过金属硬掩模部分135b改善。
参考图1D，可以形成导电层161以填充接触孔160。光致抗蚀剂掩模170可以在形成导电层161之前被去除。导电层161可以被沉积在基板100的整个顶表面上。形成导电层161可以包括顺序地沉积阻挡金属层(例如金属氮化物层)和接触金属层(例如钨层)。
参考图1E，可以平坦化导电层161和导电图案135以形成接触插塞165。同时，可以去除所有的金属硬掩模部分135b。结果，栅部分135a可以保留在基板100上。接触插塞165可以与栅部分135a横向地间隔开，其中间隔物125插置在接触插塞165与栅部分135a之间。如上所述，每个接触插塞165可以是通过金属硬掩模部分135b自对准的自对准接触插塞。如果外延图案(未示出)形成在有源图案AP上，则接触插塞165可以分别连接到外延图案。
图2A至9A是示出根据本发明构思的其它实例实施方式的用于制造半导体器件的方法的平面图。图2B至9B分别是沿图2A至9A的线I-I'截取的截面图，用于示出根据本发明构思的其它实例实施方式的用于制造半导体器件的方法。图2C至9C分别是沿图2A至9A的线II-II'和III-III'截取的截面图，用于示出根据本发明构思的其它实例实施方式的用于制造半导体器件的方法。在本实施方式中，为了说明的容易和方便，与参考图1A至1E描述的相同的技术特征将被省略或简要地提及。换言之，将主要描述本实施方式和图1A至1E的实施方式之间的差别。在下文中，与图1A至1E的实施方式中提及的相同的元件可以通过相同的附图标记或者相同的参考符号表示。
参考图2A、2B和2C，可以在基板100中形成器件隔离图案104以限定有源图案AP。基板100可以是包括例如硅、锗或硅-锗的半导体基板。备选地，基板100可以是化合物半导体基板。器件隔离图案104可以通过例如STI方法形成。例如，可以在基板100中形成沟槽，并且可以形成器件隔离图案104以填充沟槽。器件隔离图案104可以包括绝缘材料诸如硅氧化物层。每个沟槽可以形成为具有例如5或更大的深宽比。在一些实施方式中，每个沟槽可以朝向其底部变得越来越窄。因而，每个有源图案AP可具有朝向其顶部变得越来越窄的形状。有源图案AP可以用第一导电类型的掺杂剂掺杂。
有源图案AP的一些上部分(在下文中，被称为“有源鳍AF”)可以被暴露。使有源鳍AF暴露可以包括通过湿法蚀刻技术使器件隔离图案104的顶表面凹陷。器件隔离图案104的顶表面可以利用具有相对于有源图案AP的蚀刻选择性的蚀刻配方被凹陷。
可以在有源鳍AF上形成牺牲栅图案106。在一些实施方式中，牺牲栅层可以被沉积在有源鳍AF和器件隔离图案104上，并且可以被图案化以形成牺牲栅图案106。例如，牺牲栅层可以包括例如多晶硅层。
牺牲栅图案106可以形成为交叉有源鳍AF。因而，可以在有源鳍AF中限定沟道区CHR和源/漏区。沟道区CHR可以与有源鳍AF的设置在牺牲栅图案106下面的部分相应，源/漏区可以与有源鳍AF的设置在牺牲栅图案106两侧且以沟道区CHR插置在其间的方式彼此水平地间隔开的部分相应。
可以在每个牺牲栅图案106的两个侧壁上形成间隔物125。在一些实施方式中，间隔物层可以共形地形成在具有牺牲栅图案106的基板100上，并且可以在间隔物层上进行毯式各向异性蚀刻工艺以形成间隔物125。间隔物层可以包括例如SiO2、SiCN、SiCON和SiN中的至少一种。在其它实施方式中，间隔物层可以包括其每层包括例如SiO2、SiCN、SiCON和SiN的至少一种的多个层。
可以在每个牺牲栅图案106的相对侧形成外延图案114。根据本发明构思的实施方式，外延图案114可以与场效应晶体管的源/漏极相应。外延图案114可以形成在有源鳍AF的源/漏区的位置处。因而，有源鳍AF的沟道区CHR可以设置在外延图案114之间。
形成外延图案114可以包括去除有源鳍AP的源/漏区以及利用基板100作为籽晶层进行选择性外延生长(SEG)工艺。外延图案114可以用与有源图案AP的第一导电类型不同的第二导电类型的掺杂剂掺杂。与图2B和2C不同，外延图案114的顶表面可具有不是零(0)的曲率。在一些实施方式中，每个外延图案114可具有向上凸起的顶表面。
外延图案114可以包括与基板100不同的半导体元素。例如，外延图案114可以包括其晶格常数大于或小于基板100的半导体元素的晶格常数的半导体元素。因为外延图案114包括与基板100不同的半导体元素，所以压力或张力可以被施加到沟道区CHR。在一些实施方式中，如果基板100是硅基板且外延图案114包括例如硅锗或锗，则压力可以被施加到沟道区CHR。在该情形下，包括外延图案114的场效应晶体管可以是PMOS晶体管。在其它实施方式中，如果基板100是硅基板并且外延图案114包括例如硅碳化物(SiC)，则张力可以被施加到沟道区CHR。在该情形下，包括外延图案114的场效应晶体管可以是NMOS晶体管。因为外延图案114向沟道区CHR施加压力或张力，所以当根据本发明构思的实施方式的场效应晶体管运行时，在沟道区CHR中产生的载流子的迁移率可以被改善。
随后，可以分别在外延图案114上形成半导体盖图案116。半导体盖图案116可以由与基板100或外延图案114相同的半导体元素形成。例如，半导体盖图案116可以包括硅或硅锗。尽管在图中未示出，但是金属硅化物可以形成在每个半导体盖图案116上。金属硅化物可以通过金属与半导体盖图案116中包括的半导体元素之间的反应形成。
可以在具有半导体盖图案116的基板100上形成在第三方向D3上突出的绝缘图案150。第三方向D3可以与平行于基板100的顶表面的第一和第二方向D1和D2垂直。例如，第三方向D3可以垂直于基板100的顶表面。可以在基板100的整个顶表面上形成覆盖牺牲栅图案106的第一层间绝缘层，并且可以在第一层间绝缘层上进行平坦化工艺直到牺牲栅图案106的顶表面，由此形成绝缘图案150。第一层间绝缘层可以包括硅氧化物层并且可以通过流动式化学气相沉积(FCVD)工艺形成。第一层间绝缘层的平坦化工艺可以利用回蚀工艺或化学机械抛光(CMP)工艺进行。
参考图3A、3B和3C，可以选择性地蚀刻间隔物125的上部分，因此绝缘图案150的上部分可以突出。绝缘图案150的突出的上部分可以被定义为突起155。例如，突起150可以与绝缘图案150的比被蚀刻的间隔物125的顶表面高的部分相应。在选择性地蚀刻间隔物125时，绝缘图案150的上部分可以被部分地蚀刻。因而，每个突起155的宽度可以从其底部朝向其顶部变得越来越小(例如，锥形形状)。
可以去除牺牲栅图案106以形成凹槽区域130。凹槽区域130可以通过选择性地去除牺牲栅图案106的工艺形成。凹槽区域130可以暴露有源鳍AF并且可以在第一方向D1上延伸。
参考图4A、4B和4C，可以在凹槽区域130中形成栅电介质层134和金属层131。栅电介质层134可以被共形地形成以部分地填充凹槽区域130。栅电介质层134可以覆盖凹槽区域130的底表面，并且可以延伸到间隔物125的通过凹槽区域130暴露的侧壁上以及绝缘图案150的顶表面上。栅电介质层134可以例如通过原子层沉积(ALD)工艺或化学氧化工艺形成。在一些实施方式中，栅电介质层134可以包括包含铪氧化物、铪硅氧化物、镧氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、锂氧化物、铝氧化物、铅钪钽氧化物和铌酸锌铅中至少一种的高-k电介质层，但是不限于此。在其它实施方式中，金属层131可以用例如非金属导电层诸如多晶硅、掺杂的多晶硅、硅、或化合物半导体材料等替换。
随后，可以在栅电介质层134上形成填充凹槽区域130的金属层131。金属层131可以由相对于绝缘图案150具有高蚀刻选择性的材料形成。在一些实施方式中，金属层131可以包括金属氮化物(例如，钛氮化物或钽氮化物)和金属材料(例如，钛、钽、钨、铜或铝)的至少一种。金属层131可以通过沉积工艺诸如化学气相沉积(CVD)工艺或溅射工艺形成。
参考图5A、5B和5C，可以平坦化金属层131以分别在凹槽区域130中形成导电图案135。每个导电图案135可以包括邻近基板100的顶表面的栅部分135a以及设置在栅部分135a上的金属硬掩模部分135b。金属硬掩模部分135b可以与基板100的顶表面垂直地间隔开，其中栅部分135a插置在金属硬掩模部分135b与基板100的顶表面之间。在本实施方式中，栅部分135a和金属硬掩模部分135b可以组成一个联合体。更详细地，金属层131和栅电介质层134可以被平坦化直到暴露绝缘图案150的顶表面。因而，栅电介质层134和导电图案135可以共形地形成在每个凹槽区域130中。在每个凹槽区域130中的栅电介质层134和导电图案135可以在第一方向D1上延伸。
平坦化金属层131和栅电介质层134的工艺可以包括例如CMP工艺。由于该平坦化工艺，绝缘图案150的顶表面(即，突起155的顶表面)可以与导电图案135的顶表面(即，金属硬掩模部分135b的顶表面)共面。
金属硬掩模部分135b可以邻近突起155，其中栅电介质层134插置在金属硬掩模部分135b与突起155之间。突起155的宽度可以变得从其底部朝向顶部逐渐变小。因而，金属硬掩模部分135b可以包括宽度朝向其顶部变得越来越大的部分(例如，图1A的第三部分135b_2)。
参考图6A、6B和6C，可以在绝缘图案150和导电图案135上形成光致抗蚀剂掩模170。光致抗蚀剂掩模170可以包括暴露部分的金属硬掩模部分135b和部分的绝缘图案150的开口170a。开口170a可以形成为交叠随后将形成的接触孔160。开口170a可具有闭环形状或盒形状。
参考图7A、7B和7C，可以形成接触孔160以穿透绝缘图案150。接触孔可以垂直地交叠开口170a。更详细地，绝缘图案150可以利用光致抗蚀剂掩模170作为蚀刻掩模被各向异性地蚀刻。在这时候，垂直地交叠开口170a的金属硬掩模部分135b也可以被用作用于蚀刻绝缘图案150的蚀刻掩模，如参考图1C描述的。接触孔160可以暴露设置在外延图案114上的半导体盖图案116，垂直地交叠开口170a。此外，接触孔160可以暴露设置在被暴露的外延图案114之间的器件隔离图案104。
在一些实施方式中，外延图案114可以组成平行于第一方向D1的第一列R1、第二列R2和第三列R3。第一至第三列R1、R2和R3可以在垂直于第一方向D1的第二方向D2上彼此间隔开。外延图案114可以进一步组成其它列以及第一至第三列R1至R3。然而，为了图示的方便，在图中示出第一至第三列R1至R3作为一示例。
接触孔160可以交叠第一至第三列R1至R3。每个接触孔160可具有在第一方向上延伸的线形状或条形状。例如，其中一个接触孔160可以交叠第一列R1的三个外延图案114，另一接触孔160可以交叠第二列R2的两个外延图案114，另一接触孔160可以交叠第三列R3的三个外延图案114。每个接触孔160可具有在第一方向D1上的长度。接触孔160的交叠第二列R2的长度可以比接触孔160的交叠第一和第三列R1和R3的长度短。
由于金属硬掩模部分135b，在用于形成接触孔170的蚀刻工艺之后，垂直地交叠开口170a的间隔物125可以保留。因而，接触孔160可以与栅部分135a横向地间隔开，其中间隔物125插置在接触孔160与栅部分135a之间。例如，每个接触孔160可以是通过金属硬掩模部分135b自对准的自对准接触孔。此外，由于金属硬掩模部分135b，接触孔160的平面形状可以不与开口170a的平面形状相应。结果，根据本实施方式的金属硬掩模部分135b可以改善用于形成被用来形成接触孔160的光致抗蚀剂掩模170的工艺的裕度。
参考图8A、8B和8C，可以形成导电层161以填充接触孔160。光致抗蚀剂掩模170可以在形成导电层161之前被去除，如参考图1D描述的。
参考图9A、9B和9C，可以平坦化导电层161和导电图案135以形成接触插塞165。同时，可以去除所有的金属硬掩模部分135b。因而，栅部分135a可以保留在基板100上，如参考图1E提及的。接触插塞165的平面形状可以分别与接触孔160的平面形状相应。接触插塞165可以包括连接到第一列R1的所述三个外延图案114的第一接触插塞165a、连接到第二列R2的所述两个外延图案114的第二接触插塞165b、以及连接到第三列R3的所述三个外延图案114的第三接触插塞165c。
根据本实施方式的导电图案135可以通过沉积金属层的一个沉积工艺形成。导电图案135可以作为在用于形成接触孔160的工艺期间沿着光致抗蚀剂掩模170的蚀刻掩模，在平坦化工艺之后导电图案135的剩余部分可以作为栅电极。因而，可以改善用于制造半导体器件的工艺的效率，并且可以实现高可靠的半导体器件。
尽管在图中未示出，但是第二层间绝缘层(未示出)可以形成在基板100的整个顶表面上。此后，可以形成分别连接到接触插塞165的连接接触(未示出)以穿透第二层间绝缘层，并且可以形成分别连接到栅部分135a的栅接触(未示出)以穿透第二层间绝缘层。
将参考图9A、9B和9C在下文中描述根据本实施方式的半导体器件。根据本实施方式的半导体器件可以包括设置在基板100上的栅部分135a以及设置在栅部分135a之间的接触插塞165。
限定有源图案AP的器件隔离图案104可以设置在基板100中。器件隔离图案104可以沿着平行于基板的顶表面的第一方向D1布置，并且可具有在交叉第一方向D1的第二方向D2上延伸的线形状。每个有源图案AP可具有沿着平行于器件隔离图案104的第二方向D2延伸的线形状。
栅部分135a可以在基板100上设置为交叉有源图案AP。有源图案AP可以包括设置在栅部分135a下面的有源鳍AF。有源鳍AF可以在垂直于基板100的顶表面的第三方向D3上从有源图案AP突出。有源图案AP可以包括设置在栅部分135a下面的沟道区。栅部分135a可以形成在有源鳍AF的顶表面和两个侧壁上。每个栅部分135a可具有在第一方向D1上延伸的线形状以交叉在第三方向D3上突出的有源鳍AF。
外延图案114可以设置在有源图案AP上在每个栅部分135a的两侧。外延图案114可以是自有源图案AP外延生长的源/漏极。有源鳍AF的顶表面可以比外延图案114的底表面高。外延图案114的顶表面可以设置在与有源鳍AF的顶表面相同的水平，或者可以高于有源鳍AF的顶表面。每个有源鳍AF可以设置在彼此相邻的外延图案114之间。
可以分别在外延图案114上设置半导体盖图案116。半导体盖图案116可以分别与外延图案114接触。尽管在图中未示出，但是金属硅化物可以设置在每个半导体盖图案116上。
间隔物125可以设置在每个栅部分135a的两个侧壁上。间隔物125可以沿着栅部分135a在第一方向D1上延伸。
栅电介质层134可以设置在栅部分135a与有源鳍AF之间并且在栅部分135a和与栅部分135a相邻的间隔物125之间。栅电介质层134可以沿着栅部分135a的底表面延伸。因而，栅电介质层134可以覆盖有源鳍AF的顶表面和两个侧壁。此外，栅电介质层134可以从有源鳍AF水平地延伸以部分地覆盖器件隔离图案104的顶表面。在一些实施方式中，器件隔离图案104的顶表面可以包括没有用栅电介质层134覆盖的部分。器件隔离图案104的没有用栅电介质层134覆盖的部分可以用绝缘图案150覆盖。
绝缘图案150可以设置在基板100上。绝缘图案150可以覆盖每个间隔物125的第一侧壁和半导体盖图案116。绝缘图案150的顶表面可以与栅部分135a的顶表面以及间隔物125的顶表面基本上共面。
接触插塞165可以穿透绝缘图案150从而连接到半导体盖图案116。接触插塞165可以穿过半导体盖图案116电连接到外延图案114。接触插塞165可以与栅部分135a间隔开，其中间隔物125插置在接触插塞165与栅部分135a之间。每个接触插塞165可具有在第一方向D1上延伸的线形状或条形状。每个接触插塞165可以交叠在第一方向D1上布置的至少两个外延图案114。
图10是示出根据本发明构思的又一些实例实施方式的用于制造半导体器件的方法的平面图。图11A至18A是与图10和图4A至9A的线I-I'相应的截面图，用于示出根据本发明构思的又一些实例实施方式的用于制造半导体器件的方法。图11B至18B是与图10和图4A至9A的线II-II'和III-III'相应的截面图，用于示出根据本发明构思的又一些实例实施方式的用于制造半导体器件的方法。在本实施方式中，为了说明上的容易和方便，与参考图1A至1E、图2A至9A、图2B至9B、以及图2C至9C描述的相同技术特征将被省略或简要地提及。换言之，将主要描述在本实施方式与以上实施方式之间的差别。在下文中，与以上实施方式中提及的相同元件将通过相同的附图标记或相同的参考符号表示。
参考图10、11A和11B，牺牲栅图案106可以用图2A、2B和2C的所得结构中的栅部分135a替换。更详细地，可以去除牺牲栅图案106以形成第一凹槽区域130。第一凹槽区域130可以通过选择性地去除牺牲栅图案106的工艺形成。第一凹槽区域130可以暴露有源鳍AF并且可以在第一方向D1上延伸。间隔物125的上部分可以不被选择性地蚀刻。因而，间隔物125的顶表面可以与层间绝缘图案150a的顶表面基本上共面。
栅电介质层134和第一导电层可以形成在第一凹槽区域130(见图5A和5B)中。第一导电层可以包括非金属导电材料(例如，掺杂的多晶硅或多晶硅)、或导电的金属氮化物和金属材料中的至少一种。随后，第一导电层和栅电介质层134可以被平坦化直到暴露层间绝缘图案150a的顶表面(见图6A和6B)。因而，栅电介质层134和初级栅部分可以被共形地形成在每个第一凹槽区域130中。栅电介质层134和初级栅部分可以在第一方向D1上延伸。
初级栅部分的上部分可以被凹进以形成栅部分135a和第二凹槽区域148。更详细地，栅部分135a可以通过用于选择性地去除初级栅部分的蚀刻工艺形成。栅部分135a的顶表面可以通过蚀刻工艺而比层间绝缘图案150a的顶表面低。在一些实施方式中，栅电介质层134的比栅部分135a的顶表面高的部分可以在形成栅部分135a之后被去除。因而，栅电介质层134可以设置在基板100和栅部分135a之间以及在栅部分135a和间隔物125之间。第二凹槽区域148可以暴露栅部分135a的顶表面、间隔物125的内侧壁以及栅电介质层134的顶表面。
参考图10、12A和12B，可以在基板100的整个顶表面上沉积盖层以形成第一盖图案140和第二盖图案150b。第一盖图案140可以分别覆盖栅部分135a的顶表面。每个第二盖图案150b可以覆盖每个层间绝缘图案150a的顶表面以及与每个层间绝缘图案150a相邻的间隔物125的顶表面。
盖层可以由相对于层间绝缘图案150a具有蚀刻选择性的材料形成。例如，盖层可以包含例如SiON、SiCN、SiCON和SiN中的至少一种。盖层可以通过具有良好的间隙填充特性的沉积工艺例如化学气相沉积(CVD)工艺形成。例如，沉积工艺可以是等离子体增强CVD(PECVD)工艺或高密度等离子体CVD(HDPCVD)工艺。此外，沉积工艺也可以使用用于改善间隙填充特性的蚀刻气体。因为盖层利用具有优良的间隙填充特性的沉积工艺形成，所以第一盖图案140可以与第二盖图案150b间隔开。第二盖图案150b的宽度可以朝向第二盖图案150b的顶部变得越来越小。
根据本发明构思的实施方式，顺序地层叠的层间绝缘图案150a和第二盖图案150b可以被定义为绝缘图案150。第二盖图案150b可以与参考图3A、3B和3C描述的绝缘图案150的突起155相应。
参考图4A、13A和13B，可以形成金属层131以覆盖第一和第二盖图案150b。金属层131可以由相对于绝缘图案150具有高蚀刻选择性的材料形成。例如，金属层131可以包括金属氮化物(例如，钛氮化物或钽氮化物)和金属材料(例如，钛、钽、钨、铜或铝)的至少一种。在其它实施方式中，可以代替金属层131使用非金属导电材料(例如，多晶硅、掺杂的多晶硅、硅、或化合物半导体材料等)。金属层131可以通过沉积工艺诸如CVD工艺或溅射工艺形成。
参考图5A、14A和14B，可以平坦化金属层131以形成金属硬掩模部分135b。更详细地，金属层131可以被平坦化直到暴露第二盖图案150b。在这时候，第二盖图案150b的上部分可以被部分地去除，第二盖图案150b的顶表面可以降低。可以进行平坦化工艺直到第二盖图案150b的顶表面的宽度W6变得基本上等于层间绝缘图案150a的宽度W5。在其它实施方式中，可以进行平坦化工艺，因此第二盖图案150b的顶表面的宽度W6可以小于层间绝缘图案150a的宽度W5。
例如，第二盖图案150b的顶表面可以通过金属硬掩模部分135b暴露。金属硬掩模部分135b的顶表面可以与间隔物125的顶表面垂直地交叠。第二盖图案150b的通过金属硬掩模部分135b暴露的顶表面的宽度W6可以基本上等于或小于层间绝缘图案150a的顶表面的宽度W5。
每个金属硬掩模部分135b可以与栅部分135a垂直地间隔开，其中第一盖图案140插置在金属硬掩模部分135b与栅部分135a之间。栅部分135a和金属硬掩模部分135b可以被定义为本发明构思的导电图案135。然而，与图6A和6B不同，栅部分135a和金属硬掩模部分135b可以彼此独立地形成。例如，栅部分135a和金属硬掩模部分135b可以不组成一个联合体。因而，栅部分135a和金属硬掩模部分135b可以由彼此不同的导电材料形成。
在一些实施方式中，每个导电图案135可以包括与栅部分135a相应的第一部分以及与金属硬掩模部分135b相应的第二和第三部分135b_1和135b_2。当从截面图看时，导电图案135的第一和第二部分的每个可具有矩形，第三部分135b_2可具有锥形形状。第三部分135b_2的底部可以与第二部分135b_1的顶部是相同的高度。
参考图6A、15A和15B，可以在绝缘图案150和导电图案135上形成光致抗蚀剂掩模170。光致抗蚀剂掩模170可以包括暴露部分的金属硬掩模部分135b和部分的第二盖图案150b的开口170a。形成光致抗蚀剂掩模170的方法可以与参考图6A、6B和6C描述的形成光致抗蚀剂掩模170的方法相同。
参考图7A、16a和16B，可以形成接触孔160以穿透绝缘图案150。接触孔可以垂直地交叠开口170a。在用于形成接触孔160的蚀刻工艺之后，垂直地交叠开口170a的间隔物125可以通过金属硬掩模部分135b保留。因而，接触孔160可以与栅部分135a横向地间隔开，其中间隔物125插置在接触孔160与栅部分135a之间。形成接触孔160的方法可以与参考图2B、8A、8B和8C描述的形成接触孔160的方法相同。
参考图8A、17A和17B，可以形成第二导电层161以填充接触孔160。可以在形成第二导电层161之前去除光致抗蚀剂掩模170。
参考图9A、18A和18B，可以平坦化导电层161和导电图案135以形成接触插塞165。同时，可以去除所有的金属硬掩模部分135b。结果，栅部分135a可以保留在基板100上。可以进行平坦化工艺直到第一盖图案140的顶表面。形成接触插塞165的其它工艺可以与参考图9A、9B和9C描述的相应工艺相同。
根据本实施方式的金属硬掩模部分135b可以独立于栅部分135a形成。因而，金属硬掩模部分135b和栅部分135a可以分别由适于其目的的导电材料形成。例如，金属硬掩模部分135b可以由包含具有高抗蚀刻性的材料的金属形成，因此接触插塞165可以与金属硬掩模部分135b有效地自对准。此外，栅部分135a可以由具有低电阻值的导电材料形成，因此半导体器件的操作速度可以改善。
尽管在图中未示出，但是可以在基板100的整个顶表面上形成第二层间绝缘层(未示出)。此后，可以形成分别连接到接触插塞165的连接接触(未示出)以穿透第二层间绝缘层，并且可以形成分别连接到栅部分135a的栅接触(未示出)以穿透第二层间绝缘层。
将参考图9A、18A和18B描述根据本实施方式的半导体器件。在根据本实施方式的半导体器件中，第一盖图案140可以分别设置在栅部分135a上。第一盖图案140可以包括例如SiON、SiCN、SiCON和SiN中的至少一种。第一盖图案140的顶表面可以与间隔物125的顶表面、接触插塞165的顶表面和层间绝缘图案150a的顶表面基本上共面。根据本实施方式的半导体器件的其它元件可以与参考图9A、9B和9C描述的半导体器件的对应元件相同。
图19和20是示出包括根据本发明构思的某些实施方式的半导体器件的电子装置的示意性框图。
参考图19，利用根据本发明构思的以上实施方式的半导体器件的至少一种实现的电子设备1300可以是例如个人数字助理(PDA)、膝上型计算机、便携式计算机、网络本、无线电话、移动式电话、数字音乐播放器、电缆/无线电子设备中的其中之一、或者包括至少其两种的任何复合电子设备。电子设备1300可以包括控制器1310、输入/输出(I/O)单元1320(例如，键区、键盘或显示器)、存储器件1330和通过数据总线1350彼此联接的无线接口单元1340。例如，控制器1310可以包括微处理器、数字信号处理器、微控制器以及具有与其任何一种类似的功能的其它逻辑器件中的至少一种。存储器件1330可以存储例如将被控制器1310执行的命令。另外，存储器件1330可以存储使用者的数据。存储器件1330可以包括根据本发明构思的上述实施方式的半导体器件中的至少一个。电子设备1300可以利用射频(RF)信号发送数据到无线通信网络或通过无线接口单元1340从网络接收数据。例如，无线接口单元1340可以包括天线或无线收发器。电子设备1300可以被用来实现通信系统的通信接口协议，诸如CDMA、GSM、NADC、E-TDMA、WCDMA、CDMA2000、Wi-Fi、MuniWi-Fi、蓝牙、DECT、无线USB、Flash-OFDM、IEEE802.20、GPRS、iBurst、WiBro、WiMAX、WiMAX-Advanced、UMTS-TDD、HSPA、EVDO、LTE-Advanced或MMDS。
参考图20，根据本发明构思的所公开的实施方式的半导体器件可以被用来实现存储系统。存储系统1400可以包括存储器件1410和用于存储大量数据的存储控制器1420。存储控制器1420可以控制存储器件1410以响应于主机1430的读/写请求而从存储器件1410读取数据/写入数据到存储器件1410中。存储控制器1420可以形成用于将从主机1430(例如，移动装置或计算机系统)提供的地址映射成存储器件1410的物理地址的地址映射表。存储器件1410可以包括根据本发明构思的以上实施方式的至少一个半导体器件。
根据本发明构思的实施方式，自对准的接触插塞可以利用设置在栅部分上的金属硬掩模部分有效地形成。此外，用于形成自对准接触插塞的光致抗蚀剂掩模的工艺裕度可以通过金属硬掩模部分改善。
虽然已经参考实例实施方式描述了本发明构思，但是对于本领域的技术人员来说显然地是，可以进行各种改变和变形而不脱离本发明构思的精神和范围。因此，应该理解，以上实施方式不是限制性的，而是说明性的。因而，本发明构思的范围将由权利要求书及其等效物的最宽可允许解释确定，而不会受上述描述约束或限制。
本申请要求享有2014年7月16日在韩国知识产权局提交的韩国专利申请No.10-2014-0089747的优先权，其公开通过引用结合于此。

Claims (20)

1.一种用于制造半导体器件的方法，所述方法包括：
在基板上形成第一和第二绝缘图案，所述绝缘图案的每个在垂直于所述基板的顶表面的方向上突出；
在所述第一绝缘图案和所述第二绝缘图案之间形成导电图案，所述导电图案包括栅部分和在所述栅部分上的金属硬掩模部分；
在所述导电图案与所述第一绝缘图案之间形成第一间隔物以及在所述导电图案与所述第二绝缘图案之间形成第二间隔物，其中所述间隔物的每个从所述基板的所述顶表面垂直地延伸；
通过利用所述金属硬掩模部分作为蚀刻掩模蚀刻所述绝缘图案，形成穿透所述绝缘图案的接触孔；以及
分别形成填充所述接触孔的接触插塞，
其中所述金属硬掩模部分的顶表面垂直地交叠所述间隔物的各顶表面。
2.根据权利要求1所述的方法，其中所述绝缘图案的每个包括突起，
其中所述突起的顶表面与所述金属硬掩模部分的所述顶表面共面，以及
其中所述突起的所述顶表面比所述间隔物的所述顶表面高。
3.根据权利要求2所述的方法，其中所述金属硬掩模部分覆盖所述间隔物的各第一侧壁的上部分、所述间隔物的所述顶表面、以及所述绝缘图案的各第一侧壁的上部分，以及
其中在比所述间隔物的所述顶表面高的水平处所述金属硬掩模部分的第一宽度大于在比所述间隔物的所述顶表面低的水平处所述金属硬掩模部分的第二宽度。
4.根据权利要求2所述的方法，其中在所述间隔物的所述顶表面处的水平处开始的所述突起的宽度从所述突起的底部朝向顶部变得越来越小，以及
其中在所述间隔物的所述顶表面处的水平处所述金属硬掩模部分的宽度朝向所述金属硬掩模部分的所述顶表面变得越来越大。
5.根据权利要求1所述的方法，还包括：
在所述基板上在所述导电图案的两侧形成外延图案，
其中所述接触孔暴露所述外延图案。
6.根据权利要求5所述的方法，其中提供了复数个所述导电图案，
其中形成所述接触孔包括：
在所述绝缘图案和所述导电图案上形成光致抗蚀剂掩模，所述光致抗蚀剂掩模包括暴露部分的所述金属硬掩模部分和部分的所述绝缘图案的开口；以及
利用所述金属硬掩模部分的所述暴露部分和所述光致抗蚀剂掩模作为蚀刻掩模形成所述接触孔，
其中所述接触孔的至少一个垂直地交叠在平行于所述基板的所述顶表面的一个方向上彼此间隔开的至少两个外延图案。
7.根据权利要求1所述的方法，其中形成所述导电图案包括：
在所述基板上形成牺牲栅图案；
去除所述牺牲栅图案以在所述间隔物之间形成凹槽区域；
在所述基板的整个顶表面上形成填充所述凹槽区域的栅极电介质层和金属层；以及
平坦化所述金属层直到暴露所述绝缘图案，由此形成所述栅部分和所述金属硬掩模部分，
其中所述栅部分和所述金属硬掩模部分成为一个联合体。
8.根据权利要求7所述的方法，其中形成所述接触插塞包括：
在所述基板的整个顶表面上形成填充所述接触孔的导电层；以及
平坦化所述导电层和所述导电图案以去除所述金属硬掩模部分并且形成所述接触插塞，以及
其中所述接触插塞的顶表面与所述栅部分的顶表面和所述间隔物的所述顶表面共面。
9.根据权利要求1所述的方法，其中所述金属硬掩模部分包括第一部分和在所述第一部分上的第二部分，以及
其中所述第二部分包括比在所述第二部分的底表面处的第二宽度大的在所述第二部分的顶表面处的第一宽度。
10.根据权利要求9所述的方法，其中形成所述第一和第二绝缘图案包括：
形成覆盖所述间隔物的每个的第一侧壁的层间绝缘图案；以及
在所述基板的整个顶表面上沉积盖层以形成覆盖所述栅部分的顶表面的第一盖图案并且形成覆盖所述层间绝缘图案的顶表面和所述间隔物的顶表面的第二盖图案，以及
其中所述绝缘图案的每个包括顺序地层叠的所述层间绝缘图案和所述第二盖图案。
11.根据权利要求10所述的方法，其中形成所述导电图案还包括：
形成覆盖所述第一和第二盖图案的顶表面的金属层；以及
平坦化所述金属层直到暴露所述第二盖图案，由此形成所述金属硬掩模部分，
其中所述金属硬掩模部分与所述栅部分垂直地间隔开，所述第一盖图案插置在所述金属硬掩模部分与所述栅部分之间，以及
其中当从平面图看时，所述第二盖图案的每个的所述顶表面在与所述金属硬掩模部分的所述顶表面相同的水平处的宽度等于或小于所述层间绝缘图案的每个的所述顶表面的宽度。
12.一种用于制造半导体器件的方法，所述方法包括：
在具有有源图案的基板上形成导电图案，所述导电图案包括栅部分和在所述栅部分上的金属硬掩模部分，所述导电图案交叉所述有源图案；
形成外延图案和绝缘图案，所述外延图案设置在所述基板上在所述导电图案的相反两侧，所述绝缘图案设置在所述外延图案上；
利用所述金属硬掩模部分作为蚀刻掩模形成接触孔，所述接触孔穿透所述绝缘图案并且暴露所述外延图案；
在所述基板的整个顶表面上形成填充所述接触孔的导电层；以及
平坦化所述导电层和所述导电图案以去除所述金属硬掩模部分并且同时在所述接触孔中形成接触插塞，
其中所述接触插塞与所述栅部分横向地间隔开。
13.根据权利要求12所述的方法，其中所述外延图案组成平行于第一方向的第一和第二列，该第一方向平行于所述基板的顶表面，
其中所述第一和第二列在交叉所述第一方向的第二方向上彼此间隔开，以及
其中形成所述接触孔包括：
在所述绝缘图案和所述导电图案上形成包括开口的光致抗蚀剂掩模，所述开口垂直地交叠所述第一和第二列；以及
利用所述光致抗蚀剂掩模和通过所述开口暴露的所述金属硬掩模部分作为蚀刻掩模，形成所述接触孔。
14.根据权利要求12所述的方法，其中形成所述导电图案包括：
形成穿透层间绝缘层并且暴露所述基板的顶表面的凹槽区域；
在所述基板的整个顶表面上形成填充所述凹槽区域的金属层；以及
平坦化所述金属层直到暴露所述绝缘图案，由此形成所述栅部分和所述金属硬掩模部分，
其中所述金属硬掩模部分的上部分的宽度大于所述栅部分的宽度。
15.根据权利要求12所述的方法，其中形成所述导电图案包括：
形成穿透层间绝缘层并且暴露所述基板的顶表面的凹槽区域；
形成部分地填充所述凹槽区域的所述栅部分；
沉积盖层以形成填充所述凹槽区域的剩余部分的第一盖图案并且形成覆盖所述绝缘图案的顶表面的第二盖图案；以及
形成覆盖所述第一盖图案的顶表面和所述第二盖图案的其中之一的第一侧壁的所述金属硬掩模部分。
16.一种用于制造半导体器件的方法，所述方法包括：
在基板上形成第一和第二绝缘图案，所述绝缘图案的每个在垂直于所述基板的顶表面的方向上突出；
在所述第一和第二绝缘图案之间形成导电图案；
在所述导电图案和所述第一绝缘图案之间形成第一间隔物以及在所述导电图案和所述第二绝缘图案之间形成第二间隔物；以及
通过利用所述导电图案蚀刻所述绝缘图案，形成穿透所述绝缘图案的接触孔，
其中所述间隔物的各顶表面垂直地交叠所述导电图案的顶表面，使得所述间隔物的所述各顶表面与所述导电图案的所述顶表面垂直地对准并且在其下面。
17.根据权利要求16所述的方法，其中所述导电图案包括设置在所述基板上在所述第一和第二间隔物之间的第一部分、在所述第一部分上在所述第一和第二间隔物之间的第二部分、以及在所述第二部分上在所述第一和第二绝缘图案之间的第三部分，以及
其中所述第三部分的底表面覆盖所述间隔物的顶表面。
18.根据权利要求17所述的方法，其中在所述第三部分的顶表面处所述第三部分的第一宽度大于在所述第三部分的底表面处所述第三部分的第二宽度，以及
其中在所述第一部分的底表面处所述第一部分的第三宽度小于所述第二宽度。
19.根据权利要求18所述的方法，其中所述第一至第三部分的材料是相同的材料，或
所述第一部分的材料不同于所述第二和第三部分的材料。
20.根据权利要求16所述的方法，还包括：
在所述导电图案的第一部分与所述导电图案的第二部分之间形成盖图案，所述盖图案垂直地交叠所述导电图案的所述第一和第二部分。
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