KR102572514B1 - 반도체 소자 및 이의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 보다 상세하게는, 기판 상에 층간 절연막을 형성하는 것; 제1 포토리소그래피 공정을 수행하여, 상기 층간 절연막 상에 제1 몰드 패턴을 형성하는 것; 상기 기판의 전면 상에 스페이서막을 콘포멀하게 형성하는 것; 제2 포토리소그래피 공정을 수행하여, 상기 스페이서막의 일부를 노출하는 제1 개구부를 갖는 제1 몰드막을 형성하는 것; 상기 제1 개구부에 의해 노출된 상기 스페이서막의 상기 일부를 이방성 식각하여, 스페이서 패턴을 형성하는 것; 및 상기 스페이서 패턴을 식각 마스크로 상기 층간 절연막을 패터닝하는 것을 포함한다.

Description

반도체 소자 및 이의 제조 방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 기판의 집적회로 상의 금속 패턴들을 포함하는 반도체 소자 및 이의 제조 방법에 관한 것이다.
반도체 소자는 소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 많은 전자 산업에서 사용되고 있다. 반도체 소자는 데이터를 저장하는 기억 소자, 데이터를 연산처리 하는 논리 소자, 및 다양한 기능을 동시에 수행할 수 있는 하이브리드(hybrid) 소자 등을 포함할 수 있다.
전자 산업이 고도로 발전함에 따라, 반도체 소자의 고집적화에 대한 요구가 점점 심화되고 있다. 이에 따라, 미세한 패턴들을 정의하는 노광 공정의 공정 마진 감소 등의 여러 문제점들이 발생되어 반도체 소자의 구현이 점점 어려워지고 있다. 또한, 전자 산업의 발전에 의하여 반도체 소자의 고속화에 대한 요구도 점점 심화되고 있다. 이러한 반도체 소자의 고집적화 및/또는 고속화에 대한 요구들을 충족시키기 위하여 다양한 연구들이 수행되고 있다.
본 발명이 해결하고자 하는 과제는, 고집적된 미세한 금속 패턴들을 공정 결함 없이 제조할 수 있는 반도체 소자의 제조 방법 및 이로 제조된 반도체 소자를 제공하는 것이다.
본 발명의 개념에 따른, 반도체 소자의 제조 방법은, 기판 상에 하드 마스크막을 형성하는 것; 제1 포토리소그래피 공정을 수행하여, 상기 하드 마스크막 상에 제1 몰드 패턴을 형성하는 것; 상기 기판의 전면 상에 스페이서막을 콘포멀하게 형성하는 것; 제2 포토리소그래피 공정을 수행하여, 상기 스페이서막의 일부를 노출하는 제1 개구부를 갖는 제1 몰드막을 형성하는 것; 상기 제1 개구부에 의해 노출된 상기 스페이서막의 상기 일부를 상기 하드 마스크막의 상면의 일부가 노출될 때까지 이방성 식각하여, 스페이서 패턴을 형성하는 것; 및 상기 스페이서 패턴을 식각 마스크로 상기 하드 마스크막을 패터닝하는 것을 포함할 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자의 제조 방법은, 기판 상의 하드 마스크막 상에 제1 몰드 패턴을 형성하는 것; 상기 기판의 전면 상에 스페이서막을 형성하는 것, 상기 스페이서막은 상기 제1 몰드 패턴의 측벽을 덮는 제1 부분 및 상기 제1 부분으로부터 수평적으로 연장되어 상기 하드 마스크막의 상면을 덮는 제2 부분을 포함하고; 상기 스페이서막의 일부를 노출하는 것; 노출된 상기 일부의 상기 제2 부분을 제거하여 제1 개구부를 형성하는 것; 및 상기 제1 몰드 패턴을 제거하여 제2 개구부를 형성하는 것을 포함할 수 있다. 상기 제2 부분을 제거하는 것은, 상기 일부의 상기 제1 부분을 식각 마스크로 이방성 식각 공정을 수행하는 것을 포함할 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자는, 기판 상에서 제1 방향으로 서로 평행하게 연장되는 제1 도전 패턴 및 제2 도전 패턴을 포함할 수 있다. 상기 제1 및 제2 도전 패턴들은 상기 제1 방향과 교차하는 제2 방향으로 제1 거리만큼 서로 이격되고, 상기 제1 도전 패턴은 그의 일 단에 인접하는 제1 부분을 포함하고, 상기 제1 부분은 상기 제1 방향으로 갈수록 그의 폭이 감소하며, 상기 제2 도전 패턴은 상기 제1 부분에 인접하는 제2 부분을 포함하고, 상기 제2 부분은 상기 제1 방향으로 갈수록 그의 폭이 증가하며, 상기 제1 부분과 상기 제2 부분간의 제2 거리는 상기 제1 거리와 실질적으로 동일할 수 있다.
본 발명에 따른 반도체 소자의 제조 방법은, 복수개의 포토마스크들을 이용해 기판 상에 고집적된 도전 패턴들을 형성할 수 있다. 나아가, 스페이서막을 도전 패턴들간의 이격 거리를 조절해주는 마스크로 사용함으로써, 도전 패턴들이 자기 정렬적으로 형성될 수 있다. 결과적으로 도전 패턴들간의 쇼트와 같은 공정 리스크를 방지할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 제1 금속층을 정의하는 레이아웃을 나타낸 평면도이다.
도 2, 도 4, 도 6, 도 8, 도 10, 도 12, 도 14, 도 16, 도 18 및 도 20은 본 발명의 실시예들에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 평면도들이다.
도 3a, 도 5a, 도 7a, 도 9a, 도 11a, 도 13a, 도 15a, 도 17a, 도 19a 및 도 21a는 각각 도 2, 도 4, 도 6, 도 8, 도 10, 도 12, 도 14, 도 16, 도 18 및 도 20의 I-I'선에 따른 단면도들이다.
도 3b, 도 5b, 도 7b, 도 9b, 도 11b, 도 13b, 도 15b, 도 17b, 도 19b 및 도 21b는 각각 도 2, 도 4, 도 6, 도 8, 도 10, 도 12, 도 14, 도 16, 도 18 및 도 20의 II- II'선에 따른 단면도들이다.
도 22은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 23a 및 도 23b는 각각 도 22의 I-I'선 및 II-II'선에 따른 단면도들이다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 제1 금속층을 정의하는 레이아웃을 나타낸 평면도이다.
도 1을 참조하면, 제1 금속층을 정의하는 레이아웃(LAY)은 제1 내지 제6 레이아웃 패턴들(LP1-LP6)을 포함할 수 있다. 제1 내지 제6 레이아웃 패턴들(LP1-LP6)은 기판 상에 구현되는 제1 금속층의 도전 패턴들을 정의할 수 있다.
제1 내지 제6 레이아웃 패턴들(LP1-LP6) 각각은 제2 방향(D2)으로 연장되는 라인 형태를 가질 수 있다. 제1 내지 제6 레이아웃 패턴들(LP1-LP6)은 제1 방향(D1)을 따라 배열될 수 있다. 제1 방향(D1)으로 서로 인접하는 제1 및 제2 레이아웃 패턴들(LP1, LP2) 사이에 제4 레이아웃 패턴(LP4)이 배치될 수 있다. 제1 방향(D1)으로 서로 인접하는 제2 및 제3 레이아웃 패턴들(LP2, LP3) 사이에 제5 레이아웃 패턴(LP5)이 배치될 수 있다. 제1 방향(D1)으로 서로 인접하는 제5 및 제6 레이아웃 패턴들(LP5, LP6) 사이에 제3 레이아웃 패턴(LP3)이 배치될 수 있다.
제1 및 제6 레이아웃 패턴들(LP1, LP6) 사이에 제2 내지 제5 레이아웃 패턴들(LP2-LP5)이 배치될 수 있다. 제1 및 제6 레이아웃 패턴들(LP1, LP6) 각각의 폭은 서로 실질적으로 동일할 수 있다. 제2 내지 제5 레이아웃 패턴들(LP2-LP5) 각각의 폭은 서로 실질적으로 동일할 수 있다. 제1 및 제6 레이아웃 패턴들(LP1, LP6) 각각의 폭은, 제2 내지 제5 레이아웃 패턴들(LP2-LP5) 각각의 폭보다 더 클 수 있다.
제2 내지 제5 레이아웃 패턴들(LP2-LP5)은 제1 방향(D1)으로 일정한 피치를 가지고 배열될 수 있다. 일 예로, 제1 방향(D1)으로 서로 인접하는 제2 및 제4 레이아웃 패턴들(LP2, LP4)간의 피치는 제1 피치(P1)일 수 있다. 제1 방향(D1)으로 서로 인접하는 제2 및 제5 레이아웃 패턴들(LP2, LP5)간의 피치는 제2 피치(P2)일 수 있다. 여기서, 제1 피치(P1)와 제2 피치(P2)는 서로 실질적으로 동일할 수 있다. 본 발명에서 사용되는 용어 "피치"는, 제1 패턴의 중심과 상기 제1 패턴에 인접하는 제2 패턴의 중심간의 거리를 의미할 수 있다.
제2 및 제3 레이아웃 패턴들(LP2, LP3) 상에 컷 패턴들(CUP)이 배치될 수 있다. 컷 패턴들(CUP) 각각은 기판 상에 도전 패턴들을 구현할 때 도전 물질이 채워지지 않는 영역을 정의할 수 있다. 다시 말하면, 컷 패턴들(CUP) 각각은 도전 패턴이 제거될 영역을 정의할 수 있다. 일 예로, 컷 패턴들(CUP)은 서로 실질적으로 동일한 제2 방향으로의 폭을 가질 수 있다.
제1 내지 제3 레이아웃 패턴들(LP1, LP2, LP3)은 제1 그룹(CG1)을 구성할 수 있고, 제4 내지 제6 레이아웃 패턴들(LP4, LP5, LP6)은 제2 그룹(CG2)을 구성할 수 있다. 컷 패턴들(CUP)은 제3 그룹(CG3)을 구성할 수 있다.
레이아웃(LAY) 상에서, 제1 내지 제3 그룹들(CG1, CG2, CG3)은 서로 다른 색을 갖도록 표시될 수 있다. 제1 그룹(CG1)의 제1 내지 제3 레이아웃 패턴들(LP1, LP2, LP3)은 제1 색으로 표시될 수 있고, 제2 그룹(CG2)의 제4 내지 제6 레이아웃 패턴들(LP4, LP5, LP6)은 제2 색으로 표시될 수 있으며, 제3 그룹(CG3)의 컷 패턴들(CUP)은 제3 색으로 표시될 수 있다. 상기 제1 내지 제3 색들은 서로 다른 색일 수 있다.
제1 그룹(CG1)의 제1 내지 제3 레이아웃 패턴들(LP1, LP2, LP3)을 기초로 제1 포토마스크가 제작될 수 있다. 제2 그룹(CG2)의 제4 내지 제6 레이아웃 패턴들(LP4, LP5, LP6)을 기초로 제2 포토마스크가 제작될 수 있다. 제3 그룹(CG3)의 컷 패턴들(CUP)을 기초로 제3 포토마스크가 제작될 수 있다. 즉, 도 1에 나타난 레이아웃(LAY)을 통하여, 세 장의 포토마스크들이 각각 별개로 제작될 수 있다. 앞서 도 4를 참조하여 설명한 바와 같이, 제1 내지 제3 포토마스크들을 통해 기판 상에 패턴들이 각각 별도로 구현될 수 있다.
반도체 소자의 집적도가 높아짐에 따라, 기판 상에 구현되는 도전 패턴들 사이의 거리가 매우 가까워지고 있다. 이러한 근접성(Proximity) 때문에, 만약 도전 패턴들을 하나의 포토마스크로 구현할 경우, 기판 상에 원하는 레이아웃(LAY)과 다른 형태를 갖는 왜곡된 패턴들이 인쇄될 수 있다. 따라서 본 실시예에 나타난 바와 같이, 복수의 포토마스크들을 이용하여 도전 패턴들을 구현할 경우, 하나의 포토마스크에 배치되는 이미지 패턴들간의 간격을 넓힐 수 있다. 이로써, 기판 상에 왜곡된 패턴이 인쇄되는 것을 방지할 수 있다.
도 2, 도 4, 도 6, 도 8, 도 10, 도 12, 도 14, 도 16, 도 18 및 도 20은 본 발명의 실시예들에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 평면도들이다. 도 3a, 도 5a, 도 7a, 도 9a, 도 11a, 도 13a, 도 15a, 도 17a, 도 19a 및 도 21a는 각각 도 2, 도 4, 도 6, 도 8, 도 10, 도 12, 도 14, 도 16, 도 18 및 도 20의 I-I'선에 따른 단면도들이다. 도 3b, 도 5b, 도 7b, 도 9b, 도 11b, 도 13b, 도 15b, 도 17b, 도 19b 및 도 21b는 각각 도 2, 도 4, 도 6, 도 8, 도 10, 도 12, 도 14, 도 16, 도 18 및 도 20의 II- II'선에 따른 단면도들이다.
도 2, 도 3a 및 도 3b를 참조하면, 기판(100) 상에 상에 순차적으로 적층된 층간 절연막(IL), 하드 마스크막(HL), 제1 몰드막(ML1) 및 제2 몰드막(ML2)이 형성될 수 있다. 기판(100)은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판일 수 있다. 도시되진 않았지만, 기판(100) 상에 집적회로를 구성하는 복수개의 트랜지스터들이 형성될 수 있다. 층간 절연막(IL)은 상기 복수개의 트랜지스터들을 덮을 수 있다.
하드 마스크막(HL)은 제1 몰드막(ML1) 및 층간 절연막(IL)과 식각 선택성을 가질 수 있다. 하드 마스크막(HL)은 유기막, 무기막 또는 이들이 적층된 다중막(multi layers)을 포함할 수 있다. 일 예로, 하드 마스크막(HL)은 실리콘 산화막, 실리콘 질화막 및 금속 질화막 중 적어도 하나를 포함할 수 있다.
제1 몰드막(ML1)과 제2 몰드막(ML2)은 서로 다른 물질을 포함할 수 있다. 제1 몰드막(ML1) 및 제2 몰드막(ML2) 각각은, 비정질 실리콘막, 비정질 탄소막, SOH(Spin on hardmask) 막, 및 SOC(Spin-on Carbon) 막 중 적어도 하나를 포함할 수 있다.
제2 몰드막(ML2) 상에 제1 포토레지스트 패턴들(PR1)이 형성될 수 있다. 구체적으로, 제1 포토레지스트 패턴들(PR1)을 형성하는 것은, 제2 몰드막(ML2) 상에 제1 포토레지스트 막을 형성하는 것, 및 도 1을 참조하여 설명한 제1 포토마스크(즉, 제1 그룹(CG1))를 이용해 상기 제1 포토레지스트 막에 제1 포토리소그래피 공정을 수행하는 것을 포함할 수 있다. 상기 제1 포토리소그래피 공정은 노광 및 현상 공정을 수행하는 것을 포함할 수 있다. 일 예로, 상기 제1 포토리소그래피 공정의 노광 공정은 극자외선(EUV) 광원을 이용할 수 있다. 제1 포토레지스트 패턴들(PR1)은 도 1의 레이아웃(LAY)의 제1 내지 제3 레이아웃 패턴들(LP1, LP2, LP3)에 의해 구현된 것이다.
도 4, 도 5a 및 도 5b를 참조하면, 제1 포토레지스트 패턴들(PR1)을 식각 마스크로 제2 몰드막(ML2) 및 제1 몰드막(ML1)을 순차적으로 식각하여, 제1 몰드 패턴들(MP1)이 형성될 수 있다.
구체적으로, 제1 몰드 패턴들(MP1)을 형성하는 것은, 제1 포토레지스트 패턴들(PR1)을 식각 마스크로 제2 몰드막(ML2)을 패터닝하는 것, 패터닝된 제2 몰드막(ML2)을 식각 마스크로 제1 몰드막(ML1)을 패터닝하는 것, 및 잔류하는 제1 포토레지스트 패턴들(PR1) 및 패터닝된 제2 몰드막(ML2)을 제거하는 것을 포함할 수 있다. 도 4의 제1 몰드 패턴들(MP1)의 평면적 형상은, 도 2의 제1 포토레지스트 패턴들(PR1)의 평면적 형성과 실질적으로 동일할 수 있다.
도 6, 도 7a 및 도 7b를 참조하면, 제1 몰드 패턴들(MP1)을 덮는 제3 몰드막(ML3)이 형성될 수 있다. 제3 몰드막(ML3)은, 앞서 제2 몰드막(ML2)의 물질과 동일한 물질을 이용하여 형성될 수 있다.
제3 몰드막(ML3) 상에 제1 개구부들(OP1)을 갖는 제2 포토레지스트 패턴(PR2)이 형성될 수 있다. 구체적으로, 제2 포토레지스트 패턴들(PR2)을 형성하는 것은, 제3 몰드막(ML3) 상에 제2 포토레지스트 막을 형성하는 것, 및 도 1을 참조하여 설명한 제3 포토마스크(즉, 제3 그룹(CG3))를 이용해 상기 제2 포토레지스트 막에 제2 포토리소그래피 공정을 수행하는 것을 포함할 수 있다. 일 예로, 상기 제2 포토리소그래피 공정의 노광 공정은 ArF 광원을 이용할 수 있다. 제2 포토레지스트 패턴(PR2)의 제1 개구부들(OP1)은 도 1의 레이아웃(LAY)의 컷 패턴들(CUP)에 의해 구현된 것이다.
제2 포토레지스트 패턴(PR2)을 마스크로 제3 몰드막(ML3)을 패터닝할 수 있다. 제1 개구부들(OP1)에 의해 제1 몰드 패턴들(MP1)의 일부들이 노출될 수 있다.
도 8, 도 9a 및 도 9b를 참조하면, 제1 개구부들(OP1)에 의해 노출된 제1 몰드 패턴들(MP1)의 일부들이 선택적으로 제거될 수 있다. 일 예로, 제1 몰드 패턴(MP1)의 일부가 제거되어, 제1 몰드 패턴(MP1)은 한 쌍의 제1 몰드 패턴들(MP1)로 나뉘어질 수 있다.
평면적 관점에서, 한 쌍의 제1 몰드 패턴들(MP1)은 서로 마주보는 라운드된 측벽들(RSW)을 포함할 수 있다. 라운드된 측벽들(RSW)은, 제1 몰드 패턴(MP1)의 식각 공정 동안 제1 몰드 패턴(MP1)의 중심부가 제1 몰드 패턴(MP1)의 가장자리부보다 더 식각됨으로써 형성될 수 있다.
상기 식각 공정 이후에 잔류하는 제2 포토레지스트 패턴들(PR2) 및 패터닝된 제3 몰드막(ML3)이 모두 제거될 수 있다.
도 10, 도 11a 및 도 11b를 참조하면, 기판(100)의 전면 상에 스페이서막(SL)이 형성될 수 있다. 스페이서막(SL)은 노출된 하드 마스크막(HL)의 표면 및 노출된 제1 몰드 패턴들(MP1)의 표면들을 덮도록 콘포멀하게 형성될 수 있다. 스페이서막(SL)은, 서로 마주보는 라운드된 측벽들(RSW) 사이의 공간을 완전히 채울 수 있다. 일 예로, 스페이서막(SL)은 [TiO, SiCN, SiCON 및 SiN] 중 적어도 하나를 포함할 수 있다.
스페이서막(SL)은 제1 몰드 패턴(MP1)의 측벽을 덮는 제1 부분(PA1) 및 제1 부분(PA1)으로부터 하드 마스크막(HL)의 상면 상으로 연장되는 제2 부분(PA2)을 포함할 수 있다. 제1 부분(PA1)은 수직적으로 제1 두께(T1)를 가질 수 있고, 제2 부분(PA2)은 수직적으로 제2 두께(T2)를 가질 수 있다. 제1 두께(T1)는 제2 두께(T2)보다 더 클 수 있다.
도 12, 도 13a 및 도 13b를 참조하면, 스페이서막(SL)을 덮는 제4 몰드막(ML4)이 형성될 수 있다. 제4 몰드막(ML4)은, 앞서 제2 몰드막(ML2)의 물질과 동일한 물질을 이용하여 형성될 수 있다.
제4 몰드막(ML4) 상에 제2 개구부들(OP2)을 갖는 제3 포토레지스트 패턴(PR3)이 형성될 수 있다. 구체적으로, 제3 포토레지스트 패턴(PR3)을 형성하는 것은, 제4 몰드막(ML4) 상에 제3 포토레지스트 막을 형성하는 것, 및 도 1을 참조하여 설명한 제2 포토마스크(즉, 제2 그룹(CG2))를 이용해 상기 제3 포토레지스트 막에 제3 포토리소그래피 공정을 수행하는 것을 포함할 수 있다. 일 예로, 상기 제3 포토리소그래피 공정의 노광 공정은 극자외선(EUV) 광원을 이용할 수 있다. 제3 포토레지스트 패턴(PR3)의 제2 개구부들(OP2)은 도 1의 레이아웃(LAY)의 제4 내지 제6 레이아웃 패턴들(LP4, LP5, LP6)에 의해 구현된 것이다.
제3 포토레지스트 패턴(PR3)을 마스크로 제4 몰드막(ML4)을 패터닝할 수 있다. 제2 개구부들(OP2)에 의해 스페이서막(SL)의 일부들이 노출될 수 있다.
도 14, 도 15a 및 도 15b를 참조하면, 제2 개구부들(OP2)에 의해 노출된 스페이서막(SL)을 이방성 식각하여, 제3 개구부들(OP3)을 포함하는 스페이서 패턴(SP)이 형성될 수 있다.
구체적으로, 스페이서막(SL)은 제2 개구부들(OP2)에 의해 하드 마스크막(HL)의 상면이 노출될때까지 이방성 식각될 수 있다. 다시 말하면, 상기 이방성 식각 공정은 제2 개구부들(OP2)에 의해 노출된 스페이서막(SL)의 제2 부분(PA2)이 완전히 제거될 때까지 수행될 수 있다.
상기 이방성 식각 공정 동안, 제2 개구부들(OP2)에 의해 노출된 스페이서막(SL)의 제1 부분(PA1)은 완전히 제거되지 않고 잔류할 수 있다. 잔류하는 제1 부분(PA1)은 수직적으로 제3 두께(T3)를 가질 수 있다. 제3 두께(T3)는 앞서 제1 두께(T1)에서 제2 두께(T2)를 뺀 값과 동일하거나 더 작을 수 있다.
상기 이방성 식각 공정 동안, 제2 개구부들(OP2)에 의해 노출된 스페이서막(SL)의 제1 부분(PA1)은 마스크로 사용될 수 있다. 이로써, 제3 개구부들(OP3)은 스페이서막(SL)의 제1 부분(PA1)에 의해 자기 정렬적으로 형성될 수 있다. 제3 개구부들(OP3)은 스페이서막(SL)의 제1 부분(PA1)에 의해 자기 정렬적으로 형성되므로, 제3 개구부들(OP3)의 크기는 제3 포토레지스트 패턴(PR3)에서 정의된 제2 개구부들(OP2)의 크기보다 더 줄어들 수 있다.
도 16, 도 17a 및 도 17b를 참조하면, 스페이서 패턴(SP)을 덮는 제5 몰드막(ML5)이 형성될 수 있다. 제5 몰드막(ML5)은 제3 개구부들(OP3)을 채울 수 있다. 제5 몰드막(ML5)은 비정질 실리콘막 또는 SOH(Spin on hardmask) 막을 포함할 수 있다.
제5 몰드막(ML5)을 형성한 이후, 제1 몰드 패턴들(MP1)의 상면들이 노출될 때까지 평탄화 공정이 수행될 수 있다. 평탄화 공정은 화학 기계적 평탄화(CMP) 공정을 포함할 수 있다.
도 18, 도 19a 및 도 19b를 참조하면, 제1 몰드 패턴들(MP1) 및 제5 몰드막(ML5)이 함께 제거될 수 있다. 일 예로, 제1 몰드 패턴들(MP1) 및 제5 몰드막(ML5)은 암모니아수를 포함하는 식각액을 이용한 습식 식각 공정을 통해 동시에 제거될 수 있다. 결과적으로, 하드 마스크막(HL) 상에 스페이서 패턴(SP)만이 잔류할 수 있다.
제1 몰드 패턴들(MP1)이 제거됨으로써, 제4 개구부들(OP4)이 형성될 수 있다. 스페이서 패턴(SP)은 제3 개구부들(OP3) 및 제4 개구부들(OP4)을 포함할 수 있다. 제3 및 제4 개구부들(OP3, OP4)은 하드 마스크막(HL)의 상면을 부분적으로 노출할 수 있다.
도 20, 도 21a 및 도 21b를 참조하면, 스페이서 패턴(SP)을 식각 마스크로 하드 마스크막(HL)을 패터닝할 수 있다. 패터닝된 하드 마스크막(HL)을 식각 마스크로 층간 절연막(IL)의 상부를 패터닝하여, 층간 절연막(IL)의 상부에 리세스들(RS)이 형성될 수 있다. 스페이서 패턴(SP) 및 패터닝된 하드 마스크막(HL)은 제거될 수 있다.
층간 절연막(IL)의 각각의 리세스들(RS)을 채우는 도전 패턴(CP)이 형성될 수 있다. 도전 패턴(CP)을 형성하는 것은, 리세스들(RS)을 채우는 배리어 막(BL) 및 도전막(CL)을 순차적으로 형성하는 것을 포함할 수 있다. 배리어 막(BL) Ti, TiN, 또는 이들의 조합을 포함할 수 있고, 도전막(CL)은 구리(Cu) 또는 텅스텐(W)을 포함할 수 있다. 다시 말하면, 도전 패턴(CP)을 형성하는 것은 다마신 공정을 포함할 수 있다.
도 20, 도 21a 및 도 21b를 다시 참조하여, 본 발명의 실시예들에 따른 반도체 소자를 구체적으로 설명한다. 기판(100) 상에 층간 절연막(IL)이 제공될 수 있다. 층간 절연막(IL)의 상부에 도전 패턴들(CP)이 제공될 수 있다. 일 예로, 도전 패턴들(CP)은 반도체 소자의 제1 금속층을 구성할 수 있다.
도전 패턴들(CP)은 제2 방향(D2)으로 서로 평행하게 연장될 수 있다. 도전 패턴들(CP)은 제1 방향(D1)으로 배열될 수 있다. 도전 패턴들(CP)은 제1 내지 제6 도전 패턴들(CP1-CP6)을 포함할 수 있다.
제2 방향(D2)으로 연장되는 제5 및 제6 도전 패턴들(CP5, CP6) 사이에 제1 내지 제4 도전 패턴들(CP1-CP4)이 배치될 수 있다. 제5 도전 패턴(CP5)은 접지 전압(VSS)이 인가되는 전원 배선일 수 있다. 제6 도전 패턴(CP6)은 전원 전압(VDD)이 인가되는 전원 배선일 수 있다.
제1 도전 패턴(CP1)은 제4 도전 패턴(CP4)과 제1 방향(D1)으로 서로 인접할 수 있다. 제2 도전 패턴(CP2)은 제1 도전 패턴(CP1)과 제1 방향(D1)으로 서로 인접할 수 있다. 제1 도전 패턴(CP1)과 제2 도전 패턴(CP2)은 제1 방향(D1)으로 제1 거리(L1)만큼 서로 이격될 수 있다. 제3 도전 패턴(CP3)은 제1 도전 패턴(CP1)과 제1 방향(D1)으로 서로 인접할 수 있다. 제3 도전 패턴(CP3)과 제2 도전 패턴(CP2)은 제2 방향(D2)을 따라 서로 나란히 배열될 수 있다.
제1 도전 패턴(CP1)은 그의 일 단에 인접하는 제1 부분(CP1a)을 포함할 수 있다. 제1 도전 패턴(CP1)의 제1 부분(CP1a)은, 제2 방향(D2)으로 갈수록 그의 폭(W1)이 증가할 수 있다. 제1 도전 패턴(CP1)의 제1 부분(CP1a)은 제1 측벽(SW1)을 포함할 수 있다. 평면적 관점에서, 제1 측벽(SW1)은 라운드된 형태를 가질 수 있다.
제2 도전 패턴(CP2)은 그의 일 단에 인접하는 제1 부분(CP2a)을 포함할 수 있다. 제2 도전 패턴(CP2)의 제1 부분(CP2a)은, 제2 방향(D2)으로 갈수록 그의 폭(W2)이 감소할 수 있다. 제2 도전 패턴(CP2)의 제1 부분(CP2a)은 제1 도전 패턴(CP1)의 제1 부분(CP1a)과 인접할 수 있다.
제2 도전 패턴(CP2)의 제1 부분(CP2a)은 제2 측벽(SW2)을 포함할 수 있다. 평면적 관점에서, 제2 측벽(SW2)은 라운드된 형태를 가질 수 있다. 제2 측벽(SW2)은 제1 측벽(SW1)을 마주볼 수 있다. 제1 측벽(SW1)과 제2 측벽(SW2)간의 최단 거리는 제2 거리(L2)일 수 있다. 제2 거리(L2)는 제1 거리(L1)와 실질적으로 동일할 수 있다.
제2 도전 패턴(CP2)은 그의 타 단에 인접하는 제2 부분(CP2b)을 더 포함할 수 있다. 제2 부분(CP2b)은 제3 측벽(SW3)을 포함할 수 있다. 평면적 관점에서, 제3 측벽(SW3)은 라운드된 형태를 가질 수 있다. 제3 측벽(SW3)은 제2 도전 패턴(CP2)의 중심을 향해 함몰된 형태를 가질 수 있다. 제3 도전 패턴(CP3)은 제3 측벽(SW3)과 마주보는 제4 측벽(SW4)을 포함할 수 있다. 평면적 관점에서, 제4 측벽(SW4)은 라운드된 형태를 가질 수 있다. 제4 측벽(SW4)은 제3 도전 패턴(CP3)의 중심을 향해 함몰된 형태를 가질 수 있다.
제1 내지 제4 도전 패턴들(CP1-CP4)은 일정한 피치를 가지고 제1 방향(D1)으로 배열될 수 있다. 다시 말하면, 제1 방향(D1)으로 서로 인접하는 제1 및 제4 도전 패턴들(CP1, CP4)간의 피치는 제3 피치(P3)일 수 있다. 제1 방향(D1)으로 서로 인접하는 제1 및 제3 도전 패턴들(CP1, CP3)간의 피치는 제4 피치(P4)일 수 있다. 여기서, 제3 피치(P3)와 제4 피치(P4)는 서로 실질적으로 동일할 수 있다.
제1 내지 제4 도전 패턴들(CP1-CP4) 각각은 제2 방향(D2)으로 연장되는 중심 부분을 포함할 수 있다. 일 예로, 제1 내지 제4 도전 패턴들(CP1-CP4)의 중심 부분들은 서로 실질적으로 동일한 폭을 가질 수 있다. 제1 내지 제4 도전 패턴들(CP1-CP4)은 제1 방향(D1)으로 서로 동일한 거리만큼 이격될 수 있다. 일 예로, 제1 및 제4 도전 패턴들(CP1, CP4)은 제1 방향(D1)으로 제3 거리(L3)만큼 서로 이격될 수 있다. 여기서, 제3 거리(L3)는 제1 거리(L1)와 실질적으로 동일할 수 있다.
도 22은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 23a 및 도 23b는 각각 도 22의 I-I'선 및 II-II'선에 따른 단면도들이다. 본 실시예에서는, 앞서 도 20, 도 21a 및 도 21b를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 22, 도 23a 및 도 23b를 참조하면, 기판(100) 상에 로직 셀이 제공될 수 있다. 구체적으로, 기판(100) 상에 제1 활성 영역(PR) 및 제2 활성 영역(NR)을 정의하는 소자 분리막(ST)이 제공될 수 있다. 일 예로, 제1 활성 영역(PR)은 PMOSFET 영역일 수 있고, 제2 활성 영역(NR)은 NMOSFET 영역일 수 있다. 제1 활성 영역(PR) 및 제2 활성 영역(NR)은 기판(100) 상부의 제2 트렌치(TR2)에 의해 정의될 수 있고, 소자 분리막(ST)이 제2 트렌치(TR2)를 채울 수 있다. 일 예로, 소자 분리막(ST)은 실리콘 산화막을 포함할 수 있다.
제1 활성 영역(PR) 및 제2 활성 영역(NR)은 소자 분리막(ST)을 사이에 두고 제1 방향(D1)으로 서로 이격될 수 있다. 제1 활성 영역(PR) 및 제2 활성 영역(NR)은 제2 방향(D2)으로 연장될 수 있다.
제1 활성 영역(PR) 상에 제2 방향(D2)으로 연장되는 복수의 제1 활성 패턴들(FN1)이 제공될 수 있다. 제2 활성 영역(NR) 상에 제2 방향(D2)으로 연장되는 복수의 제2 활성 패턴들(FN2)이 제공될 수 있다. 제1 및 제2 활성 패턴들(FN1, FN2)은 수직하게 돌출된 기판(100)의 부분들일 수 있다. 제1 및 제2 활성 패턴들(FN1, FN2)은 제1 방향(D1)을 따라 배열될 수 있다.
일 예로, 제1 활성 영역(PR) 상에서 세 개의 제1 활성 패턴들(FN1)이 제2 방향(D2)을 따라 나란히 연장될 수 있다. 일 예로, 제2 활성 영역(NR) 상에서 세 개의 제2 활성 패턴들(FN2)이 제2 방향(D2)을 따라 나란히 연장될 수 있다. 그러나, 제1 활성 영역(PR) 상의 제1 활성 패턴들(FN1)의 개수와 형태 및 제2 활성 영역(NR) 상의 제2 활성 패턴들(FN2)의 개수와 형태는 예시적인 것이며, 도시된 형태에 제한되지 않는다.
제1 방향(D1)으로 서로 인접하는 한 쌍의 활성 패턴들(FN1, FN2) 사이에 제1 트렌치(TR1)가 정의될 수 있다. 소자 분리막(ST)은 제1 트렌치들(TR1)을 더 채울 수 있다.
제1 및 제2 활성 패턴들(FN1, FN2)의 상부들은 소자 분리막(ST)의 상면보다 더 높이 위치할 수 있다. 제1 및 제2 활성 패턴들(FN1, FN2)의 상부들은 소자 분리막(ST)에 비해 수직하게 돌출될 수 있다. 제1 및 제2 활성 패턴들(FN1, FN2) 각각의 상부는 소자 분리막(ST)으로부터 돌출된 핀(fin) 형태를 가질 수 있다.
제1 활성 패턴들(FN1) 각각의 상부는 제1 채널 영역들(CH1) 및 제1 소스/드레인 영역들(SD1)을 포함할 수 있다. 제1 소스/드레인 영역들(SD1)은 p형의 불순물 영역들일 수 있다. 제1 채널 영역들(CH1) 각각은, 한 쌍의 제1 소스/드레인 영역들(SD1) 사이에 개재될 수 있다. 제2 활성 패턴들(FN2)의 각각의 상부는 제2 채널 영역들(CH2) 및 제2 소스/드레인 영역들(SD2)을 포함할 수 있다. 제2 소스/드레인 영역들(SD2)은 n형의 불순물 영역들일 수 있다. 제2 채널 영역들(CH2) 각각은 한 쌍의 제2 소스/드레인 영역들(SD2) 사이에 개재될 수 있다.
제1 및 제2 소스/드레인 영역들(SD1, SD2)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다. 제1 및 제2 소스/드레인 영역들(SD1, SD2)의 상면들은 제1 및 제2 채널 영역들(CH1, CH2)의 상면들보다 더 높을 수 있다.
일 예로, 제1 소스/드레인 영역들(SD1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소를 포함할 수 있다. 이로써, 제1 소스/드레인 영역들(SD1)은 제1 채널 영역들(CH1)에 압축 응력(compressive stress)을 제공할 수 있다. 일 예로, 제2 소스/드레인 영역들(SD2)은 기판(100)의 반도체 원소와 동일한 반도체 원소를 포함할 수 있다. 예를 들어, 제1 소스/드레인 영역들(SD1)은 실리콘-게르마늄을 포함할 수 있고, 제2 소스/드레인 영역들(SD2)은 실리콘을 포함할 수 있다.
제1 및 제2 활성 패턴들(FN1, FN2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극들(GE)은 제2 방향(D2)으로 서로 이격될 수 있다.
게이트 전극들(GE)은 제1 및 제2 채널 영역들(CH1, CH2)과 수직적으로 중첩될 수 있다. 각각의 게이트 전극들(GE)은, 제1 및 제2 채널 영역들(CH1, CH2) 각각의 상면 및 양 측벽들 상에 제공될 수 있다 (도 23a 참조). 일 예로, 게이트 전극들(GE)은 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물) 및 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄) 중 적어도 하나를 포함할 수 있다.
게이트 전극들(GE) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 배치될 수 있다. 게이트 스페이서들(GS)은 게이트 전극들(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 스페이서들(GS)의 상면들은 게이트 전극들(GE)의 상면들보다 높을 수 있다. 게이트 스페이서들(GS)의 상면들은 후술할 게이트 캐핑막(GP)의 상면과 공면을 이룰 수 있다. 일 예로, 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 두 개로 이루어진 다중 막(multi-layer)을 포함할 수 있다.
게이트 전극들(GE)과 제1 및 제2 채널 영역들(CH1, CH2) 사이에 게이트 유전막들(GI)이 개재될 수 있다. 각각의 게이트 유전막들(GI)은 각각의 게이트 전극들(GE)의 바닥면을 따라 연장될 수 있다. 각각의 게이트 유전막들(GI)은 제1 및 제2 채널 영역들(CH1, CH2) 각각의 상면 및 양 측벽들을 덮을 수 있다. 게이트 유전막들(GI)은 실리콘 산화막보다 유전상수가 높은 고유전율 물질을 포함할 수 있다.
각각의 게이트 전극들(GE) 상에 게이트 캐핑막(GP)이 제공될 수 있다. 게이트 캐핑막들(GP)은 게이트 전극들(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 캐핑막들(GP)은 후술하는 제1 및 제2 층간 절연막들(IL1, IL2)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 구체적으로, 게이트 캐핑막들(GP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
기판(100) 상에 순차적으로 적층된 제1 층간 절연막(IL1), 제2 층간 절연막(IL2) 및 제3 층간 절연막(IL3)이 제공될 수 있다. 제1 내지 제3 층간 절연막들(IL1, IL2, IL3) 각각은 실리콘 산화막 또는 실리콘 산화질화막을 포함할 수 있다.
한 쌍의 게이트 전극들(GE) 사이에, 제1 및 제2 층간 절연막들(IL1, IL2)을 관통하여 제1 및 제2 소스/드레인 영역들(SD1, SD2)과 전기적으로 연결되는 적어도 하나의 활성 콘택(AC)이 제공될 수 있다. 적어도 하나의 게이트 전극(GE) 상에, 제2 층간 절연막(IL2) 및 게이트 캐핑막(GP)을 관통하여 적어도 하나의 게이트 전극(GE)과 전기적으로 연결되는 적어도 하나의 게이트 콘택(GC)이 제공될 수 있다.
활성 콘택들(AC) 및 게이트 콘택들(GC)은 서로 동일한 도전 물질을 포함할 수 있다. 활성 콘택들(AC) 및 게이트 콘택들(GC)은 금속 물질, 예를 들어 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중 적어도 하나를 포함할 수 있다.
제3 층간 절연막(IL3) 내에 도전 패턴들(CP)이 제공될 수 있다. 도전 패턴들(CP)은 본 실시예의 반도체 소자의 제1 금속층을 구성할 수 있다. 도전 패턴들(CP)에 관한 구체적인 설명은, 앞서 도 20, 도 21a 및 도 21b를 참조하여 설명한 도전 패턴들(CP)과 실질적으로 동일할 수 있다.
도전 패턴들(CP) 중 몇몇은 비아(VI)를 포함할 수 있다. 비아(VI)를 통하여, 도전 패턴(CP)이 활성 콘택(AC)과 전기적으로 연결될 수 있다. 비아(VI)를 통하여, 도전 패턴(CP)이 게이트 콘택(GC)과 전기적으로 연결될 수 있다.
도시되진 않았지만, 제1 금속층 상에 추가적인 금속층들이 제공될 수 있다. 제1 금속층 및 추가적인 금속층들을 통하여, 로직 셀이 다른 로직 셀들과 연결되어 설계된 회로를 구성할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (10)

  1. 기판 상에 하드 마스크막을 형성하는 것;
    제1 포토리소그래피 공정을 수행하여, 상기 하드 마스크막 상에 제1 몰드 패턴을 형성하는 것;
    상기 하드 마스크막의 노출된 표면 및 상기 제1 몰드 패턴의 노출된 표면 상에 스페이서막을 콘포멀하게 형성하는 것;
    제2 포토리소그래피 공정을 수행하여, 상기 스페이서막의 일부를 노출하는 제1 개구부를 갖는 제1 몰드막을 형성하는 것;
    상기 제1 개구부에 의해 노출된 상기 스페이서막의 상기 일부를 상기 하드 마스크막의 상면의 일부가 노출될 때까지 이방성 식각하여, 스페이서 패턴을 형성하는 것; 및
    상기 스페이서 패턴을 식각 마스크로 상기 하드 마스크막을 패터닝하는 것을 포함하되,
    상기 스페이서막은 상기 제1 몰드 패턴의 측벽을 덮는 제1 부분 및 상기 제1 부분으로부터 수평적으로 연장되는 제2 부분을 포함하고,
    상기 제1 개구부는 상기 제1 부분의 적어도 일부와 수직적으로 중첩되며,
    상기 스페이서 패턴을 형성하는 것은, 상기 제1 개구부에 의해 노출된 상기 제2 부분을 상기 이방성 식각으로 제거하는 것을 포함하고,
    상기 제1 부분의 상기 적어도 일부는, 상기 제2 부분을 제거하는 동안 식각 마스크로 사용되는 반도체 소자의 제조 방법.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 스페이서 패턴은 상기 제2 부분이 식각되어 형성된 제2 개구부를 갖고,
    상기 제2 개구부는 상기 제1 부분에 의해 자기 정렬적으로 형성되며,
    상기 제2 개구부는 상기 하드 마스크막의 상기 상면의 상기 일부를 노출하는 반도체 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 스페이서막을 형성하기 전에 제3 포토리소그래피 공정을 수행하여, 제1 몰드 패턴의 일부를 제거하는 것을 더 포함하되,
    상기 스페이서막은 제1 몰드 패턴의 상기 일부가 제거된 공간을 완전히 채우는 반도체 소자의 제조 방법.
  6. 제5항에 있어서,
    상기 제1 몰드 패턴의 상기 일부가 제거되면서, 상기 제1 몰드 패턴은 한 쌍의 제1 몰드 패턴들로 나뉘어지고,
    평면적 관점에서, 상기 한 쌍의 제1 몰드 패턴들은 서로 마주보는 라운드된 측벽들을 포함하는 반도체 소자의 제조 방법.
  7. 제1항에 있어서,
    상기 스페이서 패턴을 덮는 제2 몰드막을 형성하는 것;
    상기 제1 몰드 패턴의 상면이 노출될 때까지 평탄화 공정을 수행하는 것; 및
    노출된 상기 제1 몰드 패턴 및 상기 제2 몰드막을 동시에 제거하는 것을 더 포함하는 반도체 소자의 제조 방법.
  8. 제1항에 있어서,
    상기 기판 상에 층간 절연막을 형성하는 것, 상기 층간 절연막은 상기 기판과 상기 하드 마스크막 사이에 개재되고;
    패터닝된 상기 하드 마스크막을 식각 마스크로 상기 층간 절연막을 패터닝하는 것; 및
    패터닝된 상기 층간 절연막 상에 배리어 막 및 도전막을 순차적으로 형성하여, 상기 층간 절연막 내에 도전 패턴들을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  9. 제1항에 있어서,
    상기 제1 몰드 패턴을 형성하는 것은:
    상기 하드 마스크막 상에 제2 몰드막을 형성하는 것;
    상기 제1 포토리소그래피 공정을 수행하여, 상기 제2 몰드막 상에 제1 포토레지스트 패턴을 형성하는 것; 및
    상기 제1 포토레지스트 패턴을 식각 마스크로 상기 제2 몰드막을 패터닝하는 것을 포함하는 반도체 소자의 제조 방법.
  10. 제1항에 있어서,
    상기 제1 개구부를 갖는 상기 제1 몰드막을 형성하는 것은:
    상기 스페이서막 상에 상기 제1 몰드막을 형성하는 것;
    상기 제2 포토리소그래피 공정을 수행하여, 상기 제1 몰드막 상에 제2 포토레지스트 패턴을 형성하는 것; 및
    상기 제2 포토레지스트 패턴을 식각 마스크로 상기 제1 몰드막을 패터닝하여 상기 제1 개구부를 형성하는 것을 포함하는 반도체 소자의 제조 방법.
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