KR20160066876A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 반도체의 장치의 제조 방법은, 반도체 기판에 게이트 구조체 및 소오스 또는 드레인을 포함하는 트랜지스터를 형성하고, 상기 트랜지스터 상에 산화막을 형성하고, 상기 산화막 상에 마스크막 패턴을 형성하되, 상기 마스크막 패턴은 제1 폭을 갖는 제1 패턴과 상기 제1 폭과 다른 제2 폭을 갖는 제2 패턴을 포함하고, 상기 마스크막 패턴을 이용하여 상기 산화막의 일부를 제거하여 제1 및 제2 트렌치를 형성하고, 상기 제1 및 제2 트렌치를 질화막으로 채우고, 남겨진 상기 산화막을 제거하여 제3 및 제4 트렌치를 형성하고, 상기 제3 및 제4 트렌치를 채워 도전성 컨택을 형성하는 것을 포함하되, 상기 제3 트렌치의 최상부의 폭은 상기 제1 폭이고, 상기 제4 트렌치의 최상부의 폭은 상기 제2 폭인것을 포함한다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
최근 반도체 소자가 고집적화됨에 따라 컨택홀을 형성하기 위해 자기정렬 컨택(SAC; Self Aligned Contact) 공정이 이용되고 있다. 기존의 SAC 공정에서는 막질간 식각 선택비에 의해 오정렬 문제가 발생할 수 있다. 이러한 문제의 해결을 위해 다양한 방법으로 컨택을 형성하는 방법이 연구되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 제품 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 제품 신뢰성이 향상된 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 반도체 기판에 게이트 구조체 및 소오스 또는 드레인을 포함하는 트랜지스터를 형성하고, 상기 트랜지스터 상에 산화막을 형성하고, 상기 산화막 상에 마스크막 패턴을 형성하되, 상기 마스크막 패턴은 제1 폭을 갖는 제1 패턴과 상기 제1 폭과 다른 제2 폭을 갖는 제2 패턴을 포함하고, 상기 마스크막 패턴을 이용하여 상기 산화막의 일부를 제거하여 제1 및 제2 트렌치를 형성하고, 상기 제1 및 제2 트렌치를 질화막으로 채우고, 남겨진 상기 산화막을 제거하여 제3 및 제4 트렌치를 형성하고, 상기 제3 및 제4 트렌치를 채워 도전성 컨택을 형성하는 것을 포함하되, 상기 제3 트렌치의 최상부의 폭은 상기 제1 폭이고, 상기 제4 트렌치의 최상부의 폭은 상기 제2 폭인 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 또는 제2 트렌치의 최하부 폭은 그 최상부 폭보다 작을 수 있다.
본 발명의 몇몇 실시예에서, 상기 도전성 컨택의 최하부 폭은 그 최상부 폭보다 클 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 및 제2 트렌치를 상기 질화막으로 채우는 것은, 원자층 증착법(ALD)을 이용하여 상기 제1 및 제2 트렌치를 상기 질화막으로 채우는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 남겨진 상기 산화막을 제거하여 제3 및 제4 트렌치를 형성하는 것은, BOE계열(Buffered Oxide Etch) 식각 용액을 이용하여 상기 산화막을 제거하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 식각 용액은 HF 및 NH4F를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 산화막은 실리콘 산화막을 포함하고, 상기 질화막은 실리콘 질화막 또는 실리콘 산탄질화막을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 반도체 기판은 제1 영역과 제2 영역을 포함하고, 상기 제1 영역 상에 메모리 셀을 형성하는 것을 더 포함하고, 상기 트랜지스터를 형성하는 것은 상기 제2 영역 상에 트랜지스터를 형성하는 것을 포함하고, 상기 트랜지스터는 상기 메모리 셀로부터 리드한 데이터를 제공받거나 상기 메모리 셀에 라이트될 데이터를 제공하는데 이용될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법은, 반도체 기판에 게이트 구조체 및 소오스 또는 드레인을 포함하는 트랜지스터를 형성하고, 상기 트랜지스터 상에 제1 절연막을 형성하고, 상기 제1 절연막 상에 마스크막 패턴을 형성하고, 상기 마스크막 패턴을 이용하여 상기 산화막 내에 그 최하부 폭이 최상부 폭보다 작은 제1 트렌치를 형성하고, 상기 제1 트렌치를 상기 제1 절연막과 다른 절연 물질을 포함하는 제2 절연막으로 채우고, 상기 제1 절연막을 제거하여 제2 트렌치를 형성하고, 상기 제2 트렌치를 채우고 그 최하부 폭이 최상부 폭보다 큰 도전성 컨택을 형성하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 도전성 컨택의 상부와 하부 사이에 배치된 중간부의 폭은 상기 최상부 폭과 상기 최하부 폭 보다 작을 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 절연막을 제거하는 것은, 상기 제2 트렌치의 상부의 일부를 같이 식각하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 절연막은 실리콘 산화막을 포함하고, 상기 제2 절연막은 실리콘 질화막 또는 실리콘 산탄질화막을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 절연막 내에 제1 트렌치를 형성하는 것은, 상기 제1 절연막을 제1 등방성 식각하여 상기 제1 절연막 내에 상기 제1 트렌치를 형성하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 절연막을 제거하여 제2 트렌치를 형성하는 것은, 상기 제2 절연막을 마스크로 상기 제1 절연막을 제2 등방성 식각하여 상기 제2 트렌치를 형성하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 등방성 식각하는 것은, BOE계열(Buffered Oxide Etch) 식각 용액을 이용하여 상기 제1 절연막을 식각하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 BOE 계열 식각 용액은 HF 및 NH4F를 포함할 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는 반도체 기판 상에 형성된 게이트 구조체, 상기 반도체 기판 내에 형성된 소오스 또는 드레인 영역, 상기 게이트 구조체를 덮고 상기 소오스 또는 드레인 영역을 노출하는 실리콘 질화막, 및 상기 소오스 또는 드레인 영역과 전기적으로 접속된 도전성 컨택을 포함하되, 상기 도전성 컨택의 최하부 폭은 그 최상부 폭보다 큰 반도체 장치를 포함한다.
본 발명의 몇몇 실시예에서, 상기 실리콘 질화막은 실리콘 산탄질화막을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 반도체 기판은, 데이터를 저장하는 메모리 셀 영역과 상기 메모리 셀 영역으로부터 데이터를 제공받아 이를 처리하는 소자가 형성된 로직 영역을 포함하고, 상기 게이트 구조체와 상기 소오스 또는 드레인 영역은 상기 로직 영역에 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 게이트 구조체 상에 형성된 보호막; 및 상기 게이트 구조체의 적어도 일 측에 형성된 스페이서를 더 포함하고, 상기 도전성 컨택은 상기 보호막의 적어도 일부 및 상기 스페이서의 적어도 일부와 접촉하는 자기정렬 컨택(SAC; Self Aligned Contact)을 포함할 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 장치는 반도체 기판 상에 형성되고, 소오스 또는 드레인 영역을 포함하는 트랜지스터, 상기 트랜지스터를 덮는 질화막, 상기 질화막 내에 상기 소오스 또는 드레인 영역을 노출하도록 형성되고, 최상부의 폭이 제1 폭인 제1 트렌치, 상기 질화막 내에 상기 소오스 또는 드레인 영역을 노출하도록 형성되고, 최상부의 폭이 상기 제1 폭과 다른 제2 폭인 제2 트렌치, 상기 제1 트렌치를 채우고, 상기 소오스 또는 드레인 영역과 전기적으로 접속된 제1 도전성 컨택 및 상기 제2 트렌치를 채우고, 상기 소오스 또는 드레인 영역과 전기적으로 접속된 제2 도전성 컨택을 포함하되, 상기 제1 및 제2 도전성 컨택은 각각, 하부 폭이 그 상부 폭보다 큰 반도체 장치를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 블록도이다.
도 2은 도 1의 로직 영역의 단면도이다.
도 3은 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 5 내지 도 11은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 12는 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 13은 본 발명의 또 다른 실시예에 따른 반도체 장치의 사시도이다.
도 14는 도 13에 도시된 반도체 장치의 일부를 도시한 도면이다.
도 15는 본 발명의 또 다른 실시예에 따른 반도체 장치의 레이아웃도이다. 도 16 내지 도 19는 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 20은 도 12의 A-A를 따라 자른 단면도이다.
도 21는 도 13의 B-B를 따라 자른 단면도이다.
도 22은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 이용하여 제조된 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 23은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 이용하여 제조된 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 24 내지 도 26은 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법을 이용하여 제조된 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 블록도이다.
도 1을 참조하면, 반도체 장치는 로직 영역(200)과 메모리 셀(300)을 포함할 수 있다.
메모리 셀(300)에는 데이터를 저장할 수 있는 메모리 소자가 형성될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 메모리 셀(300)은 예를 들어, DRAM(Dynamic Random Access Memory) 셀을 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
본 발명의 다른 몇몇 실시예에서, 메모리 셀(300)은 DRAM외의 다른 메모리, 예를 들어, MRAM(Magnetoresistive Random Access Memory), PRAM(Phase-change Random Access Memory) 등을 포함할 수 있다.
로직 영역(200)에는 복수의 반도체 소자가 형성될 수 있다. 이러한 복수의 반도체 소자는 메모리 셀(300)로부터 리드한 데이터를 제공받거나 라이트될 데이터를 제공하는데 이용될 수 있다. 이러한 반도체 소자의 예로는 인버터(inverter), 프리 차저(pre charger) 등을 들 수 있으나, 본 발명이 이러한 예시에 제한되는 것은 아니다.
도 2는 도 1의 로직 영역의 단면도이다.
도 2를 참조하면, 반도체 장치(1)의 로직 영역은 반도체 기판(100), 트랜지스터(101), 도전성 컨택(110) 및 층간 절연막(170)을 포함한다.
반도체 기판(100)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 반도체 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 본 발명의 일 실시예에 따른 반도체 장치(1)에서, 반도체 기판(100)은 실리콘 기판인 것으로 설명한다.
트랜지스터(101)는 게이트 구조체(105) 및 소오스 또는 드레인(130)을 포함할 수 있다.
소오스 또는 드레인(130)은 도시된 것과 같이 게이트 구조체(105)의 적어도 일 측에 형성될 수 있다. 또한, 소오스 또는 드레인(130)는 인접한 게이트 구조체(105) 사이의 기판(100) 내에 형성될 수 있다.
본 발명의 몇몇 실시예에서, 반도체 기판(100)에 예를 들어, 에피택셜 성장 공정(epitaxial growth process)를 통한 액티브층(active layer)이 형성된 경우, 소오스 또는 드레인(130)은 액티브층 내에 형성될 수 있다.
한편, 도면에서는 반도체 기판(100) 내에 소오스 또는 드레인(130)이 형성된 것만을 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 소오스 또는 드레인(130)의 상면은 예를 들어, 에피택셜 성장 공정을 통해 반도체 기판(100)의 상면보다 높게 형성될 수도 있다.
소오스 및 드레인(130)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한 소오스 및 드레인(130)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
또한, 도면으로 도시하지는 않았으나, 소오스 및 드레인(130)은 LDD 구조로 형성될 수 있다. 다만, 본 발명이 이에 제한되는 것은 아니다.
게이트 구조체(105)는 게이트 전극(106), 스페이서(107), 게이트 절연막(108)을 포함할 수 있다.
게이트 전극(106)은 예를 들어, 도전성 물질을 포함할 수 있다. 이러한 도전성 물질의 예로는 도핑된 폴리 실리콘, 질화 티타늄(TiN), 질화 탄탈륨(TaN), 질화 텅스텐(WN), 티타늄(Ti), 탄탈륨(Ta) 및 텅스텐(W) 등을 들 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
게이트 절연막(108)은 반도체 기판(100)과 게이트 전극(106) 사이에 배치될 수 있다.
본 발명의 몇몇 실시예에서, 게이트 절연막(108)은 예를 들어, 고유전율(high-K) 물질을 포함할 수 있다.
고유전율 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide) 등을 포함하여 사용할 수 있으나, 본 발명이 이에 제한되지 않는다.
스페이서(107)는 게이트 구조체(105)의 적어도 일 측에 배치될 수 있다. 구체적으로, 스페이서(107)는 도 2에 도시된 것과 같이 게이트 전극(106)의 양 측에 배치될 수 있다. 이러한 스페이서(107)는 예를 들어, 실리콘 질화물(SiN) 또는 실리콘 산탄질화물(SiOCN)을 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
층간 절연막(170)은 반도체 기판(100) 상에 형성될 수 있다. 구체적으로, 층간 절연막(170)은 도시된 것과 같이 반도체 기판(100)상에 형성된 트랜지스터(101)를 덮는 형상으로 형성될 수 있다.
본 발명의 몇몇 실시예에서, 층간 절연막(170)은 질화막을 포함할 수 있다. 구체적으로, 층간 절연막(170)은 실리콘 질화막(SiN) 또는 실리콘 산탄질화막(SiOCN)을 포함할 수 있으나, 본 발명이 이러한 예시에 제한되는 것은 아니다.
본 실시예에서, 층간 절연막(170)에는 최상부 폭(w1)보다 최하부 폭(w2)이 큰 트렌치(115)가 형성될 수 있다. 본 실시예에서, 트렌치(115)의 형상이 이러한 이유는, 본 발명의 실시예들에 따른 반도체 장치의 제조 방법에서, 통상적인 컨택 형성 방법과는 달리 컨택을 형성하려는 영역 상에 마스크막을 형성하는 리버스 패터닝을 이용하기 때문이다. 이에 관한 구체적인 설명은 후술한다.
도전성 컨택(110)은 소오스 또는 드레인(130) 또는 게이트 전극(106) 상에 형성되며, 트렌치(115)를 채울 수 있다. 도전성 컨택(110)은 소오스 또는 드레인(130) 또는 게이트 전극(106)과 그 상부에 형성되는 다른 반도체 소자(예를 들어, 금속 배선)를 전기적으로 접속시킬 수 있다.
본 발명의 몇몇 실시예에서, 도전성 컨택(110)의 최하부 폭(w2)은 최상부 폭(w1)보다 크게 형성될 수 있다. 습식 식각 방식을 이용하는 경우, 식각이 진행됨에 따라 컨택홀 내에서 깊이가 깊어질수록 식각 용액에 의해 식각되는 양이 줄어들어 최하부 폭이 최상부 폭보다 작게 형성될 수 있다(즉, w1>w2).
그러나 본 실시예에 따른 도전성 컨택(110)은 최하부 폭(w2)이 상부 폭(w1)보다 넓게 형성됨으로써 도전성 컨택(110)의 하부에서 발생할 수 있는 오픈 불량을 방지할 수 있다. 이에 따라 이를 포함하는 반도체 장치의 제품 신뢰성을 향상시킬 수 있다.
도전성 컨택(110)은 도전성 물질을 포함할 수 있다. 본 발명의 몇몇 실시예에서, 이러한 도전성 물질로는 예를 들어, 다결정 실리콘, 금속 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법에서는, 후술하는 바와 같이, 도전성 컨택(110)을 형성시킬 위치에 마스크 패턴을 형성하는 리버스 패터닝 방식을 이용한다. 따라서, 사용자가 필요에 따라 원하는 형상으로 도전성 컨택(110)을 형성할 수 있는 장점이 있다.
이에 따라, 메모리 셀(도 1의 300)과 달리 복잡한 패턴으로 형성된 로직 영역(도 1의 200)의 도전성 컨택(110)도 신뢰성 있게 형성할 수 있다.
또한, 도전성 컨택(110)을 형성하기 위한 식각 공정에서 도전성 컨택(110)의 오픈 불량의 발생을 방지하여, 반도체 장치의 결함이 발생하는 것을 차단할 수 있다. 따라서, 반도체 장치의 제품 신뢰성이 향상될 수 있다.
도 3은 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 이하에서는, 앞서 설명한 실시예와 중복된 사항에 대해서는 자세한 설명을 생략하도록 하고, 그 차이점을 위주로 설명하도록 한다.
도 3을 참조하면, 본 실시예에 따른 반도체 장치(2)는, 트랜지스터(201) 상에 형성된 자기정렬 컨택(180)과, 게이트 전극(106) 상에 형성된 보호막(160)을 포함할 수 있다.
층간 절연막(170)은 게이트 구조체(109)를 덮고 소오스 또는 드레인(130)이 노출되도록 형성될 수 있다.
층간 절연막(170) 내에 형성된 트렌치(211)는 자기정렬 컨택(180)을 형성하기 위해 소오스 또는 드레인(130)의 적어도 일부 상면을 노출시킬 수 있다.
자기정렬 컨택(180)은 트렌치(211)가 도전성 물질로 채워져 형성될 수 있다.
보호막(160)은 게이트 전극(106) 상에 형성될 수 있다. 구체적으로, 보호막(160)은 게이트 전극(106) 상에 도시된 것과 같이 게이트 전극(106)에 정렬된 형상으로 형성될 수 있다.
보호막(160)은 절연 물질을 포함할 수 있다. 본 발명의 몇몇 실시예에서, 보호막(160)은 예를 들어, 실리콘 질화막(SiN)을 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
이렇게 절연 물질을 포함하는 보호막(160)은 자기정렬 컨택(180)이 형성되는 과정에서, 자기정렬 컨택(180)과 게이트 전극(106)이 전기적으로 접속되는 것을 방지하는 역할을 할 수 있다. 이에 따라, 자기정렬 컨택(180)은 게이트 전극(106)의 양측에 형성된 소오스 또는 드레인(103)과 전기적으로 접속하고, 게이트 전극(106)과는 전기적으로 접속되지 않을 수 있다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 이하에서는 앞서 설명한 실시예와 중복된 설명은 생략하고 차이점을 위주로 설명한다.
도 4를 참조하면, 본 발명의 다른 실시예에 따른 반도체 장치(3)는 도전성 컨택(210)의 형상이 앞서 설명한 실시예와 다를 수 있다.
구체적으로, 도전성 컨택(210)의 중간부 폭(w5)은 최상부 폭(w1)보다 작게 형성될 수 있다. 또한, 도전성 컨택(210)의 중간부 폭(w5)은 최하부 폭(w2)보다 작게 형성될 수 있다.
더욱 구체적으로, 도전성 컨택(210)의 최상부 폭(w1)과 최하부 폭(w2)은 실질적으로 동일하게 형성될 수 있고, 도전성 컨택(210)의 최상부 폭(w1)과 최하부 폭(w2)은 중간부 폭(w5)보다 크게 형성될 수 있다.
이 경우 도전성 컨택(210)의 최상부의 접촉면적이 증가함으로써 도전성 컨택(210) 상에 형성될 수 있는 반도체 소자(예를 들어, 배선)와의 전기적 접속 특성이 더 좋아질 수 있다. 또한, 컨택의 오픈 불량으로 인한 반도체 장치의 불량을 방지할 수 있다.
도 5 내지 도 11은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
먼저, 도 5를 참조하면, 반도체 기판(100) 상에 트렌지스터(101)를 형성한다.
구체적으로, 먼저, 반도체 기판(100) 상에 절연 물질, 도전 물질을 형성한다. 그리고, 반도체 기판(100) 상에 형성된 절연 물질과 도전 물질을 패터닝(patterning)하여 게이트 절연막(108)과 게이트 전극(106)을 형성한다.
이어서, 형성된 게이트 전극(106)을 마스크로 반도체 기판(100)에 불순물을 도핑하여, 게이트 전극(106)의 양 측에 소오스 또는 드레인(130)을 형성한다.
이어서, 게이트 전극(106)을 덮는 절연막을 덮고, 이를 식각하여 게이트 전극(106)의 양 측에 스페이서(107)를 형성한다.
이어서, 트랜지스터(101) 상에 제1 절연막(120)을 형성한다.
본 실시예에서, 제1 절연막(120)은 예를 들어, 산화막을 포함할 수 있다. 구체적으로, 제1 절연막(120)은 예를 들어, 실리콘 산화막(SiO2)을 포함할 수 있다.
제1 절연막(120)은 도시된 것과 같이 트랜지스터(101)를 완전히 덮도록 형성될 수 있다.
제1 절연막(120)은 예를 들어, CVD(Chemical Vapor Deposition), PECVD(Plasma Enhanced CVD) 등의 방법을 이용하여 컨포멀하게 형성될 수 있다.
제1 절연막(120)을 형성하는 경우에 제1 절연막(120)의 내부에 상하부 포토레지스트를 포함하는 경우가 있으나, 본 발명의 실시예에 따른 반도체 소자의 제조 방법은 이러한 추가 공정이 필요 없다.
이에 따라 반도체 기판(100) 상에 하부 포토레지스트를 형성하는 단계와, 하부 포토레지스트 위에 산화막과 상부 포토레지스트를 차례로 형성하는 단계가 필요하지 않다. 따라서 동일한 구조의 반도체 소자를 제조할 때, 제조 공정을 단축시킬 수 있는 장점이 있다.
다음 도 6을 참조하면, 게이트 전극(106)과 제1 절연막(120) 상에 마스크막 패턴(140)을 형성한다.
본 발명의 몇몇 실시예에서, 이러한 마스크막 패턴(140)은 단단한 막질로 이루어질 수 있으며, 스페이서(107)와 실질적으로 동일한 물질로 이루어질 수 있다. 구체적으로, 이러한 마스크막 패턴(140)으로는 예를 들어, 실리콘 질화막(SiN)이 사용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
본 실시예에서, 마스크막 패턴(140)은 도전성 컨택(도 11의 110)을 형성할 위치에 형성할 수 있다. 즉, 본 실시예에서는 도전성 컨택(도 11의 110)이 형성될 부분을 제외한 영역에 마스크막 패턴(140)을 형성하는 것이 아니라, 마스크막 패턴(140)을 도전성 컨택(도 11의 110)을 형성할 위치에 형성할 수 있다.
또한, 후술하는 것과 같이 도전성 컨택(도 11의 110)을 형성할 위치 주위에 제1 트렌치(도 7의 111)를 형성하는 경우에, 제1 트렌치(도 7의 111)의 최상부 폭(도 7의 w3)이 최하부 폭(도 7의 w4)보다 클 수 있다. 제1 트렌치(도 7의 111)에 채워진 제2 절연막(도 8의 150)을 마스크로 하여 제1 절연막(120)을 식각할 수 있다.
이 때문에, 도전성 컨택(110)의 최하부 폭(도 2의 w2)을 최상부 폭(도 2의 w1)보다 크게 형성할 수 있다. 이에 따라, 도전성 컨택(110)의 형성 과정에서 발생할 수 있는 컨택의 오픈 불량을 방지할 수 있다. 따라서, 반도체 장치의 제품 신뢰성을 향상 시킬 수 있다.
다음 도 7을 참조하면, 마스크막 패턴(140)을 이용하여 제1 절연막(120) 내에 제1 트렌치(111)를 형성한다. 이때, 제1 트렌치(111)를 형성하는 것은 예를 들어, 등방성 식각을 이용할 수 있다. 구체적으로, 제1 트렌치(111)를 형성하는 것은 예를 들어, HF 및 NH4F를 포함하는 용액을 식각액으로 이용하여 제1 절연막(120)을 습식 식각(wet etching)하는 것을 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
본 발명의 몇몇 실시예에서, 제1 트렌치(111)를 형성할 때 식각이 진행되어 제1 트렌치(111)의 하부로 내려갈수록 식각용액에 의해 식각되는 양이 줄어들 수 있다. 따라서 제1 트렌치(111)의 깊이가 깊어질수록 폭이 좁아져, 제1 트렌치(111)의 최하부 폭(w4)이 최상부 폭(w3)보다 작을 수 있다.
다음 도 8을 참조하면, 제1 트렌치(111)를 제2 절연막(150)으로 채운다. 구체적으로, 제2 절연막(150)을 제1 트렌치(111)와 게이트 구조체(105)를 덮도록 채울 수 있다.
본 발명의 몇몇 실시예에서, 제1 트렌치(111)를 제2 절연막(150)채우는 것은, 원자층 증착법(ALD: Atomic Layer Deposition)을 이용하여 제1 트렌치(111)를 제2 절연막(150)으로 채우는 것을 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
이처럼 본 실시예에서는, 제1 트렌치(111)를 제2 절연막(150)으로 채우는 공정에서, ALD를 사용함으로써, 제1 트렌치(111)의 폭이 점차 미세화됨에 따라 제2 절연막(150)이 제1 트렌치(111)를 균일하게 채우지 못하는 문제를 해결할 수 있다.
본 발명의 몇몇 실시예에서, 제2 절연막(150)은 예를 들어, 질화막을 포함할 수 있다. 구체적으로, 제2 절연막(150)은 예를 들어, 실리콘 산탄질화막(SiOCN)을 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
도 9을 참조하면, 예를 들어, 평탄화 공정을 사용하여 제1 절연막(120)의 상면을 노출시킨다. 이러한 평탄화 공정은 예를 들어, CMP 공정을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 제1 절연막(120)을 덮은 제2 절연막(150)의 일부와 마스크막 패턴(도 8의 140)은 이러한 평탄화 공정을 통해 함께 제거될 수 있다.
도 10을 참조하면, 제1 절연막(도 9의 120)을 제거하여 제2 트렌치(112)를 형성한다.
이렇게 제1 절연막(도 9의 120)을 제거하는 것은, 제1 절연막(도 9의 120)과 제2 절연막(150) 간의 식각 선택비를 이용할 수 있다. 구체적으로, 제2 절연막(150)에 대해 식각 선택비를 갖는 식각 액을 사용하여 제1 절연막(도 9의 120)을 제거할 수 있다.
본 발명의 몇몇 실시예에서, 제2 절연막(150)을 마스크로 이용하여 제1 절연막(120)을 제거하여 제2 트렌치(112)를 형성할 수 있다. 이때 제2 트렌치(112)를 형성하는 것은 예를 들어, 등방성 식각을 이용할 수 있다.
구체적으로 이러한 식각 공정은, 예를 들어, BOE(Buffered Oxide Etch)계열 식각 용액을 이용할 수 있다. 이러한 BOE 계열 식각 용액은 예를 들어, HF 및 NH4F를 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
이렇게 제2 트렌치(112)가 형성됨으로써, 소오스 또는 드레인(130)의 상면 일부가 도시된 것과 같이 노출될 수 있다.
제2 트렌치(112) 주위에 형성된 제1 트렌치(도 7의 111)의 최상부 폭(도 7의 w3)이 최하부 폭(도 7의 w4)보다 클 수 있다. 또한 제1 트렌치(도 7의 111)에 채워진 제2 절연막(도 9의 150)을 마스크로 하여 제1 절연막(120)을 식각할 수 있다. 이 때문에, 제2 트렌치(112)의 최하부 폭(w2)는 최상부 폭(w1)보다 클 수 있다.
도 11을 참조하면, 제2 트렌치(112)에 도전성 컨택(110)을 형성한다. 이러한 도전성 컨택(110)은 도전성 물질을 포함할 수 있다.
예를 들어, 도전성 컨택(110)은 다결정 실리콘, 금속 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
도 12는 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다. 이하에서는 앞서 설명한 실시예와 중복된 설명은 생략하고 차이점을 위주로 설명한다.
먼저, 앞서 도 5 내지 도 9를 참조하여 설명한 제조 공정을 수행한다.
다음, 도 12를 참조하면, 제1 절연막(도 8의 120)을 제거하여 제2 트렌치(212)를 형성한다.
이러한 제2 트렌치(212) 형성 공정에서, 본 실시예에서는, 제2 절연막(150)의 상부 일부가 도시된 것과 같이 같이 식각될 수 있다.
이는 제1 절연막(도 8의 120)을 제거하는 과정 중 제1 절연막(도 8의 120)과 제2 절연막(150) 간의 식각 선택비에도 불구하고 식각 용액이 상단에 진입하면서 제2 절연막(150)의 일부를 같이 식각할 수 있기 때문이다.
이로 인하여 제2 트렌치(212)의 최하부의 폭(w2) 뿐만 아니라 최상부의 폭(w1) 또한 중간부의 폭(w5)보다 더 커질 수 있다.
다음, 제2 트렌치(212)를 도전성 컨택(도 4의 210)으로 채운다.
이와 같은 제조 방법을 통해 도전성 컨택(도 4의 210)을 형성할 경우, 도전성 컨택(도 4의 210)의 최상부의 접촉면적이 증가할 수 있다.
이로써 도전성 컨택(도 4의 210) 상에 형성될 수 있는 반도체 소자와의 전기적 접속 특성이 더 좋아질 수 있고, 컨택과 소자 간의 접촉 불량으로 인한 반도체 장치의 불량을 방지할 수 있다. 이에 따라, 반도체 장치의 제품 신뢰성이 향상될 수 있다.
도 13은 본 발명의 또 다른 실시예에 따른 반도체 장치의 사시도이다. 도 14는 도 13에 도시된 반도체 장치의 일부를 도시한 도면이다. 설명의 편의상, 앞서 설명한 실시예와 중복된 설명은 생략하고 차이점을 위주로 설명한다.
도 13을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 장치(4)는 핀 타입 반도체 장치에 관한 것이고, 도 14를 참조하면, 도 13에 도시된 반도체 장치(4) 중 층간 절연막(도 13의 430)을 제외한 일부를 도시하였다.
구체적으로 설명하면, 반도체 장치(4)는 기판(400), 필드 절연막(405), 제1 게이트 구조체(410), 제2 게이트 구조체(420), 제1 내지 제3 핀(F1~F3), 제1 내지 제3 소오스 또는 드레인(411~413), 층간 절연막(430), 제1 및 제2 도전성 컨택(415, 416) 등을 포함할 수 있다.
기판(400)은 본 발명의 일 실시예에 따른 반도체 장치(1)의 기판(도 2의 100)과 실질적으로 동일할 수 있다.
필드 절연막(405)은 기판(400) 상에 형성될 수 있다. 필드 절연막(405)는 예를 들어, HDP 산화막, SOG 산화막, CVD 산화막 등일 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 필드 절연막(405)는 소자 분리를 위해 이용될 수 있다.
제1 내지 제3 핀(F1~F3)은 기판(400) 상에 형성될 수 있으며, 예를 들어 제1 내지 제3 핀(F1~F3)은 기판(400) 상에 돌출되어 형성될 수 있다. 구체적으로, 제1 내지 제3 핀(F1~F3)은 기판(400)으로부터 제3 방향(Z)으로 돌출되어 형성될 수 있다.
제1 내지 제3 핀(F1~F3)은 제2 방향(Y)으로 길게 연장될 수 있다. 구체적으로, 제1 내지 제3 핀(F1~F3)은 장변과 단변을 가질 수 있으며, 제1 내지 제3 핀(F1~F3)은 장변 방향으로 연장되며 서로 인접하여 형성될 수 있다. 도 14에서는 장변 방향이 제2 방향(Y)으로, 단변 방향이 제1 방향(X)으로 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어 제1 내지 제3 핀(F1~F3)은 장변 방향이 제1 방향(X), 단변 방향이 제2 방향(Y)일 수도 있다.
제1 내지 제3 핀(F1~F3)은 기판(400)의 일부일 수도 있고, 기판(400)으로부터 성장된 에피층(epitaxial layer)을 포함할 수도 있다.
제1 게이트 구조체(410)는 제1 내지 제3 핀(F1~F3)과 교차하도록 형성될 수 있다. 제1 게이트 구조체(410)는 게이트 전극(406), 스페이서(407)와 게이트 절연막(408)을 포함할 수 있다.
제1 게이트 구조체(410)의 게이트 전극(406), 스페이서(407), 게이트 절연막(408)은 본 발명의 일 실시예에 따른 반도체 장치(1)의 게이트 전극(도 2의 106), 스페이서(도 2의 107), 게이트 절연막(도 2의 108)과 실질적으로 동일할 수 있다.
제2 게이트 구조체(420)는, 제1 게이트 구조체(410)의 제1 방향(X)의 길이(L1)를 제외하고, 제1 게이트 구조체(410)와 실질적으로 동일하게 형성될 수 있다.
제2 게이트 구조체(420)는, 제1 및 제2 핀(F1, F2)과 교차하도록 형성될 수 있다. 도 14에서는 제2 게이트 구조체(420)의 제1 방향(X)의 길이(L2)가 제1 게이트 구조체(410)의 제1 방향(X)의 길이(L1)보다 작은 것으로 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니다. 즉, 사용자의 필요에 따라 제1 게이트 구조체(410)의 제1 방향(X)의 길이(L1)가 제2 게이트 구조체(420)의 제1 방향(X)의 길이(L2)보다 작게 형성될 수도 있다.
스페이서(407)는 제1 및 제2 게이트 구조체(410, 420)의 측면 중 적어도 일 측에 형성될 수 있다. 도 14에 도시된 것과 같이 스페이서(407)는 경사진 형태로 형성될 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 즉, 스페이서(407)의 측면은 수직면으로 형성될 수도 있다.
제1 내지 제3 소오스 또는 드레인(411~413)은 제1 게이트 구조체(410)의 적어도 일 측 및 각각 제1 내지 제3 핀(F1~F3) 내에 형성될 수 있다. 제1 내지 제3 소오스 또는 드레인(411~413)과 제1 게이트 구조체(410)는 스페이서(407)에 의하여 절연될 수 있다.
도시된 것과 같이, 제1 내지 제3 소오스 또는 드레인(411~413)은 육각형 형상일 수 있으나 본 발명이 이에 제한되는 것은 아니다. 즉, 제1 내지 제3 소오스 또는 드레인(411~413)은 다이아몬드 형상, 원 형상 및 직사각형 형상 등일 수 있다.
도 14에 도시된 것과 같이 제3 소오스 또는 드레인(413)은 제1 게이트 구조체(410)의 일 측에만 배치될 수 있다. 다만 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 제2 게이트 구조체(420)의 제1 방향(X) 길이(L2)가 제1 게이트 구조체(410)의 제1 방향(X) 길이(L1)와 동일하도록 형성되는 경우에, 제3 소오스 또는 드레인(413)이 제1 게이트 구조체(410)와 제2 게이트 구조체(420)를 연결하도록 제1 게이트 구조체(410)의 양측에 배치될 수도 있다.
제1 내지 제3 소오스 또는 드레인(411~413)은 도시된 것과 같이 서로 인접하여 형성될 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 즉, 제1 내지 제3 소오스 또는 드레인(411~413)은 서로 분리되어 형성될 수도 있다.
반도체 장치(4)가 NMOS 트랜지스터인 경우, 제1 내지 제3 소오스 또는 드레인(411~413)은 기판(400)과 동일 물질 또는, 인장 스트레스 물질을 포함할 수 있다. 예를 들어, 기판(400)이 Si일 때, 제1 내지 제3 소오스 또는 드레인(411~413)은 Si이거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC, SiP)을 포함할 수 있다. 인장 스트레스 물질은 제1 게이트 구조물(410) 하부의 제1 내지 제3 핀(F1~F3), 즉 채널 영역에 인장 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
한편, 반도체 장치(4)가 PMOS 트랜지스터인 경우, 제1 내지 제3 소오스 또는 드레인(411~413)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자 상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 제1 게이트 구조물(410) 하부의 제1 내지 제3 핀(F1~F3), 즉 채널 영역에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도를 향상시킬 수 있다.
제1 도전성 컨택(415)은 제1 내지 제3 핀(F1~F3) 및 기판(400) 상에 형성될 수 있다. 제1 도전성 컨택(415)은 제1 내지 제3 소오스 또는 드레인(411~413)과 그 상부에 형성되는 다른 반도체 소자(예를 들어, 금속 배선)를 전기적으로 접속시킬 수 있다.
앞서 설명한 본 발명의 일 실시예에 다른 반도체 장치와 같이, 제1 도전성 컨택(415)의 최하부 폭(W7)은 최상부 폭(W6)보다 크게 형성될 수 있다. 따라서 제1 도전성 컨택(415)의 형성하기 위한 식각 공정에서 제1 도전성 컨택(415)과 제1 내지 제3 소오스 또는 드레인(411~413) 간의 접촉 불량의 발생을 방지하여 반도체 장치의 결함이 발생하는 것을 막을 수 있다. 따라서, 반도체 장치의 제품 신뢰성을 향상시킬 수 있다.
제2 도전성 컨택(416)은 제1 및 제2 핀(F1, F2) 및 기판(400) 상에 형성될 수 있다. 도 14에 도시된 것과 같이, 제2 도전성 컨택(416)의 최상부 폭(W8) 및 최하부 폭(W9)이 제1 도전성 컨택(415)의 최상부 폭(W6) 및 최하부 폭(W7)보다 작게 형성될 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 즉, 제2 게이트 구조체(420)의 제1 방향(X)의 길이(L2)가 제1 게이트 구조체(410)의 제1 방향(X)의 길이(L1)보다 크거나 동일한 경우에는, 이에 따라 교차하는 핀의 수가 달라질 수 있다. 따라서 핀 상에 형성되는 제2 도전성 컨택(416)의 상부 및 하부 폭(W8, W9) 각각은 제1 도전성 컨택(415)의 상부 및 하부 폭(W6, W7)과 같거나 크게 형성될 수 있다.
도 14에서 제1 및 제2 도전성 컨택(415, 416)은 제1 내지 제3 핀(F1~F3) 상에서 하나로 형성되어 전기적으로 연결된 형태로 도시되었으나, 본 발명이 이에 제한되는 것은 아니다. 즉, 제1 및 제2 도전성 컨택(415, 416)은 핀 별로 서로 분리되도록 형성될 수도 있다.
제1 및 제2 도전성 컨택(415, 416)은 뒤에 설명할 반도체 장치의 제조 방법에 따라 형성될 수 있다. 즉, 제1 및 제2 도전성 컨택(415, 416)을 형성시킬 위치에 마스크 패턴을 형성하여, 제1 및 제2 도전성 컨택(415, 416)을 형성할 수 있다. 따라서, 사용자가 형성시키고자 하는 위치에 정확하게 제1 및 제2 도전성 컨택(415, 416)을 형성할 수 있는 장점이 있다.
층간 절연막(430)은 필드 절연막(405) 상에 형성되고, 제1 및 제2 게이트 구조체(410, 420)와 필드 절연막(405)을 덮도록 형성할 수 있다. 본 발명의 몇몇 실시예에서, 층간 절연막(430)은 질화막을 포함할 수 있다. 구체적으로, 층간 절연막(430)은 실리콘 질화막(SiN) 또는 실리콘 산탄질화막(SiOCN)을 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
도 15는 도 13의 A-A를 따라 자른 단면도이다.
도 15를 참조하면, 제1 도전성 컨택(415)의 최하부 폭(W7)은 최상부 폭(W6)보다 크게 형성될 수 있다. 따라서 제1 도전성 컨택(415)과 제1 내지 제3 소오스 또는 드레인(411~413) 사이의 접촉 불량의 발생을 방지할 수 있다.
도 16은 도 13의 B-B를 따라 자른 단면도이다.
도 16을 참조하면, 제2 도전성 컨택(416)의 최상부 폭(W8)과 최하부 폭(W9)은 제1 도전성 컨택(415)의 최상부 폭(W6)과 최하부 폭(W7)보다 작게 형성될 수 있다. 이처럼 도전성 컨택의 제1 방향(X)으로의 폭이 다르게 형성되어야 하는 경우에 뒤에 설명할 것과 같이, 마스크 패턴(도 17의 440)의 길이(예를 들어 제1 방향(X) 길이)를 달리 형성하고, 이를 이용하여 도전성 컨택을 형성시킬 수 있다.
이하에서는, 본 발명의 또 다른 실시예에 따른 반도체 장치(4)의 제조 방법에 대하여 설명하기로 한다.
도 17 내지 도 19는 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 17을 참조하면, 우선, 필드 절연막(405), 제1 내지 제3 소오스 또는 드레인(411~413) 상에 산화막(450)을 형성한다. 그 후, 산화막(450) 상에 마스크막 패턴(440)을 형성하고, 이를 이용하여 제1 트렌치(T1)를 형성한다.
다음 도 18을 참조하면 제1 트렌치(T1)에 층간 절연막(430)을 채운다. 층간 절연막을 채우는 것은 ALD를 이용하여 층간 절연막(430)을 채우는 것을 포함할 수 있다.
층간 절연막을 채우는 것은 예를 들어, 산화막(450)보다 식각 내성을 갖는 물질일 수 있다. 구체적으로, 실리콘 질화막 또는 실리콘 산탄질화막을 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
도 19을 참조하면, 산화막(450)을 제거하여 제2 트렌치(T2)를 형성한다. 산화막(450)을 제거하는 것은, 예를 들어 습식 식각 방식을 이용할 수 있다. 이러한 경우에, 산화막(450)과 층간 절연막(430)의 식각 선택비를 이용할 수 있다. 구체적으로, 층간 절연막(430)에 대하여 식각 선택비를 갖는 식각액을 사용하여 산화막(450)을 제거할 수 있다.
도 19는 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법이다.
도 19를 참조하면, 도 12에서 설명한 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법과 같이 제3 트렌치(T3) 형성 공정에서, 층간 절연막(430)의 상부 일부가 도시된 것과 같이 함께 식각될 수 있다. 따라서 제3 트렌치(T3)를 채우는 도전성 컨택이 형성되는 경우에 도전성 컨택 상의 반도체 소자(예를 들어, 배선)와의 접촉 면적이 커질 수 있다. 이에 따라 반도체 소자 간의 전기적 접속 특성이 더 좋아질 수 있고, 도전성 컨택과 제1 내지 제3 소오스 또는 드레인(411~413) 간의 접촉 불량을 방지할 수 있다.
도 21은 본 발명의 또 다른 실시예에 따른 반도체 장치의 레이아웃도이다.
반도체 장치는 제1 내지 제6 게이트 구조체(410, 420, 510, 520, 530, 540)를 포함할 수 있다.
제4 내지 제8 핀(F4~F8)은 앞에서 설명한 제1 내지 제3 핀(F1~F3)과 실질적으로 동일하게 형성될 수 있다. 따라서 제4 내지 제8 핀 (F4~F8)은 기판(400)으로부터 돌출된 형상으로 형성될 수 있다.
제1 내지 제6 게이트 구조체(410, 420, 510, 520, 530, 540)는 반도체 장치의 설계에 따라 다양한 형태로 형성될 수 있다. 즉, 제1 내지 제6 게이트 구조체(410, 420, 510, 520, 530, 540)는 일 방향(예를 들어, 도 15의 제1 방향(X))으로 연장되도록 형성될 수 있다. 그 결과, 도시된 것과 같이 다양한 좌우 방향 길이를 가질 수 있으며, 각 게이트 구조체에 연결된 핀의 개수는 서로 다를 수 있다.
제3 내지 제6 도전성 컨택(515~518)은 제1 및 제2 도전성 컨택(415, 416)과 실질적으로 동일하게 형성될 수 있다. 따라서 제3 내지 제6 도전성 컨택(515~518)은 기판(400) 및 기판(400) 상에 형성된 제4 내지 제8 핀(F4~F8) 상에 형성될 수 있다.
제1 내지 제6 도전성 컨택(415, 416, 515, 516, 517, 518)은 각기 다른 제1 방향(X)의 길이를 가질 수 있도록 형성될 수 있다. 다만 도 21에 도시된 것은 예시적인 것이며, 본 발명이 이에 제한되는 것은 아니다. 즉, 각 게이트 구조체 및 핀과의 연결 상태에 따라 핀 상에 형성되는 제1 내지 제6 도전성 컨택(415, 416, 515, 516, 517, 518)의 제1 방향(X) 길이는 얼마든지 달라질 수 있다.
본 발명의 또 다른 실시예에 따른 반도체 장치는, 앞에서 설명할 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법을 이용할 수 있다. 즉, 제1 내지 제6 도전성 컨택(415, 416, 515, 516, 517, 518)을 형성할 위치에 마스크 패턴을 형성할 수 있다. 따라서 복잡한 패턴으로 형성된 로직 영역(도1의 200)에서 다양한 크기를 갖는 도전성 컨택을 신뢰성 있게 형성할 수 있다.도 22은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 이용하여 제조된 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 22을 참조하면, SoC 시스템(1000)은 어플리케이션 프로세서(1001)와, DRAM(1060)을 포함한다.
어플리케이션 프로세서(1001)는 중앙처리부(1010), 멀티미디어 시스템(1020), 버스(1030), 메모리 시스템(1040), 주변 회로(1050)을 포함할 수 있다.
중앙처리부(1010)는 SoC 시스템(1000)의 구동에 필요한 연산을 수행할 수 있다. 본 발명의 몇몇 실시예에서, 중앙처리부(1010)는 복수의 코어를 포함하는 멀티 코어 환경으로 구성될 수 있다.
멀티미디어 시스템(1020)은, SoC시스템(1000)에서 각종 멀티미디어 기능을 수행하는데 이용될 수 있다. 이러한 멀티미디어 시스템(1020)은 3D 엔진(3D engine) 모듈, 비디오 코덱(video codec), 디스플레이 시스템(display system), 카메라 시스템(camera system), 포스트-프로세서(post -processor) 등을 포함할 수 있다.
버스(1030)는, 중앙처리부(1010), 멀티미디어 시스템(1020), 메모리 시스템(1040), 및 주변 회로(1050)가 서로 데이터 통신을 하는데 이용될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 버스(1030)는 다층 구조를 가질 수 있다. 구체적으로, 이러한 버스(1030)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
메모리 시스템(1040)은, 어플리케이션 프로세서(1001)가 외부 메모리(예를 들어, DRAM(1060))에 연결되어 고속 동작하는데 필요한 환경을 제공할 수 있다. 본 발명의 몇몇 실시예에서, 메모리 시스템(1040)은 외부 메모리(예를 들어, DRAM(1060))를 컨트롤하기 위한 별도의 컨트롤러(예를 들어, DRAM 컨트롤러)를 포함할 수도 있다.
주변 회로(1050)는, SoC시스템(1000)이 외부 장치(예를 들어, 메인 보드)와 원활하게 접속되는데 필요한 환경을 제공할 수 있다. 이에 따라, 주변 회로(1050)는 SoC시스템(1000)에 접속되는 외부 장치가 호환 가능하도록 하는 다양한 인터페이스를 구비할 수 있다.
DRAM(1060)은 어플리케이션 프로세서(1001)가 동작하는데 필요한 동작 메모리로 기능할 수 있다. 본 발명의 몇몇 실시예에서, DRAM(1060)은, 도시된 것과 같이 어플리케이션 프로세서(1001)의 외부에 배치될 수 있다. 구체적으로, DRAM(1060)은 어플리케이션 프로세서(1001)와 PoP(Package on Package) 형태로 패키징될 수 있다.
이러한 SoC 시스템(1000)의 구성 요소 중 적어도 하나는 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 통해 제조될 수 있다.
구체적으로, 메모리 시스템(1040)은 도 1의 로직 영역(300)에 대응되고, DRAM(1060)은 도 1의 메모리 셀(200)에 대응될 수 있다.
또한, DRAM(1060) 내에 배치된 로직 회로는 도 1의 로직 영역(300)에 대응되고, DRAM(1060) 내에 배치된 메모리 셀은 도 1의 메모리 셀(200)에 대응될 수 있다. 하지만, 본 발명이 이러한 예시에 제한되는 것은 아니다.
도 23는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 이용하여 제조된 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 23를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다.
도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 이 때 이러한 동작 메모리로서, 앞서 설명한 본 발명의 실시예에 따른 반도체 장치의 제조 방법에 의해 제조된 반도체 장치가 채용되어 제품 신뢰성을 향상시킬 수 있다.
또한, 앞서 설명한 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 통해 제조된 반도체 장치는, 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 24 내지 도 26는 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법을 이용하여 제조된 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
도 24은 태블릿 PC(1200)을 도시한 도면이고, 도 25은 노트북(1300)을 도시한 도면이며, 도 26은 스마트폰(1400)을 도시한 것이다. 본 발명의 실시예들에 따른 반도체 장치 중 적어도 하나는 이러한 태블릿 PC(1200), 노트북(1300), 스마트폰(1400) 등에 사용될 수 있다.
또한, 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법을 통해 제조된 반도체 장치는, 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
즉, 이상에서는 본 실시예에 따른 반도체 시스템의 예로, 태블릿 PC(1200), 노트북(1300), 및 스마트폰(1400)만을 들었으나, 본 실시예에 따른 반도체 시스템의 예가 이에 제한되는 것은 아니다.
본 발명의 몇몇 실시예에서, 반도체 시스템은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등으로 구현될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 101: 트랜지스터
105, 415, 416: 게이트 구조체 110: 도전성 컨택
130, 411, 412, 413: 소오스 또는 드레인
170, 430: 층간 절연막 200: 로직 영역
300: 메모리 셀
F1~F8: 핀

Claims (10)

  1. 반도체 기판에 게이트 구조체 및 소오스 또는 드레인을 포함하는 트랜지스터를 형성하고,
    상기 트랜지스터 상에 산화막을 형성하고,
    상기 산화막 상에 마스크막 패턴을 형성하되, 상기 마스크막 패턴은 제1 폭을 갖는 제1 패턴과 상기 제1 폭과 다른 제2 폭을 갖는 제2 패턴을 포함하고,
    상기 마스크막 패턴을 이용하여 상기 산화막의 일부를 제거하여 제1 및 제2 트렌치를 형성하고,
    상기 제1 및 제2 트렌치를 질화막으로 채우고,
    남겨진 상기 산화막을 제거하여 제3 및 제4 트렌치를 형성하고,
    상기 제3 및 제4 트렌치를 채워 도전성 컨택을 형성하는 것을 포함하되,
    상기 제3 트렌치의 최상부의 폭은 상기 제1 폭이고, 상기 제4 트렌치의 최상부의 폭은 상기 제2 폭인 반도체 장치의 제조 방법.
  2. 제 1항에 있어서,
    상기 제1 및 제2 트렌치의 최하부 폭은 그 최상부 폭보다 작은 반도체 장치의 제조 방법.
  3. 제 2항에 있어서,
    상기 도전성 컨택의 최하부 폭은 그 최상부 폭보다 큰 반도체 장치의 제조 방법.
  4. 제 1항에 있어서,
    상기 산화막은 실리콘 산화막를 포함하고, 상기 질화막은 실리콘 질화막 또는 실리콘 산탄질화막을 포함하는 반도체 장치의 제조 방법.
  5. 제 1항에 있어서,
    상기 반도체 기판은 제1 영역과 제2 영역을 포함하고,
    상기 제1 영역 상에 메모리 셀을 형성하는 것을 더 포함하고,
    상기 트랜지스터를 형성하는 것은 상기 제2 영역 상에 트랜지스터를 형성하는 것을 포함하고,
    상기 트랜지스터는 상기 메모리 셀로부터 리드한 데이터를 제공받거나 상기 메모리 셀에 라이트될 데이터를 제공하는데 이용되는 반도체 장치의 제조 방법.
  6. 반도체 기판에 게이트 구조체 및 소오스 또는 드레인을 포함하는 트랜지스터를 형성하고,
    상기 트랜지스터 상에 제1 절연막을 형성하고,
    상기 제1 절연막 상에 마스크막 패턴을 형성하고,
    상기 마스크막 패턴을 이용하여 상기 제1 절연막 내에 그 최하부 폭이 최상부 폭보다 작은 제1 트렌치를 형성하고,
    상기 제1 트렌치를 상기 제1 절연막과 다른 절연 물질을 포함하는 제2 절연막으로 채우고,
    상기 제1 절연막을 제거하여 제2 트렌치를 형성하고,
    상기 제2 트렌치를 채우고 그 최하부 폭이 최상부 폭보다 큰 도전성 컨택을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  7. 제 6항에 있어서,
    상기 제1 절연막을 제거하는 것은, 상기 제2 트렌치의 상부의 일부를 같이 식각하는 것을 포함하는 반도체 장치의 제조 방법.
  8. 제 6항에 있어서,
    상기 제1 절연막 내에 제1 트렌치를 형성하는 것은,
    상기 제1 절연막을 제1 등방성 식각하여 상기 제1 절연막 내에 상기 제1 트렌치를 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  9. 반도체 기판 상에 형성된 게이트 구조체;
    상기 반도체 기판 내에 형성된 소오스 또는 드레인 영역;
    상기 게이트 구조체를 덮고 상기 소오스 또는 드레인 영역을 노출하는 실리콘 질화막; 및
    상기 소오스 또는 드레인 영역과 전기적으로 접속된 도전성 컨택을 포함하되,
    상기 도전성 컨택의 하부 폭은 그 상부 폭보다 큰 반도체 장치.
  10. 반도체 기판 상에 형성되고, 소오스 또는 드레인 영역을 포함하는 트랜지스터;
    상기 트랜지스터를 덮는 질화막;
    상기 질화막 내에 상기 소오스 또는 드레인 영역을 노출하도록 형성되고, 최상부의 폭이 제1 폭인 제1 트렌치;
    상기 질화막 내에 상기 소오스 또는 드레인 영역을 노출하도록 형성되고, 최상부의 폭이 상기 제1 폭과 다른 제2 폭인 제2 트렌치;
    상기 제1 트렌치를 채우고, 상기 소오스 또는 드레인 영역과 전기적으로 접속된 제1 도전성 컨택; 및
    상기 제2 트렌치를 채우고, 상기 소오스 또는 드레인 영역과 전기적으로 접속된 제2 도전성 컨택을 포함하되,
    상기 제1 및 제2 도전성 컨택은 각각, 하부 폭이 그 상부 폭보다 큰 반도체 장치.
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