KR20090081614A - 활성영역 모서리의 라운딩을 포함하는 플래시 메모리소자의 형성방법 - Google Patents

활성영역 모서리의 라운딩을 포함하는 플래시 메모리소자의 형성방법 Download PDF

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Abstract

활성영역 모서리를 둥글게 하기 위한 플래시 메모리 소자의 제조방법을 제공한다. 본 발명에 의하면, 활성영역 모서리를 둥글게 하기 위한 반도체 기판의 산화공정을 실리콘 대 실리콘 질화막의 산화 선택비의 차이가 거의 없도록 수행한다. 이에 의하여 패드 산화막의 펀치 쓰루를 방지하기 위하여 반도체 기판의 실리콘 산화량 타겟을 감소시켜도 활성영역의 마스크 패턴을 구성하고, 자기정렬 게이트 전극의 틀이 되는 실리콘 질화막의 측면 산화량이 감소되지 않는다. 실리콘 질화막의 측면 산화량이 감소되지 않으면 이후 습식각 및 세정 공정에서의 소자분리 산화막의 손실에 따른 소자분리 산화막의 덴트 현상과 좁아진 자기 정렬 게이트 전극 사이의 커플링 현상으로 인한 소자의 신뢰성 열화를 방지할 수 있다.
산화공정, 산화 선택비, 펀치 쓰루

Description

활성영역 모서리의 라운딩을 포함하는 플래시 메모리 소자의 형성방법{Method for formation of flash memory device including rounding of active area's corner}
본 발명은 반도체 소자의 형성방법에 관한 것으로서, 특히 활성영역 모서리의 라운딩을 포함하는 플래시 메모리 소자의 형성방법에 관한 것이다.
플래시 메모리 소자의 셀에서 활성영역(active area)의 모서리(corner)에 전계가 집중되는 현상을 억제하기 위하여 활성영역의 모서리를 라운딩시키는 기술이 사용되고 있다. 활성영역의 모서리에 집중된 전계는 터널 산화막에 손상을 입는 등 소자의 신뢰성에 나쁜 영향을 주기 때문이다.
셀 활성영역의 모서리를 라운드시키기 위하여 BBOX(bird's beak oxidation) 공정이 사용되고 있다. BBOX 공정은 소자분리막 형성을 위한 트렌치 식각 공정 전에 실리콘의 산화공정을 통하여 활성영역의 모서리를 둥글게 하는 것이다. 형성되는 실리콘 산화막의 형태가 새의 부리 모양과 유사한 것으로부터 BBOX의 명칭이 사용된다.
도 1a 및 도 1b는 BBOX 공정에 의한 활성영역 모서리의 라운딩 과정을 도시 한 도면들이다.
도 1a을 참조하면, 패드 산화막(21), 실리콘 질화막(22) 및 적층 산화막들(23)로 이루어진 마스크 적층패턴(20)이 형성되어 있는 반도체 기판(10)에 대하여 BBOX 공정을 실시한다. 종래의 BBOX 공정은 약 1000℃의 온도에서 수증기(H2O), 산소 라디칼(O2 -) 및 히드록시기(OH-)의 분위기에서 수행된다. 도 1b를 참조하면, 마스크 적층패턴들(20) 사이의 반도체 기판(10)의 노출된 부분에 BBOX 공정에 의하여 산화막(21')이 형성된다. 이 산화막(21')은 마스크 적층패턴 아래의 패드 산화막(21)보다 두껍게 형성되며, 패드 산화막(21)과 산화막(21')의 두께의 차이에 의하여 활성영역 모서리의 라운딩이 생기게 된다.
그런데 셀 크기의 감소와 함께 활성영역의 크기가 감소함게 따라 BBOX 공정 시 패드 산화막(21)의 아래 부분까지 산화되는 펀치 쓰루 현상이 발생할 수 있다. 패드 산화막의 펀치 쓰루 현상에 의하여 활성영역의 모서리가 과도하게 라운딩되어 활성영역의 유효면적이 감소할 수 있고, 라운딩 부분의 두꺼운 산화막에 의하여 마스크 적층패턴이 들어 올려져서 휘어지는 문제가 발생할 수 있다.
활성영역 모서리의 과도한 라운딩을 방지하기 위하여 BBOX의 타켓 산화량을 감소시키는 방법을 생각할 수 있다. 그러나 타켓 산화량을 감소시키면 마스크 적층패턴 중 실리콘 질화막의 측면 산화량도 줄어들게 되는데, 그러면 이후의 자기 정렬 게이트 전극 형성 공정에서 게이트 전극의 폭이 늘어나고 소자분리막이 파이는 문제가 발생한다.
도 2a, 2b 및 도 3a, 3b는 BBOX 공정 후 실리콘 질화막의 측면 산화량에 따른 게이트 전극의 CD 확장 및 활성영역의 프로파일을 도시한 도면들이다.
도 2a 및 도 3a는 BBOX 공정 후 반도체 기판(10)을 식각하여 트렌치(15)를 형성하고, 트렌치(15)에 소자분리 산화막(25)을 채운 후 실리콘 질화막(22)을 정지막으로 하여 소자분리 산화막(25)을 평탄화한 단계를 나타낸 도면이다. 도 2a의 BBOX 공정의 실리콘 질화막(22)의 측면 산화량은 타겟 실리콘 산화량과 같고, 도 3a의 BBOX 공정의 실리콘 질화막(22)의 측면 산화량은 타겟 실리콘 산화량보다 적은 경우이다. 측면 산화량이 적은 도 3a의 실리콘 질화막(22)의 폭은 측면 산화량이 더 많은 도 2a의 실리콘 질화막(22)의 폭보다 더 넓다.
도 2b 및 도 3b는 실리콘 질화막(22)과 패드 산화막(21)을 제거하고, 터널 산화막(31)을 형성한 후 실리콘 질화막(22)이 제거된 부분에 폴리실리콘으로 게이트 전극(32)을 형성한 단계를 나타낸 도면들이다. 실리콘 질화막(22)의 측면 산화량이 타켓 산화량과 동일한 경우에는 도 2b에 보이는 바와 같이 반도체 기판(10)의 활성영역의 너비와 유사한 너비를 갖는 게이트 전극(32)을 얻을 수 있다. 그러나 실리콘 질화막(22)의 측면 산화량이 타켓 산화량보다 적은 경우에는 게이트 전극(32)이 활성영역의 바깥으로 확장된다.
게이트 전극(32)의 너비가 확장되는 현상은 다음과 같은 과정에 의하여 발생한다. 실리콘 질화막(22)이 제거되어 노출된 소자분리 산화막(25)의 측면이 실리콘 질화막(22)의 제거를 위한 인산 스트립 공정, 패드 산화막(21)의 제거를 위한 습식각 공정 및 터널 산화막(31) 형성을 위한 세정 공정 중에 조금씩 침식된다. 따라서 실리콘 질화막(22)이 제거된 부분의 너비가 확장되어 실리콘 질화막(22)이 제거된 부분에 채워지는 게이트 전극(32)의 너비가 넓어지게 된다. 그러므로 도 3a, 도 3b의 경우와 같이 실리콘 질화막(22)의 측면 산화량이 적은 경우에는 실리콘 질화막(22)이 제거된 부분의 너비가 더욱 넓어지게 된다.
게이트 전극(32)의 너비가 확장됨에 따라 소자분리 산화막(25)이 움푹 파이는 덴트(dent) 현상이 발생하며 이때 게이트 전극(130)의 터널 산화막(31)의 모서리가 얇아질 수 있고, 또한, 게이트 전극(32) 사이의 간격이 좁아져 게이트 전극(32) 사이의 커플링(coupling)이 증가할 수 있다. 결과적으로 소자의 신뢰성이 저하될 수 있다.
본 발명의 목적은 패드 산화막의 펀치 쓰루 현상을 방지하기 위하여 타켓 실리콘 산화량을 감소시켜도 실리콘 질화막의 측면 산화량은 감소하지 않는 BBOX 공정을 제공하는 것이다.
본 발명에서는 실리콘 대 실리콘 질화막의 산화량 비가 1:1에 가까운 BBOX 공정을 제공한다.
본 발명에 의한 BBOX 공정에서 실리콘 대 실리콘 질화막의 산화량 비(산화선택비)를 1:1로 유지함으로써 셀 크기의 감소에 따라 활성영역 모서리 라운딩을 위 한 실리콘 산화량 타겟을 낮추어도 실리콘 질화막의 측면 산화량이 크게 감소하지 않는다. 따라서 실리콘 질화막의 측면 산화량 감소로 인하여 발생할 수 있는 자기 정렬 게이트 전극의 CD 증가와 덴트 프로파일을 방지할 수 있어서 소자의 신뢰도를 향상시킬 수 있다.
본 발명의 목적을 달성하기 위한 플래시 메모리 소자의 형성방법은 활성영역을 정의하기 위하여 반도체 기판 위에 패드 산화막, 상기 패드 산화막 위의 실리콘 질화막, 상기 실리콘 질화막 위의 적층 산화막을 포함하는 마스크 적층패턴을 형성하는 단계; 상기 활성영역의 모서리를 라운드시키기 위하여 N2, NO 또는 N2O의 그룹 중에서 선택된 하나 이상의 가스 및 O2 가스를 포함하는 분위기에서 원격 플라즈마 산화방법에 의하여 상기 마스크 적층패턴에 의하여 노출된 상기 반도체 기판의 표면 및 상기 실리콘 질화막의 측면을 산화시켜 단계; 상기 마스크 적층패턴을 마스크로 삼고 표면이 산화된 상기 반도체 기판을 식각하여 상기 반도체 기판에 트렌치를 형성하는 단계; 상기 트렌치에 소자분리 산화막을 형성하는 단계; 상기 소자분리 산화막이 형성된 상기 반도체 기판에서 상기 실리콘 질화막을 제거하는 단계; 및 상기 실리콘 질화막이 제거된 부분에 게이트 전극을 형성하는 단계;를 포함한다.
여기서, 상기 반도체 기판의 표면을 산화시키는 단계는 상기 반도체 기판과 상기 실리콘 질화막의 산화 선택비가 같은 조건에서 수행된다.
상기 반도체 기판의 표면을 산화시키는 단계는 700~950℃의 온도 범위에서 수행될 수 있다. 상기 반도체 기판의 표면을 산화시키는 단계는 1000~3000W의 파워 범위에서 수행될 수 있다. 상기 반도체 기판의 표면을 산화시키는 단계는 1~5Torr의 압력 범위에서 수행될 수 있다.
상기 소자분리 산화막은 HDP 산화막 또는 USG 산화막을 포함할 수 있다.
상기 적층 산화막은 HTO 산화막, ACL 층 및 PE-SiON을 포함할 수 있다.
상기 소자분리 산화막을 형성하는 단계는 상기 트렌치의 측벽에 측벽 산화막을 형성하는 단계; 및 상기 측벽 산화막 위에 라이너 질화막을 형성하는 단계를 더 포함할 수 있다.
상기 실리콘 질화막을 제거하는 단계는 인산 스트립을 포함할 수 있다.
한편, 상기 트렌치의 스트레스를 완화하기 위하여 상기 실리콘 질화막을 제거한 후 상기 패드 산화막을 제거하는 단계; 및 상기 패드 산화막을 제거한 후 전세정을 하고 상기 반도체 기판 위에 터널 산화막을 형성하는 단계를 더 포함할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 4a 내지 도 4f는 본 발명의 실시예들에 따른 BBOX 공정을 포함하는 플래시 메모리 소자의 제조방법을 공정 순서에 따라 설명하기 위한 공정 단면도들이다.
먼저, 도 4a를 참조하면, 반도체 기판(100) 위에 패드 산화막(121), 실리콘 질화막(122) 및 적층 산화막(123)으로 구성된 마스크 적층패턴(120)을 형성한다. 마스크 적층패턴(120)은 활성영역을 정의한다. 적층 산화막(123)은 예를 들면, HTO(high temperature oxide) 산화막, ACL(amorphous carbon layer) 및 PE-SiON(plasma enhanced SiON)을 순차적으로 적층하여 형성할 수 있다.
도 4b를 참조하면, 마스크 적층패턴(120)이 형성된 반도체 기판(100)을 BBOX공정에 의하여 산화시켜서 마스크 적층패턴(120)에 의해 노출된 반도체 기판(100)의 표면에 산화막(121')과 실리콘 질화막(122)의 측면에 산화막(122')을 형성한다. 이때 반도체 기판(100)과 실리콘 질화막(122)의 산화 선택비가 약 1:1이 되도록 BBOX 공정을 수행하는 것이 바람직하다. 이와 같은 BBOX 공정은 N2, NO 또는 N2O 가스 및 O2 가스를 이용한 원격 플라즈마 산화(remote plasma oxidation) 방법에 의하여 수행할 수 있다. 반도체 기판(100)의 산화막(121')의 두께는 패드 산화막(121)의 두께보다 두꺼워서 패드 산화막(121)과 반도체 기판(100)의 산화막(121')이 만나는 부분은 새의 부리(Bird' Beak) 모양과 유사하게 곡선 형태가 생긴다. 이 산화막(121')의 곡선 형태에 의하여 마스크 적층패턴(120) 아래의 활성영역의 모서리를 둥글게 만들 수 있다.
도 4c를 참조하면, 마스크 적층패턴(120)을 마스크로 삼고 반도체 기판(100)을 식각하여 트렌치(115)를 형성한다. 트렌치(115)가 형성된 후 마스크 적층패 턴(120) 아래의 활성영역의 모서리 부분은 산화막(121')에 의하여 라운드가 형성되어 있다.
도 4d를 참조하면, 트렌치(115)에 소자분리 산화막(125)을 형성한다. 소자분리 산화막(125)은 HDP 산화막 또는 USG 산화막을 트렌치(115)에 채우도록 증착하고, 마스크 적층패턴(120)을 마스크로 삼고 CMP하여 형성할 수 있다. 적층 산화막(123)은 소자분리 산화막(125)의 CMP시 함께 제거되며 실리콘 질화막(122)이 CMP 정지막의 역할을 한다. 소자분리 산화막(125) 형성시 트렌치(115) 내벽에 가해지는 스트레스를 완화시키기 위하여 소자분리 산화막(125) 형성 전에 트렌치(115) 측벽에 측벽산화막(미도시)을 형성하고 라이너 질화막(미도시)을 형성하는 단계를 더 포함할 수 있다.
도 4e를 참조하면, 실리콘 질화막(122)과 패드 산화막(121)을 제거한다. 실리콘 질화막(122)은 인산 스트립을 통하여 제거할 수 있고, 패드 산화막(121)은 산화막의 습식 식각 공정을 통하여 제거할 수 있다.
도 4f를 참조하면, 실리콘 질화막(122)과 패드 산화막(121)이 제거된 부분에 터널 산화막(131)과 게이트 전극(132)을 형성한다. 터널 산화막(131)은 반도체 기판(100)의 열산화에 의하여 형성하거나 고유전율의 유전막을 증착하여 형성할 수 있다. 게이트 전극(132)은 다결정 실리콘으로 형성할 수 있고, 또는 금속 물질로 형성할 수도 있다.
이와 같이 형성된 본 발명의 플래시 메모리 소자에서는 실리콘 질화막(122)의 CD와 실리콘 질화막(122)이 제거되고 형성된 게이트 전극(132)의 CD의 차이가 크지 않다. 따라서 게이트 전극(132)의 CD 확장으로 인한 소자분리 산화막(125)의 덴트 현상이나 게이트 전극(132) 사이의 커플링 현상으로 인한 소자 신뢰성의 저하를 방지할 수 있다. 또한, 본 발명의 BBOX 공정은 플래시 메모리 소자뿐만 아니라 활성영역의 라운딩을 필요로 하는 반도체 소자에도 적용될 수 있다.
도 5는 본 발명의 BBOX 공정에서의 실리콘 대 실리콘 질화막의 산화 선택비를 공정 조건에 따라 나타낸 다이어그램이다. 본 발명에 의한 BBOX 공정의 산화 선택비를 온도와 파워에 따라 측정하였다. 실시예 1,2,3은 온도 범위를 850℃~750℃범위로 변화시킨 조건이고, 실시예 1,4,5는 파워를 1000W~3000W의 범위로 변화시킨 조건이다. 실시예 1~5의 산화막 타켓은 150Å이다. 실시예 6,7,8은 산화막 타켓을 80Å~120Å의 범위로 변화시킨 조건이다. 도 5의 실시예들은 산소(O2)와 질소(N2) 가스를 사용하였다. 한편, 도 5에는 종래의 수증기(H2O), 산소라디칼(O2 -) 및 히드록시기(OH-)의 분위기에서 수행된 BBOX 공정에서의 산화 선택비도 함께 표시하였다.
도 5에서 막대 그래프로 표시된 실리콘 산화량은 베어 웨이퍼에 BBOX 공정을 적용한 후에 측정한 실리콘 산화막의 두께를 측정한 값이다. 도 5에서 꺽은 선 그래프로 표시된 실리콘 질화막의 산화량은 실리콘 질화막을 두껍게 증착한 후의 두께와 BBOX 공정에 의하여 형성된 SiON을 제거한 후에 남은 실리콘 질화막의 두께 차이로 구한 값이다. 도 5의 본 발명의 실시예들은 O2 가스와 N2 가스를 사용한 원격 플라즈마 산화 방법에 의하여 수행되었다.
도 5의 150Å의 실리콘 산화막 형성을 타겟으로 하는 본 발명의 실시예들에 서 실리콘 대 실리콘 질화막의 산화량의 비가 온도 및 파워 값에 따라 큰 차이를 보이지 않으며 거의 1:1인 것으로 나타났다. 이것은 함께 표시된 종래의 산화공정에서의 실리콘 대 실리콘 질화막의 산화량의 비보다 2배 정도 증가한 값이다.
이와 같은 결과를 바탕으로 실리콘 산화막 100Å의 형성을 타겟으로 하였을때 실리콘 질화막의 산화량이 약 80Å 이 나타났으며, 이는 종래의 BBOX 공정에서의 실리콘 산화막 150Å의 형성시 실리콘 질화막의 산화량과 같은 값이다. 따라서 본 발명의 실시예들의 BBOX 공정에 의하면 실리콘의 산화량을 타겟을 줄이면서 실리콘 질화막의 측면 산화량을 동등하게 유지할 수 있다. 본 발명에 의한 BBOX 공정에서 실리콘 대 실리콘 질화막의 산화량 비가 큰 이유는 O2 및 N2 가스를 사용하는 원격 플라즈마 산화 방법의 활성화 에너지(activation energy)가 낮아서 실리콘뿐만 아니라 실리콘 질화막에 대한 산화 속도도 우수하기 때문인 것으로 판단된다.
도 6은 본 발명에 의한 BBOX 공정을 적용한 활성영역의 프로파일의 단면 SEM 사진이다. 마스크 적층패턴의 CD는 0.26㎚ 이고 실리콘 산화량의 타겟은 100Å인 경우이다. 실리콘 질화막의 측면 산화량은 실리콘 산화량 150Å을 타겟으로 한 경우와 동등하게 유지되었다. 실리콘 산화량을 100Å으로 줄임에 따라 패드 산화막의 펀치 쓰루 현상과 이에 따른 과도한 활성영역 모서리의 라운딩이 일어나지 않아서 활성영역의 유효한 면적이 확보되었다. 또한 활성영역 모서리의 두꺼운 실리콘 산화막에 의하여 실리콘 질화막을 포함하는 마스크 적층패턴이 휘어지는 현상도 발생하지 않았다. 한편, 실리콘 질화막의 측면 산화량이 줄어들지 않음으로써 이후 게이트 전극의 CD 확장을 방지할 수 있고 소자분리 산화막의 덴트 현상을 방지할 수 있어서 터널 산화막 에지가 얇아지는 현상도 방지할 수 있고, 소자의 신뢰성을 확보할 수 있다.
이상에서 본 발명의 실시예에 대하여 상세히 설명하였지만, 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1a 및 도 1b는 BBOX 공정에 의한 활성영역의 모서리 라운딩 과정을 도시한 도면들이다.
도 2a 및 도 2b는 실리콘 질화막의 측면 산화량에 따른 게이트 전극의 CD 확장 및 활성영역의 프로파일을 도시한 도면들이다.
도 3a 및 도 3b는 실리콘 질화막의 측면 산화량에 따른 게이트 전극의 CD 확장 및 활성영역의 프로파일을 도시한 도면들이다.
도 4a 내지 도 4f는 본 발명의 실시예들에 따른 BBOX 공정을 포함하는 플래시 메모리 소자의 제조방법을 공정 순서에 따라 설명하기 위한 공정 단면도들이다.
도 5는 본 발명에 따른 BBOX 공정에서의 실리콘 대 실리콘 질화막의 산화 선택비를 공정 조건에 따라 나타낸 다이어그램이다.
도 6은 본 발명에 의한 BBOX 공정을 적용한 활성영역의 프로파일의 단면 SEM 사진이다.

Claims (10)

  1. 활성영역을 정의하기 위하여 반도체 기판 위에 패드 산화막, 상기 패드 산화막 위의 실리콘 질화막, 상기 실리콘 질화막 위의 적층 산화막을 포함하는 마스크 적층패턴을 형성하는 단계;
    상기 활성영역의 모서리를 라운드시키기 위하여 N2, NO 또는 N2O의 그룹 중에서 선택된 하나 이상의 가스 및 O2 가스를 포함하는 분위기에서 원격 플라즈마 산화방법에 의하여 상기 마스크 적층패턴에 의하여 노출된 상기 반도체 기판의 표면 및 상기 실리콘 질화막의 측면을 산화시켜 단계;
    상기 마스크 적층패턴을 마스크로 삼고 표면이 산화된 상기 반도체 기판을 식각하여 상기 반도체 기판에 트렌치를 형성하는 단계;
    상기 트렌치에 소자분리 산화막을 형성하는 단계;
    상기 소자분리 산화막이 형성된 상기 반도체 기판에서 상기 실리콘 질화막을 제거하는 단계;
    상기 실리콘 질화막이 제거된 부분에 게이트 전극을 형성하는 단계;를 포함하는 플래시 메모리 소자의 형성방법.
  2. 제1 항에 있어서, 상기 반도체 기판의 표면을 산화시키는 단계는 상기 반도체 기판과 상기 실리콘 질화막의 산화 선택비가 같은 조건에서 수행되는 플래시 메모리 소자의 형성방법.
  3. 제1 항에 있어서, 상기 반도체 기판의 표면을 산화시키는 단계는 700~950℃의 온도 범위에서 수행되는 플래시 메모리 소자의 형성방법.
  4. 제1 항에 있어서, 상기 반도체 기판의 표면을 산화시키는 단계는 1000~3000W의 파워 범위에서 수행되는 플래시 메모리 소자의 형성방법.
  5. 제1 항에 있어서, 상기 반도체 기판의 표면을 산화시키는 단계는 1~5Torr의 압력 범위에서 수행되는 플래시 메모리 소자의 형성방법.
  6. 제1 항에 있어서, 상기 소자분리 산화막은 HDP 산화막 또는 USG 산화막을 포함하는 플래시 메모리 소자의 형성방법.
  7. 제1 항에 있어서, 상기 적층 산화막은 HTO 산화막, ACL 층 및 PE-SiON을 포함하는 플래시 메모리 소자의 형성방법.
  8. 제1 항에 있어서, 상기 소자분리 산화막을 형성하는 단계는 상기 트렌치의 측벽에 측벽 산화막을 형성하는 단계;
    상기 측벽 산화막 위에 라이너 질화막을 형성하는 단계를 더 포함하는 플래시 메모리 소자의 형성방법.
  9. 제1 항에 있어서, 상기 실리콘 질화막을 제거하는 단계는 인산 스트립을 포함하는 플래시 메모리 소자의 형성방법.
  10. 제1 항에 있어서, 상기 실리콘 질화막을 제거한 후 상기 패드 산화막을 제거하는 단계;
    상기 패드 산화막을 제거한 후 전세정을 하고 상기 반도체 기판 위에 터널 산화막을 형성하는 단계를 더 포함하는 플래시 메모리 소자의 형성방법.
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