KR100898660B1 - 낸드 플래시 메모리 소자의 제조방법 - Google Patents

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Abstract

본 발명은 낸드 플래시 메모리 소자의 제조방법에 관한 것으로, 터널 산화막 및 폴리실리콘막이 적층된 반도체 기판 내에 소자 분리막을 형성한 후 소자 분리막을 포함한 전체 구조 상부에 버퍼 산화막 및 스페이서용 PE-질화막을 형성하고, 건식 식각 공정을 실시하여 제1 폴리실리콘막 측면에 버퍼 산화막과 스페이서를 형성한 후 이를 마스크로 스페이서 사이의 소자 분리막을 일부 리세스하여 제1 폴리실리콘막 사이를 제2 폴리실리콘막으로 완전히 이격시킴으로써 플로팅 게이트 간의 간섭 효과를 개선할 수 있다.
플로팅 게이트, 간섭 효과, PE-질화막, 버퍼 산화막, 스페이서, 소자 분리막 리세스

Description

낸드 플래시 메모리 소자의 제조방법{Method of manufacturing a NAND flash memory device}
도 1a 내지 도 1e는 본 발명의 일 실시 예에 따른 개선된 자기 정렬 STI를 적용한 낸드 플래시 메모리 소자의 제조방법을 설명하기 위해 도시한 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 터널 산화막
104 : 제1 폴리실리콘막 106 : 소자분리막
108 : 버퍼 산화막 110 : PE-질화막
112 : 스페이서 114 : 유전체막
116 : 제2 폴리실리콘막
본 발명은 낸드 플래시 메모리 소자의 제조방법에 관한 것으로, 특히, 플로 팅 게이트 간의 간섭(interference) 효과를 개선하기 위한 낸드 플래시 메모리 소자의 제조방법에 관한 것이다.
현재 낸드 플래시 메모리(flash memory) 제조 방법에서 소자의 고집적화에 따라 단위 액티브 영역과 필드 영역이 형성될 공간은 줄어들고 있다. 따라서, 좁은 액티브 공간 내에 플로팅 게이트를 포함한 유전체막, 컨트롤 게이트를 형성함에 따라 게이트간 거리가 좁아져서 간섭 효과가 점점 더 문제시되고 있다.
개선된 자기 정렬-STI(Advanced Self-Align Shallow Trench Isolation)를 적용한 일반적인 낸드 플래시 메모리 소자의 제조방법을 설명하면 다음과 같다.
반도체 기판 상부에 터널 산화막 및 플로팅 게이트용 제1 폴리실리콘막을 형성하고, 소자 분리 마스크를 이용한 식각 공정으로 제1 폴리실리콘막, 터널 산화막 및 반도체 기판의 일부를 순차적으로 식각하여 트렌치를 형성한다. 트렌치가 매립되도록 전체 구조 상부에 절연막, 예컨데 HDP(High Density Plasma) 산화막을 형성한 후 제1 폴리실리콘막 상부가 노출되도록 절연막을 평탄화하여 예컨데, CMP(Chemical Mechanical Polishing)하여 트렌치 내에 소자 분리막을 형성한다. 이때, 소자 분리막을 형성함으로써 액티브 영역 및 필드 영역이 정의된다.
그런 다음, 습식 식각 공정으로 소자 분리막 상부를 일부 식각하여 소자 분리막의 EFH(Effective Field Height)를 조절한다. 이때, 습식 식각 공정시 터널 산화막의 손상을 방지하기 위해 소자 분리막을 터널 산화막 상부까지 식각한다. 전체 구조 상부에 유전체막 및 컨트롤 게이트용 제2 폴리실리콘막을 순차적으로 형성한다.
그러나, 상기와 같은 방법으로 플로팅 게이트를 형성하면, 제1 폴리실리콘막 사이에 제2 폴리실리콘막이 존재하나, 유전체막 아랫부분에는 제1 폴리실리콘막 사이에 HDP 산화막이 존재한다. 따라서, 제1 폴리실리콘막 사이에 존재하는 HDP 산화막이 유전 물질로 작용하기 때문에 제1 폴리실리콘막 사이에 간섭 효과가 발생한다.
상술한 문제점을 해결하기 위해 안출된 본 발명의 목적은 PE(Plasma Enhanced)-질화막을 이용하여 플로팅 게이트 측면에 스페이서를 형성한 후 이를 마스크로 스페이서 사이의 소자 분리막을 일부 리세스(recess)하여 플로팅 게이트 간의 간섭 효과를 개선하는 낸드 플래시 메모리 소자의 제조방법을 제공하는 데 있다.
본 발명의 일 실시 예에 따른 낸드 플래시 메모리 소자의 제조방법은, 반도체 기판 상부에 적층된 터널 산화막, 제1 폴리실리콘막 및 상기 반도체 기판의 일부를 식각하여 트렌치를 형성하는 단계와, 상기 트렌치 내에 절연막을 매립하여 소자 분리막을 형성하는 단계와, 상기 소자 분리막 상부를 일부 제거하여 상기 제1 폴리실리콘막 측면의 일부를 노출시키면서 상기 소자 분리막의 EFH를 조절하는 단계와, 상기 노출된 제1 폴리실리콘막의 측면을 포함한 전체 구조 상부에 버퍼 산화 막을 형성한 후 전체 구조 상부에 PE-질화막을 형성하는 단계와, 식각 공정을 실시하여 상기 제1 폴리실리콘막 측면에 상기 버퍼 산화막 및 스페이서를 형성한 후 상기 스페이서 사이에 있는 상기 소자 분리막을 상기 터널 산화막 아랫부분까지 리세스하는 단계와, 상기 스페이서 및 버퍼 산화막을 각각 제거한 후 전체 구조 상부에 유전체막 및 제2 폴리실리콘막을 순차적으로 형성하는 단계를 포함하는 낸드 플래시 메모리 소자의 제조방법을 제공한다.
상기에서, 버퍼 산화막은 50Å 내지 100Å의 두께로 형성한다.
PE-질화막은 100Å 내지 500Å의 두께로 형성하고, 소자 분리막 상부에는 얇게 형성되나, 제1 폴리실리콘막 상부에는 두껍게 형성된다.
스페이서는 건식 식각 공정으로 형성된다.
스페이서 사이에 있는 소자 분리막은 100W 내지 500W의 바이어스 파워, 100W 내지 600W의 소스 파워, 0sccm 내지 100sccm의 아르곤(Ar) 가스를 이용하여 100Å 내지 500Å 두께 정도로 리세스된다.
스페이서 형성 공정과 소자 분리막 리세스 공정은 인-시튜로 실시된다.
스페이서 사이에 있는 소자 분리막 식각 공정시 제1 폴리실리콘막과 소자 분리막의 식각 선택비를 5:1 내지 300:1로 한다.
스페이서는 습식 식각 공정으로 제거되되, 습식 식각 용액으로 H3PO4를 이용한다.
버퍼 산화막은 HF를 이용한 클리닝 공정을 통해 제거된다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.
도 1a 내지 도 1e는 본 발명의 일 실시 예에 따른 개선된 자기 정렬 STI를 적용한 낸드 플래시 메모리 소자의 제조방법을 설명하기 위해 도시한 단면도이다.
도 1a를 참조하면, 반도체 기판(100) 상부에 터널 산화막(102), 플로팅 게이트용 제1 폴리실리콘막(104), 제1 버퍼 산화막(미도시) 및 질화막(미도시)을 순차적으로 형성한다. 이때, 제1 버퍼 산화막은 후속 공정인 질화막 제거 공정시 인산에 의해 제1 폴리실리콘막(104) 표면에 발생하는 데미지를 방지하기 위해 형성된 막으로 생략이 가능하다.
그런 다음, 노광 공정 및 건식 식각 공정을 통해 질화막, 제1 버퍼 산화막, 제1 폴리실리콘막(104), 터널 산화막(102) 및 반도체 기판(100)의 일부를 식각하여 트렌치를 형성한다. 제1 폴리실리콘막(104)이 포함된 트렌치 측면에 산화 공정을 실시하여 건식 식각 공정에 의한 데미지를 제거한다. 트렌치가 매립되도록 전체 구조 상부에 절연막을 형성한다. 이때, 절연막은 HDP 산화막으로 형성한다.
그런 다음, 질화막 상부가 노출되도록 화학적 기계적 연마(CMP) 공정을 실시하여 소자 분리막(106)을 형성한다. 이때, 소자 분리막(106)을 형성함으로써 액티브 영역 및 필드 영역이 정의된다. BOE 또는 HF를 이용한 습식 식각 공정으로 소자 분리막(106) 상부를 일부 식각하여 소자 분리막(106)의 EFH를 조절한다. 이때, 습식 식각 공정시 터널 산화막(102)의 손상을 방지하기 위해 소자 분리막(106)을 터널 산화막(102) 상부까지 식각한다.
그런 다음, 인산을 이용한 습식 식각 공정을 실시하여 질화막을 제거한다. 이때, 질화막 제거 공정시 식각 타겟(target)을 증착 두께의 150% 내지 170%로 설정하지만, 질화막과 제1 버퍼 산화막의 식각 선택비로 인하여 제1 버퍼 산화막은 상부 일부만 제거된다. 게다가, 제1 폴리실리콘막(104) 상부에 제1 버퍼 산화막이 형성되어 있어, 질화막 제거 공정시 제1 폴리실리콘막(104) 표면이 손상되지 않는다. 습식 식각 공정으로 잔류하는 제1 버퍼 산화막을 제거한다.
도 1b를 참조하면, 전체 구조 상부에 제2 버퍼 산화막(108)을 형성한다. 이때, 제2 버퍼 산화막(108)은 50Å 내지 100Å의 두께로 형성하고, 후속 공정인 스페이서 제거 공정시 습식 식각 용액인 H3PO4에 의해 제1 폴리실리콘막(104) 측면이 손실되는 것을 방지하기 위해 형성한다.
그런 다음, 전체 구조 상부에 스페이서용 PE-질화막(110)을 형성한다. 이때, PE-질화막(110)은 100Å 내지 500Å의 두께로 형성한다. PE-질화막(110)은 스텝 커버리지(step coverage)가 좋지 않아 소자 분리막(106) 상부에는 얇게 형성되나, 제1 폴리실리콘막(104) 상부에는 두껍게 형성된다. 이로 인하여 후속 공정인 PE-질화막(110) 식각 공정시 제1 폴리실리콘막(104) 상부가 노출되는 시점이 늦어지게 되어 제1 폴리실리콘막(104) 상부가 손실되는 것을 최소화할 수 있다.
도 1c를 참조하면, PE-질화막(110)을 건식 식각하여 제1 폴리실리콘막(104) 측면에 스페이서(112)를 형성한 후 스페이서(112)를 마스크로 스페이서(112) 사이에 존재하는 소자 분리막(106)을 일정 두께 리세스한다. 이때, 소자 분리막(106)은 100W 내지 500W의 바이어스 파워, 100W 내지 600W의 소스 파워, 0sccm 내지 100sccm의 아르곤(Ar) 가스를 이용하여 100Å 내지 500Å 두께 정도 리세스한다. 여기서, 소자 분리막(106) 리세스시 터널 산화막(102) 아래로 후속 공정 물질인 유전체막의 두께만큼 리세스한다. 예를 들면, 유전체막의 두께가 140Å일 경우 터널 산화막(102) 아래로 140Å 두께만큼 소자 분리막(106)을 리세스한다. 소자 분리막(106) 식각 공정시 제1 폴리실리콘막(104)의 손실을 최소화하기 위해 제1 폴리실리콘막(104)과 소자 분리막(106)의 식각 선택비를 5:1 내지 300:1로 하고, 스페이서(112) 형성 공정과 소자 분리막(106)의 식각 공정은 인-시튜(in-situ)로 한다.
도 1d를 참조하면, 습식 식각 공정을 실시하여 스페이서(112)를 제거한다. 이때, 습식 식각 공정시 습식 식각 용액으로 H3PO4를 이용한다.
도 1e를 참조하면, HF를 이용한 클리닝(cleaning) 공정을 통해 제1 폴리실리콘막(104) 측면에 잔류하는 제2 버퍼 산화막(108)을 제거한다. 전체 구조 상부에 유전체막(114) 및 컨트롤 게이트용 제2 폴리실리콘막(116)을 순차적으로 형성한다.
상기와 같이 PE-질화막을 이용하여 플로팅 게이트 측면에 스페이서를 형성한 후 이를 마스크로 스페이서 사이의 소자 분리막을 일부 리세스하여 제1 폴리실리콘막 사이를 제2 폴리실리콘막으로 완전히 이격시킴으로써 플로팅 게이트 간의 간섭 효과를 개선할 수 있다. 또한, 스페이서를 형성하기 전에 제1 폴리실리콘막 측면에 제2 버퍼 산화막을 형성함으로써 스페이서 제거 공정시 제1 폴리실리콘막 측면이 손실되지 않는다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명에 의한 효과는 다음과 같다.
첫째, 스텝 커버리지가 좋지 않은 PE-질화막을 형성하여 소자 분리막 상부에는 얇게 형성되나, 제1 폴리실리콘막 상부에는 두껍게 형성됨으로써 PE-질화막 식각 공정시 제1 폴리실리콘막 상부가 노출되는 시점이 늦어지게 되어 제1 폴리실리콘막 상부가 손실되는 것을 방지할 수 있다.
둘째, 제1 폴리실리콘막 상부가 손실되는 것을 방지함으로써 프로그램 속도를 향상시킬 수 있다.
셋째, PE-질화막을 이용하여 플로팅 게이트 측면에 스페이서를 형성한 후 이를 마스크로 스페이서 사이의 소자 분리막을 일부 리세스하여 제1 폴리실리콘막 사이를 제2 폴리실리콘막으로 완전히 이격시킴으로써 플로팅 게이트 간의 간섭 효과를 개선할 수 있다.
넷째, 스페이서를 형성하기 전에 제1 폴리실리콘막 측면에 제2 버퍼 산화막을 형성함으로써 스페이서 제거 공정시 제1 폴리실리콘막 측면이 손실되는 것을 방지할 수 있다.
다섯째, 소자 분리막 식각 공정시 높은 식각 선택비를 사용하여 제1 폴리실리콘막의 손실을 최소화함으로써 커플링 비(Coupling Ratio)를 확보할 수 있다.

Claims (11)

  1. 반도체 기판 상부에 적층된 터널 산화막, 제1 폴리실리콘막 및 상기 반도체 기판의 일부를 식각하여 트렌치를 형성하는 단계;
    상기 트렌치 내에 절연막을 매립하여 소자 분리막을 형성하는 단계;
    상기 소자 분리막 상부를 일부 제거하여 상기 제1 폴리실리콘막 측면의 일부를 노출시키면서 상기 소자 분리막의 EFH를 조절하는 단계;
    상기 노출된 제1 폴리실리콘막의 측면을 포함한 전체 구조 상부에 버퍼 산화막을 형성한 후 전체 구조 상부에 PE-질화막을 형성하는 단계;
    상기 PE-질화막을 식각하여 상기 제1 폴리실리콘막 측면에 스페이서를 형성하는 단계;
    상기 스페이서 사이에 있는 상기 소자 분리막을 상기 터널 산화막 아랫부분까지 리세스하는 단계; 및
    상기 스페이서 및 버퍼 산화막을 각각 제거한 후 전체 구조 상부에 유전체막 및 제2 폴리실리콘막을 순차적으로 형성하는 단계를 포함하는 낸드 플래시 메모리 소자의 제조방법.
  2. 제1항에 있어서, 상기 버퍼 산화막은 50Å 내지 100Å의 두께로 형성하는 낸드 플래시 메모리 소자의 제조방법.
  3. 제1항에 있어서, 상기 PE-질화막은 100Å 내지 500Å의 두께로 형성하는 낸드 플래시 메모리 소자의 제조방법.
  4. 제1항에 있어서, 상기 PE-질화막은 상기 소자 분리막 상부에서보다 상기 제1 폴리실리콘막 상부에서 더 두껍게 형성되는 낸드 플래시 메모리 소자의 제조방법.
  5. 제1항에 있어서, 상기 스페이서는 상기 PE-질화막을 건식 식각 공정으로 식각하여 형성되는 낸드 플래시 메모리 소자의 제조방법.
  6. 제1항에 있어서, 상기 스페이서 사이에 있는 상기 소자 분리막을 상기 터널 산화막 아랫부분까지 리세스하는 단계는 100W 내지 500W의 바이어스 파워 및 100W 내지 600W의 소스 파워를 인가하고, 0sccm보다 많고 100sccm 이하의 아르곤(Ar) 가스를 이용하는 낸드 플래시 메모리 소자의 제조방법.
  7. 제1항에 있어서, 상기 스페이서 사이에 있는 상기 소자 분리막은 100Å 내지 500Å 두께 정도로 리세스되는 낸드 플래시 메모리 소자의 제조방법.
  8. 제1항에 있어서, 상기 스페이서를 형성하는 단계와 상기 소자 분리막을 상기 터널 산화막 아랫부분까지 리세스하는 단계는 인-시튜로 실시되는 낸드 플래시 메모리 소자의 제조방법.
  9. 제1항에 있어서, 상기 소자 분리막을 상기 터널 산화막 아랫부분까지 리세스하는 단계에서 상기 제1 폴리실리콘막과 상기 소자 분리막의 식각 선택비를 5:1 내지 300:1로 하는 낸드 플래시 메모리 소자의 제조방법.
  10. 제1항에 있어서, 상기 스페이서는 습식 식각 공정으로 제거되되, 습식 식각 용액으로 H3PO4를 이용하는 낸드 플래시 메모리 소자의 제조방법.
  11. 제1항에 있어서, 상기 버퍼 산화막은 HF를 이용한 클리닝 공정을 통해 제거되는 낸드 플래시 메모리 소자의 제조방법.
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