KR100632642B1 - 플래쉬 메모리 소자의 게이트 전극 형성 방법 - Google Patents
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Abstract
본 발명은 플래쉬 메모리 소자의 게이트 전극 형성 방법에 관한 것으로, 플로팅 게이트, ONO 유전체막 및 콘트롤 게이트가 적층된 게이트 전극 구조를 형성하기 위한 식각 공정시 게이트 전극 측벽이 플라즈마 분위기에 노출되어 손상을 입게되고 아울러 터널 산화막의 가장자리도 손상을 입게되는데, 이러한 손상을 보상하기 위한 열산화 공정 동안에 ONO 유전체막에 발생되는 스마일링(smiling) 현상을 방지하기 위하여, 열산화 공정을 고압 건식 분위기에서 실시하여 스마일링 현상이 억제된 열산화막이 얇게 형성되고, 얇은 열산화막을 질화공정을 통해 질화 열산화막으로 변화시키므로 후속 열공정에 의한 열산화막의 성장을 억제시키므로, 플로팅 게이트와 콘트롤 게이트 간의 커플링비의 감소를 방지하여 소자의 신뢰성을 향상시킬 수 있는 플래쉬 메모리 소자의 게이트 전극 형성 방법에 관하여 기술된다.
ONO 유전체막 스마일링, 커플링 비, 고압 건식 열산화공정, 질화공정
Description
도 1a 및 도 1b는 종래 플래쉬 메모리 소자의 게이트 전극 형성 방법을 설명하기 위한 소자의 단면도.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 게이트 전극 형성 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11, 21: 반도체 기판 12, 22: 터널 산화막
13, 23: 플로팅 게이트 14, 24: ONO 유전체막
14a, 24a: 하부 산화막 14b, 24b: 질화막
14c, 24c: 상부 산화막 15, 25: 콘트롤 게이트
16, 26: 마스크 절연막 17, 27; 터널 산화막의 언더컷
100, 200: 열산화막 170, 270: 터널 산화막 보상부
110: 스마일링 발생부 220: 질화 열산화막
본 발명은 플래쉬 메모리 소자의 게이트 전극 형성 방법에 관한 것으로, 특히 플로팅 게이트, ONO 유전체막 및 콘트롤 게이트가 적층된 구조의 게이트 전극을 형성한 후에 실시하는 열산화공정 동안에 발생하는 ONO 유전체막의 스마일링(smiling) 현상을 방지하여 커플링 비를 증가시킴으로써, 소자의 신뢰성을 향상시킬 수 있는 플래쉬 메모리 소자의 게이트 전극 형성 방법에 관한 것이다.
종래의 플래쉬 메모리 소자의 게이트 전극 형성 방법을 도 1을 참조하여 설명하면 다음과 같다.
도 1a 및 도 1b는 종래 플래쉬 메모리 소자의 게이트 전극 형성 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 반도체 기판(11)상에는 플로팅 게이트(13)와 콘트롤 게이트(15)가 적층된 적층게이트가 형성된다. 플로팅 게이트(13)와 반도체 기판(11) 사이에는 터널 산화막(12)이 형성 된다. 플로팅 게이트(13)와 콘트롤 게이트(15) 사이에는 유전체막(14)이 형성 된다. 유전체막(14)은 하부 산화막(14a), 질화막(14b) 및 상부 산화막(14c)가 적층된 ONO 구조가 널리 적용된다. 콘트롤 게이트(15) 상에는 마스크 절연막(16)이 형성된다.
상기에서, 플로팅 게이트(13), ONO 유전체막(14) 및 콘트롤 게이트(15)가 적층된 게이트 전극 구조를 형성하기 위한 식각 공정시 게이트 전극 측벽이 플라즈마 분위기에 노출되어 손상을 입게되고 아울러 터널 산화막(12)의 가장자리도 손상을 입게되어 터널 산화막 언더컷(17)이 생기게 된다.
도 1b를 참조하면, 게이트 측벽의 손상 및 터널 산화막(12)의 손상을 보상하기 위한 열산화 공정을 실시하여 노출된 게이트 전극 및 반도체 기판 표면에 열산화막(100)이 형성된다. 열산화 공정에 의한 열산화막(100)의 형성으로 인하여 게이트 측벽의 손상 및 터널 산화막 언더컷(17)도 열산화막(100)에 의해 보상된다(지시부호 170). 그런데, 게이트 측벽의 손상은 열산화막(100)에 의해 보상되지만, ONO 유전체막(14)에 스마일링 현상이 발생된다(지시부호 110).
상술한 종래 기술의 플래쉬 메모리 소자의 게이트 전극 형성 방법에 의한 ONO 스마일링 형성 과정 및 그 문제점을 설명하면 다음과 같다.
터널 산화막, 플로팅 게이트, ONO 유전체막, 컨트롤 게이트를 차례로 증착한 후에 게이트 식각을 통하여 터널 산화막까지 식각을 한다. 이 과정에서 게이트 전극 측벽은 플라즈마 분위기에 노출이 되어 손상을 얻게 되며, 아울러 터널 산화막의 가장자리도 손상을 얻게 된다. 이러한 손상은 플래쉬 메모리 소자 동작시에 누설 전류의 원인이 된다. 특히 이러한 누설 전류는 플로팅 게이트에 저장된 전하의 손실을 일으켜 소자의 오동작을 야기하게 된다. 따라서 플래쉬 메모리 소자 제조시에는 이러한 플라즈마 손상을 치유하는 공정이 필요하며, 그 방법으로 많은 소자 업체에서 열산화 공정을 이용해 왔다. 열산화 공정 과정에서 산화제는 플로팅 게이트 및 컨트롤 게이트와 ONO 유전체막과의 계면을 따라 측면으로 확산되면서 ONO 유전체막 스마일링을 형성한다.
상기의 과정을 통해 형성된 ONO 유전체막 스마일링은 절연막 두께 증가를 의미하므로 커플링 비 저하를 가져오게 된다. 따라서 컨트롤 게이트에 인가되는 전압이 증가되어야 하므로 고집적 저전압을 요구하는 소자 제조에 어려움이 있게 된다.
따라서, 본 발명은 플로팅 게이트, ONO 유전체막 및 콘트롤 게이트가 적층된 구조의 게이트 전극을 형성한 후에 실시하는 열산화공정 동안에 발생하는 ONO 유전체막의 스마일링(smiling) 현상을 방지하여 커플링 비를 증가시킴으로써, 소자의 신뢰성을 향상시킬 수 있는 플래쉬 메모리 소자의 게이트 전극 형성 방법을 제공함에 그 목적이 있다.
본 발명의 플래쉬 메모리 소자의 게이트 전극 형성 방법은 터널 산화막, 플로팅 게이트, ONO 유전체막 및 콘트롤 게이트가 적층된 게이트 전극 구조를 반도체 기판상에 형성하는 단계; 게이트 측벽의 손상 및 터널 산화막의 손상을 보상하기 위해 고압 건식 열산화 공정으로 게이트 전극 및 반도체 기판의 노출된 표면부에 열산화막을 형성하는 단계; 및 질화공정을 실시하여 열산화막을 질화 열산화막으로 변화시키는 단계를 포함하여 이루어진다.
상기에서, 고압 건식 열산화 공정은 대기압 보다 2 내지 7배의 압력하에서 750 내지 1000 ℃의 온도 범위로 실시하여 열산화막을 형성하되, 열산화막은 게이 트 전극의 산화로 인한 손실을 막기위해 20 내지 50 Å 범위로 형성한다.
열산화막은 상기 플로팅 게이트 및 콘트롤 게이트의 측벽에는 얇은 두께로 형성되고, 터널 산화막이 형성된 반도체 기판에는 두껍게 형성된다.
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 게이트 전극 형성 방법을 설명하기 위한 소자의 단면도이다.
도 2a를 참조하면, 반도체 기판(21)상에는 플로팅 게이트(23)와 콘트롤 게이트(25)가 적층된 적층게이트가 형성된다. 플로팅 게이트(23)와 반도체 기판(21) 사이에는 터널 산화막(22)이 형성 된다. 플로팅 게이트(23)와 콘트롤 게이트(25) 사이에는 유전체막(24)이 형성 된다. 유전체막(24)은 하부 산화막(24a), 질화막(24b) 및 상부 산화막(24c)가 적층된 ONO 구조가 널리 적용된다. 콘트롤 게이트(25) 상에는 마스크 절연막(26)이 형성된다.
상기에서, 플로팅 게이트(23), ONO 유전체막(24) 및 콘트롤 게이트(25)가 적층된 게이트 전극 구조를 형성하기 위한 식각 공정시 게이트 전극 측벽이 플라즈마 분위기에 노출되어 손상을 입게되고 아울러 터널 산화막(22)의 가장자리도 손상을 입게되어 터널 산화막 언더컷(27)이 생기게 된다.
도 2b를 참조하면, 게이트 측벽의 손상 및 터널 산화막(22)의 손상을 보상하기 위한 고압 건식 분위기에서 열산화 공정을 실시하여 노출된 게이트 전극 및 반도체 기판 표면에 열산화막(200)이 형성된다. 열산화 공정에 의한 열산화막(200)의 형성으로 인하여 게이트 측벽의 손상은 얇은 열산화막(200)에 의해 보상되고, 터널 산화막 언더컷(27)은 반도체 기판(21)에 형성되는 두꺼운 열산화막(200)에 의해 보상된다(지시부호 270).
상기에서, 열산화 공정을 고압 건식 분위기에서 실시하므로 적층 게이트 구조에서는 측면으로 산화가 억제되어 플로팅 게이트(23) 및 콘트롤 게이트(25)의 측벽에 열산화막(200)이 얇게 형성되기 때문에 종래의 열산화 공정에 의해 발생되는 ONO 유전체막의 스마일링 현상이 발생되지 않는다. 또한, 고압 건식 분위기에서 열산화 공정을 실시하므로 수직 방향의 산화가 억제되지 않기 때문에 반도체 기판(21)의 표면에서는 산화가 빨리 일어나 열산화막(200)이 두껍게 형성되고, 이로 인하여 터널 산화막 언더컷(27)이 보상된다.
고압 건식 열산화 공정은 대기압 보다 2 내지 7배의 압력하에서 750 내지 1000 ℃의 온도 범위로 실시한다. 이러한 온도 범위를 설정한 것은 이미 형성된 접합부의 브레이크다운(breakdown) 방지 및 펀치 쓰로우 특성에 악영향을 미치지 않도록 하기 위해서다. 또한, 지나친 산화로 인한 게이트 전극의 손실을 최소화하기 위하여 고압 건식 열산화 공정으로 형성되는 열산화막(200)의 두께를 20 내지 50 Å 범위로 한다.
도 2c를 참조하면, 질화 공정을 실시하여 열산화막(200)에 질소 도핑키셔 질소 열산화막(220)으로 변화시킨다.
상기에서, 질화 공정에 의해 열산화막(200)을 질소 열산화막(220)으로 변화시키는 것은 소자를 제조하기 위해 후속으로 진행되는 여러번의 열산화공정에 기인 한 ONO 유전체막(24)의 스마일링 현상 및 게이트 측벽의 손실을 억제하고자 함이다.
상기한 바와 같이, 종래 문제점을 해결하기 위한 본 발명의 기술적 원리는 두가지 방법으로 요약할 수 있다.
첫째, 게이트 측벽의 플라즈마 손상을 보상을 함에 있어서 열산화 분위기를 고압 건식으로 하는 방법이다. 고압 건식 열산화 방식은 필름이 적층되어 있는 구조에서는 측면으로의 산화를 억제시키는데 효과적이다. 또한 게이트 식각후 열산화 목적으로는 터널 산화막의 손상 보상하는 것인데, 고압 건식 열산화 방식은 수직 방향인 반도체 기판에는 산화를 억제시키는 효과가 없기 때문에 효과적으로 터널 산화막의 손상을 보상할 수 있다.
둘째, 상기의 과정을 거친후 형성된 게이트 측벽의 얇은 열산화막을 질화시키는 것인데, 이는 후속 공정을 거치면서 하게되는 여러번의 열산화에 대한 산화제의 측면 확산을 억제하고자 하는 목적으로 실시한다. 질화 공정을 실시함에 있어서 그 순서가 게이트 측벽에 산화막을 형성한 후에 하는 이유가 중요한데, 그것은 질화 공정의 과정에서 산화막으로의 질소의 확산은 비교적 원활한 반면 게이트 전극 물질로 사용되는 다결정 실리콘으로는 쉽지 않은 이유에서이다.
상술한 바와 같이, 본 발명의 두 가지 특징적인 공정 방법을 적용하여 플래쉬 메모리 소자의 ONO 스마일링을 억제하여 커플링 비율을 효율적으로 개선할 수 있게 된다. 이를 근거로 하여 소자의 저전압 동작 특성을 향상시킬 수 있으며 0.2㎛ 이하의 게이트 선폭을 가지는 고집적 플래쉬 메모리 소자 제조를 가능하게 할 수 있다.
Claims (4)
- 터널 산화막, 플로팅 게이트, ONO 유전체막 및 콘트롤 게이트가 적층된 게이트 전극 구조를 반도체 기판상에 형성하는 단계;상기 게이트 측벽의 손상 및 터널 산화막의 손상을 보상하기 위해 고압 건식 열산화 공정으로 상기 게이트 전극 및 상기 반도체 기판의 노출된 표면부에 열산화막을 형성하는 단계; 및질화공정을 실시하여 상기 열산화막을 질화 열산화막으로 변화시키는 단계를 포함하여 이루어지는 것을 특징으로 하는 플래쉬 메모리 소자의 게이트 전극 형성 방법.
- 제 1 항에 있어서,고압 건식 열산화 공정은 대기압 보다 2 내지 7배의 압력하에서 750 내지 1000 ℃의 온도 범위로 실시하는 것을 특징으로 하는 플래쉬 메모리 소자의 게이트 전극 형성 방법.
- 제 1 항에 있어서,]상기 고압 건식 열산화 공정으로 형성되는 열산화막 두께는 게이트 전극의 산화로 인한 손실을 막기위해 20 내지 50 Å 범위로 하는 것을 특징으로 하는 플래쉬 메모리 소자의 게이트 전극 형성 방법.
- 제 1 항에 있어서,상기 열산화막은 게이트 전극 표면 보다 상기 반도체 기판 표면에서 더 두껍게 형성되는 것을 특징으로 하는 플래쉬 메모리 소자의 게이트 전극 형성 방법.
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