KR20160066103A - 핀펫을 구비하는 반도체 장치 - Google Patents

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Abstract

핀펫을 구비하는 반도체 장치가 개시된다. 이 장치는 엔모스 영역 및 피모스 영역을 갖는 기판 및 기판 상에 제공된 게이트 패턴들을 포함할 수 있다. 기판은, 제 1 및 제 2 분리 영역들 그리고 핀제거 영역을 제외한 영역에 형성되는, 활성 핀들을 포함한다. 제 1 분리 영역들은 활성 핀들의 긴 측벽들을 정의하고, 제 2 분리 영역들은 활성 핀들의 짧은 측벽들을 정의할 수 있다. 제 2 분리 영역들의 폭들은 엔모스 및 피모스 영역들 각각에서는 동일하고 엔모스 및 피모스 영역들 사이에서는 서로 다를 수 있다.

Description

핀펫을 구비하는 반도체 장치{Semiconductor device including fin FET}
본 발명은 반도체 장치에 관한 것으로, 더 구체적으로 핀펫을 구비하는 반도체 장치에 관한 것이다.
반도체 장치가 고집적화됨에 따라, 사용자가 요구하는 트랜지스터 성능을 구현하기 점점 어려워지고 있다. 이러한 기술적 어려움을 극복하기 위해, 다양한 전계효과 트랜지스터 구조들이 제안되어 왔다. 예를 들면, 고유전막-금속 게이트 구조가, 실리콘 산화물 및 다결정 실리콘을 각각 게이트 절연막 및 게이트 전극 물질로 사용하는, 종래의 전계효과 트랜지스터를 대체하기 위해 제안되었다.
본 발명이 해결하려는 과제는 향상된 성능의 핀펫들을 구비하는 반도체 장치를 제공하는데 있다.
본 발명이 해결하려는 다른 과제는, 소자 특성에서의 변동이 감소된, 핀펫들을 구비하는 반도체 장치를 제공하는데 있다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예들에 따르면, 반도체 장치는 엔모스 영역 및 피모스 영역을 갖는 기판, 상기 기판 상에 제공되어 활성 핀들을 정의하는 소자분리막, 및 상기 기판 상에 제공되고 상기 활성 핀들을 가로지르는 길이 방향을 갖는 게이트 패턴들을 포함할 수 있다. 상기 소자분리막은, 상기 게이트 패턴들의 폭 방향에서 서로 인접하게 이격된, 상기 활성 핀들 중의 쌍들 사이에 위치하는 디퓨전 브레이크 영역들을 포함할 수 있다. 이때, 상기 디퓨전 브레이크 영역의 폭은 상기 엔모스 및 피모스 영역들에서 서로 다를 수 있다.
일부 실시예들에 있어서, 상기 활성 핀들은 상기 게이트 패턴들의 길이 방향에서 실질적으로 모두 동일한 폭을 가질 수 있다.
일부 실시예들에 있어서, 상기 디퓨전 브레이크 영역의 폭은 상기 피모스 영역에서보다 상기 엔모스 영역에서 더 클 수 있다.
다른 실시예들에 있어서, 상기 디퓨전 브레이크 영역의 폭은 상기 피모스 영역에서보다 상기 엔모스 영역에서 더 작을 수 있다.
일부 실시예들에 있어서, 상기 게이트 패턴들은 상기 디퓨전 브레이크 영역들로부터 이격된 게이트 전극들 및 상기 디퓨전 브레이크 영역들에 각각 중첩된 더미 게이트 패턴들을 포함할 수 있다.
일부 실시예들에 있어서, 상기 디퓨전 브레이크 영역들은 20 내지 100 나노미터의 폭을 갖고, 상기 디퓨전 브레이크 영역들 각각과 중첩되는 상기 더미 게이트 패턴들의 수는 하나일 수 있다.
다른 실시예들에 있어서, 상기 디퓨전 브레이크 영역들은 50 내지 500 나노미터의 폭을 갖고, 상기 디퓨전 브레이크 영역들 각각과 중첩되는 상기 더미 게이트 패턴들의 수는 둘일 수 있다.
일부 실시예들에 있어서, 상기 소자분리막은 상기 활성 핀들보다 낮은 상부면을 가져 상기 활성 핀들 각각의 측벽들을 노출시키고, 상기 게이트 전극들 각각은, 상기 활성 핀들 중의 적어도 하나를, 상기 활성 핀들의 길이 방향에 평행한 측벽들을 마주보도록, 가로지를 수 있다.
일부 실시예들에 있어서, 상기 더미 게이트 패턴 각각은 그것에 가장 인접하는 상기 디퓨전 브레이크 영역들 중의 하나까지의 거리가 그것에 가장 인접하는 상기 게이트 전극들 중의 하나까지의 거리보다 작은 반도체 장치.
일부 실시예들에 있어서, 상기 반도체 장치는 상기 게이트 패턴들 각각의 양 측에 제공된 에피택시얼 패턴들을 더 포함할 수 있다. 상기 활성 핀들 각각은 상기 게이트 패턴 아래에 위치하는 채널 영역을 더 포함하고, 상기 에피택시얼 패턴들은 상기 채널 영역에 압축성 또는 인장성 스트레스를 인가할 수 있는 물질로 형성될 수 있다.
본 발명의 실시예들에 따르면, 반도체 장치는 엔모스 영역 및 피모스 영역을 갖는 기판, 상기 기판 상에 제공되어 활성 핀들을 정의하되, 상기 활성 핀들의 길이 및 폭 방향들에서 상기 활성 핀들의 측벽들을 정의하는 제 1 및 제 2 분리 영역들을 포함하는 소자분리막, 상기 소자분리막의 상기 제 1 분리 영역을 가로지르고 상기 제 2 분리영역로부터 이격된 게이트 전극, 및 상기 소자분리막의 상기 제 2 분리 영역과 중첩되는 적어도 일부분을 갖는 더미 게이트 패턴을 포함할 수 있다. 상기 활성 패턴들 중에서 서로 인접하게 이격된 한 쌍 사이에 위치하는 상기 제 2 분리 영역은 디퓨전 브레이크 영역로서 사용되고, 상기 디퓨전 브레이크 영역의 폭은 상기 엔모스 및 피모스 영역들에서 서로 다를 수 있다.
일부 실시예들에 있어서, 상기 활성 핀들은 실질적으로 모두 동일한 폭을 가질 수 있다.
일부 실시예들에 있어서, 상기 디퓨전 브레이크 영역의 폭은 상기 피모스 영역에서보다 상기 엔모스 영역에서 더 클 수 있다.
다른 실시예들에 있어서, 상기 디퓨전 브레이크 영역의 폭은 상기 피모스 영역에서보다 상기 엔모스 영역에서 더 작을 수 있다.
일부 실시예들에 있어서, 상기 제 2 분리영역에 중첩되는 상기 더미 게이트 패턴의 개수는 하나 또는 둘일 수 있다.
본 발명의 실시예들에 따르면, 반도체 장치는 엔모스 영역 및 피모스 영역을 갖는 기판 및 상기 기판 상에 제공된 게이트 패턴들을 포함할 수 있다. 상기 기판은 제 1 및 제 2 분리 영역들 그리고 핀제거 영역을 제외한 영역에 형성되는 활성 핀들을 포함하되, 상기 제 1 분리 영역들은 상기 활성 핀들의 긴 측벽들을 정의하고, 상기 제 2 분리 영역들은 상기 활성 핀들의 짧은 측벽들을 정의할 수 있다. 상기 제 2 분리 영역들의 폭들은 상기 엔모스 및 피모스 영역들 각각에서는 동일하고 상기 엔모스 및 피모스 영역들 사이에서는 서로 다를 수 있다.
일부 실시예들에 있어서, 상기 제 1 분리 영역들은 실질적으로 동일한 간격으로 이격되어, 상기 활성 핀들은 실질적으로 모두 동일한 폭을 가질 수 있다.
일부 실시예들에 있어서, 상기 제 2 분리 영역의 폭은 상기 피모스 영역에서보다 상기 엔모스 영역에서 더 클 수 있다.
다른 실시예들에 있어서, 상기 제 2 분리 영역의 폭은 상기 피모스 영역에서보다 상기 엔모스 영역에서 더 작을 수 있다.
일부 실시예들에 있어서, 상기 제 2 분리영역에 중첩되는 상기 더미 게이트 패턴의 개수는 하나 또는 둘일 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예에 따르면, 반도체 장치의 디퓨전 브레이크 영역들은 엔모스 및 피모스 영역에서 서로 다른 폭을 갖도록 형성될 수 있다. 엔모스 트랜지스터들의 전류 특성은, 피모스 트랜지스터들의 그것과는 다른, 디퓨전 브레이크 영역의 폭에 대한 의존성을 갖는다. 이러한 차이는 엔모스 또는 피모스 핀펫의 성능 향상 및 이들의 전기적 특성에서의 변동 감소를 구현하기 위해 이용될 수 있다.
도 1 내지 도 3은 본 발명의 일 실시예에 따른 반도체 장치의 활성 핀들의 배치를 설명하기 위한 개념도들이다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치의 한 예를 도시하는 평면도이다.
도 5는 본 발명의 일 실시예에 따른 활성 핀들을 구비하는 핀펫 반도체 장치의 일 부분을 예시적으로 도시하는 평면도이다.
도 6은 본 발명의 다른 실시예에 따른 활성 핀들을 구비하는 핀펫 반도체 장치를 도시하는 평면도이다.
도 7은 본 발명의 또다른 실시예에 따른 활성 핀들을 구비하는 핀펫 반도체 장치를 도시하는 평면도이다.
도 8은 상기 제 2 분리 영역의 폭에 따른 엔모스 트랜지스터의 전류 특성을 보여주는 그래프이다.
도 9는 상기 제 2 분리 영역의 폭에 따른 피모스 트랜지스터의 전류 특성을 보여주는 그래프이다.
도 10은 본 발명의 일 실시예에 따른 핀펫 반도체 장치의 활성 핀들의 배치를 예시적으로 도시하는 평면도이다.
도 11은 본 발명의 일 실시예에 따른 활성 핀들을 구비하는 핀펫 반도체 장치를 제조하는 방법을 도시하는 평면도이다.
도 12 내지 도 16은 본 발명의 일 실시예에 따른 활성 핀들을 구비하는 핀펫 반도체 장치를 제조하는 방법을 설명하기 위해, 도 8의 점선 I-I 및 II-II을 따라 취해진 단면도들이다.
도 17은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 개략적인 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1 내지 도 3은 본 발명의 일 실시예에 따른 반도체 장치의 활성 핀들의 배치를 설명하기 위한 개념도들이다.
도 1 내지 도 3을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 제 1 분리 영역들(ISX), 제 2 분리 영역들(ISY)(또는 "디퓨전 브레이크 영역"), 그리고 핀 제거 영역들(FRR)을 제외한 위치들에 각각 배치되는 활성 핀들(AF)을 포함할 수 있다. 예를 들면, 상기 활성 핀들(AF)은 상기 제 1 분리 영역들(ISX), 상기 제 2 분리 영역들(ISY), 상기 핀 제거 영역들(FRR), 그리고, 이들의 교차 영역들을 제외한 영역들에 각각 배치될 수 있다.
상기 활성 핀들(AF)은 기판의 일부일 수 있다. 이하, "두께 방향", "길이 방향", 및 "폭 방향"이라는 용어들이 임의의 패턴의 직교하는 세 방향들을 표현하기 위해 사용될 것이다. 이때, 상기 "두께 방향"은 상기 기판의 상부면 또는 상기 활성 핀들(AF)의 상부면들에 수직한 방향을 나타내고, 상기 "길이 방향" 및 "폭 방향"은 상기 기판의 상부면에 평행한 두 방향들일 수 있다. 상기 "길이 방향"은 해당 패턴이 그 방향에서 가장 긴 길이를 갖도록 선택되고, 상기 "폭 방향"은 상기 "길이 방향"에 수직한 방향을 나타낸다.
상기 제 1 분리 영역들(ISX)은 서로 평행하도록 정의될 수 있다. 따라서, 도 1에 도시된 것처럼, 상기 제 1 분리 영역들(ISX) 만을 고려할 경우, 상기 활성 핀들(AF)은 상기 제 1 분리 영역들(ISX)에 평행한 측벽들을 갖는다.
상기 제 2 분리 영역들(ISY)은 서로 평행하되 상기 제 1 분리 영역들(ISX)을 가로지르도록 정의될 수 있다. 예를 들면, 상기 제 2 분리 영역들(ISY)은 상기 제 1 분리 영역들(ISX)을 수직하게 가로지르도록 정의될 수 있다.
상기 제 1 분리 영역들(ISX)은, 상기 제 2 분리 영역들(ISY)의 길이 방향에서, 실질적으로 동일한 간격을 가지고 이격될 수 있다. 이에 따라, 상기 활성 핀들(AF)의 폭들은 상기 제 2 분리 영역들(ISY)의 길이 방향에서 실질적으로 모두 동일할 수 있다.
상기 제 2 분리 영역들(ISY)은 상기 제 1 분리 영역들(ISX)의 길이 방향에서 이격될 수 있다. 상기 제 2 분리 영역들(ISY) 사이의 간격은 상기 제 1 분리 영역들(ISX) 사이의 간격보다 클 수 있다. 상기 제 1 및 제 2 분리 영역들(ISX, ISY) 사이의 이러한 간격 차이에 의해, 상기 활성 핀들(AF)에 대한 길이 및 폭 방향이 정의된다. 예를 들면, 상기 활성 핀들(AF)은 상기 제 1 분리 영역들(ISX)에 평행한 길이 방향 및 상기 제 2 분리 영역들(ISY)에 평행한 폭 방향을 갖는다.
또한, 상기 제 1 분리 영역들(ISX)의 길이들은 실질적으로 동일하고, 상기 제 2 분리 영역들(ISY)의 길이들은 다양할 수 있다. 예를 들면, 도 2에 도시된 것처럼, 상기 활성 핀들(AF)의 짧은 측벽들을 정의하는 상기 제 2 분리 영역들(ISY)은 서로 다를 수 있다.
상기 핀 제거 영역들(FRR)은 개발자의 필요에 따라 다양하게 변화될 수 있다. 예를 들면, 도 2 및 도 3에 도시된 것처럼, 상기 핀 제거 영역들(FRR)은 상기 제 1 분리 영역들(ISX) 및 상기 제 2 분리 영역들(ISY)에 의해 정의된 상기 활성 핀들(AF)의 일부를 제거하기 위해 사용될 수 있다. 일부 실시예들에 따르면, 상기 핀 제거 영역들(FRR)은 엔모스 영역과 피모스 영역을 구분하기 위해, 트랜지스터로 사용될 영역을 정의하기 위해, 또는 게이트/소스/드레인 콘택 플러그를 형성할 영역을 정의하기 위해 사용될 수 있지만, 이에 한정되는 것은 아니다.
한편, 상기 제 2 분리 영역들(ISY)과 상기 핀 제거 영역들(FRR)은 상기 제 1 분리 영역들(ISX)을 통해 정의된, 예를 들면, 도 1의 상기 활성 핀들(AF)에서 추가적으로 제거될 영역들을 정의한다. 하지만, 상기 활성 핀들(AF)의 추가적인 제거 공정은 상기 제 2 분리 영역들(ISY)과 상기 핀 제거 영역들(FRR)을 독립적으로 이용하여 실시될 필요는 없다. 예를 들면, 일부 실시예들에서, 상기 활성 핀들(AF)의 추가적인 제거 공정은 상기 제 2 분리 영역들(ISY)과 상기 핀 제거 영역들(FRR)에 의해 정의된 영역들을 한번의 패터닝 공정을 통해 제거하도록 실시될 수 있다. 일 예로서, 상기 제 2 분리 영역들(ISY)과 상기 핀 제거 영역들(FRR)에 의해 정의된 영역들은 한번의 얕은 또는 깊은 트렌치 형성 공정을 통해 제거될 수 있다. 하지만, 다른 실시예들에서, 상기 활성 핀들(AF)의 추가적인 제거 공정은 상기 제 2 분리 영역들(ISY)에 의해 정의된 영역을 제거 하는 단계 및 상기 핀 제거 영역들(FRR)에 의해 정의된 영역들을 제거하는 단계를 포함할 수 있으며, 이들 단계의 순서는 변화될 수 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치의 한 예를 도시하는 평면도이다.
본 발명의 일 실시예에 따른 반도체 장치(1)는 도 4에 도시된 것처럼, 서로 다른 도전형의 트랜지스터들이 형성될, 제 1 영역(R1) 및 제 2 영역(R2)을 포함할 수 있다. 일부 실시예들에서, 엔모스 트랜지스터들이 상기 제 1 영역(R1)에 형성되고, 피모스 트랜지스터들이 상기 제 2 영역(R2)에 형성될 수 있다. 다른 실시예들에 따르면, 엔모스 트랜지스터들이 상기 제 2 영역(R2)에 형성되고, 피모스 트랜지스터들이 상기 제 1 영역(R1)에 형성될 수 있다.
도 5는 본 발명의 일 실시예에 따른 활성 핀들을 구비하는 핀펫 반도체 장치의 일 부분을 예시적으로 도시하는 평면도이다.
도 5를 참조하면, 상기 제 1 및 제 2 영역들(R1, R2) 각각에는, 상기 제 1 분리 영역들(ISX)에 의해 정의되는 긴 측벽들 및 상기 제 2 분리 영역들(ISY)에 의해 정의되는 짧은 측벽들을 갖는 활성 핀들(AF)이 배치된다. 상기 제 1 분리 영역들(ISX)의 폭들 및 간격들은 상기 제 1 및 제 2 영역들(R1, R2)에서 동일할수 있다. 이에 따라, 상기 활성 핀들(AF)은 실질적으로 모두 동일한 폭을 가질 수 있으며, 실질적으로 모두 동일한 간격으로 이격될 수 있다.
반면, 상기 제 2 분리 영역들(ISY)의 상기 제 1 영역(R1)에서의 폭들(W1)은 상기 제 2 영역(R2)에서의 폭들(W2)보다 클 수 있다(즉, W1 > W2). 상기 제 1 및 제 2 영역들(R1, R2) 각각에서, 상기 제 2 분리 영역들(ISY)의 폭들(W1 또는 W2)은 실질적으로 모두 동일할 수 있다.
도 5에 도시하지 않았지만, 상기 핀 제거 영역들(FRR)이 상기 제 1 및 제 2 영역들(R1, R2) 각각 또는 이들 사이에 위치할 수 있다. 또한, 상기 제 2 분리 영역들(ISY)의 위치들은 도 5에 도시된 것으로부터 다양하게 변형될 수 있다.
도 6은 본 발명의 다른 실시예에 따른 활성 핀들을 구비하는 핀펫 반도체 장치를 도시하는 평면도이고, 도 7은 본 발명의 또다른 실시예에 따른 활성 핀들을 구비하는 핀펫 반도체 장치를 도시하는 평면도이다.
도 6 및 도 7을 참조하면, 상기 기판 상에는 상기 활성 핀들(AF)을 가로지르는 길이 방향을 가진 게이트 패턴들(GP)이 제공된다. 상기 게이트 패턴들(GP)은 상기 제 2 분리 영역들(ISY)으로부터 이격된 게이트 전극들(GE) 및 상기 제 2 분리 영역들(ISY)에 인접한 더미 게이트들(DM)을 포함할 수 있다.
일부 실시예들에 따르면, 도 6 및 도 7에 도시된 것처럼, 상기 더미 게이트들(DM) 각각은 상기 제 2 분리 영역들(ISY) 중의 적어도 하나와 중첩될 수 있다. 상기 게이트 전극들(GE) 각각은 상기 제 2 분리 영역들(ISY)로부터 이격되어 상기 활성 핀들(AF) 중의 적어도 하나를 가로지를 수 있다. 또한, 상기 게이트 전극들(GE) 각각은 상기 활성 핀들(AF)의 길이 방향에 평행한 상기 활성 핀들(AF)의 측벽들을 마주보도록 배치될 수 있다. 일부 실시예들에 따르면, 도 6 및 도 7에 도시된 것처럼, 상기 더미 게이트들(DM) 중의 적어도 하나가 상기 게이트 전극(GE)와 상기 제 2 분리 영역(ISY) 사이에 위치할 수 있지만, 본 발명의 실시예들이 이에 한정되는 것은 아니다.
또한, 상기 더미 게이트들(DM) 중의 적어도 하나는 상기 제 2 분리 영역들(ISY)로부터 이격될 수 있으며, 이 경우, 그러한 더미 게이트들(DM) 각각은 그것에 가장 인접하는 상기 제 2 분리 영역들(ISY) 중의 하나까지의 거리가 그것에 가장 인접하는 상기 게이트 전극들(GE) 중의 하나까지의 거리보다 작도록 배치될 수 있다.
한편, 도 6에 도시된 것처럼, 상기 제 2 분리 영역들(ISY) 각각은 상기 더미 게이트들(DM) 중의 상응하는 하나와 중첩될 수 있다. 이 경우, 상기 제 2 분리 영역들(ISY)은 20 내지 100 나노미터의 폭을 갖도록 형성될 수 있다.
또는, 도 7에 도시된 것처럼, 상기 제 2 분리 영역들(ISY) 각각은 상기 더미 게이트들(DM) 중의 상응하는 한 쌍과 중첩될 수 있다. 이 경우, 상기 제 2 분리 영역들(ISY)은 50 내지 500 나노미터의 폭을 갖도록 형성될 수 있다.
도 8 및 도 9는 본 발명의 실시예들에 따른 기술적 효과를 예시적으로 보여주는 그래프들이다. 보다 구체적으로, 도 8은 상기 제 2 분리 영역의 폭에 따른 엔모스 트랜지스터의 전류 특성을 보여주는 그래프이고, 도 9는 상기 제 2 분리 영역의 폭에 따른 피모스 트랜지스터의 전류 특성을 보여주는 그래프이다. 도 10은 본 발명의 일 실시예에 따른 핀펫 반도체 장치의 활성 핀들의 배치를 예시적으로 도시하는 평면도이다.
엔모스 트랜지스터의 경우, 도 8에 도시된 것처럼, 트랜지스터의 전류는 상기 제 2 분리 영역(ISY)의 폭이 증가할수록 증가하였고, 피모스 트랜지스터의 경우, 도 9에 도시된 것처럼, 트랜지스터의 전류는 상기 제 2 분리 영역(ISY)의 폭이 증가할수록 감소하였다.
즉, 상기 제 2 분리 영역(ISY) 또는 상기 디퓨전 브레이크 영역의 폭이 변할 때, 엔모스 트랜지스터들은 피모스 트랜지스터들에서의 전류 특성와 상반된 전류 특성을 나타내었다. 상기 제 2 분리 영역(ISY) 또는 상기 디퓨전 브레이크 영역의 폭에 대한 엔모스 및 피모스 트랜지스터들 사이의 이러한 다른 의존성은 핀펫의 성능 향상 및 핀펫의 전기적 특성에서의 변동 감소를 구현하기 위해 이용될 수 있다. 이에 더하여, 상기 제 2 분리 영역(ISY) 또는 상기 디퓨전 브레이크 영역의 폭에 대한 엔모스 및 피모스 트랜지스터들 사이의 이러한 다른 의존성은 상기 반도체 장치를 구성하는 회로 특성의 최적화를 위해 이용될 수 있다. 예를 들면, 상기 엔모스 트랜지스터들의 전류량을 상대적으로 증가시키는 것이 필요한 회로의 경우, 도 10에 도시된 것처럼, 상기 엔모스 트랜지스터들을 위한 상기 제 2 분리 영역(ISY)의 폭은 상기 피모스 트랜지스터들을 위한 것보다 클 수 있다. 반대로, 상기 피모스 트랜지스터들의 전류량을 상대적으로 증가시키는 것이 필요한 회로의 경우, 상기 엔모스 트랜지스터들을 위한 상기 제 2 분리 영역(ISY)의 폭은 상기 피모스 트랜지스터들을 위한 것보다 작을 수 있다.
도 11은 본 발명의 일 실시예에 따른 활성 핀들을 구비하는 핀펫 반도체 장치를 제조하는 방법을 도시하는 평면도이고, 도 12 내지 도 16은 본 발명의 일 실시예에 따른 활성 핀들을 구비하는 핀펫 반도체 장치를 제조하는 방법을 설명하기 위해, 도 8의 점선 I-I 및 II-II을 따라 취해진 단면도들이다.
도 11 및 도 12를 참조하면, 기판(100) 상에 활성 패턴들(102)을 정의하는 소자분리막(110)을 형성한다. 이후, 상기 소자분리막(110)을 리세스하여 상기 활성 패턴들(102)의 상부 영역들(이하, 활성 핀들(AF))을 노출시킨다. 즉, 상기 소자분리막(110)은 상기 활성 핀들(AF)보다 낮은 상부면을 갖고, 상기 활성 핀들(AF)의 측벽들을 노출시키도록 형성될 수 있다. 상기 활성 패턴들(102)은 상기 제 1 분리 영역들(ISX), 상기 제 2 분리 영역들(ISY), 그리고 상기 핀 제거 영역(FRR)을 제외한 위치들에 각각 형성될 수 있다. 상기 핀 제거 영역(FRR)에 의해, 상기 기판(100)은 서로 다른 도전형을 갖는 트랜지스터들이 배치되는 제 1 및 제 2 영역들(R1, R2)로 구분될 수 있다. 일부 실시예들에 따르면, 도 11에 도시된 것처럼, 상기 제 2 분리 영역(ISY)의 폭은 상기 제 2 영역(R2)에서보다 상기 제 1 영역(R1)에서 클 수 있지만, 상술한 것처럼 이러한 차이는 해당 회로에서 요구되는 전기적 특성을 고려하여 뒤바뀔 수도 있다.
상기 소자분리막(110)을 형성하는 단계는 상기 활성 패턴들(102)을 정의하는 트렌치들을 형성한 후, 절연성 물질로 상기 트렌치들을 채우는 단계를 포함할 수 있다. 일부 실시예들에 따르면, 상기 소자분리막(110)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 또는 저유전막들 중의 적어도 하나를 포함할 수 있지만, 본 발명의 실시예들이 이에 한정되는 것은 아니다.
도 11 및 도 13을 참조하면, 상기 활성 핀들(AF)이 형성된 결과물 상에 식각 정지막(120) 및 마스크 패턴(130)을 형성한다. 상기 식각 정지막(120)은 복수의 절연막들을 포함할 수 있으며, 이들 절연막들 중의 적어도 하나는 다른 것들에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들면, 상기 식각 정지막(120)은 실리콘 산화막을 포함하는 제 1 식각 정지막, 실리콘 산질화막 또는 실리콘 질화막을 포함하는 제 2 식각 정지막, 및 폴리실리콘막, 비정질실리콘막 또는 산화막을 포함하는 버퍼막을 포함할 수 있지만, 본 발명의 실시예들이 이에 한정되는 것은 아니다.
상기 마스크 패턴(130)은 상기 활성 핀들(AF)를 가로지르는 장축을 갖도록 형성될 수 있다. 예를 들면, 상기 마스크 패턴들(130)은 도 11의 게이트 전극들(GE) 및 더미 게이트들(DM)의 위치에 형성될 수 있다. 상기 마스크 패턴들(130) 사이에는 상기 활성 핀들(AF)과 교차하면서 상기 식각 정지막(120)을 노출시키는 개구부들(135)이 형성될 수 있다.
도 11 및 도 14을 참조하면, 상기 마스크 패턴(130)을 식각 마스크로 사용하여 상기 개구부들(135) 아래에서 상기 식각 정지막(120) 및 상기 활성 핀들(AF)을 식각한다. 이후, 상기 활성 핀들(AF)의 상기 식각된 영역들에 에피택시얼 패턴들(140)을 형성한다. 일부 실시예들에 따르면, 상기 에피택시얼 패턴들(140)은 상기 제 1 영역(R1)에서는 상기 기판(100)과 동일한 물질 또는 상기 기판(100)(예를 들면, 상기 마스크 패턴(130) 아래의 상기 활성 핀들(AF)의 일부분들(이하, 채널 영역들))에 인장성 스트레스를 인가할 수 있는 물질들 중의 적어도 하나로 형성되고, 상기 제 2 영역(R2)에서는 상기 기판(100) 또는 상기 채널 영역들에 압축성 스트레스를 인가할 수 있는 물질들 중의 적어도 하나로 형성될 수 있다. 예를 들면, 상기 기판(100)이 실리콘으로 형성되는 경우, 상기 제 1 영역(R1)의 상기 에피택시얼 패턴들(140)은 에피택시얼 공정을 통해 성장된 실리콘 또는 실리콘 카바이드 패턴들일 수 있고, 상기 제 2 영역(R2)의 상기 에피택시얼 패턴들(140)은 에피택시얼 공정을 통해 성장된 실리콘 게르마늄 패턴들일 수 있다. 상기 에피택시얼 패턴들을 위한 상술한 물질들은 상기 제 1 및 제 2 영역들(R1, R2)이 각각 엔모스 및 피모스 영역들인 경우에 적용될 수 있으며, 상기 제 1 및 제 2 영역들(R1, R2)이 각각 피모스 및 엔모스 영역들인 경우에는, 상기 에피택시얼 패턴들을 위한 상술한 물질들의 예시는 바뀔 수 있다.
이에 더하여, 일부 실시예들에 따르면, 상기 에피택시얼 패턴들(140)을 형성한 후, 상기 에피택시얼 패턴들(140)을 불순물로 도핑하는 단계 및/또는 상기 에피택시얼 패턴들(140)을 덮는 실리사이드 패턴들을 형성하는 단계가 더 실시될 수 있다. 상기 실리사이드 패턴들은 니켈(Ni), 코발트(Co), 백금(Pt), 또는 티타늄(Ti)과 같은 금속을 함유하도록 형성될 수 있다.
도 11 및 도 15을 참조하면, 상기 에피택시얼 패턴들(140)이 형성된 결과물 상에 층간절연막(150)을 형성한 후, 상기 마스크 패턴(130) 및 상기 식각 정지막(120)을 제거하여 상기 활성 핀들(AF)을 노출시키는 게이트 영역들(155)을 형성한다.
상기 층간절연막(150)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 또는 저유전막들 중의 적어도 하나를 포함할 수 있지만, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 상기 게이트 영역들(155)을 형성하는 것은 상기 층간절연막(150)을 평탄화 식각하여 상기 마스크 패턴(130)을 노출시키는 단계, 상기 노출된 마스크 패턴(130)을 제거하여 상기 식각 정지막(120)을 노출시키는 단계, 상기 식각 정지막(120)을 제거하여 상기 활성 핀들(AF)을 노출시키는 단계를 포함할 수 있다.
도 11 및 도 16을 참조하면, 상기 게이트 영역들(155)에 게이트 구조체들을 형성한다. 상기 게이트 구조체들 각각은 게이트 절연막(160), 게이트 도전 패턴(170), 및 캐핑 패턴(180)을 포함할 수 있다. 상기 게이트 구조체들을 형성하는 것은 상기 게이트 절연막(160)을 상기 게이트 영역들(155)을 콘포말하게 덮도록 형성하고, 게이트 도전막 및 캐핑막으로 차례로 형성하여 상기 게이트 절연막(160)이 형성된 상기 게이트 영역들(155)을 채우고, 상기 층간절연막(150) 또는 상기 게이트 절연막(160)이 노출되도록 상기 캐핑막 및 상기 게이트 도전막을 평탄화 식각하는 것을 포함할 수 있다.
상기 게이트 절연막(160)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 상기 게이트 절연막(160)은 HfO2, ZrO2 또는 Ta2O5을 중의 적어도 하나를 포함할 수 있지만, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 상기 게이트 도전막은 금속들 또는 실리콘 중의 적어도 하나로 형성되거나 이들을 포함할 수 있다. 일부 실시예들에서, 상기 게이트 도전막은 복수의 금속막들을 포함하도록 형성될 수 있다. 예를 들면, 상기 게이트 도전막은 일함수 조절을 위한 제 1 금속막 및 상기 제 1 금속막보다 낮은 비저항을 갖는 제 2 금속막을 포함할 수 있다. 상기 제 1 금속막은 TiN, TaN, TiC, 및 TaC 중 적어도 하나로 형성되거나 이들을 포함할 수 있다. 상기 캐핑막은 절연성 물질 또는 도전성 물질로 형성될 수 있다.
도 17은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 개략적인 블록도이다. 도 17의 전자 시스템은, 도 1 내지 도 16을 이용하여 설명한 본 발명의 실시예들인 반도체 장치들을 적용할 수 있는 예시적 시스템이다.
도 17을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1000)은 컨트롤러(1100), 입출력 장치(1200, Input/Ouput), 기억 장치(1300, Memory), 인터페이스(1400, Interface) 및 버스(1500, bus)를 포함할 수 있다. 컨트롤러(1100), 입출력 장치(1200), 기억 장치(1300) 및/또는 인터페이스(1400)는 버스(1500)를 통하여 서로 결합될 수 있다. 버스(1500)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1100)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1200)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1300)는 데이터 및/또는 명령어등을 저장할 수 있다. 인터페이스(1400)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1400)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1400)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1000)은 컨트롤러(1100)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 본 발명의 실시예들에 따른 반도체 장치들(100, 200)은 기억 장치(1300) 내에 제공되거나, 컨트롤러(1100), 입출력 장치(1200, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1000)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 엔모스 영역 및 피모스 영역을 갖는 기판;
    상기 기판 상에 제공되어 활성 핀들을 정의하는 소자분리막; 및
    상기 기판 상에 제공되고, 상기 활성 핀들을 가로지르는 길이 방향을 갖는 게이트 패턴들을 포함하되,
    상기 소자분리막은, 상기 게이트 패턴들의 폭 방향에서 서로 인접하게 이격된, 상기 활성 핀들 중의 쌍들 사이에 위치하는 디퓨전 브레이크 영역들을 포함하고,
    상기 디퓨전 브레이크 영역의 폭은 상기 엔모스 및 피모스 영역들에서 서로 다른 반도체 장치.
  2. 청구항 1에 있어서,
    상기 활성 핀들은 상기 게이트 패턴들의 길이 방향에서 실질적으로 모두 동일한 폭을 갖는 반도체 장치.
  3. 청구항 1에 있어서,
    상기 디퓨전 브레이크 영역의 폭은 상기 피모스 영역에서보다 상기 엔모스 영역에서 더 큰 반도체 장치.
  4. 청구항 1에 있어서,
    상기 디퓨전 브레이크 영역의 폭은 상기 피모스 영역에서보다 상기 엔모스 영역에서 더 작은 반도체 장치.
  5. 청구항 1에 있어서,
    상기 게이트 패턴들은
    상기 디퓨전 브레이크 영역들로부터 이격된 게이트 전극들; 및
    상기 디퓨전 브레이크 영역들에 각각 중첩된 더미 게이트 패턴들을 포함하는 반도체 장치.
  6. 청구항 5에 있어서,
    상기 디퓨전 브레이크 영역들은 20 내지 100 나노미터의 폭을 갖고,
    상기 디퓨전 브레이크 영역들 각각과 중첩되는 상기 더미 게이트 패턴들의 수는 하나인 반도체 장치.
  7. 청구항 5에 있어서,
    상기 디퓨전 브레이크 영역들은 50 내지 500 나노미터의 폭을 갖고,
    상기 디퓨전 브레이크 영역들 각각과 중첩되는 상기 더미 게이트 패턴들의 수는 둘인 반도체 장치.
  8. 청구항 5에 있어서,
    상기 소자분리막은 상기 활성 핀들보다 낮은 상부면을 가져 상기 활성 핀들 각각의 측벽들을 노출시키고,
    상기 게이트 전극들 각각은, 상기 활성 핀들 중의 적어도 하나를, 그것의 길이 방향에 평행한 측벽들을 마주보도록, 가로지르는 반도체 장치.
  9. 청구항 5에 있어서,
    상기 더미 게이트 패턴 각각은 그것에 가장 인접하는 상기 디퓨전 브레이크 영역들 중의 하나까지의 거리가 그것에 가장 인접하는 상기 게이트 전극들 중의 하나까지의 거리보다 작은 반도체 장치.
  10. 청구항 1에 있어서,
    상기 게이트 패턴들 각각의 양 측에 제공된 에피택시얼 패턴들을 더 포함하되,
    상기 활성 핀들 각각은 상기 게이트 패턴 아래에 위치하는 채널 영역을 더 포함하고, 상기 에피택시얼 패턴들은 상기 채널 영역에 압축성 또는 인장성 스트레스를 인가할 수 있는 물질로 형성되는 반도체 장치.
  11. 엔모스 영역 및 피모스 영역을 갖는 기판;
    상기 기판 상에 제공되어 활성 핀들을 정의하되, 상기 활성 핀들의 길이 및 폭 방향들에서 상기 활성 핀들의 측벽들을 정의하는 제 1 및 제 2 분리 영역들을 포함하는 소자분리막;
    상기 소자분리막의 상기 제 1 분리 영역을 가로지르고 상기 제 2 분리영역로부터 이격된 게이트 전극; 및
    상기 소자분리막의 상기 제 2 분리 영역과 중첩되는 적어도 일부분을 갖는 더미 게이트 패턴을 포함하되,
    상기 활성 패턴들 중에서 서로 인접하게 이격된 한 쌍 사이에 위치하는 상기 제 2 분리 영역은 디퓨전 브레이크 영역로서 사용되고, 상기 디퓨전 브레이크 영역의 폭은 상기 엔모스 및 피모스 영역들에서 서로 다른 반도체 장치.
  12. 청구항 11에 있어서,
    상기 활성 핀들은 실질적으로 모두 동일한 폭을 갖는 반도체 장치.
  13. 청구항 11에 있어서,
    상기 디퓨전 브레이크 영역의 폭은 상기 피모스 영역에서보다 상기 엔모스 영역에서 더 큰 반도체 장치.
  14. 청구항 11에 있어서,
    상기 디퓨전 브레이크 영역의 폭은 상기 피모스 영역에서보다 상기 엔모스 영역에서 더 작은 반도체 장치.
  15. 청구항 11에 있어서,
    상기 제 2 분리영역에 중첩되는 상기 더미 게이트 패턴의 개수는 하나 또는 둘인 반도체 장치.
  16. 엔모스 영역 및 피모스 영역을 갖는 기판; 및
    상기 기판 상에 제공된 게이트 패턴들을 포함하되,
    상기 기판은 제 1 및 제 2 분리 영역들 그리고 핀제거 영역을 제외한 영역에 형성되는 활성 핀들을 포함하고,
    상기 제 1 분리 영역들은 상기 활성 핀들의 긴 측벽들을 정의하고,
    상기 제 2 분리 영역들은 상기 활성 핀들의 짧은 측벽들을 정의하되,
    상기 제 2 분리 영역들의 폭들은 상기 엔모스 및 피모스 영역들 각각에서는 동일하고 상기 엔모스 및 피모스 영역들 사이에서는 서로 다른 반도체 장치.
  17. 청구항 16에 있어서,
    상기 제 1 분리 영역들은 실질적으로 동일한 간격으로 이격되어, 상기 활성 핀들은 실질적으로 모두 동일한 폭을 갖는 반도체 장치.
  18. 청구항 16에 있어서,
    상기 제 2 분리 영역의 폭은 상기 피모스 영역에서보다 상기 엔모스 영역에서 더 큰 반도체 장치.
  19. 청구항 16에 있어서,
    상기 제 2 분리 영역의 폭은 상기 피모스 영역에서보다 상기 엔모스 영역에서 더 작은 반도체 장치.
  20. 청구항 16에 있어서,
    상기 제 2 분리영역에 중첩되는 상기 더미 게이트 패턴의 개수는 하나 또는 둘인 반도체 장치.
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