KR100697283B1 - 반도체 장치의 소자분리 구조물 및 그 형성방법 - Google Patents

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Abstract

반도체 장치의 소자분리 구조물 및 그 형성방법을 제공한다. 이 소자분리구조는 패턴의 밀도 및 동작 전압을 고려하여 소자분리막의 폭이 좁은 영역에는 소자분리막이 얕게 형성하고 소자분리막의 폭이 넓고 높은 동작 전압이 인가되는 영역에는 깊게 형성한다. 이 방법은 더 낮은 깊이의 소자분리막을 형성하는 동안 소정 깊이만큼 증가시켜 최종적으로 다양한 깊이의 소자분리막을 형성할 수 있기 때문에 마스크 공정을 단축할 수 있는 이점이 있다.
소자분리, 트렌치, 단차

Description

반도체 장치의 소자분리 구조물 및 그 형성방법{DEVICE ISOLATION STRUCTURE OF THE SEMICONDUCTOR DEVICE AND METHOD OF FORMING THE SAME}
도 1 및 도 2는 종래기술에 따른 트렌치 구조를 가지는 반도체 장치를 나타낸 단면도.
도 3은 본 발명의 제 1 실시예에 따른 반도체 장치의 소자분리 구조를 나타낸 단면도.
도 4 내지 도 9는 본 발명의 제 1 실시예에 따른 반도체 장치의 소자분리 구조를 형성하는 방법을 나타낸 단면도들.
도 10은 본 발명의 제 2 실시예에 따른 반도체 장치의 소자분리 구조를 나타낸 단면도.
도 11 내지 도 16은 본 발명의 제 2 실시예에 따른 반도체 장치의 소자분리 구조를 형성하는 방법을 나타낸 단면도들.
도 17은 본 발명의 제 3 실시예에 따른 반도체 장치의 소자분리 구조를 나타낸 단면도.
도 18 내지 도 23은 본 발명의 제 3 실시예에 따른 반도체 장치의 소자분리 구조를 형성하는 방법을 나타낸 단면도들.
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로서, 더 구체적으로는 반도체 장치의 소자분리 구조물 및 그 형성방법에 관한 것이다.
반도체 장치는 기판에 다양한 소자들이 배치되어 이들 소자들이 소정의 규칙에 따라 전기적으로 연결되어 특정의 기능을 수행하는 장치이다. 기판에 배치되는 소자들은 정해진 전기적 연결을 제외하고는 전기적으로 서로 분리되는 것이 요구되는데, 인접한 소자들 사이의 전기적 분리를 위하여 소자분리구조가 기판에 형성되어 있다.
반도체 장치의 집적도에 비례하여 소자분리구조의 크기도 감소하고 이에 따라 소자의 전기적 분리가 제대로 이루어지지 않는 문제가 발생하고 있다. 이를 해결하기 위하여 집적도를 높이는데 제한을 주지 않으면서 소자분리 목적을 달성할 수 있는 깊은 소자분리구조가 제안되고 있다.
반도체 장치는 패턴의 밀도가 높은 영역과 패턴의 밀도가 낮은 영역을 포함한다. 특히, 다량의 정보를 저장하는 기억장치의 경우에는 정보가 저장되는 부분인 셀 영역의 패턴밀도가 매우 높고, 기억장치를 구동하기 위한 주변회로 영역의 패턴밀도는 셀 영역에 비해 상대적으로 낮다. 또한, 주변회로 영역도 동작전압이 높은 영역과 동작 전압이 낮은 영역으로 구분될 수 있는데, 동작전압이 높은 영역의 소자분리구조는 소자의 전기적 분리 능력이 더욱 요구된다. 따라서, 저전압 영역에 비해 고전압 영역의 소자분리구조의 깊이가 더 깊은 것이 유리하다. 이러한 요구에 부합하는 소자분리구조로서 현재 트렌치 소자분리구조가 주로 사용되고 있다.
도 1 및 도 2는 종래의 반도체 장치에 형성된 소자분리구조를 나타낸 단면도이다.
종래의 반도체 장치는 패턴 밀도가 높은 영역, 구동전압이 낮은 영역 및 구동전압이 높은 영역을 포함한다. 예컨대, 도 1에 도시된 메모리 장치의 경우 패턴 밀도가 높은 셀 영역, 구동전압이 낮은 저전압 영역 및 구동전압이 높은 고전압 영역을 구비하고 있다. 이 장치의 소자분리구조는 셀 영역에 형성된 셀 트렌치 소자분리막(22a), 저전압 영역에 형성된 저전압 트렌치 소자분리막(22b), 고전압 영역에 형성된 제 1 고전압 트렌치 소자분리막(22c) 및 제 2 고전압 트렌치 소자분리막(22d)로 구성된다. 이 소자분리구조는 동일한 깊이를 가지는 셀 트렌치(12), 저전압 트렌치(14), 제 1 및 제 2 고전압 트렌치(16, 18)에 절연막이 채워진 구조이다. 고전압 영역에는 높은 동작 전압이 인가되기 때문에 트렌치의 깊이를 깊게 형성하여 소자분리구조의 깊이를 증가시키는 것이 바람직하다. 따라서, 도 2에 도시된 것과 같이 깊은 트렌치에 소자분리막이 형성된 소자분리구조를 채택함으로써 고전압 영역의 소자분리효과를 높일 수 있다. 그런데, 셀 영역과 저전압 영역은 고전압 영역에 비해 상대적으로 패턴밀도가 높다. 특히 기억소자의 셀 영역은 다량의 정보를 저장하기 위하여 패턴밀도가 매우 높고 소자분리막의 면적이 상대적으로 작다. 동일한 면적에서 소자분리막의 깊이에 비례하여 종횡비가 높아진다. 따라서, 종횡비가 높은 셀 트렌치(32) 및 저전압 트렌치(34)에 절연막이 채워진 셀 트렌치 소자분리막(42a) 및 저전압 트렌치 소자분리막(42b)은 절여막이 충분히 채워지지 않아 보이드(30)가 형성될 수 있다. 고전압 영역에도 폭이 좁은 제 2 고전압 트렌치 소자분리막(42d)은 절연막이 충분히 채워지지 않을 수 있기 때문에 보이드(30)가 발생할 수도 있다.
본 발명이 이루고자 하는 기술적 과제는 패턴밀도가 높은 영역의 소자분리막은 절연막이 충분히 채워질 수 있는 구조를 가지고, 높은 동작 전압이 인가되는 영역의 소자분리막은 소자의 전기적 분리 능력이 우수한 구조를 가지는 소자분리구조를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 소자분리막의 폭에 반비례하는 깊이를 가지면서 소자의 전기적 분리효과가 우수한 소자분리구조를 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은 패턴밀도에 따라 다른 깊이를 가지는 소자분리구조를 제공한다. 이 구조는 셀 영역, 저전압 영역 및 고전압 영역이 정의된 반도체 기판에 형성된 셀 트렌치 소자분리막, 저전압 트렌치 소자분리막, 제 1 및 제 2 고전압 트렌치 소자분리막을 포함한다. 상기 셀 영역에 상기 셀 트렌치 소자분리막이 형성되고, 상기 저전압 영역에 상기 셀 트렌치 소자분리막보다 깊은 상기 저전압 트렌치 소자분리막이 형성된다. 상기 고전압 영역에 상기 저전압 트렌치 소자분리막보다 깊은 상기 제 1 고전압 트렌치 소자분리막 및 상기 저전압 트렌치 소자분리막보다 깊고 상기 제 1 고전압 트렌치 소자분리막보다 얕은 상기 제 2 고전압 트렌치 소자분리막이 형성된다.
상기 기술적 과제를 달성하기 위하여 본 발명은 패턴밀도에 따라 다른 깊이를 가지는 소자분리구조의 형성방법을 제공하다. 이 소자분리구조는 셀 영역, 저전압 영역 및 고전압 영역을 구비하는 반도체 장치에 포함될 수 있다. 이 방법은 반도체 기판의 일부분에 리세스 영역을 형성하고, 상기 리세스 영역 및 다른 부분의 반도체 기판을 동시에 식각하여 깊이가 다른 트렌치 영역들을 형성한 이후, 또 다른 부분의 반도체 기판과 상기 트렌치 영역들을 동시에 식각하는 것을 포함한다.
구체적으로 이 방법은 반도체 기판에 셀 영역, 저전압 영역 및 고전압 영역을 정의하고, 상기 고전압 영역의 반도체 기판을 소정 깊이 식각하여 리세스 영역을 형성할 수 있다. 상기 저전압 영역의 일부 및 상기 리세스 영역을 동시에 식각하여 상기 저전압 영역에 저전압 트렌치 영역, 상기 고전압 영역에 상기 저전압 트렌치 영역보다 깊은 고전압 트렌치 영역을 형성한다. 상기 셀 영역의 일부, 상기 저전압 트렌치 영역 및 상기 고전압 트렌치 영역을 동시에 식각하여 상기 셀 영역에 셀 트렌치를, 상기 저전압 영역에 저전압 트렌치를, 상기 고전압 영역에 고전압 트렌치를 형성한다. 상기 셀 트렌치, 상기 저전압 트렌치 및 상기 고전압 트렌치에 절연막을 채워 소자분리막을 형성한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달 될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 3은 본 발명의 제 1 실시예에 따른 소자분리를 가지는 반도체 소자를 나타낸 단면도이다.
도 3을 참조하면, 반도체 기판(50)에 셀 영역, 저전압 영역 및 고전압 영역이 정의되고, 상기 반도체 기판에 복수의 트렌치가 형성되며 상기 트렌치 내에 절연막이 채워진 소자분리막으로 소자분리구조가 이루어진다.
상기 셀 영역 및 상기 저전압 영역에는 각각 셀 트렌치(70) 및 저전압 트렌치(64a)가 형성되고, 상기 고전압 영역에는 제 1 고전압 트렌치(66a) 및 제 2 고전압 트렌치(68a)가 형성된다. 상기 저전압 트렌치(64a)는 상기 셀 트렌치(70)보다 깊다. 상기 제 1 고전압 트렌치(66a)은 상기 저전압 트렌치(64a)보다 폭이 넓고 깊이도 깊다. 상기 제 2 고전압 트렌치(68a)는 상기 제 1 고전압 트렌치(66a)보다는 깊이가 얕고 상기 저전압 트렌치(64a)보다는 깊이가 깊다. 또한, 상기 제 2 고전압 트렌치(68a)은 상기 제 1 고전압 트렌치(66a)보다 폭이 좁다.
이 소자분리구조는 상기 셀 트렌치(70) 및 상기 저전압 트렌치(64a) 내에 각각 형성된 셀 트렌치 소자분리막(72a) 및 저전압 트렌치 소자분리막(72b)과, 상기 제 1 고전압 트렌치(66a) 및 상기 제 2 고전압 트렌치(68a) 내에 형성된 제 1 고전 압 트렌치 소자분리막(72c) 및 제 2 고전압 트렌치 소자분리막(72d)을 포함한다.
저장되는 정보의 양을 극대화하기 위하여 셀 영역에는 소자분리막의 면적이 작은 것이 바람직하다. 따라서, 셀 영역의 소자분리막의 폭은 주변회로의 소자분리막의 폭보다 상대적으로 작다. 본 발명에서도 셀 트렌치 소자분리막(72a)의 폭은 다른 영역의 소자분리막들에 비해 좁다. 따라서, 종횡비를 낮추어 트렌치 내에 절연막을 완전히 채우기 위해서 상기 셀 트렌치(70)의 깊이가 비교적 얕다. 그러나, 셀 영역에 비해 상대적으로 폭이 넓은 상기 저전압 트렌치 소자분리막(72b)은 상기 셀 트렌치 소자분리막(72a)보다 깊게 형성되고, 높은 동작 전압에서 인접한 소자를 전기적으로 분리하기 위한 상기 제 1 고전압 트렌치 소자분리막(72c)의 깊이는 상기 저전압 트렌치 소자분리막(72b)보다 깊다. 상기 고전압 영역에 형성되는 소자분리막의 폭은 일반적으로 상기 제 1 고전압 트렌치 소자분리막(72c)과 같이 넓으나, 영역에 따라서는 제 2 고전압 트렌치 소자분리막(72d)과 같이 폭이 좁을 수도 있다. 본 발명에서 상대적으로 폭이 좁은 제 2 고전압 트렌치 소자분리막(72d)는 상기 저전압 트렌치 소자분리막(72b)보다 깊고 상기 제 1 고전압 트렌치 소자분리막(72c)보다 얕다.
상기 소자분리막들은 상기 셀 영역, 상기 저전압 영역 및 상기 고전압 영역에 각각 활성영역들을 한정한다. 상기 활성영역 상에 게이트 절연막이 형성되어 있다. 상기 저전압 영역에 형성된 게이트 절연막(52a)에 비해 상기 고전압 영역에 더 두꺼운 게이트 절연막(52b)가 형성되고, 이들의 두께 차이에 의해 상기 저전압 트렌치 소자분리막(72b)와 상기 제 1 고전압 트렌치 소자분리막(72c)의 깊이 차이가 발생할 수 있다.
도면에서 상기 게이트 절연막 상에 형성된 마스크 패턴(54)은 소자분리구조가 완성된 이후에 제거되는 희생막일 수도 있고, 상기 활성영역에 형성되는 게이트 전극을 구성하는 도전막일 수도 있다.
도 4 내지 도 9는 본 발명의 제 1 실시예에 따른 소자분리구조를 형성하는 방법을 설명하기 위한 단면도들이다.
도 4를 참조하면, 반도체 기판(50)에 게이트 절연막(52)을 형성하고, 상기 게이트 절연막 상에 마스크막(54)을 형성한다. 상기 게이트 절연막(52)은 셀 영역, 저전압 영역 및 고전압 영역에서 종류 및/또는 두께가 다를 수 있다. 예컨대, 도시된 것과 같이 저전압 영역에 비해 고전압 영역에 두꺼운 게이트 절연막을 형성할 수 있다. 셀 영역에 형성되는 게이트 절연막은 반도체 소자의 종류에 따라 구조 및 물질을 다양하게 선택할 수 있다. 예컨대, 플래시 기억 소자인 경우 셀 영역의 게이트 절연막은 전하의 터널링이 가능한 얇은 두께로 형성될 것이고, 소노스와 같은 전하트랩형 기억소자인 경우 셀 영역의 게이트 절연막은 전하저장층을 포함하는 다층의 절연층일 수 있다.
상기 마스크막(54)은 단순히 기판을 식각하는데 식각저지막으로 사용되는 희생막일 뿐 아니라, 게이트 전극의 일부분을 구성하는 도전막을 포함할 수도 있다. 상기 마스크막(54)이 게이트 전극을 구성하는 도전막을 포함하는 경우에도 이 도전막 상에 식각저지막이 더 형성될 수 있다. 상기 마스크막(54)이 단순 희생막인 경우 상기 게이트 절연막은 버퍼절연막으로 대체되고, 본 발명에 따른 소자분리구조 가 완성된 이후에 게이트 절연막이 형성될 수도 있다.
도 5를 참조하면, 상기 마스크막(54) 상에 제 1 레지스트막(56)을 형성하고 패터닝하여 상기 셀 영역의 일부분 및 상기 고전압 영역의 일부분을 노출시킨다. 상기 제 1 레지스트막(56)을 식각마스크로 사용하여 상기 마스크막(54)을 식각하여 상기 셀 영역의 기판 일부 및 상기 고전압 영역의 기판 일부를 노출시킨다. 상기 제 1 레지스트막(56)의 오프닝은 셀 트렌치가 형성될 영역과 고전압 트렌치가 형성될 영역에 대응된다.
도 6을 참조하면, 상기 제 1 레지스트막(56)을 제거하고, 상기 기판의 전면에 제 2 레지스트막(60)을 형성한 후 패터닝하여 상기 저전압 영역의 일부분 및 상기 고전압 영역의 일부분을 노출시킨다. 상기 제 2 레지스트막(60)은 상기 셀 영역에 노출된 기판을 덮는다. 상기 제 2 레지스트막(60)의 오프닝은 저전압 트렌치가 형성될 영역과 제 1 및 제 2 고전압 트렌치가 형성될 영역에 대응된다. 즉, 상기 제 1 레지스트막(56)의 오프닝에 대응되어 노출된 고전압 영역의 일부분은 상기 제 2 레지스트막(60)의 오프닝에 대응되어 노출된다.
도 7을 참조하면, 상기 제 2 레지스트막(60)을 식각마스크로 사용하여 상기 마스크막(54) 및 상기 게이트 절연막(52)을 식각한다. 이 때, 상기 고전압 영역에 노출된 기판이 식각되어 리세스 영역(62)이 형성된다. 상기 마스크막(54)을 식각함에 있어서 반도체 기판과 마스크막에 대한 식각속도가 빠른 식각공정을 사용할 수 있다.
도 8을 참조하면, 상기 제 2 레지스트막(60)을 식각마스크로 사용하여 상기 저전압 영역 및 상기 고전압 영역에 노출된 기판을 식각한다. 상기 리세스 영역(62)은 다른 영역의 반도체 기판이 식각되는 동안 함께 식각된다. 그 결과, 상기 저전압 영역에 저전압 트렌치 영역(64)이 형성되고, 상기 고전압 영역에는 제 1 고전압 트렌치 영역(66) 및 제 2 고전압 트렌치 영역(68)이 형성된다. 상기 제 1 고전압 트렌치 영역(66)은 상기 리세스 영역(62)이 추가적으로 식각된 영역이다. 따라서, 상기 제 1 고전압 트렌치 영역(68)은 상기 저전압 트렌치 영역(64) 및 상기 제 2 고전압 트렌치 영역(66)에 비해 상대적으로 깊게 형성된다. 게이트 절연막의 두께를 고전압 영역 및 저전압 영역에 다르게 형성한 경우에는, 상기 저전압 트렌치 영역(64)에 비해 상기 제 1 고전압 트렌치 영역(66)의 깊이가 더 깊을 수 있다. 그러나, 게이트 절연막의 두께를 동일하게 형성한 경우에는 그렇지 않을 수 있다.
도 9를 참조하면, 상기 제 2 레지스트막(60)을 제거하고, 상기 마스크막(54)을 식각마스크로 사용하여 노출된 기판을 식각하여 셀 영역에 셀 트렌치(70)을 형성한다. 이 때, 상기 저전압 영역 및 상기 고전압 영역에 노출된 기판도 함께 식각되어 상기 저전압 영역에 저전압 트렌치(64a)가 형성되고, 상기 고전압 영역에 제 1 고전압 트렌치(66a) 및 제 2 고전압 트렌치(68a)가 형성된다. 상기 셀 영역에 형성되는 셀 트렌치(70)를 형성하는데는 별도의 마스크 공정이 요구되지 않는다. 따라서, 본 발명은 트렌치의 깊이에 대응하는 수보다 적은 수의 마스크 공정으로 다양한 깊이의 트렌치를 형성할 수 있다. 즉, 가장 깊은 깊이부터 일정 깊이만큼 증가하면서 가장 얕은 깊이의 트렌치를 형성할 수 있고, 아울러 게이트 절연막의 두께 차이를 이용하여 동일한 과정을 거치면서 형성된 트렌치의 깊이도 다르게 형성 할 수 있다.
이하 도시하지는 않았지만, 상기 셀 트렌치(70), 상기 저전압 트렌치(64a), 상기 제 1 및 제 2 고전압 트렌치(66a, 68a)에 절연막을 채워 소자분리구조를 완성한다. 상기 마스크막(54) 및 게이트 절연막(52)은 소자분리막이 형성된 이후에 제거하고 다시 게이트 절연막을 형성한 이후 게이트 형성공정이 진행될 수도 있다. 상기 마스크막(54)에 게이트 전극을 형성하는 물질이 포함된 경우에는, 상기 저전압 영역에 형성된 게이트 절연막은 저전압 게이트 절연막(54a)가 되고, 상기 고전압 영역에 형성된 게이트 절연막은 고전압 게이트 절연막(54b)가 된다.
상술한 제 1 실시예에 따르면 하나의 트렌치 소자분리막은 단일 바닥 구조를 가질 수 있다. 그러나, 트렌치 소자분리막의 어느 한 부분은 이중 바닥 구조를 가질 수도 있다.
도 10은 본 발명의 제 2 실시예에 따른 소자분리구조를 나타낸 단면도이다.
도 10을 참조하면, 제 1 실시예와 마찬가지로 셀 영역, 저전압 영역 및 고전압 영역이 정의된 반도체 기판에 셀 트렌치(120), 저전압 트렌치(114a), 제 1 고전압 트렌치(116a) 및 제 2 고전압 트렌치(118a)가 형성되어 있다. 상기 셀 트렌치(120), 상기 저전압 트렌치(114a), 상기 제 1 고전압 트렌치(116a) 및 상기 제 2 고전압 트렌치(118a) 내에 각각 셀 트렌치 소자분리막(122a), 저전압 트렌치 소자분리막(122b), 제 1 고전압 트렌치 소자분리막(122c) 및 제 2 고전압 트렌치 소자분리막(122d)가 형성되어 있다.
제 2 실시예에서 제 1 고전압 트렌치 소자분리막(122c)의 구조가 제 1 실시 예와 다르다. 제 1 실시예에서 상기 제 1 고전압 트렌치 소자분리막은 단일 바닥 구조를 가지는 것에 비해 제 2 실시예에서 상기 제 1 고전압 트렌치 소자분리막(122c)는 이중 바닥 구조를 가진다. 즉, 상기 제 1 고전압 트렌치(116a)는 제 1 바닥면(b1) 및 상기 제 1 바닥면(b1)보다 깊은 제 2 바닥면(b2)로 구성된 단차가 형성된 바닥면을 가진다. 따라서, 상기 제 1 고전압 트렌치(116a) 내에 형성되는 제 1 고전압 트렌치 소자분리막(122c)의 바닥에도 단차가 형성된다. 상기 제 1 바닥(b1)은 상기 제 2 고전압 트렌치(118a)의 바닥에 대응되는 깊이를 가진다. 상기 제 1 고전압 트렌치 소자분리막(112c)은 상기 제 1 바닥면(b1)을 경계로 그 하부의 폭이 급격히 감소하는 구조를 가진다. 게이트 절연막(102a, 102b) 및 마스크막(104)은 제 1 실시예에서 설명되어진 것과 같다.
도 11 내지 도 16은 본 발명의 제 2 실시예에 따른 소자분리구조를 형성하는 방법을 설명하기 위한 단면도들이다.
도 11을 참조하면, 반도체 기판(100)에 게이트 절연막(102)을 형성하고, 상기 게이트 절연막 상에 마스크막(104)을 형성한다. 상기 게이트 절연막(102)은 셀 영역, 저전압 영역 및 고전압 영역에서 종류 및/또는 두께가 다를 수 있다. 예컨대, 도시된 것과 같이 저전압 영역에 비해 고전압 영역에 두꺼운 게이트 절연막을 형성할 수 있다. 셀 영역에 형성되는 게이트 절연막은 반도체 소자의 종류에 따라 구조 및 물질을 다양하게 선택할 수 있다. 예컨대, 플래시 기억 소자인 경우 셀 영역의 게이트 절연막은 전하의 터널링이 가능한 얇은 두께로 형성될 것이고, 소노스와 같은 전하트랩형 기억소자인 경우 셀 영역의 게이트 절연막은 전하저장층을 포함하는 다층의 절연층일 수 있다.
상기 마스크막(104)은 단순히 기판을 식각하는데 식각저지막으로 사용되는 희생막일 뿐 아니라, 게이트 전극의 일부분을 구성하는 도전막을 포함할 수도 있다. 상기 마스크막(104)이 게이트 전극을 구성하는 도전막을 포함하는 경우에도 이 도전막 상에 식각저지막이 더 형성될 수 있다. 상기 마스크막(104)이 단순 희생막인 경우 상기 게이트 절연막은 버퍼절연막으로 대체되고, 본 발명에 따른 소자분리구조가 완성된 이후에 게이트 절연막이 형성될 수도 있다.
도 12를 참조하면, 상기 마스크막(104) 상에 제 1 레지스트막(106)을 형성하고 패터닝하여 상기 셀 영역의 일부분 및 상기 고전압 영역의 일부분을 노출시킨다. 상기 제 1 레지스트막(106)을 식각마스크로 사용하여 상기 마스크막(104)을 식각하여 상기 셀 영역의 기판 일부 및 상기 고전압 영역의 기판 일부를 노출시킨다. 상기 제 1 레지스트막(106)의 오프닝은 셀 트렌치가 형성될 영역과 고전압 트렌치가 형성될 영역에 대응된다.
도 13을 참조하면, 상기 제 1 레지스트막(106)을 제거하고, 상기 기판의 전면에 제 2 레지스트막(110)을 형성한 후 패터닝하여 상기 저전압 영역의 일부분 및 상기 고전압 영역의 일부분을 노출시킨다. 상기 제 2 레지스트막(110)은 상기 셀 영역에 노출된 기판을 덮고, 상기 고전압 영역에 노출된 기판과 그 주변의 마스크막을 소정폭만큼 노출시킨다. 상기 제 2 레지스트막(110)의 오프닝은 저전압 트렌치가 형성될 영역과 제 1 및 제 2 고전압 트렌치가 형성될 영역에 대응된다.
도 14를 참조하면, 상기 제 2 레지스트막(110)을 식각마스크로 사용하여 상 기 마스크막(104) 및 상기 게이트 절연막(102)을 식각한다. 이 때, 상기 고전압 영역에 노출된 기판이 식각되어 리세스 영역(112)이 형성된다. 상기 리세스 영역(112) 주변의 기판 상의 마스크막 및 게이트 절연막이 식각되어 상기 리세스 영역(112) 주변의 기판이 소정폭만큼 노출된다. 상기 마스크막(104)을 식각함에 있어서 반도체 기판과 마스크막에 대한 식각속도가 빠른 식각공정을 사용할 수 있다.
도 15를 참조하면, 상기 제 2 레지스트막(110)을 식각마스크로 사용하여 상기 저전압 영역 및 상기 고전압 영역에 노출된 기판을 식각한다. 상기 리세스 영역(112)은 다른 영역의 반도체 기판이 식각되는 동안 함께 식각된다. 그 결과, 상기 저전압 영역에 저전압 트렌치 영역(114)이 형성되고, 상기 고전압 영역에는 제 1 고전압 트렌치 영역(116) 및 제 2 고전압 트렌치 영역(118)이 형성된다. 상기 제 1 고전압 트렌치 영역(116)은 상기 리세스 영역(112)이 추가적으로 식각된 영역이다. 따라서, 상기 제 1 고전압 트렌치 영역(116)은 저전압 트렌치 영역(114) 및 상기 제 2 고전압 트렌치 영역(116)에 비해 상대적으로 깊게 형성된다. 이 때, 상기 제 1 고전압 트렌치 영역(116)의 바닥면에 상기 리세스 영역이 전사되어 단차가 형성될 수 있다. 게이트 절연막의 두께를 고전압 영역 및 저전압 영역에 다르게 형성한 경우에는, 상기 저전압 트렌치 영역(114)에 비해 상기 제 1 고전압 트렌치 영역(116)의 깊이가 더 깊을 수 있다. 그러나, 게이트 절연막의 두께를 동일하게 형성한 경우에는 그렇지 않을 수 있다.
도 16을 참조하면, 상기 제 2 레지스트막(110)을 제거하고, 상기 마스크막(104)을 식각마스크로 사용하여 노출된 기판을 식각하여 셀 영역에 셀 트렌치(120) 을 형성한다. 이 때, 상기 저전압 영역 및 상기 고전압 영역에 노출된 기판도 함께 식각되어 상기 저전압 영역에 저전압 트렌치(114a)가 형성되고, 상기 고전압 영역에 제 1 고전압 트렌치(116a) 및 제 2 고전압 트렌치(118a)가 형성된다. 상기 제 1 고전압 트렌치(116a)의 바닥면에는 제 1 바닥면(b1)과 제 1 바닥면(b1)보다 깊은 제 2 바닥면(b2)으로 구성된 단차가 형성된다. 본 발명에서 제 1 바닥면(b3)의 깊이가 상기 셀 트렌치(170)의 깊이에 대응된다고 한 것은 패턴 밀도에 따른 기판의 식각속도 차이때문에 이들의 깊이가 완전히 일치하지 않음을 고려한 것이다.
상기 셀 영역에 형성되는 셀 트렌치(120)를 형성하는데는 별도의 마스크 공정이 요구되지 않는다. 따라서, 본 발명은 트렌치의 깊이에 대응하는 수보다 적은 수의 마스크 공정으로 다양한 깊이의 트렌치를 형성할 수 있다. 즉, 가장 깊은 깊이부터 일정 깊이만큼 증가하면서 가장 얕은 깊이의 트렌치를 형성할 수 있고, 아울러 게이트 절연막의 두께 차이를 이용하여 동일한 과정을 거치면서 형성된 트렌치의 깊이도 다르게 형성할 수 있다.
이하 도시하지는 않았지만, 상기 셀 트렌치(120), 상기 저전압 트렌치(114a), 상기 제 1 및 제 2 고전압 트렌치(116a, 118a)에 절연막을 채워 소자분리구조를 완성한다. 상기 마스크막(104) 및 게이트 절연막(102)은 소자분리막이 형성된 이후에 제거하고 다시 게이트 절연막을 형성한 이후 게이트 형성공정이 진행될 수도 있다. 상기 마스크막(104)에 게이트 전극을 형성하는 물질이 포함된 경우에는, 상기 저전압 영역에 형성된 게이트 절연막은 저전압 게이트 절연막(104a)가 되고, 상기 고전압 영역에 형성된 게이트 절연막은 고전압 게이트 절연막(104b)가 된 다.
도 17은 본 발명의 제 3 실시예에 따른 소자분리구조를 나타낸 단면도이다.
도 17을 참조하면, 제 1 및 제 2 실시예와 마찬가지로 셀 영역, 저전압 영역 및 고전압 영역이 정의된 반도체 기판에 셀 트렌치(170), 저전압 트렌치(164a), 제 1 고전압 트렌치(166a) 및 제 2 고전압 트렌치(168a)가 형성되어 있다. 상기 셀 트렌치(170), 상기 저전압 트렌치(164a), 상기 제 1 고전압 트렌치(166a) 및 상기 제 2 고전압 트렌치(168a) 내에 각각 셀 트렌치 소자분리막(172a), 저전압 트렌치 소자분리막(172b), 제 1 고전압 트렌치 소자분리막(172c) 및 제 2 고전압 트렌치 소자분리막(172d)가 형성되어 있다.
제 2 실시예와 마찬가지로 제 3 실시예에서 제 1 고전압 트렌치 소자분리막(172c)의 구조가 제 1 실시예와 다르다. 제 1 실시예에서 상기 제 1 고전압 트렌치 소자분리막은 단일 바닥 구조를 가지는 것에 비해 제 3 실시예에서 상기 제 1 고전압 트렌치 소자분리막(172c)는 이중 바닥 구조를 가진다. 즉, 상기 제 1 고전압 트렌치(166a)는 제 1 바닥면(b3) 및 상기 제 1 바닥면(b3)보다 깊은 제 2 바닥면(b4)로 구성된 단차가 형성된 바닥면을 가진다. 따라서, 상기 제 1 고전압 트렌치(166a) 내에 형성되는 제 1 고전압 트렌치 소자분리막(172c)의 바닥에도 단차가 형성된다. 제 2 실시예와 달리 제 3 실시예에서 상기 제 1 바닥(b3)은 상기 셀 트렌치(170)의 바닥에 대응되는 깊이를 가진다.
상기 제 1 고전압 트렌치 소자분리막(162c)은 상기 제 1 바닥면(b3)을 경계로 그 하부의 폭이 급격히 감소하는 구조를 가진다. 게이트 절연막(152a, 152b) 및 마스크막(154)은 제 1 및 제 2 실시예에서 설명되어진 것과 같다.
도 18 내지 도 23은 본 발명의 제 3 실시예에 따른 소자분리구조를 형성하는 방법을 설명하기 위한 단면도들이다.
도 18을 참조하면, 반도체 기판(150)에 게이트 절연막(152)을 형성하고, 상기 게이트 절연막 상에 마스크막(154)을 형성한다. 상기 게이트 절연막(152)은 셀 영역, 저전압 영역 및 고전압 영역에서 종류 및/또는 두께가 다를 수 있다. 예컨대, 도시된 것과 같이 저전압 영역에 비해 고전압 영역에 두꺼운 게이트 절연막을 형성할 수 있다. 셀 영역에 형성되는 게이트 절연막은 반도체 소자의 종류에 따라 구조 및 물질을 다양하게 선택할 수 있다. 예컨대, 플래시 기억 소자인 경우 셀 영역의 게이트 절연막은 전하의 터널링이 가능한 얇은 두께로 형성될 것이고, 소노스와 같은 전하트랩형 기억소자인 경우 셀 영역의 게이트 절연막은 전하저장층을 포함하는 다층의 절연층일 수 있다.
상기 마스크막(154)은 단순히 기판을 식각하는데 식각저지막으로 사용되는 희생막일 뿐 아니라, 게이트 전극의 일부분을 구성하는 도전막을 포함할 수도 있다. 상기 마스크막(154)이 게이트 전극을 구성하는 도전막을 포함하는 경우에도 이 도전막 상에 식각저지막이 더 형성될 수 있다. 상기 마스크막(154)이 단순 희생막인 경우 상기 게이트 절연막은 버퍼절연막으로 대체되고, 본 발명에 따른 소자분리구조가 완성된 이후에 게이트 절연막이 형성될 수도 있다.
도 19를 참조하면, 상기 마스크막(154) 상에 제 1 레지스트막(156)을 형성하고 패터닝하여 상기 셀 영역의 일부분 및 상기 고전압 영역의 일부분을 노출시킨 다. 상기 제 1 레지스트막(156)을 식각마스크로 사용하여 상기 마스크막(154)을 식각하여 상기 셀 영역의 기판 일부 및 상기 고전압 영역의 기판 일부를 노출시킨다. 상기 제 1 레지스트막(156)의 오프닝은 셀 트렌치가 형성될 영역과 고전압 트렌치가 형성될 영역에 대응된다.
도 20을 참조하면, 상기 제 1 레지스트막(156)을 제거하고, 상기 기판의 전면에 제 2 레지스트막(160)을 형성한 후 패터닝하여 상기 저전압 영역의 일부분 및 상기 고전압 영역의 일부분을 노출시킨다. 상기 제 2 레지스트막(160)은 상기 셀 영역에 노출된 기판과, 상기 고전압 영역에 노출된 기판의 일부분을 덮는다. 상기 제 2 레지스트막(160)의 오프닝은 저전압 트렌치가 형성될 영역과 제 1 및 제 2 고전압 트렌치가 형성될 영역에 대응된다.
도 21을 참조하면, 상기 제 2 레지스트막(160)을 식각마스크로 사용하여 상기 마스크막(154) 및 상기 게이트 절연막(152)을 식각한다. 이 때, 상기 고전압 영역에 노출된 기판이 식각되어 리세스 영역(162)이 형성된다. 상기 마스크막(154)을 식각함에 있어서 반도체 기판과 마스크막에 대한 식각속도가 빠른 식각공정을 사용할 수 있다.
도 22를 참조하면, 상기 제 2 레지스트막(160)을 식각마스크로 사용하여 상기 저전압 영역 및 상기 고전압 영역에 노출된 기판을 식각한다. 상기 리세스 영역(162)은 다른 영역의 반도체 기판이 식각되는 동안 함께 식각된다. 그 결과, 상기 저전압 영역에 저전압 트렌치 영역(164)이 형성되고, 상기 고전압 영역에는 제 1 고전압 트렌치 영역(166) 및 제 2 고전압 트렌치 영역(168)이 형성된다. 상기 제 1 고전압 트렌치 영역(166)은 상기 리세스 영역(162)이 추가적으로 식각된 영역이다. 따라서, 따라서, 상기 제 1 고전압 트렌치 영역(168)은 상기 저전압 트렌치 영역(164) 및 상기 제 2 고전압 트렌치 영역(166)에 비해 상대적으로 깊게 형성된다. 게이트 절연막의 두께를 고전압 영역 및 저전압 영역에 다르게 형성한 경우에는, 상기 저전압 트렌치 영역(164)에 비해 상기 제 1 고전압 트렌치 영역(166)의 깊이가 더 깊을 수 있다. 그러나, 게이트 절연막의 두께를 동일하게 형성한 경우에는 그렇지 않을 수 있다.
도 23을 참조하면, 상기 제 2 레지스트막(160)을 제거하고, 상기 마스크막(154)을 식각마스크로 사용하여 노출된 기판을 식각하여 셀 영역에 셀 트렌치(170)을 형성한다. 이 때, 상기 저전압 영역 및 상기 고전압 영역에 노출된 기판도 함께 식각되어 상기 저전압 영역에 저전압 트렌치(164a)가 형성되고, 상기 고전압 영역에 제 1 고전압 트렌치(166a) 및 제 2 고전압 트렌치(168a)가 형성된다. 상기 제 1 고전압 트렌치 영역(166) 주변의 기판이 소정폭만큼 노출되기 때문에 상기 제 1 고전압 트렌치(166a)의 바닥에는 단차가 형성된다. 도시된 것과 같이, 상기 제 1 고전압 트렌치(166a)는 제 1 바닥면(b3)과 상기 제 1 바닥면보다 깊은 제 2 바닥면(b3)로 구성된 단차가 바닥면에 형성되어 있다. 상기 제 2 바닥면(b3)은 상기 셀 트렌치(170)가 형성되는 동안 상기 제 1 고전압 트렌치 영역(166) 주변의 기판이 식각되어 형성된 것이다. 따라서, 상기 제 1 바닥면(b3)은 상기 셀 트렌치(170)의 바닥면에 대응되는 깊이를 가진다. 본 발명에서 제 1 바닥면(b3)의 깊이가 상기 셀 트렌치(170)의 깊이에 대응된다고 한 것은 패턴 밀도에 따른 기판의 식각속도 차이 때문에 이들의 깊이가 완전히 일치하지 않음을 고려한 것이다.
상기 셀 영역에 형성되는 셀 트렌치(170)를 형성하는데는 별도의 마스크 공정이 요구되지 않는다. 따라서, 본 발명은 트렌치의 깊이에 대응하는 수보다 적은 수의 마스크 공정으로 다양한 깊이의 트렌치를 형성할 수 있다. 즉, 가장 깊은 깊이부터 일정 깊이만큼 증가하면서 가장 얕은 깊이의 트렌치를 형성할 수 있고, 아울러 게이트 절연막의 두께 차이를 이용하여 동일한 과정을 거치면서 형성된 트렌치의 깊이도 다르게 형성할 수 있다.
이하 도시하지는 않았지만, 상기 셀 트렌치(170), 상기 저전압 트렌치(164a), 상기 제 1 및 제 2 고전압 트렌치(166a, 168a)에 절연막을 채워 소자분리구조를 완성한다. 상기 마스크막(154) 및 게이트 절연막(152)은 소자분리막이 형성된 이후에 제거하고 다시 게이트 절연막을 형성한 이후 게이트 형성공정이 진행될 수도 있다. 상기 마스크막(154)에 게이트 전극을 형성하는 물질이 포함된 경우에는, 상기 저전압 영역에 형성된 게이트 절연막은 저전압 게이트 절연막(154a)가 되고, 상기 고전압 영역에 형성된 게이트 절연막은 고전압 게이트 절연막(154b)가 된다.
상술한 것과 같이 본 발명에 따르면, 패턴밀도가 높은 영역에는 종횡비가 낮은 트렌치를 형성하여 소자분리막을 형성하는 절연막이 상기 트렌치 내에 완전히 채워지지 않는 것을 방지할 수 있고, 높은 전압에서 소자의 분리가 요구되는 영역에는 깊은 트렌치를 형성하여 소자분리효과를 향상시킬 수 있다.
또한, 소자분리막의 깊이에 대응되는 수보다 적은 수의 마스크 공정에 의해 다양한 깊이의 소자분리막을 형성할 수 있기 때문에 형성방법 측면에서 공정을 단순화할 수 있는 효과가 있다. 아울러, 마스크 공정에 의하지 않고 게이트 절연막의 두께 차이에 의해 소자분리막의 깊이를 다르게 형성할 수 있다.

Claims (18)

  1. 셀 영역, 저전압 영역 및 고전압 영역이 정의된 반도체 기판;
    상기 셀 영역에 형성된 셀 트렌치 소자분리막;
    상기 저전압 영역에 형성되고, 상기 셀 트렌치 소자분리막보다 깊은 저전압 트렌치 소자분리막;
    상기 고전압 영역에 형성되고, 상기 저전압 트렌치 소자분리막보다 깊은 제 1 고전압 트렌치 소자분리막;및
    상기 고전압 영역에 형성되고, 상기 저전압 트렌치 소자분리막보다 깊고 상기 제 1 고전압 트렌치 소자분리막보다 얕은 제 2 고전압 트렌치 소자분리막을 포함하되,
    상기 제 1 고전압 트렌치 소자분리막은 제 1 바닥면 및 상기 제 1 바닥면보다 깊은 제 2 바닥면으로 구성된 단차가 형성된 것을 특징으로 하는 반도체 소자의 소자분리 구조물.
  2. 청구항 1에 있어서,
    상기 셀 영역에 형성된 소자분리막의 최소 폭은 상기 저전압 영역에 형성된 소자분리막의 최소 폭보다 작고,
    상기 저전압 영역에 형성된 소자분리막의 최소 폭은 상기 고전압 영역에 형성된 소자분리막의 최소 폭보다 작은 것을 특징으로 하는 반도체 소자의 소자분리 구조물.
  3. 청구항 2에 있어서,
    상기 고전압 영역에서 상기 제 1 고전압 트렌치 소자분리막의 최소 폭은 상기 제 2 고전압 트렌치 소자분리막의 최소 폭보다 큰 것을 특징으로 하는 반도체 소자의 소자분리 구조물.
  4. 삭제
  5. 청구항 1에 있어서,
    상기 제 1 고전압 트렌치 소자분리막의 제 1 바닥면은 상기 제 2 고전압 트렌치 소자분리막의 바닥면에 대응하는 깊이인 것을 특징으로 하는 반도체 소자의 소자분리 구조물.
  6. 청구항 1에 있어서,
    상기 제 1 고전압 트렌치 소자분리막의 제 1 바닥면은 상기 셀 트렌치 소자분리막의 바닥면에 대응하는 깊이인 것을 특징으로 하는 반도체 소자의 소자분리 구조물.
  7. 청구항 1에 있어서,
    상기 제 1 고전압 트렌치 소자분리막은 상기 제 1 바닥면을 경계로 하부의 폭이 급격히 감소하는 것을 특징으로 하는 반도체 소자의 소자분리 구조물.
  8. 반도체 기판에 셀 영역, 저전압 영역 및 고전압 영역을 정의하는 단계;
    상기 고전압 영역의 반도체 기판을 소정 깊이 식각하여 리세스 영역을 형성하는 단계;
    상기 저전압 영역의 일부 및 상기 리세스 영역을 동시에 식각하여 상기 저전압 영역에 저전압 트렌치 영역, 상기 고전압 영역에 상기 저전압 트렌치 영역보다 깊은 고전압 트렌치 영역을 형성하는 단계;
    상기 셀 영역의 일부, 상기 저전압 트렌치 영역 및 상기 고전압 트렌치 영역을 동시에 식각하여 상기 셀 영역에 셀 트렌치를 형성하고, 상기 저전압 영역에 저전압 트렌치를 형성하고, 상기 고전압 영역에 고전압 트렌치를 형성하는 단계; 및
    상기 셀 트렌치, 상기 저전압 트렌치 및 상기 고전압 트렌치에 절연막을 채우는 단계를 포함하는 반도체 소자의 소자분리 구조물 형성방법.
  9. 청구항 8에 있어서,
    상기 저전압 트렌치 영역 및 상기 고전압 트렌치 영역을 형성하는 단계에서,
    상기 리세스 영역 및 상기 리세스 영역 주변의 기판을 함께 식각하여 상기 고전압 트렌치 영역의 바닥에 단차를 형성하는 것을 특징으로 하는 반도체 소자의 소자분리 구조물 형성방법.
  10. 청구항 8에 있어서,
    상기 고전압 트렌치를 형성하는 단계에서,
    상기 고전압 트렌치 영역 및 상기 고전압 트렌치 영역 주변의 기판을 함께 식각하여 상기 고전압 트렌치의 바닥에 단차를 형성하는 것을 특징으로 하는 반도체 소자의 소자분리 구조물 형성방법.
  11. 청구항 8에 있어서,
    상기 리세스 영역을 형성하는 단계는,
    기판 상에 마스크막을 형성하는 단계;
    상기 마스크막을 패터닝하여 셀 영역 및 고전압 영역의 기판 일부분을 노출시키는 단계;
    상기 마스크막 상에 저전압 트렌치 영역의 마스크막 및 상기 노출된 고전압 영역의 기판을 노출시키는 레지스트 패턴을 형성하는 단계; 및
    상기 레지스트 패턴을 식각마스크로 사용하여 마스크막을 식각하여 상기 저전압 영역의 기판 일부분을 노출시킴과 동시에 상기 고전압 영역에 노출된 기판을 식각하여 리세스 영역을 형성하는 단계를 포함하는 반도체 소자의 소자분리 구조물 형성방법.
  12. 청구항 11에 있어서,
    상기 리세스 영역을 형성한 이후 계속해서 상기 저전압 영역 및 상기 고전압 영역에 노출된 반도체 기판을 식각하여 상기 저전압 트렌치 영역 및 상기 저전압 트렌치 영역보다 깊은 고전압 트렌치 영역을 형성하는 것을 특징으로 하는 반도체 소자의 소자분리 구조물 형성방법.
  13. 청구항 12에 있어서,
    상기 레지스트 패턴은 고전압 영역에 노출된 기판 주변의 마스크막 일부분을 더 노출시키고,
    상기 리세스 영역을 형성함과 동시에 상기 마스크막이 식각하여 상기 리세스 영역 주변의 반도체 기판을 소정 폭만큼 더 노출시켜 상기 고전압 트렌치 영역의 바닥에 단차를 형성하는 것을 특징으로 하는 반도체 소자의 소자분리 구조물 형성방법.
  14. 청구항 11에 있어서,
    상기 레지스트 패턴을 제거하여 상기 마스크 패턴 및 상기 반도체 기판을 노출시키는 단계; 및
    상기 셀 영역, 상기 저전압 영역 및 상기 고전압 영역에 반도체 기판을 식각하는 단계를 더 포함하여,
    셀 트렌치, 상기 셀 트렌치보다 깊은 저전압 트렌치 및 상기 저전압 트렌치보다 깊은 고전압 트렌치를 형성하는 것을 특징으로 하는 반도체 소자의 소자분리 구조물 형성방법.
  15. 청구항 14에 있어서,
    상기 마스크 패턴에 의해 상기 고전압 영역에 노출된 기판의 일부분을 상기 레지스트 패턴으로 덮어 상기 마스크 패턴에 의해 상기 고전압 영역에 노출된 영역보다 좁은 고전압 트렌치 영역을 형성하고;
    상기 고전압 트렌치 영역 및 상기 고전압 트렌치 영역 주변의 기판을 함께 식각하여 상기 고전압 트렌치의 바닥면에 단차를 형성하는 것을 특징으로 하는 반도체 소자의 소자분리 구조물 형성방법.
  16. 반도체 기판에 셀 영역, 저전압 영역 및 고전압 영역을 정의하는 단계;
    상기 셀 영역, 저전압 영역 및 고전압 영역에 게이트 절연막을 형성하되, 상기 저전압 영역보다 두꺼운 게이트 절연막을 고전압 영역에 형성하는 단계;
    상기 반도체 기판의 전면에 마스크막을 형성하는 단계;
    상기 마스크막 및 상기 게이트 절연막을 패터닝하여 상기 셀 영역 및 상기 고전압 영역에서 기판의 일부분을 노출시키는 마스크 패턴을 형성하는 단계;
    상기 셀 영역에 노출된 기판을 덮고, 상기 저전압 영역 및 고전압 영역에서 마스크막의 일부분과 상기 고전압 영역에 노출된 기판을 노출시키는 레지스트 패턴을 형성하는 단계;
    상기 레지스트 패턴을 식각마스크로 사용하여 상기 고전압 영역에 노출된 기판을 식각하여 리세스 영역을 형성함과 동시에 상기 마스크 패턴 및 상기 게이트 절연막을 순차적으로 식각하여 고전압 영역 및 저전압 영역의 기판을 노출시키는 단계;
    상기 레지스트 패턴을 식각마스크로 사용하여 상기 고전압 영역 및 상기 저전압 영역에 노출된 기판 및 상기 리세스 영역에 노출된 기판을 동시에 식각하는 단계;
    상기 레지스트 패턴을 제거하여 상기 마스크 패턴에 의해 셀 영역에 노출된 기판을 노출시키는 단계; 및
    상기 셀 영역, 상기 저전압 영역 및 상기 고전압 영역에 노출된 기판을 식각하여 상기 셀 영역에 셀 트렌치, 상기 저전압 영역에 상기 셀 트렌치보다 깊은 저전압 트렌치, 상기 고전압 영역에 상기 저전압 트렌치보다 깊은 제 1 고전압 트렌치 및 상기 저전압 트렌치보다 깊고 상기 고전압 트렌치보다 얕은 제 2 고전압 트렌치를 형성하는 단계를 포함하는 반도체 소자의 소자분리 구조물 형성방법.
  17. 반도체 기판에 셀 영역, 저전압 영역 및 고전압 영역을 정의하는 단계;
    상기 셀 영역, 저전압 영역 및 고전압 영역에 게이트 절연막을 형성하되, 상기 저전압 영역보다 두꺼운 게이트 절연막을 고전압 영역에 형성하는 단계;
    상기 반도체 기판의 전면에 마스크막을 형성하는 단계;
    상기 마스크막 및 상기 게이트 절연막을 패터닝하여 상기 셀 영역 및 상기 고전압 영역에서 기판의 일부분을 노출시키는 마스크 패턴을 형성하는 단계;
    상기 셀 영역에 노출된 기판을 덮고, 상기 저전압 영역 및 고전압 영역에서 마스크막의 일부분과, 상기 고전압 영역에 노출된 기판 및 그 주변의 마스크막의 일부를 노출시키는 레지스트 패턴을 형성하는 단계;
    상기 레지스트 패턴을 식각마스크로 사용하여 상기 고전압 영역에 노출된 기판을 식각하여 리세스 영역을 형성함과 동시에 상기 마스크 패턴 및 상기 게이트 절연막을 순차적으로 식각하여 고전압 영역 및 저전압 영역의 기판을 노출시키는 단계;
    상기 레지스트 패턴을 식각마스크로 사용하여 상기 고전압 영역 및 상기 저전압 영역에 노출된 기판 및 상기 리세스 영역에 노출된 기판을 동시에 식각하는 단계;
    상기 레지스트 패턴을 제거하여 상기 마스크 패턴에 의해 셀 영역에 노출된 기판을 노출시키는 단계; 및
    상기 셀 영역, 상기 고전압 영역 및 상기 저전압 영역에 노출된 기판을 식각하여 상기 셀 영역에 셀 트렌치, 상기 저전압 영역에 상기 셀 트렌치보다 깊은 저전압 트렌치, 상기 고전압 영역에 상기 저전압 트렌치보다 깊은 제 1 고전압 트렌치 및 상기 저전압 트렌치보다 깊고 상기 고전압 트렌치보다 얕은 제 2 고전압 트렌치를 형성하는 단계를 포함하는 반도체 소자의 소자분리 구조물 형성방법.
  18. 반도체 기판에 셀 영역, 저전압 영역 및 고전압 영역을 정의하는 단계;
    상기 셀 영역, 저전압 영역 및 고전압 영역에 게이트 절연막을 형성하되, 상기 저전압 영역보다 두꺼운 게이트 절연막을 고전압 영역에 형성하는 단계;
    상기 반도체 기판의 전면에 마스크막을 형성하는 단계;
    상기 마스크막 및 상기 게이트 절연막을 패터닝하여 상기 셀 영역 및 상기 고전압 영역에서 기판의 일부분을 노출시키는 마스크 패턴을 형성하는 단계;
    상기 셀 영역에 노출된 기판 및 상기 고전압 영역에 노출된 기판의 일부분을 덮고, 상기 저전압 영역 및 고전압 영역에서 마스크막의 일부분과 상기 고전압 영역에 노출된 기판의 일부분을 노출시키는 레지스트 패턴을 형성하는 단계;
    상기 레지스트 패턴을 식각마스크로 사용하여 상기 고전압 영역에 노출된 기판을 식각하여 리세스 영역을 형성함과 동시에 상기 마스크 패턴 및 상기 게이트 절연막을 순차적으로 식각하여 고전압 영역 및 저전압 영역의 기판을 노출시키는 단계;
    상기 레지스트 패턴을 식각마스크로 사용하여 상기 고전압 영역 및 상기 저전압 영역에 노출된 기판 및 상기 리세스 영역에 노출된 기판을 동시에 식각하는 단계;
    상기 레지스트 패턴을 제거하여 상기 마스크 패턴에 의해 셀 영역에 노출된 기판 및 상기 리세스 영역 주변의 기판을 노출시키는 단계; 및
    상기 셀 영역, 상기 고전압 영역 및 상기 저전압 영역에 노출된 기판을 식각하여 상기 셀 영역에 셀 트렌치, 상기 저전압 영역에 상기 셀 트렌치보다 깊은 저전압 트렌치, 상기 고전압 영역에 상기 저전압 트렌치보다 깊은 제 1 고전압 트렌치 및 상기 저전압 트렌치보다 깊고 상기 고전압 트렌치보다 얕은 제 2 고전압 트렌치를 형성하는 단계를 포함하는 반도체 소자의 소자분리 구조물 형성방법.
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