JPH098156A - 不揮発性記憶素子およびその形成方法 - Google Patents
不揮発性記憶素子およびその形成方法Info
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- JPH098156A JPH098156A JP7151267A JP15126795A JPH098156A JP H098156 A JPH098156 A JP H098156A JP 7151267 A JP7151267 A JP 7151267A JP 15126795 A JP15126795 A JP 15126795A JP H098156 A JPH098156 A JP H098156A
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Abstract
(57)【要約】
【目的】 フローティングゲートから素子分離領域への
電荷のリークを防止することができる不揮発性記憶素子
を提供すること。 【構成】 素子分離用溝１２間に挟まれたシリコン基板
１１上面にそれぞれ第１ゲート絶縁膜１３を介してフロ
ーティングゲート１４が形成され、互いに隣合う第１ゲ
ート絶縁膜１３およびフローティングゲート１４間には
溝状孔部１５が形成されている。溝状孔部１５内の少な
くとも一部と素子分離用溝１２内とには、後述する第２
絶縁膜１６ｂより膜質が緻密でかつ少なくとも溝状孔部
１２の内面を覆う第１絶縁膜１６ａと、素子分離用溝１
２内を埋込むとともに溝状孔部１５内を第１絶縁膜１６
ａを介して埋込む第２絶縁膜１６ｂとからなる素子分離
膜１６が形成されており、フローティングゲート１４上
には、第２ゲート絶縁膜１７を介してコントロールゲー
ト１８が形成されている。
電荷のリークを防止することができる不揮発性記憶素子
を提供すること。 【構成】 素子分離用溝１２間に挟まれたシリコン基板
１１上面にそれぞれ第１ゲート絶縁膜１３を介してフロ
ーティングゲート１４が形成され、互いに隣合う第１ゲ
ート絶縁膜１３およびフローティングゲート１４間には
溝状孔部１５が形成されている。溝状孔部１５内の少な
くとも一部と素子分離用溝１２内とには、後述する第２
絶縁膜１６ｂより膜質が緻密でかつ少なくとも溝状孔部
１２の内面を覆う第１絶縁膜１６ａと、素子分離用溝１
２内を埋込むとともに溝状孔部１５内を第１絶縁膜１６
ａを介して埋込む第２絶縁膜１６ｂとからなる素子分離
膜１６が形成されており、フローティングゲート１４上
には、第２ゲート絶縁膜１７を介してコントロールゲー
ト１８が形成されている。
Description
【０００１】
【産業上の利用分野】本発明は、不揮発性記憶素子およ
びその形成方法に関し、特にＮＡＮＤ型のフラッシュＥ
ＥＰＲＯＭからなる不揮発性記憶素子とその形成方法と
に関するものである。
びその形成方法に関し、特にＮＡＮＤ型のフラッシュＥ
ＥＰＲＯＭからなる不揮発性記憶素子とその形成方法と
に関するものである。
【０００２】
【従来の技術】一般に、この種の不揮発性記憶素子は図
４に示すように、メモリ素子３１が直列に形成配置され
てなるメモリ素子領域３０と、メモリ素子３１の配列方
向に対して略平行に選択トランジスタ４１が形成配置さ
れてなる選択トランジスタ領域４０とを備えて構成され
ている。
４に示すように、メモリ素子３１が直列に形成配置され
てなるメモリ素子領域３０と、メモリ素子３１の配列方
向に対して略平行に選択トランジスタ４１が形成配置さ
れてなる選択トランジスタ領域４０とを備えて構成され
ている。
【０００３】メモリ素子領域３０では、図５に示すよう
に、上記配列方向において互いに隣合うメモリ素子３１
間の半導体基板５１に素子分離用溝５２が形成されてお
り、また素子分離用溝５２間に挟まれた半導体基板５１
上面に、それぞれ第１ゲート絶縁膜５３を介してフロー
ティングゲート５４が形成されて、互いに隣合うメモリ
素子３１の第１ゲート絶縁膜５３およびフローティング
ゲート５４間に素子分離用溝５２に連通する溝状孔部５
５が形成されている。そして、溝状孔部５５内の一部と
素子分離用溝５２内とを埋込む状態で素子分離膜５６が
形成され、フローティングゲート５４上には、第２ゲー
ト絶縁膜５７を介してコントロールゲート５８が形成さ
れている。
に、上記配列方向において互いに隣合うメモリ素子３１
間の半導体基板５１に素子分離用溝５２が形成されてお
り、また素子分離用溝５２間に挟まれた半導体基板５１
上面に、それぞれ第１ゲート絶縁膜５３を介してフロー
ティングゲート５４が形成されて、互いに隣合うメモリ
素子３１の第１ゲート絶縁膜５３およびフローティング
ゲート５４間に素子分離用溝５２に連通する溝状孔部５
５が形成されている。そして、溝状孔部５５内の一部と
素子分離用溝５２内とを埋込む状態で素子分離膜５６が
形成され、フローティングゲート５４上には、第２ゲー
ト絶縁膜５７を介してコントロールゲート５８が形成さ
れている。
【０００４】従来、このようなメモリ素子３１を備えた
不揮発性記憶素子を形成するするにあたっては、素子の
面積を縮小するために、素子分離領域となる上記素子分
離膜５６をフローティングゲート５４と自己整合的に形
成している。
不揮発性記憶素子を形成するするにあたっては、素子の
面積を縮小するために、素子分離領域となる上記素子分
離膜５６をフローティングゲート５４と自己整合的に形
成している。
【０００５】すなわち、半導体基板５１上に酸化膜と導
電膜とを順次積層形成した後、この導電膜上にレジスト
パターン６０を形成し、該レジストパターン６０をマス
クとして上記導電膜、酸化膜および半導体基板５１の表
層部をエッチングする。このことにより図６（ａ）に示
すように、半導体基板５１の表層部上に所定間隔で配列
された複数列の溝６１を形成して、上記導電膜からなる
フローティングゲート列５４ａと、上記酸化膜からなる
第１ゲート絶縁膜列５３ａとを形成する。こうして形成
される溝６１では、フローティングゲート列５４ａと第
１ゲート絶縁膜列５３ａとの側方に位置する溝６１の上
部が上記した溝状孔部５５となり、また半導体基板５１
内に位置する溝６１の底部が上記素子分離用溝５２とな
る。つまり上記エッチングでは、フローティングゲート
５４および第１ゲート絶縁膜５３における素子分離用溝
５２の長さ方向の側部を加工すると同時に、素子分離用
溝５２を形成する。
電膜とを順次積層形成した後、この導電膜上にレジスト
パターン６０を形成し、該レジストパターン６０をマス
クとして上記導電膜、酸化膜および半導体基板５１の表
層部をエッチングする。このことにより図６（ａ）に示
すように、半導体基板５１の表層部上に所定間隔で配列
された複数列の溝６１を形成して、上記導電膜からなる
フローティングゲート列５４ａと、上記酸化膜からなる
第１ゲート絶縁膜列５３ａとを形成する。こうして形成
される溝６１では、フローティングゲート列５４ａと第
１ゲート絶縁膜列５３ａとの側方に位置する溝６１の上
部が上記した溝状孔部５５となり、また半導体基板５１
内に位置する溝６１の底部が上記素子分離用溝５２とな
る。つまり上記エッチングでは、フローティングゲート
５４および第１ゲート絶縁膜５３における素子分離用溝
５２の長さ方向の側部を加工すると同時に、素子分離用
溝５２を形成する。
【０００６】そして図６（ｂ）に示すように、溝６１内
を埋込む状態でフローティングゲート列５４ａ上にＣＶ
Ｄによる酸化膜６２を形成し、これをエッチバックして
図６（ｃ）に示すように、溝状孔部５５内の一部と素子
分離用溝５２内とを埋込んでなる素子分離膜５６を形成
する。なお、素子分離膜５６形成後は、フローティング
ゲート列５４ａを覆うようにして素子分離膜５６上に第
２ゲート絶縁膜５７形成用の絶縁膜６３を形成し、さら
に絶縁膜６３上にコントロールゲート５４形成用の導電
膜（図示略）を積層形成する工程を行う。
を埋込む状態でフローティングゲート列５４ａ上にＣＶ
Ｄによる酸化膜６２を形成し、これをエッチバックして
図６（ｃ）に示すように、溝状孔部５５内の一部と素子
分離用溝５２内とを埋込んでなる素子分離膜５６を形成
する。なお、素子分離膜５６形成後は、フローティング
ゲート列５４ａを覆うようにして素子分離膜５６上に第
２ゲート絶縁膜５７形成用の絶縁膜６３を形成し、さら
に絶縁膜６３上にコントロールゲート５４形成用の導電
膜（図示略）を積層形成する工程を行う。
【０００７】
【発明が解決しようとする課題】ところで、上記のメモ
リ素子３１を有する不揮発性記憶素子では、図５に示す
ように、素子分離膜５６とフローティングゲート５４と
が直接接触する箇所６４が生じる。しかしながら素子分
離膜５６は、埋込み特性が良好であるものの膜質が粗な
ＣＶＤによる酸化膜からなるために、フローティングゲ
ート５４にて蓄積された電荷が上記接触箇所６４から素
子分離膜５６へとリークし、フローティングゲート５４
の電荷保持特性が劣化するという不具合が起きている。
したがって、自己整合的に素子分離領域を形成するＮＡ
ＮＤ型フラッシュＥＥＰＲＯＭからなる不揮発性記憶素
子において、フローティングゲートから素子分離領域へ
の電荷のリークを防止でき、このことによりメモリ素子
の電荷保持特性の向上を図れる技術の開発が望まれてい
る。
リ素子３１を有する不揮発性記憶素子では、図５に示す
ように、素子分離膜５６とフローティングゲート５４と
が直接接触する箇所６４が生じる。しかしながら素子分
離膜５６は、埋込み特性が良好であるものの膜質が粗な
ＣＶＤによる酸化膜からなるために、フローティングゲ
ート５４にて蓄積された電荷が上記接触箇所６４から素
子分離膜５６へとリークし、フローティングゲート５４
の電荷保持特性が劣化するという不具合が起きている。
したがって、自己整合的に素子分離領域を形成するＮＡ
ＮＤ型フラッシュＥＥＰＲＯＭからなる不揮発性記憶素
子において、フローティングゲートから素子分離領域へ
の電荷のリークを防止でき、このことによりメモリ素子
の電荷保持特性の向上を図れる技術の開発が望まれてい
る。
【０００８】
【課題を解決するための手段】本発明の不揮発性記憶素
子では、半導体基体に所定間隔で素子分離用溝が形成さ
れており、素子分離用溝間に挟まれた半導体基体上面に
それぞれ第１ゲート絶縁膜を介してフローティングゲー
トが形成されている。これらフローティングゲートは、
素子分離用溝の長さ方向に対して略垂直な方向に形成配
置されおり、互いに隣合う第１ゲート絶縁膜およびフロ
ーティングゲート間には、素子分離用溝に連通する溝状
孔部が形成されている。溝状孔部内の少なくとも一部と
上記素子分離用溝内とには、少なくとも溝状孔部の内面
を覆う第１絶縁膜と、素子分離用溝内を埋込むとともに
溝状孔部内を前記第１絶縁膜を介して埋込む第２絶縁膜
とからなる素子分離膜が形成されており、第１絶縁膜が
第２絶縁膜より膜質が緻密な膜で形成されている。そし
てフローティングゲート上には、第２ゲート絶縁膜を介
してコントロールゲートが形成されている。
子では、半導体基体に所定間隔で素子分離用溝が形成さ
れており、素子分離用溝間に挟まれた半導体基体上面に
それぞれ第１ゲート絶縁膜を介してフローティングゲー
トが形成されている。これらフローティングゲートは、
素子分離用溝の長さ方向に対して略垂直な方向に形成配
置されおり、互いに隣合う第１ゲート絶縁膜およびフロ
ーティングゲート間には、素子分離用溝に連通する溝状
孔部が形成されている。溝状孔部内の少なくとも一部と
上記素子分離用溝内とには、少なくとも溝状孔部の内面
を覆う第１絶縁膜と、素子分離用溝内を埋込むとともに
溝状孔部内を前記第１絶縁膜を介して埋込む第２絶縁膜
とからなる素子分離膜が形成されており、第１絶縁膜が
第２絶縁膜より膜質が緻密な膜で形成されている。そし
てフローティングゲート上には、第２ゲート絶縁膜を介
してコントロールゲートが形成されている。
【０００９】また本発明の不揮発性記憶素子の形成方法
では、まず半導体基体上に絶縁膜と導電膜とを順次積層
形成する。次いでこの導電膜、絶縁膜および半導体基体
の表層部をエッチングし、半導体基体の表層部上に所定
間隔で配列された複数列の溝を形成して、この溝間に上
記導電膜からなるフローティングゲート列と上記絶縁膜
からなる第１ゲート絶縁膜列とを形成する。続いて、上
記溝における、フローティングゲート列および第１ゲー
ト絶縁膜列の側方に位置する溝上部の内面の少なくとも
一部を第１絶縁膜で覆い、かつ溝における半導体基体内
に位置する溝底部内を第２絶縁膜で埋込むとともに溝上
部内を第１絶縁膜を介して第２絶縁膜で埋込み、第１絶
縁膜と前記第２絶縁膜とからなる素子分離膜を形成す
る。この際、第１絶縁膜を、前記第２絶縁膜より緻密な
膜質に形成する。そしてフローティングゲート列を覆う
状態で素子分離膜上に、第２ゲート絶縁膜形成用の絶縁
膜とコントロールゲート形成用の導電膜とを順次積層形
成する。
では、まず半導体基体上に絶縁膜と導電膜とを順次積層
形成する。次いでこの導電膜、絶縁膜および半導体基体
の表層部をエッチングし、半導体基体の表層部上に所定
間隔で配列された複数列の溝を形成して、この溝間に上
記導電膜からなるフローティングゲート列と上記絶縁膜
からなる第１ゲート絶縁膜列とを形成する。続いて、上
記溝における、フローティングゲート列および第１ゲー
ト絶縁膜列の側方に位置する溝上部の内面の少なくとも
一部を第１絶縁膜で覆い、かつ溝における半導体基体内
に位置する溝底部内を第２絶縁膜で埋込むとともに溝上
部内を第１絶縁膜を介して第２絶縁膜で埋込み、第１絶
縁膜と前記第２絶縁膜とからなる素子分離膜を形成す
る。この際、第１絶縁膜を、前記第２絶縁膜より緻密な
膜質に形成する。そしてフローティングゲート列を覆う
状態で素子分離膜上に、第２ゲート絶縁膜形成用の絶縁
膜とコントロールゲート形成用の導電膜とを順次積層形
成する。
【００１０】
【作用】本発明の不揮発性記憶素子では、素子分離領域
を構成する素子分離膜が第１絶縁膜と第２絶縁膜とから
なり、互いに隣合うフローティングゲート間に形成され
た溝状孔部の内面が、膜質が緻密な上記第１絶縁膜で覆
われているため、フローティングゲートに蓄積された電
荷が、フローティングゲートと第１絶縁膜との接触箇所
から第２絶縁膜へとリークするのが防止される。
を構成する素子分離膜が第１絶縁膜と第２絶縁膜とから
なり、互いに隣合うフローティングゲート間に形成され
た溝状孔部の内面が、膜質が緻密な上記第１絶縁膜で覆
われているため、フローティングゲートに蓄積された電
荷が、フローティングゲートと第１絶縁膜との接触箇所
から第２絶縁膜へとリークするのが防止される。
【００１１】また本発明の不揮発性記憶素子の形成方法
では、フローティングゲート列および第１ゲート絶縁膜
列の側方に位置する溝上部の内面の少なくとも一部を緻
密な膜質からなる第１絶縁膜で覆い、溝上部内を第１絶
縁膜を介して第２絶縁膜で埋込むことから、フローティ
ングゲートとの接触箇所における素子分離膜として上記
緻密な膜質の第１絶縁膜が形成されるので、フローティ
ングゲートに蓄積された電荷のリークが防止されるメモ
リ素子が形成されることになる。
では、フローティングゲート列および第１ゲート絶縁膜
列の側方に位置する溝上部の内面の少なくとも一部を緻
密な膜質からなる第１絶縁膜で覆い、溝上部内を第１絶
縁膜を介して第２絶縁膜で埋込むことから、フローティ
ングゲートとの接触箇所における素子分離膜として上記
緻密な膜質の第１絶縁膜が形成されるので、フローティ
ングゲートに蓄積された電荷のリークが防止されるメモ
リ素子が形成されることになる。
【００１２】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１は本発明の不揮発性記憶素子の一実施例を示
す要部側断面図であり、特にＮＡＮＤ型フラッシュＥＥ
ＰＲＯＭからなる不揮発性記憶素子において、本発明の
特徴であるメモリ素子領域の断面を示す図である。
する。図１は本発明の不揮発性記憶素子の一実施例を示
す要部側断面図であり、特にＮＡＮＤ型フラッシュＥＥ
ＰＲＯＭからなる不揮発性記憶素子において、本発明の
特徴であるメモリ素子領域の断面を示す図である。
【００１３】図１に示すように、この不揮発性記憶素子
におけるメモリ素子領域は従来と同様、本発明の半導体
基体となるＰ型のシリコン基板１１に、メモリ素子１０
が直列に形成配置されてなるものである。その配列方向
において互いに隣合うメモリ素子１０間のシリコン基板
１１には、それぞれ深さ１００ｎｍ程度の素子分離用溝
１２が形成されており、よってシリコン基板１１には所
定間隔で複数の素子分離用溝１２が配列形成された状態
となっている。
におけるメモリ素子領域は従来と同様、本発明の半導体
基体となるＰ型のシリコン基板１１に、メモリ素子１０
が直列に形成配置されてなるものである。その配列方向
において互いに隣合うメモリ素子１０間のシリコン基板
１１には、それぞれ深さ１００ｎｍ程度の素子分離用溝
１２が形成されており、よってシリコン基板１１には所
定間隔で複数の素子分離用溝１２が配列形成された状態
となっている。
【００１４】素子分離用溝１２間に挟まれたシリコン基
板１１上面には、それぞれ膜厚１０ｎｍ程度の熱酸化膜
からなる第１ゲート絶縁膜１３と、ポリシリコンからな
る膜厚１００ｎｍ程度のフローティングゲート１４が順
次積層形成されており、メモリ素子１０の配列方向にお
いて互いに隣合うメモリ素子１０の第１ゲート絶縁膜１
３およびフローティングゲート１４の間には、素子分離
用溝１２に連通する溝状孔部１５が形成されている。そ
して、溝状孔部１５内の一部と素子分離用溝１２内とに
は、これを埋込む状態で本発明の特徴である素子分離領
域を構成する素子分離膜１６が形成されている。
板１１上面には、それぞれ膜厚１０ｎｍ程度の熱酸化膜
からなる第１ゲート絶縁膜１３と、ポリシリコンからな
る膜厚１００ｎｍ程度のフローティングゲート１４が順
次積層形成されており、メモリ素子１０の配列方向にお
いて互いに隣合うメモリ素子１０の第１ゲート絶縁膜１
３およびフローティングゲート１４の間には、素子分離
用溝１２に連通する溝状孔部１５が形成されている。そ
して、溝状孔部１５内の一部と素子分離用溝１２内とに
は、これを埋込む状態で本発明の特徴である素子分離領
域を構成する素子分離膜１６が形成されている。
【００１５】すなわち、素子分離膜１６は、溝状孔部１
５の内面の一部を覆う第１絶縁膜１６ａと、素子分離用
溝１２を埋込みかつ溝状孔部１５内を第１絶縁膜１６ａ
を介して埋込む第２絶縁膜１６ｂとから構成されてお
り、第２絶縁膜１６ｂは埋込み特性の良好なＣＶＤによ
り形成される酸化膜（以下、ＣＶＤ酸化膜と記す）より
なっている。また、第１絶縁膜１６ａは第２絶縁膜１６
ｂよりも膜質が緻密な膜からなり、例えばＣＶＤ酸化膜
よりも膜質が緻密で、かつ絶縁耐圧、界面準位電荷密度
等にも優れた熱酸化膜や通常のＣＶＤよりも高温のＣＶ
Ｄプロセスによって形成される酸化膜（以下、ＨＴＯ膜
と記す）で形成されている。
５の内面の一部を覆う第１絶縁膜１６ａと、素子分離用
溝１２を埋込みかつ溝状孔部１５内を第１絶縁膜１６ａ
を介して埋込む第２絶縁膜１６ｂとから構成されてお
り、第２絶縁膜１６ｂは埋込み特性の良好なＣＶＤによ
り形成される酸化膜（以下、ＣＶＤ酸化膜と記す）より
なっている。また、第１絶縁膜１６ａは第２絶縁膜１６
ｂよりも膜質が緻密な膜からなり、例えばＣＶＤ酸化膜
よりも膜質が緻密で、かつ絶縁耐圧、界面準位電荷密度
等にも優れた熱酸化膜や通常のＣＶＤよりも高温のＣＶ
Ｄプロセスによって形成される酸化膜（以下、ＨＴＯ膜
と記す）で形成されている。
【００１６】そして、フローティングゲート１４上およ
び溝状孔部１５内に埋込まれた素子分離膜１６上には、
フローティングゲート１４を覆うようにして熱酸化膜、
シリコン窒化膜、熱酸化膜の３層膜からなる膜厚１５ｎ
ｍ程度の第２ゲート絶縁膜１７が形成されており、さら
に第２ゲート絶縁膜１７上には膜厚が１００ｎｍ程度の
ポリシリコンからなるコントロールゲート１８が形成さ
れている。
び溝状孔部１５内に埋込まれた素子分離膜１６上には、
フローティングゲート１４を覆うようにして熱酸化膜、
シリコン窒化膜、熱酸化膜の３層膜からなる膜厚１５ｎ
ｍ程度の第２ゲート絶縁膜１７が形成されており、さら
に第２ゲート絶縁膜１７上には膜厚が１００ｎｍ程度の
ポリシリコンからなるコントロールゲート１８が形成さ
れている。
【００１７】このようなメモリ素子１０では、フローテ
ィングゲート１４と接触する箇所の素子分離膜１６が膜
質が緻密な第１絶縁膜１６ａからなるため、フローティ
ングゲート１４に蓄積された電荷が素子分離膜１６へと
リークするのを防止することができる。よって、本実施
例のＮＡＮＤ型フラッシュＥＥＰＲＯＭからなる不揮発
性記憶素子は、電荷保持特性の優れたメモリ素子１０を
有するものとなる。
ィングゲート１４と接触する箇所の素子分離膜１６が膜
質が緻密な第１絶縁膜１６ａからなるため、フローティ
ングゲート１４に蓄積された電荷が素子分離膜１６へと
リークするのを防止することができる。よって、本実施
例のＮＡＮＤ型フラッシュＥＥＰＲＯＭからなる不揮発
性記憶素子は、電荷保持特性の優れたメモリ素子１０を
有するものとなる。
【００１８】なお、上記実施例では、本発明の素子分離
膜の第１絶縁膜が溝状孔部の内面にのみ形成されている
場合について説明したが、例えば図２に示すように溝状
孔部１５の内面およびこれに連通する素子分離用溝１２
の内面に第１絶縁膜１６ａが形成され、かつ溝状孔部１
５内および素子分離用溝１２内を第１絶縁膜１６ａを介
してこれらを埋込むように第２絶縁膜１６ｂが形成され
ていてもよいのはもちろんである。
膜の第１絶縁膜が溝状孔部の内面にのみ形成されている
場合について説明したが、例えば図２に示すように溝状
孔部１５の内面およびこれに連通する素子分離用溝１２
の内面に第１絶縁膜１６ａが形成され、かつ溝状孔部１
５内および素子分離用溝１２内を第１絶縁膜１６ａを介
してこれらを埋込むように第２絶縁膜１６ｂが形成され
ていてもよいのはもちろんである。
【００１９】また上記実施例では、本発明の素子分離膜
の第１絶縁膜が溝状孔部の内面の一部を覆うように形成
されている場合について述べたが、溝状孔部の内面全体
を覆うように形成されていてもよく、したがって、溝状
孔部内を完全に埋込むように素子分離膜が形成されてい
てもよい。ただし、上記実施例のように溝状孔部内の一
部を埋込むようにして素子分離膜を形成することによ
り、メモリ素子の電気的特性のより一層の向上を図るこ
とができる。
の第１絶縁膜が溝状孔部の内面の一部を覆うように形成
されている場合について述べたが、溝状孔部の内面全体
を覆うように形成されていてもよく、したがって、溝状
孔部内を完全に埋込むように素子分離膜が形成されてい
てもよい。ただし、上記実施例のように溝状孔部内の一
部を埋込むようにして素子分離膜を形成することによ
り、メモリ素子の電気的特性のより一層の向上を図るこ
とができる。
【００２０】次に図２に示した不揮発性記憶素子の形成
方法に基づき、本発明の不揮発性記憶素子の形成方法の
一実施例を図３を用いて説明する。まず、シリコン基板
１１上に熱酸化法によって１０ｎｍ程度の膜厚の酸化膜
（図示略）を形成し、次いで酸化膜上にＣＶＤ法によっ
てフローティングゲート１４形成用のポリシリコン膜
（図示略）を膜厚が１００ｎｍ程度になるように堆積す
る。
方法に基づき、本発明の不揮発性記憶素子の形成方法の
一実施例を図３を用いて説明する。まず、シリコン基板
１１上に熱酸化法によって１０ｎｍ程度の膜厚の酸化膜
（図示略）を形成し、次いで酸化膜上にＣＶＤ法によっ
てフローティングゲート１４形成用のポリシリコン膜
（図示略）を膜厚が１００ｎｍ程度になるように堆積す
る。
【００２１】続いてリソグラフィおよびエッチングによ
って、上記酸化膜、ポリシリコン膜およびシリコン基板
１１の表層部をエッチングし、図３（ａ）に示すよう
に、シリコン基板１１の表層部上に所定間隔で配列され
た複数列の溝１９を形成して、ポリシリコン膜からなる
フローティングゲート列１４ａと酸化膜からなる第１ゲ
ート絶縁膜列１３ａとを形成する。このフローティング
ゲート列１４ａおよび第１ゲート絶縁膜列１３ａは、形
成しようとするフローティングゲート１４および第１ゲ
ート絶縁膜１３において素子分離用溝１２の長さ方向の
側部（図２参照）のみが加工されてなる形状のものであ
る。
って、上記酸化膜、ポリシリコン膜およびシリコン基板
１１の表層部をエッチングし、図３（ａ）に示すよう
に、シリコン基板１１の表層部上に所定間隔で配列され
た複数列の溝１９を形成して、ポリシリコン膜からなる
フローティングゲート列１４ａと酸化膜からなる第１ゲ
ート絶縁膜列１３ａとを形成する。このフローティング
ゲート列１４ａおよび第１ゲート絶縁膜列１３ａは、形
成しようとするフローティングゲート１４および第１ゲ
ート絶縁膜１３において素子分離用溝１２の長さ方向の
側部（図２参照）のみが加工されてなる形状のものであ
る。
【００２２】こうして形成される溝１９における、フロ
ーティングゲート列１４ａと第１ゲート絶縁膜列１３ａ
との側方に位置する溝１９の上部が、図２に示したメモ
リ素子１０における溝状孔部１５となり、またシリコン
基板１１内に位置する溝１９底部が図２に示したメモリ
素子１０における素子分離用溝１２となる。なおこの実
施例では、上記エッチングにより素子分離用溝１２を１
００ｎｍ程度となるように形成する。上記エッチングの
後は、チャネルストップを形成するためのボロンのイオ
ン注入を、エネルギーを６０ｋｅＶ、ドーズ量を５×１
０13ｃｍ-2とした条件で行う。
ーティングゲート列１４ａと第１ゲート絶縁膜列１３ａ
との側方に位置する溝１９の上部が、図２に示したメモ
リ素子１０における溝状孔部１５となり、またシリコン
基板１１内に位置する溝１９底部が図２に示したメモリ
素子１０における素子分離用溝１２となる。なおこの実
施例では、上記エッチングにより素子分離用溝１２を１
００ｎｍ程度となるように形成する。上記エッチングの
後は、チャネルストップを形成するためのボロンのイオ
ン注入を、エネルギーを６０ｋｅＶ、ドーズ量を５×１
０13ｃｍ-2とした条件で行う。
【００２３】次に図３（ｂ）に示すように、熱酸化法に
よって、フローティングゲート列１４ａ表面に第１絶縁
膜１６ａ形成用の熱酸化膜２０を１５ｎｍ程度の膜厚に
形成する。この工程では、シリコン基板１１の表面も熱
酸化されて熱酸化膜２０が形成される。次いでＣＶＤ法
によって、図３（ｃ）に示すように溝１９内を埋込むよ
うにして第１絶縁膜１６ａ上に第２絶縁膜１６ｂ形成用
のＣＶＤ酸化膜２１を３００ｎｍ程度の厚みに形成す
る。
よって、フローティングゲート列１４ａ表面に第１絶縁
膜１６ａ形成用の熱酸化膜２０を１５ｎｍ程度の膜厚に
形成する。この工程では、シリコン基板１１の表面も熱
酸化されて熱酸化膜２０が形成される。次いでＣＶＤ法
によって、図３（ｃ）に示すように溝１９内を埋込むよ
うにして第１絶縁膜１６ａ上に第２絶縁膜１６ｂ形成用
のＣＶＤ酸化膜２１を３００ｎｍ程度の厚みに形成す
る。
【００２４】その後、エッチングを用いた通常のエッチ
バックによって、フローティングゲート列１４ａの上面
が露出するようにＣＶＤ酸化膜２１および熱酸化膜２０
を除去する。なお、この工程では、エッチングのばらつ
きを考慮してフローティングゲート列１４ａの上面を確
実に露出させるため、および形成するメモリ素子１０の
電気的特性をより向上させるため、図３（ｄ）に示すよ
うにフローティングゲート列１４ａの上面位置より一定
寸法深くエッチングすることが好ましい。この実施例で
は、溝１９内にＣＶＤ酸化膜２１および熱酸化膜２０を
合わせて１５０ｎｍ程度の厚み分残るようにエッチング
を行う。
バックによって、フローティングゲート列１４ａの上面
が露出するようにＣＶＤ酸化膜２１および熱酸化膜２０
を除去する。なお、この工程では、エッチングのばらつ
きを考慮してフローティングゲート列１４ａの上面を確
実に露出させるため、および形成するメモリ素子１０の
電気的特性をより向上させるため、図３（ｄ）に示すよ
うにフローティングゲート列１４ａの上面位置より一定
寸法深くエッチングすることが好ましい。この実施例で
は、溝１９内にＣＶＤ酸化膜２１および熱酸化膜２０を
合わせて１５０ｎｍ程度の厚み分残るようにエッチング
を行う。
【００２５】そしてこのエッチング工程により、溝１９
の上部、つまり溝状孔部１５の内面の一部を覆う熱酸化
膜２０からなる第１絶縁膜１６ａを形成する。また同時
に、溝１９の底部、つまり素子分離用溝１２内を埋込み
かつ溝状孔部１５内を第１絶縁膜１６ａを介して埋込む
ＣＶＤ酸化膜２１からなる第２絶縁膜１６ｂを形成し、
第１絶縁膜１６ａと第２絶縁膜１６ｂとからなる素子分
離膜１６を得る。
の上部、つまり溝状孔部１５の内面の一部を覆う熱酸化
膜２０からなる第１絶縁膜１６ａを形成する。また同時
に、溝１９の底部、つまり素子分離用溝１２内を埋込み
かつ溝状孔部１５内を第１絶縁膜１６ａを介して埋込む
ＣＶＤ酸化膜２１からなる第２絶縁膜１６ｂを形成し、
第１絶縁膜１６ａと第２絶縁膜１６ｂとからなる素子分
離膜１６を得る。
【００２６】素子分離膜１６形成後は、通常のプロセス
を行う。すなわち、図３（ｅ）に示すように、フローテ
ィングゲート列１４ａを覆う状態で素子分離膜１６上に
熱酸化膜、シリコン窒化膜、熱酸化膜をこの順に積層し
てこれらの積層体からなる第２ゲート絶縁膜１７形成用
の絶縁膜２２を形成する。
を行う。すなわち、図３（ｅ）に示すように、フローテ
ィングゲート列１４ａを覆う状態で素子分離膜１６上に
熱酸化膜、シリコン窒化膜、熱酸化膜をこの順に積層し
てこれらの積層体からなる第２ゲート絶縁膜１７形成用
の絶縁膜２２を形成する。
【００２７】さらに図３（ｆ）に示すように、絶縁膜２
２上にコントロールゲート１８形成用のポリシリコンか
らなる導電膜２３を１００ｎｍ程度積層する。なお、図
示しないが、その後のリソグラフィおよびエッチングに
よって、絶縁膜２２を第２ゲート絶縁膜１７の形状に、
また導電膜２３をコントロールゲート１８の形状にそれ
ぞれ加工するとともに、フローティングゲート列１４ａ
および第１ゲート絶縁膜１３ａ列における、素子分離用
溝１２の長さ方向に対して略直交する方向の側部を加工
し、フローティングゲート１４および第１ゲート絶縁膜
１３を形成する。
２上にコントロールゲート１８形成用のポリシリコンか
らなる導電膜２３を１００ｎｍ程度積層する。なお、図
示しないが、その後のリソグラフィおよびエッチングに
よって、絶縁膜２２を第２ゲート絶縁膜１７の形状に、
また導電膜２３をコントロールゲート１８の形状にそれ
ぞれ加工するとともに、フローティングゲート列１４ａ
および第１ゲート絶縁膜１３ａ列における、素子分離用
溝１２の長さ方向に対して略直交する方向の側部を加工
し、フローティングゲート１４および第１ゲート絶縁膜
１３を形成する。
【００２８】上記した不揮発性記憶素子の形成方法で
は、同じエッチング工程で溝１９とフローティングゲー
ト列１４ａと第１ゲート絶縁膜列１３ａとを加工するた
め、自己整合的に溝１９内に素子分離膜１６が形成され
る。またＣＶＤ酸化膜２１の形成の前に、第１絶縁膜１
６ａ形成用の熱酸化膜２０を形成するため、フローティ
ングゲート１４との接触箇所に、膜質が緻密でフローテ
ィングゲート１４に蓄積された電荷の素子分離膜１６へ
のリークを防止できる第１絶縁膜１６ａを形成すること
ができる。しかも、溝１９内を熱酸化膜２０を介して埋
込み特性の良いＣＶＤ酸化膜２１で埋込むため、絶縁性
の良好な素子分離膜１６を形成することができる。
は、同じエッチング工程で溝１９とフローティングゲー
ト列１４ａと第１ゲート絶縁膜列１３ａとを加工するた
め、自己整合的に溝１９内に素子分離膜１６が形成され
る。またＣＶＤ酸化膜２１の形成の前に、第１絶縁膜１
６ａ形成用の熱酸化膜２０を形成するため、フローティ
ングゲート１４との接触箇所に、膜質が緻密でフローテ
ィングゲート１４に蓄積された電荷の素子分離膜１６へ
のリークを防止できる第１絶縁膜１６ａを形成すること
ができる。しかも、溝１９内を熱酸化膜２０を介して埋
込み特性の良いＣＶＤ酸化膜２１で埋込むため、絶縁性
の良好な素子分離膜１６を形成することができる。
【００２９】したがって、電荷保持特性に優れかつ面積
が縮小化されたメモリ素子１０を有する不揮発性記憶素
子を形成することができる。なお、上記実施例では、熱
酸化法によってフローティングゲート列表面に第１絶縁
膜形成用の膜を形成した場合について述べたが、例えば
高温のＣＶＤ法によって第１絶縁膜形成用の膜を形成し
てもよく、上記実施例に限定されない。
が縮小化されたメモリ素子１０を有する不揮発性記憶素
子を形成することができる。なお、上記実施例では、熱
酸化法によってフローティングゲート列表面に第１絶縁
膜形成用の膜を形成した場合について述べたが、例えば
高温のＣＶＤ法によって第１絶縁膜形成用の膜を形成し
てもよく、上記実施例に限定されない。
【００３０】
【発明の効果】以上説明したように本発明の不揮発性記
憶素子では、フローティングゲートと接触する箇所の素
子分離膜が膜質が緻密な第１絶縁膜からなるため、フロ
ーティングゲートに蓄積された電荷が素子分離膜へとリ
ークするのを防止することができる。よって、電荷保持
特性の優れたメモリ素子を有する不揮発性記憶素子とな
る。また本発明の不揮発性記憶素子の形成方法では、フ
ローティングゲートとの接触箇所に、膜質が緻密であり
フローティングゲートに蓄積された電荷の素子分離膜へ
のリークを防止できる第１絶縁膜を形成することができ
るので、電荷保持特性に優れかつ面積が縮小化されたメ
モリ素子を形成することができる。
憶素子では、フローティングゲートと接触する箇所の素
子分離膜が膜質が緻密な第１絶縁膜からなるため、フロ
ーティングゲートに蓄積された電荷が素子分離膜へとリ
ークするのを防止することができる。よって、電荷保持
特性の優れたメモリ素子を有する不揮発性記憶素子とな
る。また本発明の不揮発性記憶素子の形成方法では、フ
ローティングゲートとの接触箇所に、膜質が緻密であり
フローティングゲートに蓄積された電荷の素子分離膜へ
のリークを防止できる第１絶縁膜を形成することができ
るので、電荷保持特性に優れかつ面積が縮小化されたメ
モリ素子を形成することができる。
【図１】本発明の不揮発性記憶素子の一実施例を示す要
部側断面図である。
部側断面図である。
【図２】本発明の不揮発性記憶素子の他の実施例を示す
要部側断面図である。
要部側断面図である。
【図３】（ａ）〜（ｆ）は、本発明の不揮発性記憶素子
の形成方法を工程順に説明するための要部側断面図であ
る。
の形成方法を工程順に説明するための要部側断面図であ
る。
【図４】不揮発性記憶素子の概略構成を示す模式図であ
る。
る。
【図５】図４におけるＡ−Ａ線矢視断面図である。
【図６】（ａ）〜（ｃ）は、従来の不揮発性記憶素子の
形成方法の一例を示す要部側断面図である。
形成方法の一例を示す要部側断面図である。
１１ シリコン基板（半導体基体） １２ 素子分離用溝 １３ 第１ゲート絶縁膜 １３ａ 第１ゲート絶縁膜列 １４ フローティングゲート １４ａ フローティングゲート列 １５ 溝状孔部 １６ 素子分離膜 １６ａ 第１絶縁膜 １６ｂ 第２絶縁膜 １７ 第２ゲート絶縁膜 １８ コントロールゲート １９ 溝 ２２ 絶縁膜 ２３ 導電膜
Claims (2)
- 【請求項１】 半導体基体に所定間隔で形成された素子
分離用溝と、該素子分離用溝間に挟まれた半導体基体上
面にそれぞれ第１ゲート絶縁膜を介して形成されかつ前
記素子分離用溝の長さ方向に対して略垂直な方向に形成
配置されたフローティングゲートと、互いに隣合う前記
第１ゲート絶縁膜および前記フローティングゲート間に
形成されて前記素子分離用溝に連通する溝状孔部と、該
溝状孔部内の少なくとも一部と前記素子分離用溝内とを
埋込む状態で形成された素子分離膜と、前記フローティ
ングゲート上に第２ゲート絶縁膜を介して形成されたコ
ントロールゲートとを有する不揮発性記憶素子におい
て、 前記素子分離膜は、少なくとも前記溝状孔部の内面を覆
う第１絶縁膜と、前記素子分離用溝内を埋込むとともに
前記溝状孔部内を前記第１絶縁膜を介して埋込む第２絶
縁膜とからなり、前記第１絶縁膜は前記第２絶縁膜より
膜質が緻密であることを特徴とする不揮発性記憶素子。 - 【請求項２】 半導体基体上に絶縁膜と導電膜とを順次
積層形成する工程と、 前記導電膜、前記絶縁膜および前記半導体基体の表層部
をエッチングし、前記半導体基体の表層部上に所定間隔
で配列された複数列の溝を形成して、該溝間に前記導電
膜からなるフローティングゲート列と前記絶縁膜からな
る第１ゲート絶縁膜列とを形成する工程と、 前記溝における、前記フローティングゲート列および前
記第１ゲート絶縁膜列の側方に位置する溝上部の内面の
少なくとも一部を第１絶縁膜で覆い、かつ前記溝におけ
る前記半導体基体内に位置する溝底部内を第２絶縁膜で
埋込むとともに前記溝上部内を前記第１絶縁膜を介して
前記第２絶縁膜で埋込み、前記第１絶縁膜と前記第２絶
縁膜とからなる素子分離膜を形成する工程と、 前記フローティングゲート列を覆う状態で前記素子分離
膜上に、第２ゲート絶縁膜形成用の絶縁膜とコントロー
ルゲート形成用の導電膜とを順次積層形成する工程とを
有してなり、前記第１絶縁膜を、前記第２絶縁膜より緻
密な膜質に形成することを特徴とする不揮発性記憶素子
の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7151267A JPH098156A (ja) | 1995-06-19 | 1995-06-19 | 不揮発性記憶素子およびその形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7151267A JPH098156A (ja) | 1995-06-19 | 1995-06-19 | 不揮発性記憶素子およびその形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH098156A true JPH098156A (ja) | 1997-01-10 |
Family
ID=15514936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7151267A Pending JPH098156A (ja) | 1995-06-19 | 1995-06-19 | 不揮発性記憶素子およびその形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH098156A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6034393A (en) * | 1997-06-16 | 2000-03-07 | Mitsubishi Denki Kabushiki Kaisha | Nonvolatile semiconductor memory device using trench isolation and manufacturing method thereof |
| US6340611B1 (en) | 1997-06-27 | 2002-01-22 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| JP2004111547A (ja) * | 2002-09-17 | 2004-04-08 | Toshiba Corp | 半導体装置、半導体装置の製造方法 |
| US7060559B2 (en) | 2002-11-29 | 2006-06-13 | Kabushiki Kaisha Toshiba | Method of manufacturing a nonvolatile semiconductor memory device |
| US7141475B2 (en) | 1997-03-28 | 2006-11-28 | Renesas Technology Corp. | Non-volatile semiconductor memory and method of making same, and semiconductor device and method of making device |
| JP2014531140A (ja) * | 2011-10-28 | 2014-11-20 | インヴェンサス・コーポレイション | 垂直ドレイン‐ゲート容量結合方式の不揮発性メモリ素子 |
-
1995
- 1995-06-19 JP JP7151267A patent/JPH098156A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7304345B2 (en) | 1997-03-28 | 2007-12-04 | Renesas Technology Corp. | Non-volatile semiconductor memory and method of making same, and semiconductor device and method of making device |
| US7141475B2 (en) | 1997-03-28 | 2006-11-28 | Renesas Technology Corp. | Non-volatile semiconductor memory and method of making same, and semiconductor device and method of making device |
| US7179711B2 (en) | 1997-03-28 | 2007-02-20 | Renesas Technology Corp. | Non-volatile semiconductor memory and method of making same, and semiconductor device and method of making device |
| US7195976B2 (en) | 1997-03-28 | 2007-03-27 | Renesas Technology Corp. | Non-volatile semiconductor memory and method of making same, and semiconductor device and method of making device |
| US7528036B2 (en) | 1997-03-28 | 2009-05-05 | Renesas Technology Corp. | Non-volatile semiconductor memory and method of making same, and semiconductor device and method of making device |
| US7692234B2 (en) | 1997-03-28 | 2010-04-06 | Renesas Technology Corp. | Non-volatile semiconductor memory and method of making same, and semiconductor device and method of making device |
| US6034393A (en) * | 1997-06-16 | 2000-03-07 | Mitsubishi Denki Kabushiki Kaisha | Nonvolatile semiconductor memory device using trench isolation and manufacturing method thereof |
| US6340611B1 (en) | 1997-06-27 | 2002-01-22 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| KR100350359B1 (ko) * | 1997-06-27 | 2002-11-18 | 가부시끼가이샤 도시바 | 불휘발성반도체메모리장치 |
| JP2004111547A (ja) * | 2002-09-17 | 2004-04-08 | Toshiba Corp | 半導体装置、半導体装置の製造方法 |
| US6984858B2 (en) | 2002-09-17 | 2006-01-10 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method thereof |
| US7060559B2 (en) | 2002-11-29 | 2006-06-13 | Kabushiki Kaisha Toshiba | Method of manufacturing a nonvolatile semiconductor memory device |
| JP2014531140A (ja) * | 2011-10-28 | 2014-11-20 | インヴェンサス・コーポレイション | 垂直ドレイン‐ゲート容量結合方式の不揮発性メモリ素子 |
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