KR100454132B1 - 비휘발성 기억소자 및 그 형성방법 - Google Patents

비휘발성 기억소자 및 그 형성방법 Download PDF

Info

Publication number
KR100454132B1
KR100454132B1 KR10-2002-0054170A KR20020054170A KR100454132B1 KR 100454132 B1 KR100454132 B1 KR 100454132B1 KR 20020054170 A KR20020054170 A KR 20020054170A KR 100454132 B1 KR100454132 B1 KR 100454132B1
Authority
KR
South Korea
Prior art keywords
gate electrode
floating gate
pattern
active region
selection
Prior art date
Application number
KR10-2002-0054170A
Other languages
English (en)
Other versions
KR20040022567A (ko
Inventor
최용석
이옥현
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR10-2002-0054170A priority Critical patent/KR100454132B1/ko
Priority to US10/458,133 priority patent/US6847078B2/en
Priority to JP2003287789A priority patent/JP2004104107A/ja
Publication of KR20040022567A publication Critical patent/KR20040022567A/ko
Application granted granted Critical
Publication of KR100454132B1 publication Critical patent/KR100454132B1/ko
Priority to US11/012,531 priority patent/US7351629B2/en

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region

Abstract

비휘발성 기억소자 및 그 형성방법을 제공한다. 이 방법은 반도체기판에 소자분리막을 형성하여 활성영역을 한정하는 단계를 구비한다. 양 하부 측벽들에 각각 언더컷 영역을 갖는 서포터 패턴을 활성영역 상부을 가르지르도록 형성한다. 서포터 패턴을 갖는 반도체기판에 터널절연막을 형성하고, 터널절연막을 갖는 반도체기판 상에 언더컷 영역들을 채우는 제1 게이트 도전막을 형성한다. 제1 게이트 도전막을 이방성 식각하여 서포터 패턴의 일측벽에 스페이서 형태의 선택 게이트 전극 및 서포터 패턴의 타측벽에 스페이서 형태의 예비 플로팅 게이트 전극을 형성한다. 예비 플로팅 게이트 전극을 패터닝하여 활성영역 상부에 플로팅 게이트 전극을 형성한다. 플로팅 게이트 전극 상부에 선택 게이트 전극과 평행하게 활성영역을 가로지르는 소거 게이트 전극을 형성한다. 이때, 선택 및 플로팅 게이트 전극들은 언더컷 영역들 내에 형성된 각각 선택 및 플로팅 게이트 돌출부들을 갖는다. 결과적으로, 선택 게이트 전극을 감광막 패턴 없이 형성함으로써, 감광막 패턴의 오정렬로 야기 되는 단위 셀들의 특성차이를 방지할 수 있다.

Description

비휘발성 기억소자 및 그 형성방법{Non-volatile memory device and method of forming the same}
본 발명은 반도체 소자 및 그 형성방법에 관한 것으로, 특히, 비휘발성 기억소자 및 그 형성방법에 관한 것이다.
반도체 기억소자들은 휘발성 기억소자와 비휘발성 기억소자로 구분할 수 있다. 상기 휘발성 기억소자란 전원 공급이 중단되면, 기억 셀에 저장된 데이타를 모두 상실하는 기억소자로 예컨대, 디렘소자 및 에스램소자가 여기에 속한다. 이와는 달리, 상기 비휘발성 기억소자는 전원 공급이 중단될지라도, 기억 셀에 저장된 데이타를 그대로 유지는 기억소자로 예컨대, 플래쉬 기억소자가 여기에 속한다.
플래쉬 기억소자는 전하를 저장하는 플로팅 게이트 전극 및 플로팅 게이트의 전하를 방출 또는 입력시키는 제어 게이트 전극을 포함한다. 플래쉬 기억소자는 스플릿 게이트 구조를 갖는 플래쉬 기억소자 및 적층 게이트 구조를 갖는 플래쉬 기억소자로 구분할 수 있다.
도 1 내지 도 3은 종래의 스플릿 게이트 구조를 갖는 플래쉬 기억 소자를 형성하는 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체기판(1) 상에 터널산화막(2), 플로팅 게이트 도전막(3) 및 하드마스크막(4)을 차례로 형성한다. 상기 터널산화막(2)은 열산화막으로 형성하고, 상기 플로팅 게이트 도전막(3)은 도핑된 폴리실리콘막으로 형성한다. 상기 하드마스크막(4)은 실리콘질화막으로 형성한다.
상기 하드마스크막(4)을 패터닝하여 상기 플로팅 게이트 도전막(3)의 소정영역을 노출시키는 한 쌍의 개구부들(5)를 형성하고, 상기 각 개구부(5)에 노출된 플로팅 게이트 도전막(3)상에 캐핑막(6)을 형성한다. 상기 캐핑막(6)은 열산화막으로 형성한다. 이때, 상기 열산화막(6)은 버즈빅(bird's beak)에 기인하여 상기 개구부(6)의 가장자리로 갈수록 얇아진다.
도 2 및 도 3을 참조하면, 상기 하드마스크막(4)을 상기 플로팅 게이트 도전막(3)이 노출될때까지 식각하여 제거한다. 상기 캐핑막(6)을 마스크로 사용하여 상기 플로팅 게이트 도전막(3) 및 상기 터널산화막(2)을 상기 반도체기판(1)이 노출될때까지 연속적으로 식각하여 차례로 적층된 터널산화막 패턴(2a) 및 플로팅 게이트 전극(3a)을 형성한다.
한 쌍의 상기 플로팅 게이트 전극들(3a)을 갖는 반도체기판(1) 전면에 제어 게이트 절연막(7) 및 제어 게이트 도전막(8)을 차례로 형성한다. 상기 제어 게이트 절연막(7)은 실리콘 산화막으로 형성하고, 상기 제어 게이트 도전막(8)은 도핑된 폴리실리콘막으로 형성한다.
상기 제어 게이트 도전막(8) 상에 감광막 패턴(9)을 형성한다. 상기 감광막 패턴(9)을 마스크로 사용하여 상기 제어 게이트 도전막(8) 및 상기 제어 게이트 절연막(7)을 연속적으로 패터닝하여 좌측 및 우측 제어 게이트 패턴들(10a,10b)을 형성한다. 상기 좌측 및 우측 제어 게이트 패턴들(10a,10b)의 각각은 상기 반도체기판(1) 및 상기 플로팅 게이트 전극(3a)의 상부면 상에 위치한다. 상기 좌측 및 우측 제어 게이트 패턴들(10a,10b) 하부의 상기 반도체기판(1)의 표면은 각각 좌측 및 우측 제어 게이트 채널들(11a,11b)에 해당한다. 상기 좌측 게이트 패턴(10a)은 차례로 적층된 좌측 제어 게이트 패턴(7a) 및 좌측 제어 게이트 전극(8a)으로 구성되고, 상기 우측 게이트 패턴(10b)은 차례로 적층된 우측 제어 게이트 절연막 패턴(7b) 및 우측 제어 게이트 전극(8b)으로 구성된다. 상기 한 쌍의 플로팅 게이트 전극들(3a) 사이의 상기 반도체기판(1)에 불순물 이온들을 주입하여 공통소오스 영역(12)을 형성한다.
상기 좌측 및 우측 제어게이트 패턴들(10a,10b)은 서로 대칭적으로 배치된다. 다시말해서, 상기 공통 소오스 영역(12)이 배치된 상기 한 쌍의 플로팅 게이트 전극들(3a)의 반대편 일측들에 각각 상기 좌측 및 우측 제어 게이트 채널들(11a,11b)이 배치된다.
상술한 종래 기술에 있어서, 상기 감광막 패턴(9) 형성시 오정렬이 발생할 경우, 상기 좌측 및 우측 제어 게이트 채널들(11a,11b)의 채널길이들(k1,k2)이 변할 수 있다. 특히, 상기 좌우측 제어 게이트 채널들(11a,11b)이 대칭적으로 배치됨에 기인하여 상기 채널길이들(k1,k2)의 차이가 더욱 심화될 수 있다. 예를 들면, 상기 감광막 패턴(9)이 좌측으로 0.1um 오정렬이 발생할 경우, 상기 좌측 제어 게이트 채널(11)의 채널길이(k1)는 0.1um 감소하는 반면에, 상기 우측 제어 게이트 채널(11)의 채널길이(k2)는 0.1um 증가한다. 이로 인하여, 상기 좌측 및 우측 채널길이(k1,k2)간의 채널길이의 차는 0.2um가 되어 상기 좌우측 제어 게이트 채널들(11a,11b)을 통하여 흐르는 전류의 량이 달라질 수 있다. 결과적으로, 상기 좌우측 제어 게이트 채널들(11a,11b)을 갖는 좌우측 셀들의 특성 차이가 발생할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 감광막 패턴의 오정렬에 의해 발생하는 기억 셀들의 특성 차이를 방지할 수 있는 비휘발성 기억소자 및 그 형성방법을 제공하는 데 있다.
도 1 내지 도 3은 종래의 스플릿 게이트 구조를 갖는 플래쉬 기억 소자를 형성하는 방법을 설명하기 위한 단면도들이다.
도 4는 본 발명의 바람직한 실시예에 따른 비휘발성 기억소자를 설명하기 위한 평면도이다.
도 5는 도 4의 I-I'을 따라 취해진 단면도이다.
도 6a 내지 도 12a는 본 발명의 바람직한 실시예에 따른 비휘발성 기억소자의 형성방법을 설명하기 위한 평면도들이다.
도 6b 내지 도 12b는 각각 도 6a 내지 도 12a의 Ⅱ-Ⅱ' 따라 취해진 단면도들이다.
상술한 기술적 과제를 해결하기 위한 본 발명에 따른 비휘발성 기억소자는 반도체기판의 소정영역에 배치된 활성영역을 포함한다. 상기 활성영역 상부를 선택 게이트 전극이 가로지르고, 상기 선택 게이트 전극 일측의 활성영역 상부에 상기 선택 게이트 전극과 이격된 플로팅 게이트 전극이 배치된다. 상기 선택 게이트 전극과 상기 활성영역 사이 및 상기 플로팅 게이트 전극과 상기 활성영역 사이에 터널절연막이 개재되고, 상기 선택 게이트 전극과 상기 플로팅 게이트 전극 사이에 분리 절연막 패턴이 개재된다. 상기 플로팅 게이트 전극 상부에 상기 선택 게이트 전극과 평행하게 상기 활성영역을 가로지르는 소거 게이트 전극이 배치된다. 상기 소거 게이트 전극과 상기 플로팅 게이트 전극 사이에 소거 게이트 절연막이 개재된다.
바람직하게는, 상기 선택 게이트 전극은 제1 곡면 측벽 및 제1 평면 측벽을 갖는 선택 게이트 수직부 및 상기 제1 평면 측벽의 하부 측벽에 접속되는 선택 게이트 돌출부로 구성된다. 상기 플로팅 게이트 전극은 제2 곡면 측벽 및 제2 평면 측벽을 갖는 플로팅 게이트 수직부 및 상기 제2 평면 측벽의 하부 측벽에 접속되는 플로팅 게이트 돌출부로 구성된다. 이때, 상기 제1 및 제2 평면 측벽들은 서로 마주보도록 배치된다.
상술한 기술적 과제를 해결하기 위한 본 발명에 따른 비휘발성 기억소자의 형성방법은 반도체기판에 소자분리막을 형성하여 활성영역을 한정하는 단계를 포함한다. 상기 활성영역 상을 가로지르는 서포터 패턴을 형성한다. 이때, 상기 서포터 패턴은 양 하부 측벽들에 각각 언더컷 영역을 갖는다. 상기 서포터 패턴을 갖는 반도체기판에 터널절연막을 형성하고, 상기 터널절연막을 갖는 반도체기판 상에 상기 언더컷 영역들을 채우는 제1 게이트 도전막을 형성한다. 상기 제1 게이트 도전막을 이방성 식각하여 상기 서포터 패턴의 일측벽에 스페이서 형태의 선택 게이트 전극 및 상기 서포터 패턴의 타측벽에 스페이서 형태의 예비 플로팅 게이트 전극을 형성한다. 상기 예비 플로팅 게이트 전극을 패터닝하여 상기 활성영역 상부에 플로팅 게이트 전극을 형성한다. 상기 플로팅 게이트 전극 상부에 상기 선택 게이트 전극과 평행하게 상기 활성영역을 가로지르는 소거 게이트 전극을 형성한다. 이때, 상기 선택 및 플로팅 게이트 전극들은 각각 상기 언더컷 영역들 내에 형성된 선택 및 플로팅 게이트 돌출부들을 갖는다.
구체적으로, 상기 서포터 패턴을 형성하는 단계는 상기 활성영역을 갖는 반도체기판에 분리(separation) 절연막 및 하드마스크막을 차례로 형성하는 단계를 포함한다. 상기 하드마스크막 및 상기 분리 절연막을 연속적으로 패터닝하여 상기 활성영역을 가로지르는 차례로 적층된 예비 분리 절연막 패턴 및 하드마스크 패턴을 형성한다. 상기 예비 분리 절연막 패턴을 등방성 식각하여 상기 하드마스크 패턴 보다 적은 폭을 갖는 분리절연막 패턴을 형성한다. 이때, 상기 하드마스크 패턴 및 상기 분리 절연막 패턴은 서포터 패턴을 형성하고, 상기 서포터 패턴은 상기 하드마스크 패턴의 하부면, 상기 활성영역 및 상기 분리 절연막 패턴의 양측벽들로 둘러 싸인 한 쌍의 언더컷 영역들을 갖는다.
상기 하드마스크막은 상기 분리절연막에 대하여 식각선택비를 갖는 절연막으로 형성하는 것이 바람직하다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 4는 본 발명의 바람직한 실시예에 따른 비휘발성 기억소자를 설명하기 위한 평면도이고, 도 5는 도 4의 I-I'을 따라 취해진 단면도이다.
도 4 및 도 5를 참조하면, 반도체기판(100)의 소정영역에 나란히 배열된 복수개의 제1 활성영역들(102)이 배치된다. 상기 각 제1 활성영역들(102)의 소정영역에 서로 이격된 한 쌍의 드레인 영역들(141b)이 배치된다. 상기 한 쌍의 드레인 영역들(141b) 사이에 개재된 상기 제1 활성영역들(102)을 가로지르는 제2 활성영역(103)이 배치되는 것이 바람직하다. 상기 제2 활성영역(103)에 공통 소오스 영역(141a)이 형성된다. 상기 공통 소오스 영역(141a) 및 상기 드레인 영역들(141b)은 불순물확산층으로 형성된다. 상기 드레인 영역(141a)은 비트라인(미도시함)에 전기적으로 접속된다.
상기 제2 활성영역(103) 양측의 상기 제1 활성영역들(102) 상부를 가로지르는 한 쌍의 선택 게이트 전극들(125)이 배치된다. 상기 선택 게이트 전극들(125)은 상기 제2 활성영역(103)과 평행하다. 상기 한 쌍의 선택 게이트 전극들(125)은 상기 한 쌍의 드레인 영역들(141b) 사이의 상기 제1 활성영역들(102) 상부를 가로지른다.
상기 선택 게이트 전극(125)은 제1 곡면 측벽(a) 및 제1 평면 측벽(b)을 갖는 선택 게이트 수직부(123) 및 상기 제1 평면 측벽(b)의 하부 측벽에 접속되는 선택 게이트 돌출부(124)를 구성된다. 상기 선택 게이트 수직부(123) 및 상기 선택 게이트 돌출부(124)의 하부면들은 상기 제1 활성영역(102)의 표면으로 부터 같은 높이를 갖도록 배치될 수 있다. 상기 한 쌍의 선택 게이트 전극들(125)은 그 것들의 상기 제1 평면 측벽들(b)이 마주보도록 배치되는 것이 바람직하다.
상기 선택 게이트 전극(125) 및 상기 공통 소오스 영역(141a) 사이의 상기 제1 활성영역(102) 상부에 플로팅 게이트 전극(130a)이 배치된다. 상기 플로팅 게이트 전극(130a) 및 상기 선택 게이트 전극(125)은 이격되어 배치된다. 상기 플로팅 게이트 전극(130a)은 제2 곡면 측벽(c) 및 제2 평면 측벽(d)을 갖는 플로팅 게이트 수직부(129) 및 상기 제2 평면 측벽(d)의 하부 측벽에 접속되는 플로팅 게이트 돌출부(128)로 구성된다. 상기 플로팅 게이트 수직부(129) 및 상기 플로팅 게이트 돌출부(128)의 하부면들은 상기 제1 활성영역(102)의 표면으로 부터 같은 높이를 갖도록 배치될 수 있다.
상기 제1 활성영역(102) 상부의 상기 선택 게이트 전극(125) 및 상기 플로팅 게이트 전극(130a)은 서로 대칭적으로 배치된다. 다시 말해서, 상기 제1 평면측벽(b) 및 상기 제2 평면 측벽(d)이 마주보도록 배치된다. 상기 선택 게이트 전극(125) 및 상기 플로팅 게이트 전극(130a)은 도핑된 폴리실리콘막으로 이루어지는 것이 바람직하다.
상기 선택 게이트 돌출부(124) 및 상기 플로팅 게이트 돌출부(128) 사이에 분리(separation)절연막 패턴(105b)이 개재된다. 상기 분리절연막 패턴(105b)은 상기 선택 게이트 전극(125) 및 상기 플로팅 게이트 전극(130a)을 전기적으로 절연시킨다.
상기 선택 게이트 전극(125)과 상기 제1 활성영역(102) 사이 및 상기 플로팅 게이트 전극(130a)과 상기 제1 활성영역(102) 사이에 터널절연막(115)이 개재된다. 상기 터널절연막(115)은 열산화막으로 이루어지는 것이 바람직하다. 상기 터널절연막(115)은 상기 불순물확산층들(141a,141b) 상에 배치될 수 있다. 이와는 달리, 상기 불순물확산층들(141a,141b) 상의 터널절연막(115)은 생략될 수 있다.
상기 선택 게이트 전극(125) 및 상기 플로팅 게이트 전극(130a) 사이에 하드마스크 패턴(107b)이 개재되는 것이 바람직하다. 이때, 상기 하드마스크 패턴(107b)의 양 측벽들은 각각 상기 제1 및 제2 평면측벽들(b,d)과 접촉한다. 상기 하드마스크 패턴(107b) 및 상기 제1 활성영역(102) 사이에 상기 선택 및 플로팅 게이트 돌출부들(124,128)이 나란히 개재된다. 상기 하드마스크 패턴(107b)의 상부면은 상기 플로팅 게이트 수직부(129)의 최상부 보다 낮은 것이 바람직하다. 상기 하드마스크 패턴(107b)은 실리콘질화막으로 이루어질 수 있다. 이와는 다르게, 상기 하드마스크 패턴(107b)은 생략될 수 있다.
상기 플로팅 게이트 전극(130a)의 상부에 상기 제1 활성영역(102)을 가로지르는 소거 게이트 전극(137a)이 배치된다. 상기 소거 게이트 전극(137a)은 상기 선택 게이트 전극(125)과 평행하다. 상기 소거 게이트 전극(137a)은 상기 플로팅 게이트 수직부(129)의 상부를 감싸는 하부 홈(139)을 갖는 것이 바람직하다. 상기 소거 게이트 전극(137a) 및 상기 플로팅 게이트 전극(130a) 사이에 소거 게이트 절연막(135)가 배치된다. 상기 소거 게이트 전극(137a)은 도핑된 폴리실리콘막으로 이루어질 수 있으며, 상기 소거 게이트 절연막(135)은 실리콘산화막으로 이루어질 수 있다. 상기 소거 게이트 절연막(135)은 상기 불순물확산층들(141a,141b) 상부에 배치될 수 있다. 이와는 달리, 상기 불순물확산층들(141a,141b) 상부의 상기 소거 게이트 절연막(135)은 생략될 수 있다.
상술한 실시예에 따른 비휘발성 기억소자의 단위 셀은 상기 선택 게이트 전극(125), 상기 플로팅 게이트 전극(130a), 상기 소거 게이트 전극(137a), 상기 소오스 영역(141a) 및 상기 드레인 영역(141b)으로 구성된다.
상기 단위 셀의 프로그램 및 소거 동작을 간략히 설명한다.
먼저, 상기 단위 셀에 대한 프로그램 동작은 상기 선택 게이트 전극(123)에 게이트 턴온 전압을 인가하고, 상기 공통 소오스 영역(141a)에 프로그램 전압을 인가한다. 이때, 상기 드레인 영역(141a)에는 접지전압이 인가된다. 결과적으로, 상기 플로팅 게이트 전극(124) 하부의 상기 제1 활성영역 영역(102)으로 부터 핫 캐리어 주입에 의하여 상기 플로팅 게이트 전극(124)으로 전하들이 주입된다.
다음으로, 상기 단위 셀의 소거 동작은, 상기 소거 게이트 전극(137a)에 소거 전압을 인가하고, 상기 공통 소오스 영역(141a)에 접지전압을 인가한다. 이로 인하여, 상기 플로팅 게이트 전극(130a) 내부의 전하들이 상기 플로팅 게이트 전극(130a)으로 부터 상기 소거 게이트 전극(137a)으로 방출된다. 특히, 상기 플로팅 게이트 수직부(129)의 최상부가 변을 이루고, 상기 소거 게이트 전극(137a)의 하부 홈(139)이 그 것을 감싸고 있다. 이로 인하여, 상기 플로팅 게이트 수직부(129)의 최상부로 상기 소거 전압에 의한 전계가 집중되어 상기 플로팅 게이트 전극(130a)최상부를 통하여 전하들이 상기 소거 게이트 전극(137a)으로 방출된다.
상기 단위 셀을 포함하는 비휘발성 기억소자는 반도체기판(100)상에 셀 어레이로 형성될 수 있다.
다음에, 도 6a 내지 도 12a와 도 6b 내지 도 12b를 참조하여 본 발명의 바람직한 실시예에 따른 비휘발성 기억소자의 형성방법을 설명하기로 한다. 도 6a 내지 도 12a는 본 발명의 바람직한 실시예에 따른 비휘발성 기억소자의 형성방법을 설명하기 위한 평면도들이고, 도 6b 내지 도 12b는 각각 도 6a 내지 도 12a의 Ⅱ-Ⅱ' 따라 취해진 단면도들이다.
도 6a 및 6b를 참조하면, 반도체기판(100)의 소정영역에 나란히 배열된 복수개의 제1 활성영역들(102) 및 상기 제1 활성영역들(102)과 교차하는 제2 활성영역(103)을 한정하는 소자분리막(101)을 형성한다. 상기 소자분리막(101)은 트렌치 소자분리막으로 형성할 수 있다. 상기 소자분리막(101)을 갖는 반도체기판(100) 전면에 분리절연막(105) 및 하드마스크막(107)을 차례로 형성한다. 상기 분리 절연막(105)은 실리콘산화막으로 형성하는 것이 바람직하다. 상기 분리 절연막(105)은 CVD 실리콘 산화막 및 열산화막 중 선택된 적어도 하나로 형성할 수 있다. 상기 하드마스크막(107)은 상기 분리 절연막(105)에 대하여 식각선택비를 갖는 절연막, 예컨대, 실리콘질화막으로 형성하는 것이 바람직하다.
도 7a, 도 7b, 도 8a 및 도 8b를 참조하면, 상기 하드마스크막(107) 및 상기 분리 절연막(105)을 연속적으로 패터닝하여 상기 제2 활성영역(103) 양측의 상기 제1 활성영역들(102)을 가로지르는 한 쌍의 예비 서포터 패턴들(109)을 형성한다. 상기 예비 서포터 패턴(109)은 차례로 적층된 예비 분리 절연막 패턴(105a) 및 하드마스크 패턴(107a)으로 구성된다. 상기 예비 서포터 패턴(109)을 갖는 반도체기판(100) 상에 복수개의 감광막 패턴들(111)을 형성한다. 상기 각 감광막 패턴들(111)은 상기 소자분리막(101) 및 상기 소자분리막(101) 상의 상기 예비 서포터 패턴들(109)을 덮는다. 상기 감광막 패턴들(111)이 형성된 반도체기판(100)에 등방성 식각, 예컨대, 습식식각을 진행하여 양 하부 측벽에 각각 언더컷 영역(113)을 갖는 서포터 패턴(109a)을 형성한다. 상기 서포터 패턴(109a)은 차례로 적층된 분리 절연막 패턴(105b) 및 하드마스크 패턴(107a)으로 구성된다. 상기 등방성 식각으로 상기 예비 분리 절연막 패턴(105a)은 그 것의 양측벽으로 부터 식각되어 상기 하드마스크 패턴(107a)의 폭(W1)보다 작은 폭(W2)을 갖는 상기 분리절연막 패턴(105b)이 형성된다. 상기 하드마스크 패턴(107a)은 상기 예비 분리절연막 패턴(105a)에 대한 식각선택비를 가짐으로 상기 예비 분리절연막 패턴(105a)이 더 빨리 식각된다. 이때, 상기 소자분리막(101) 상의 상기 예비 분리절연막패턴(105a)은 상기 감광막 패턴(111)으로 인하여 식각되지 않는 영역이 존재한다. 다시 말해서, 상기 소자분리막(101) 상의 상기 서포터 패턴(109a)은 상기 언더컷 영역(113)을 갖지 않는 영역을 갖는다. 결과적으로, 상기 하드마스크 패턴(107a)의 하부, 상기 분리절연막 패턴(105b)의 양 측벽들 및 상기 제1 활성영역(102)으로 둘러 싸인 상기 언더컷 영역들(113)이 형성된다.
상기 서포터 패턴(109a)을 형성한 후, 상기 감광막 패턴(111)을 제거한다.
다른 방법으로, 상기 감광막 패턴(111)은 생략될 수 있다. 이때에는, 상기 소자분리막(101) 상의 상기 서포터 패턴(109a)의 하부 측벽에도 언더컷 영역들(미도시함)이 형성될 수 있다.
도 9a, 도 9b, 도 10a 및 도 10b를 참조하면, 상기 언더컷 영역(113)을 갖는 반도체기판(100)의 상기 제1 활성영역(102) 상에 터널절연막(115)을 형성한다. 이때, 상기 터널절연막(115)은 상기 언더컷 영역들(113) 내의 상기 제1 활성영역(102) 표면에도 형성된다. 상기 터널절연막(115)은 열산화막으로 형성하는 것이 바람직하다. 상기 터널절연막(115)을 갖는 반도체기판(100) 전면에 제1 게이트 도전막(117)을 형성한다. 이때, 상기 제1 게이트 도전막(117)은 상기 언더컷 영역들(113)을 채운다. 상기 제1 게이트 도전막(117)은 단차도포성이 우수한 도전막, 예를 들면, 도핑된 폴리실리콘막으로 형성하는 것이 바람직하다.
상기 제1 게이트 도전막(117)을 상기 터널절연막(115)이 노출될때까지 등방성 식각하여 상기 서포터 패턴(109a)의 일측벽에 선택 게이트 전극(125) 및 상기 서포터 패턴(109a)의 타측에 예비 플로팅 게이트 전극(130)을 형성한다. 이때, 상기 예비 플로팅 게이트 전극(130)은 상기 서포터 패턴(109a) 및 상기 제2 활성영역(103) 사이의 상기 제1 활성영역들(102) 상부에 형성된다. 상기 선택 게이트 전극(125)은 상기 서포터 패턴(109a)의 일측벽에 형성된 스페이서 형태의 선택 게이트 수직부(123) 및 상기 언더컷 영역(113) 내에 형성된 선택 게이트 돌출부(124)로 구성된다.
상술한 바와 같이, 상기 선택 게이트 전극(125)은 상기 등방성 식각으로 스페이서 형태를 갖는 상기 선택 게이트 수직부(123)의 형성으로 완성된다. 이로 인하여, 상기 선택 게이트 전극(125)들은 동일한 채널길이를 갖을 수 있다. 다시 말해서, 상기 선택 게이트 전극(125) 형성시, 종래와 같은 감광막 패턴이 요구되지 않는다. 그 결과, 종래의 감광막 패턴의 오정렬로 인한 채널길이의 변화에 따른 특성 차이를 방지할 수 있다.
상기 선택 게이트 전극(125) 및 상기 예비 플로팅 게이트 전극(130)과 상기 제1 활성영역(102) 사이의 상기 터널절연막(115)을 제외한 노출된 터널절연막(115)은 제거 될 수 있다.
도7a, 도 11a 및 도 11b를 참조하면, 상기 예비 플로팅 게이트 전극(130)을 패터닝하여 상기 제1 활성영역(102) 상에 플로팅 게이트 전극(130a)을 형성한다. 즉, 소자분리막(101) 상의 상기 예비 플로팅 게이트 전극(130)을 상기 소자분리막(101)이 노출될때까지 식각하여 상기 플로팅 게이트 전극(130a)들을 격리시킨다. 상기 플로팅 게이트 전극(130a)은 상기 서포터 패턴(109a)의 타측벽에 배치된 스페이서 형태의 플로팅 게이트 수직부(129) 및 언더컷 영역(113)내의 플로팅 게이트 돌출부(128)로 구성된다.
이와는 다르게, 도 7a에서 도시된 감광막 패턴(111)이 생략될 경우에는, 상기 소자분리막(101) 상에 위치하는 하드마스크 패턴(107a)의 일부분 및 상기 예비 플로팅 게이트 전극(130)을 연속적으로 식각하여 상기 제1 활성영역(102) 상에 상기 플로팅 게이트 전극(130a)을 형성한다. 이때, 상기 하드마스크 패턴(107a)은 상기 플로팅 게이트 전극(130a)과 접촉하는 측벽이 요철 형태(미도시함)로 형성될 수 있다. 이때, 요부는 상기 소자분리막(101) 상의 상기 하드마스크 패턴(107a)의 측벽이다.
상기 플로팅 게이트 전극(130a)을 형성한 후, 하드마스크 패턴(109a)을 등방성 식각하여 소정의 깊이로 리세스하여 리세스된 하드마스크 패턴(109b)를 형성하는 것이 바람직하다. 이와는 달리, 상기 리세스 공정으로 상기 리세스된 하드마스크 패턴(109b)을 상기 선택 및 플로팅 게이트 전극들(124,128)이 노출되도록 식각하여 제거할 수 있다.
상기 리세스된 하드마스크 패턴(109b)을 갖는 반도체기판(100) 전면에 콘포말한 소거 게이트 절연막(135)을 형성한다. 상기 소거 게이트 절연막(135)은 실리콘질화막으로 형성할 수 있다. 상기 소거 게이트 절연막(135) 상에 제2 게이트 도전막(137)을 형성한다. 상기 제2 게이트 도전막(137)은 도핑된 폴리실리콘막으로 형성할 수 있다.
도 12a 및 도 12b를 참조하면, 상기 제2 게이트 도전막(137)을 패터닝하여 플로팅 게이트 전극(130a) 상부에 상기 제1 활성영역(102)을 가로지르는 소거 게이트 전극(137a)을 형성한다. 상기 소거 게이트 전극(137a)은 선택 게이트 전극(125)과 평행하며, 상기 플로팅 게이트 전극(130a)에 포함되는 플로팅 게이트 수직부(129)의 최상부를 감싸는 하부 홈(139)을 갖는다. 이때, 상기 소거 게이트 절연막(135)은 상기 소거 게이트 전극(137a) 및 상기 플로팅 게이트 전극(130a) 사잉에 개재된 부분 이외는 노출된다. 상기 소거 게이트 절연막(135)의 노출된 부분은 제거 될 수 있다.
상기 소거 게이트 전극(137a), 상기 선택 게이트 전극(125), 상기 리세스된 서포터 패턴(107b) 및 상기 플로팅 게이트 전극(130a)을 마스크로 사용하여 불순물 이온들을 주입하여 불순물확산층들(141a,141b)을 형성한다. 이때, 상기 소거 게이트 전극들(137a) 사이의 제2 활성영역(103)에 형성된 일 불순물확산층(141a)은 공통 소오스 영역에 해당하고, 상기 선택게이트 전극(125) 일측의 상기 제1 활성영역(102)에 형성된 다른 불순물확산층(141b)은 드레인 영역(101)에 해당한다.
상기 불순물확산층들(141a,141b)을 갖는 반도체기판(100) 전면에 층간절연막(143)을 형성한다. 상기 층간절연막(143)은 일반적인 층간절연막으로 형성되는 실리콘산화막으로 형성할 수 있으며, 상기 층간절연막(143)은 평탄화된 상태일 수 있다. 상기 층간절연막(143)을 관통하여 상기 드레인 영역(141b)에 전기적으로 접속하는 비트라인 플러그(145)를 형성하고, 제1 활성영역(102) 상에 형성된 상기 비트라인 플러그(145)들의 상부면들과 전기적으로 접속하는 비트라인(147)을 형성한다. 상기 비트 라인(147)은 상기 선택 게이트 전극들(125)를 가로지른다. 상기 비트라인 플러그(145)는 도전막으로 형성한다. 예를 들면, 도핑된 폴리실리콘막또는 금속막으로 형성할 수 있다. 상기 비트라인(114)은 금속막으로 형성할 수 있다.
본 발명에 따르면, 선택 게이트 전극을 서포터 패턴 일측벽에 스페이서 형태로 형성한다. 이때, 상기 선택 게이트 전극은 감광막 패턴이 요구되지 않는다. 이로 인하여, 종래의 감광막 패턴의 오정렬에 의한 제어 게이트 전극의 채널길이가 변경되는 것을 방지할 수 있다. 결과적으로, 상기 채널 길이 차이로 인한 단위 셀들간의 특성차이를 최소화할 수 있다.

Claims (20)

  1. 반도체기판의 소정영역에 배치된 활성영역;
    상기 활성영역 상부를 가로지르는 선택 게이트 전극;
    상기 선택 게이트 전극 일측의 활성영역 상부에 배치되되, 상기 선택 게이트 전극과 이격된 플로팅 게이트 전극;
    상기 선택 게이트 전극과 상기 활성영역 사이 및 상기 플로팅 게이트 전극과 상기 활성영역 사이에 개재된 터널절연막;
    상기 선택 게이트 전극과 상기 플로팅 게이트 전극 사이에 개재된 분리 절연막 패턴;
    상기 플로팅 게이트 전극 상부에 배치되되, 상기 선택 게이트 전극과 평행하게 상기 활성영역을 가로지르는 소거 게이트 전극; 및
    상기 소거 게이트 전극과 상기 플로팅 게이트 전극 사이에 개재된 소거 게이트 절연막을 포함하는 비휘발성 기억소자.
  2. 제 1 항에 있어서,
    상기 선택 게이트 전극은 제1 곡면 측벽 및 제1 평면 측벽을 갖는 선택 게이트 수직부 및 상기 제1 평면 측벽의 하부 측벽에 접속되는 선택 게이트 돌출부로 구성되고, 상기 플로팅 게이트 전극은 제2 곡면 측벽 및 제2 평면 측벽을 갖는 플로팅 게이트 수직부 및 상기 제2 평면 측벽의 하부 측벽에 접속되는 플로팅 게이트돌출부로 구성되되, 상기 제1 및 제2 평면 측벽들은 서로 마주보도록 배치되는 것을 특징으로 하는 비휘발성 기억소자.
  3. 제 2 항에 있어서,
    상기 분리 절연막 패턴은 상기 선택 및 플로팅 게이트 돌출부들 사이에 개재되는 것을 특징으로 하는 비휘발성 기억소자.
  4. 제 2 항에 있어서,
    상기 선택 및 플로팅 게이트 수직부들 사이에 개재된 하드마스크 패턴을 더 포함하되, 상기 하드마스크 패턴의 상부면은 상기 플로팅 게이트 수직부의 최상부 보다 낮고, 상기 선택 및 플로팅 게이트 돌출부들 및 상기 분리절연막 패턴은 상기 하드마스크 패턴 및 상기 활성영역 사이에 나란히 개재되는 것을 특징으로 하는 비휘발성 기억소자.
  5. 제 2 항에 있어서,
    상기 소거 게이트 전극은 상기 플로팅 게이트 수직부의 최상부를 감싸는 하부 홈을 갖는 것을 특징으로 하는 비휘발성 기억소자.
  6. 제 1 항에 있어서,
    상기 선택 게이트 전극 및 상기 플로팅 게이트 전극은 도핑된 폴리실리콘막으로 이루어지는 것을 특징으로 하는 비휘발성 기억소자.
  7. 제 1 항에 있어서,
    상기 터널절연막은 열산화막으로 이루어지는 것을 특징으로 하는 비휘발성 기억소자.
  8. 제 1 항에 있어서,
    상기 활성영역에 서로 이격되어 배치된 한 쌍의 불순물확산층들을 더 포함하되, 상기 선택 및 플로팅 게이트 전극들은 상기 한 쌍의 불순물확산층들 사이의 활성영역 상부에 배치되는 것을 특징으로 하는 비휘발성 기억소자.
  9. 반도체 기판에 소자분리막을 형성하여 활성영역을 한정하는 단계;
    상기 활성영역 상을 가로지르되, 양 하부측벽들에 각각 언더컷 영역을 갖는 서포터 패턴을 형성하는 단계;
    상기 서포터 패턴을 갖는 반도체기판에 터널절연막을 형성하는 단계;
    상기 터널절연막을 갖는 반도체기판 상에 상기 언더컷 영역들을 채우는 제1 게이트 도전막을 형성하는 단계;
    상기 제1 게이트 도전막을 이방성 식각하여 상기 서포터 패턴의 일측벽에 스페이서 형태의 선택 게이트 전극 및 상기 서포터 패턴의 타측벽에 스페이서 형태의 예비 플로팅 게이트 전극을 형성하는 단계;
    상기 예비 플로팅 게이트 전극을 패터닝 하여 상기 활성영역 상부에 플로팅 게이트 전극을 형성하는 단계; 및
    상기 플로팅 게이트 전극 상부에 상기 선택 게이트 전극과 평행하게 상기 활성영역을 가로지르는 소거 게이트 전극을 형성하는 단계를 포함하되, 상기 선택 및 플로팅 게이트 전극들은 각각 상기 언더컷 영역들내에 형성된 선택 및 플로팅 게이트 돌출부들을 갖는 것을 특징으로 하는 비휘발성 기억소자의 형성방법.
  10. 제 9 항에 있어서,
    상기 서포터 패턴을 형성하는 단계는,
    상기 활성영역을 갖는 반도체기판에 분리 절연막 및 하드마스크막을 차례로 형성하는 단계;
    상기 하드마스크막 및 상기 분리 절연막을 연속적으로 패터닝하여 상기 활성영역을 가로지르되, 차례로 적층된 예비 분리 절연막 패턴 및 하드마스크 패턴을 형성하는 단계; 및
    상기 예비 분리절연막 패턴을 등방성 식각하여 상기 하드마스크 패턴 보다 적은 폭을 갖는 분리 절연막 패턴을 형성하는 단계를 포함하되, 상기 하드마스크 패턴 및 상기 분리 절연막 패턴은 상기 서포터 패턴을 구성하고, 상기 서포터 패턴은 상기 하드마스크 패턴의 하부면, 상기 활성영역 및 상기 분리 절연막 패턴의 양측벽들로 둘러 싸인 한 쌍의 언더컷 영역들을 갖는 것을 특징으로 하는 비휘발성 기억소자의 형성방법.
  11. 제 10 항에 있어서,
    상기 분리 절연막은 실리콘산화막으로 형성하는 것을 특징으로 하는 비휘발성 기억소자의 형성방법.
  12. 제 10 항에 있어서,
    상기 하드마스크막은 상기 분리 절연막에 대하여 식각선택비를 갖는 절연막으로 형성하는 것을 특징으로 하는 비휘발성 기억소자의 형성방법.
  13. 제 12 항에 있어서,
    상기 하드마스크막은 실리콘질화막으로 형성하는 것을 특징으로 하는 비휘발성 기억소자의 형성방법.
  14. 제 10 항에 있어서,
    상기 분리 절연막 패턴을 형성하기 전에,
    상기 소자분리막 및 상기 소자분리막 상의 상기 서포터 패턴을 덮는 감광막 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 기억소자의 형성방법.
  15. 제 9 항에 있어서,
    상기 터널절연막은 열산화막으로 형성하는 것을 특징으로 하는 비휘발성 기억소자의 형성방법.
  16. 제 9 항에 있어서,
    상기 제1 게이트 도전막은 도핑된 폴리실리콘막으로 형성하는 것을 특징으로 하는 비휘발성 기억소자의 형성방법.
  17. 제 9 항에 있어서,
    상기 선택 게이트 전극 및 상기 예비 플로팅 게이트 전극을 형성한 후에,
    상기 하드마스크 패턴을 리세스 하는 단계를 더 포함하되, 상기 리세스된 하드마스크 패턴의 상부면은 상기 예비 플로팅 게이트 전극의 최상부 보다 낮은 것을 특징으로 하는 비휘발성 기억소자.
  18. 제 9 항에 있어서,
    상기 선택 게이트 전극 및 상기 예비 플로팅 게이트 전극을 형성한 후에,
    상기 하드마스크 패턴을 식각하여 제거 하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 기억 소자의 형성방법.
  19. 제 9 항에 있어서,
    상기 소거 게이트 전극을 형성하는 단계는,
    상기 플로팅 게이트 전극을 갖는 반도체기판 전면에 콘포말한 제어 게이트 절연막 및 제2 게이트 도전막을 형성하는 단계; 및
    상기 제2 게이트 도전막을 패터닝하여 상기 플로팅 게이트 전극 상부에 상기 활성영역을 가로지르고, 상기 선택 게이트 전극과 평행한 소거 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 기억 소자.
  20. 제 9 항에 있어서,
    상기 소거 게이트 전극을 형성한 후에,
    상기 소거 게이트 전극, 상기 플로팅 게이트 전극, 상기 선택 게이트 전극 및 상기 분리 절연막 패턴을 마스크로 하여 불순물 이온들을 주입하여 상기 활성영역에 불순물확산층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 기억소자의 형성방법.
KR10-2002-0054170A 2002-09-09 2002-09-09 비휘발성 기억소자 및 그 형성방법 KR100454132B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR10-2002-0054170A KR100454132B1 (ko) 2002-09-09 2002-09-09 비휘발성 기억소자 및 그 형성방법
US10/458,133 US6847078B2 (en) 2002-09-09 2003-06-10 Non-volatile memory device and method of forming the same
JP2003287789A JP2004104107A (ja) 2002-09-09 2003-08-06 不揮発性記憶素子及びその形成方法
US11/012,531 US7351629B2 (en) 2002-09-09 2004-12-15 Method of forming non-volatile memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0054170A KR100454132B1 (ko) 2002-09-09 2002-09-09 비휘발성 기억소자 및 그 형성방법

Publications (2)

Publication Number Publication Date
KR20040022567A KR20040022567A (ko) 2004-03-16
KR100454132B1 true KR100454132B1 (ko) 2004-10-26

Family

ID=31987331

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0054170A KR100454132B1 (ko) 2002-09-09 2002-09-09 비휘발성 기억소자 및 그 형성방법

Country Status (3)

Country Link
US (2) US6847078B2 (ko)
JP (1) JP2004104107A (ko)
KR (1) KR100454132B1 (ko)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3793222B2 (ja) 2004-07-02 2006-07-05 キヤノン株式会社 インクジェット用インク、インクセット、インクジェット記録方法、インクカートリッジ、記録ユニット、及びインクジェット記録装置
KR100696374B1 (ko) 2004-10-08 2007-03-19 삼성전자주식회사 비휘발성 기억 소자 및 그 형성 방법
US7381343B2 (en) * 2005-07-08 2008-06-03 International Business Machines Corporation Hard mask structure for patterning of materials
US8674375B2 (en) * 2005-07-21 2014-03-18 Cree, Inc. Roughened high refractive index layer/LED for high light extraction
KR100703981B1 (ko) * 2006-01-20 2007-04-09 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
US20070212832A1 (en) * 2006-03-08 2007-09-13 Freescale Semiconductor Inc. Method for making a multibit transistor
KR100823165B1 (ko) 2006-11-29 2008-04-18 삼성전자주식회사 비휘발성 메모리 소자 및 그 형성방법
KR100891647B1 (ko) * 2007-02-01 2009-04-02 삼성전자주식회사 반도체 장치 및 그 형성 방법
US8320191B2 (en) 2007-08-30 2012-11-27 Infineon Technologies Ag Memory cell arrangement, method for controlling a memory cell, memory array and electronic device
JP5184851B2 (ja) * 2007-09-28 2013-04-17 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置の製造方法
JP2009088060A (ja) * 2007-09-28 2009-04-23 Nec Electronics Corp 不揮発性半導体記憶装置及びその製造方法
JP5106022B2 (ja) * 2007-09-28 2012-12-26 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置及びその製造方法
KR20090070338A (ko) * 2007-12-27 2009-07-01 주식회사 동부하이텍 반도체 소자의 플로팅 게이트 제조 방법
US8389356B2 (en) * 2011-03-10 2013-03-05 Wafertech, Llc Flash cell with floating gate transistors formed using spacer technology
CN102969346B (zh) 2011-08-31 2016-08-10 硅存储技术公司 具有带改进耦合比的浮栅和耦合栅的非易失性存储器单元
US9859291B2 (en) * 2015-08-03 2018-01-02 Iotmemory Technology Inc. Non-volatile memory and manufacturing method thereof
TWI660426B (zh) * 2015-08-25 2019-05-21 聯華電子股份有限公司 快閃單元及其製程
CN110739312B (zh) * 2018-07-19 2021-05-14 合肥晶合集成电路股份有限公司 分栅式非易失性存储器及其制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05226662A (ja) * 1992-02-18 1993-09-03 Matsushita Electron Corp 半導体記憶装置
JPH06177358A (ja) * 1992-12-01 1994-06-24 Rohm Co Ltd 不揮発性記憶装置
JPH06326324A (ja) * 1993-05-14 1994-11-25 Nec Corp 不揮発性半導体記憶装置及びその製造方法
JPH07106446A (ja) * 1993-10-05 1995-04-21 Oki Electric Ind Co Ltd 半導体不揮発性記憶装置及びその製造方法
US6245614B1 (en) * 2000-06-19 2001-06-12 United Microelectronics Corp. Method of manufacturing a split-gate flash memory cell with polysilicon spacers

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5272100A (en) * 1988-09-08 1993-12-21 Mitsubishi Denki Kabushiki Kaisha Field effect transistor with T-shaped gate electrode and manufacturing method therefor
US5422504A (en) * 1994-05-02 1995-06-06 Motorola Inc. EEPROM memory device having a sidewall spacer floating gate electrode and process
KR960006004A (ko) * 1994-07-25 1996-02-23 김주용 반도체 소자 및 그 제조방법
US5998263A (en) * 1996-05-16 1999-12-07 Altera Corporation High-density nonvolatile memory cell
US5756384A (en) * 1997-05-20 1998-05-26 Vanguard International Semiconductor Corporation Method of fabricating an EPROM cell with a high coupling ratio
US6136653A (en) * 1998-05-11 2000-10-24 Mosel Vitelic, Inc. Method and device for producing undercut gate for flash memory
US6621115B2 (en) * 2001-11-06 2003-09-16 Integrated Memory Technologies, Inc. Scalable flash EEPROM memory cell with floating gate spacer wrapped by control gate

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05226662A (ja) * 1992-02-18 1993-09-03 Matsushita Electron Corp 半導体記憶装置
JPH06177358A (ja) * 1992-12-01 1994-06-24 Rohm Co Ltd 不揮発性記憶装置
JPH06326324A (ja) * 1993-05-14 1994-11-25 Nec Corp 不揮発性半導体記憶装置及びその製造方法
JPH07106446A (ja) * 1993-10-05 1995-04-21 Oki Electric Ind Co Ltd 半導体不揮発性記憶装置及びその製造方法
US6245614B1 (en) * 2000-06-19 2001-06-12 United Microelectronics Corp. Method of manufacturing a split-gate flash memory cell with polysilicon spacers

Also Published As

Publication number Publication date
JP2004104107A (ja) 2004-04-02
US20050101080A1 (en) 2005-05-12
KR20040022567A (ko) 2004-03-16
US20040046204A1 (en) 2004-03-11
US6847078B2 (en) 2005-01-25
US7351629B2 (en) 2008-04-01

Similar Documents

Publication Publication Date Title
KR100454132B1 (ko) 비휘발성 기억소자 및 그 형성방법
US6753571B2 (en) Nonvolatile memory cells having split gate structure and methods of fabricating the same
KR100546401B1 (ko) 자기정렬된 전하트랩층을 포함하는 반도체 메모리 소자 및그 제조방법
KR100621628B1 (ko) 비휘발성 기억 셀 및 그 형성 방법
KR100481871B1 (ko) 플로팅 게이트를 갖는 비휘발성 기억 셀 및 그 형성방법
KR100605510B1 (ko) 제어게이트 연장부를 갖는 플래시메모리소자의 제조방법
KR100448911B1 (ko) 더미 패턴을 갖는 비휘발성 기억소자
JP5192636B2 (ja) スプリットゲート型フラッシュメモリ素子の製造方法
KR100773356B1 (ko) 분리형 전하저장패턴들을 갖는 비 휘발성 메모리소자 및 그제조방법
US6967372B2 (en) Semiconductor memory array of floating gate memory cells with vertical control gate sidewalls and insulation spacers
KR100802745B1 (ko) 메모리 셀 어레이 형성 방법 및 메모리 셀 어레이
KR100605508B1 (ko) 활성영역들과 자기정렬된 부유게이트들을 갖는 플래쉬메모리 소자들 및 그 제조방법들
KR20040032530A (ko) 비휘발성 기억소자의 형성방법
KR20080048313A (ko) 비휘발성 메모리 소자 및 그 제조 방법
KR20070091833A (ko) 비휘발성 기억 소자 및 그 형성 방법
US7091090B2 (en) Nonvolatile memory device and method of forming same
US7397079B2 (en) Non-volatile memory device and methods of forming the same
KR100763918B1 (ko) 비휘발성 메모리 소자 및 그 제조 방법
KR100900301B1 (ko) 매몰된 비트 라인을 구비하는 메모리 반도체 장치 및 그제조 방법
KR100862145B1 (ko) 플래쉬 메모리 소자 및 그 제조방법
KR20050106848A (ko) 리세스 채널을 갖는 어시스트 게이트 앤드형 메모리 소자및 그 제조 방법
KR20030037573A (ko) 비휘발성 메모리 소자의 게이트 패턴 및 그 형성 방법
KR20040035989A (ko) 비휘발성 기억소자의 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20081001

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee