JP2000260887A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents

不揮発性半導体記憶装置およびその製造方法

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JP2000260887A
JP2000260887A JP11060546A JP6054699A JP2000260887A JP 2000260887 A JP2000260887 A JP 2000260887A JP 11060546 A JP11060546 A JP 11060546A JP 6054699 A JP6054699 A JP 6054699A JP 2000260887 A JP2000260887 A JP 2000260887A
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insulating film
forming
groove
stripe
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Kenichiro Nakagawa
健一郎 中川
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NEC Corp
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Abstract

(57)【要約】 【課題】 本発明は、トンネル絶縁膜の劣化がなく微細
化されてもパンチスルーの発生がなく信頼性の高く、さ
らにＯＮ電流が大きくデータの信頼性が高く、多値化に
も対応し得るフラッシュメモリを提供することを目的と
する。 【解決手段】 半導体基板上に形成されたソース領域と
ドレイン領域の間に、ストライプ状の溝が設けられてお
り、前記トンネル絶縁膜がこの溝の内面に設けられ、前
記フローティングゲートがこのトンネル絶縁膜を介して
この溝の中に埋めこまれて形成されており、動作時にこ
の溝の周囲にそってチャネル領域が形成されるフラッシ
ュメモリ。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置、特にフラッシュメモリに関し、詳しくはその新
規な構造およびその製造方法に関する。
【０００２】
【従来の技術】従来、不揮発性半導体記憶装置の１つと
して、電気的に情報の書き込みおよび消去が可能なフラ
ッシュメモリが知られている。
【０００３】図３６〜図４０に従来の代表的なフラッシ
ュメモリの主要構造を示す。図３６は平面図、図３７は
この平面図のＦ−Ｆ’断面図、図３８はＧ−Ｇ’断面
図、図３９はＨ−Ｈ’断面図、図４０はＩ−Ｉ’断面図
である。
【０００４】図３６、図３７および図４０から判るよう
に、シリコン基板１０１の表面に設けられた不純物拡散
層であるソース領域１０２ｓとドレイン領域１０２ｄ
が、図３６（平面図）の縦方向に延びて、それぞれサブ
グランド線およびサブビット線となっている。
【０００５】ソース領域１０２ｓとドレイン領域１０２
ｄの間のチャネル領域１０３の上方にはトンネル絶縁膜
１０４を介してフローティングゲート１０５が独立した
島状に設けられたおり、その上方をフローティングゲー
ト−コントロールゲート間絶縁膜１０６を介してコント
ロールゲート１０８が、図３６（平面図）の横方向のス
トライプ状に設けられている。
【０００６】また、この構造では、左右の隣接する素子
間は素子分離用の溝１０９で分離され、その溝は酸化シ
リコン１１０で埋められている。
【０００７】尚、図示していないが、この構造のさらに
上部には層間絶縁膜が設けられ、層間絶縁膜の上に主ビ
ット、主グランド線等の配線等が設けられており、主ビ
ット線、主グランド線から、ところどころでコンタクト
ホールを介してサブビット線、サブグランド線へのコン
タクトがとられている。
【０００８】このようなフラッシュメモリ構造は、次の
ように製造されていた。
【０００９】まず、図４１に示すように、シリコン基板
１０１の表面にトンネル絶縁膜１０４として熱酸化膜、
フローティングゲート用の第１のポリシリコン８１、酸
化シリコン膜８２、窒化シリコン膜８３（ポリシリコン
でもよい）を順次積層する。
【００１０】次に図４２に示すように、レジスト８４を
図３６の平面図の縦方向に走るストライプ状にパターニ
ングしてから、これをマスクとして窒化シリコン膜８
３、酸化シリコン膜８２、フローティングゲート用の第
１のポリシリコン８１を順次エッチングした後、図４３
に示すように、レジスト８４を除去する。
【００１１】次に図４４に示すように、パターニングさ
れた窒化シリコン膜８３などをマスクとして、イオン注
入してシリコン基板１０１の表面に不純物拡散層１０２
を形成する。
【００１２】次に図４５に示すように、これらの表面を
酸化シリコン膜８５を堆積した後、エッチバックして、
図４６に示すようにサイドウォール８６を形成する。そ
して、このサイドウォール８６および窒化シリコン膜８
３をマスクとして、図４７に示すようにシリコン基板１
０１の表面をエッチングして、図３６の縦方向に延びる
素子分離用の溝１０９を形成する。
【００１３】図４８に示すように、この表面に酸化シリ
コン膜８７を堆積して、溝１０９を埋めた後、図４９に
示すように例えばＣＭＰ（化学機械研磨）により平坦化
して、さらに図５０に示すようにサイドウォール８６の
高さがフローティングゲート用の第１のポリシリコン８
１、酸化シリコン膜８２より少し高くなる程度までエッ
チバックする。続いて、図５１に示すように窒化シリコ
ン膜８３と酸化シリコン膜８２をエッチング除去し、フ
ローティングゲート用の第１のポリシリコン８１の表面
を露出させた後、図５２に示すようにその上にフローテ
ィングゲート用の第２のポリシリコン８８を堆積する。
【００１４】図５３に示すように、図３６の縦方向に延
びるストライプ状のレジスト８９を形成し、これをマス
クにしてフローティングゲート用の第２のポリシリコン
８８をエッチングし、続いて図５４に示すようにレジス
ト８９を除去する。
【００１５】次に図５５に示すように、フローティング
ゲート−コントロールゲート間絶縁膜としてＯＮＯ膜９
０（酸化／窒化膜／酸化膜の三層構造）を成膜し、続い
て図５６に示すようにコントロールゲート用ポリシリコ
ン９１を堆積した後、図３６の横方向のストライプ状の
マスクを用いてコントロールゲート用ポリシリコン９
１、ＯＮＯ膜９０、フローティングゲート用の第２のポ
リシリコン８８および第１のポリシリコン８１をパター
ニングする。このパターニングによりフローティングゲ
ート用の第１、第２のポリシリコンは分断されて島状の
フローティングゲートが形成される。その後、層間絶縁
膜、配線等の必要な工程を経てフラッシュメモリを完成
する。
【００１６】しかしながら、このような従来のフラッシ
ュメモリの構造および製造方法では、次のような問題が
あった。
【００１７】まず第１の問題として、サブビット線であ
るドレイン領域の幅、サブグランド線であるグランド領
域の幅は、図４６で示したサイドウォール８６の幅で決
まるが、サイドウォールの幅は、堆積する酸化シリコン
膜の膜厚およびエッチバック工程に依存するため、リソ
グラフィ法に比べてばらつきが生じ易い。サブビット線
の幅がばらつくとＯＮ電流のバラツキが生じる問題があ
った。
【００１８】第２の問題として、微細化を進めるために
フローティングゲート長を小さくすると、パンチスルー
が起こりやすい問題がある。特に信頼性を向上させるた
めにＤＤＤ（double diffused drain）構造を採用す
るとパンチスルー現象が一層起こり易くなる。これを次
に説明する。
【００１９】このような構造のフラッシュメモリでは、
書き込み・消去のために、フローティングゲートからの
電子の引き抜きをＦＮ（ファウラーノルトハイム）トン
ネル電流により行い、フローティングゲートへの電子の
注入をＦＮトンネル電流またはホットエレクトロン注入
で行う。このため図３７に示すように、不純物拡散層
（ドレイン領域１０２ｄ、ソース領域１０２ｓ）はいず
れもフローティングゲート１０５の下部に入り込む形態
に形成されている。
【００２０】そしてフローティングゲートからの電子の
引き抜きのとき（例えば書き込み時）に、コントロール
ゲートに負電圧、ドレインに正電圧を掛けると、バンド
間トンネルによって、ドレインの端部で電子とホールの
ペアが発生する。発生した電子はドレインに流れてい
き、一方ホールは、空乏層内の電界によって加速されな
がら基板側に流れていく。その際、ホールは、空乏層内
で原子との相互作用（衝突）により、エネルギーを失い
ながら流れる。しかし、空乏層内の電界が強いと、原子
との相互作用する際のエネルギーで新たに電子とホール
のペア（２次ホール、２次電子の形成）を形成する。こ
のように発生したペアは四方に飛び散るが、１次ホール
のエネルギーが小さい場合はやがて基板に吸収される。
しかし、さらに空乏層内の電界が高くなった場合は、２
次ホールや２次電子の受けるエネルギーが大きくなりト
ンネル絶縁膜（ゲート絶縁膜）に飛び込むことができる
ほど非常にエネルギーの高いもの（ホットエレクトロ
ン、ホットホール）が出てくる。特にホットホールがト
ンネル絶縁膜に飛び込むと、膜が劣化して特性が悪化す
る。
【００２１】従って、信頼性を向上させるためにはこの
ホットホールの発生を抑えることが重要である。これを
解決する方法として、高濃度に不純物が拡散された領域
の周りに不純物濃度の低い領域を設けるＤＤＤ構造にす
ると、空乏層が長くなり電界が弱くなるのでホットホー
ルの発生を抑えることができる。
【００２２】しかしながら、ＤＤＤ構造とすると、空乏
層がフローティングゲート下部にさらに入り込んでくる
ことになり、実効的なチャネル長が短くなるので、ゲー
ト長を短くして微細化をさらに進めた場合にはパンチス
ルーが生じやすくなる。
【００２３】第３の問題として、微細化を進めるために
不純物拡散層幅を狭くするとサブビット線の抵抗が大き
くなる問題がある。この例のようなコンタクトレスアレ
イ構造では、高集積化のために複数のセルをサブビット
線であるドレイン領域でつなぎ、ところどころでサブビ
ット線とメインビット線の接続がコンタクトホールを通
して行われる。従ってサブビット線の抵抗が大きくなる
とＯＮ電流が小さくなり、データの信頼性が低下するば
かりでなく、データの多値化への対応が困難になるの
で、不純物拡散層の抵抗の低下が求められていた。
【００２４】
【発明が解決しようとする課題】本発明は、このような
従来の問題点に鑑みてなされたものであり、微細化され
てもパンチスルーの発生がなく信頼性の高い不揮発性半
導体記憶装置を提供することを目的とする。
【００２５】また本発明は、トンネル絶縁膜の劣化がな
くさらに信頼性が高い不揮発性半導体記憶装置を提供す
ることを目的とする。
【００２６】さらに本発明は、ＯＮ電流が大きくデータ
の信頼性が高く、多値化にも対応し得る不揮発性半導体
記憶装置を提供することを目的とする。
【００２７】さらに本発明は、このような不揮発性半導
体記憶装置の製造方法であって、サブビット線となる不
純物拡散層幅を精度良く形成し、ＯＮ電流のバラツキの
ない製造方法を提供することを目的とする。
【００２８】
【課題を解決するための手段】本発明は、半導体基板上
に、ストライプ状の複数の不純物拡散層と、動作時にソ
ースとドレインの組になる隣接する２つの不純物拡散層
の間にトンネル絶縁膜を介して設けられた独立した島状
のフローティングゲートと、このフローティングゲート
とフローティングゲート−コントロールゲート間絶縁膜
を介して設けられたコントロールゲートとを備えた不揮
発性半導体記憶装置において、前記隣接する２つの不純
物拡散層の間に、ストライプ状の溝が設けられており、
前記トンネル絶縁膜がこの溝の内面に設けられ、前記フ
ローティングゲートがこのトンネル絶縁膜を介してこの
溝の中に埋めこまれて形成されており、この溝の周囲に
そってチャネル領域が形成されることを特徴とする不揮
発性半導体記憶装置に関する。
【００２９】また本発明は、半導体基板上に、ストライ
プ状の複数の不純物拡散層と、動作時にソースとドレイ
ンの組になる隣接する２つの不純物拡散層の間にトンネ
ル絶縁膜を介して設けられた独立した島状のフローティ
ングゲートと、このフローティングゲートとフローティ
ングゲート−コントロールゲート間絶縁膜を介して設け
られたコントロールゲートとを備えた不揮発性半導体記
憶装置の製造方法において、半導体基板表面にイオン注
入して不純物拡散層を形成する工程と、この不純物拡散
層を分断する溝を形成する工程と、この溝の内面にトン
ネル絶縁膜を形成する工程と、この溝の中にフローティ
ングゲートを形成する工程とを有する不揮発性半導体記
憶装置の製造方法に関する。
【００３０】この製造方法の１態様としては、半導体基
板表面にイオン注入して不純物拡散層を形成する工程
と、この半導体基板の一方向に延びるストライプ状の第
１の絶縁膜を形成する工程と、この第１の絶縁膜の間を
ひとつおきにストライプ状のレジストで覆い、これをマ
スクとして前記半導体基板をエッチングしてチャネル用
溝を形成する工程と、このチャネル用溝の内面にトンネ
ル絶縁膜を形成する工程と、前記チャネル用溝を埋めこ
みながらフローティングゲート用材料を成膜する工程
と、このフローティングゲート用材料の上に、前記チャ
ネル用溝の上方を覆うストライプ形状のレジストを形成
し、このレジストをマスクとしてフローティングゲート
用材料をエッチングし、引き続き前記半導体基板をエッ
チングして素子分離用溝を形成する工程と、この素子分
離用溝を第２の絶縁膜で埋める工程と、前記フローティ
ングゲート用材料の表面にフローティングゲート−コン
トロールゲート間絶縁膜を形成する工程と、このフロー
ティングゲート−コントロールゲート間絶縁膜の上にコ
ントロールゲート用材料を堆積する工程と、前記不純物
拡散層と交差する方向のストライプ状のレジストを形成
し、これをマスクとしてコントロールゲート用材料をス
トライプ状にエッチングし、さらに前記フローティング
ゲート−コントロールゲート間絶縁膜、および前記フロ
ーティングゲート用材料をエッチングし、ストライプ状
のコントロールゲートを形成すると共に、島状のフロー
ティングゲートを形成する工程とを有する製造方法を挙
げることができる。
【００３１】さらに異なる態様としては、半導体基板表
面にイオン注入して不純物拡散層を形成する工程と、こ
の半導体基板の表面に第１の絶縁膜を形成する工程と、
この第１の絶縁膜の表面に前記半導体基板の一方向に延
びるストライプ状のレジストを形成する工程と、このレ
ジストをマスクとして前記半導体基板をエッチングして
溝を形成する工程と、この溝の内面にトンネル絶縁膜を
形成する工程と、前記溝を埋めこみながらフローティン
グゲート用材料を成膜する工程と、このフローティング
ゲート用材料の上に、前記溝の上方を１本おきに覆うス
トライプ形状のレジストを形成し、このレジストをマス
クとしてフローティングゲート用材料をエッチングする
ことにより、前記溝の内面を１本おきに露出させる工程
と、この露出した溝の内面を第２の絶縁膜で埋める工程
と、前記フローティングゲート用材料の表面にフローテ
ィングゲート−コントロールゲート間絶縁膜を形成する
工程と、このフローティングゲート−コントロールゲー
ト間絶縁膜の上にコントロールゲート用材料を堆積する
工程と、前記不純物拡散層と交差する方向のストライプ
状のレジストを形成し、これをマスクとしてコントロー
ルゲート用材料をストライプ状にエッチングし、さらに
前記フローティングゲート−コントロールゲート間絶縁
膜、および前記フローティングゲート用材料をエッチン
グし、ストライプ状のコントロールゲートを形成すると
共に、島状のフローティングゲートを形成する工程とを
有する製造方法を挙げることができる。
【００３２】
【発明の実施の形態】本発明の不揮発性半導体記憶装置
は、特にフラッシュ型メモリ（以下単にフラッシュメモ
リという。）に関するものであり、半導体基板上に多数
のメモリセルが形成され、１つのメモリセルは１つの島
状のフローティングゲートを有している。図面を用いて
本発明の構造を具体的に説明する。
【００３３】図１〜図６に本発明のフラッシュメモリの
１例の主要構造を示す。図１は平面図、図２はこの平面
図のＡ−Ａ’断面図、図３はこの平面図のＢ−Ｂ’断面
図、図４はＣ−Ｃ’断面図、図５はＤ−Ｄ’断面図、図
６はＥ−Ｅ’断面図である。
【００３４】図１、図２および図５から判るように、半
導体基板１の表面に設けられた不純物であるソース領域
３ｓとドレイン領域３ｄが、図１（平面図）の縦方向に
延びて、それぞれサブグランド線およびサブビット線と
なっている。
【００３５】そして本発明では、図２から判るように、
ソース領域３ｓとドレイン領域３ｄ間に溝８が設けられ
ており、溝８の内面にはトンネル絶縁膜９（ゲート絶縁
膜）を介してフローティングゲート３３が独立した島状
に設けられている。従って、動作時に溝８の周囲にチャ
ネル３１が形成される。
【００３６】また、フローティングゲート３３の上方を
フローティングゲート−コントロールゲート間絶縁膜３
４を介してコントロールゲート３５が、図１（平面図）
の横方向のストライプ状に設けられている。
【００３７】この構造では、左右の隣接するメモリセル
間は素子分離用の溝１２で分離され、その溝は絶縁膜３
６で埋められている。
【００３８】このような本発明の構造では、ソース・ド
レイン間距離、即ちチャネル長は、ソース・ドレイン間
の直線距離ではなく、溝８の周囲に沿う距離になるの
で、素子の微細化が進んだ場合でも、十分なチャネル長
を確保することができる。
【００３９】本発明では、不純物拡散層３を図７のよう
に、不純物高濃度領域３８の下部にさらに不純物低濃度
領域３９を有するＤＤＤ構造とすることがさらに好まし
い。このようにすることで、空乏層の広がりが大きくな
ることから電界強度が緩和され、ホットホールの発生が
低減し、その結果トンネル絶縁膜の劣化を防ぐことが出
来るので、データの信頼性が向上する。
【００４０】従来のフラッシュメモリの構造では、ＤＤ
Ｄ構造にするとパンチスルー現象が起き易かったのに対
して、本発明ではチャネルが溝の周囲に沿って形成され
十分なチャネル長を確保できるのでパンチスルーが起き
難い。即ち本発明の構造は、微細化された場合でも信頼
性の高いＤＤＤ構造を採用することができる構造であ
る。
【００４１】さらに本発明では、不純物拡散層の厚さを
厚くすることができる。従来の構造では、不純物拡散層
の厚さを厚くすると、横方向の広がりも大きくなりパン
チスルーが起きやすくなるのに対して、本発明では溝に
より分断されているので横方向の広がりは考慮しなくて
も良い。不純物拡散層の厚さは、溝の深さより浅い範囲
とすることが好ましい。
【００４２】また、本発明において溝の深さは、基板表
面に形成される不純物拡散層の厚さより厚く、さらに不
純物拡散層の厚さの１．５倍以上の深さを有しているこ
とが好ましい。溝の断面形状は、その周囲にチャネルが
形成されるのに不都合のないような形状であれば特にど
のような形状でも良いが、溝形成の技術から一般的には
方形状または方形状に近い形状が好ましい。このとき、
溝の壁面は、垂直に立っていてもよいが、図２に示すよ
うに多少斜めの方がよく、例えば５°程度傾斜している
方がよい。また、図では溝の底の隅に９０°に近い角が
形成されているように描かれているが、角が丸くなって
いる方が好ましく、また底の全体が曲面になっていても
よい。
【００４３】本発明では、この溝の深さを深く形成すれ
ばするほどチャネル長を長くすることができるので、加
工技術の進歩に伴ってその技術を採用することにより微
細化をさらに進めることが可能である。
【００４４】図示していないが、この構造のさらに上部
には層間絶縁膜が設けられ、層間絶縁膜の上に、サブビ
ット線であるドレイン領域に接続するメインビット線、
サブグランド線であるソース領域に接続するメイングラ
ンド線等の配線等が設けられる。
【００４５】次に、本発明のフラッシュメモリの製造方
法を例を挙げながら具体的に説明する。
【００４６】［実施形態１］図１に示す平面図のＡ−
Ａ’断面を中心に製造方法を説明する。
【００４７】図８に示すように、半導体基板１としてシ
リコン基板の表面に犠牲酸化膜２を形成してから、浅い
位置の高濃度領域形成のために、例えばヒ素をドーズ量
５×１０15ｃｍ-1、加速エネルギー７０ｋｅＶで、深い
位置の低濃度領域形成のためにリンをドーズ量１×１０
14ｃｍ-1、加速エネルギー３０〜５０ｋｅＶでイオン注
入し、ＤＤＤ構造の不純物拡散層３を形成する。注入の
順序はどちらが先でもよく、またＤＤＤ構造になるので
あれば、不純物の種類、注入条件は適宜変更することが
できる。尚、この例でＤＤＤ構造にしないときは、ヒ素
の注入だけでよい。
【００４８】次に、図９に示すように犠牲酸化膜を除去
した後、図１０に示すように熱ＣＶＤ法により酸化シリ
コン膜４を厚さ１００〜１５０ｎｍの厚さに形成する。
【００４９】図１１に示すように、レジスト５を全面に
形成した後、ライン幅０．２μｍ、ライン間隔０．２μ
ｍのストライプ形状にパターニングし、これをマスクと
して酸化シリコン膜４をパターニングし、続いて図１２
に示すように、レジスト５を取り除く。ここで、このラ
イン幅およびライン間隔は、これに限られるものではな
くレジストのパターニング限界が進めばさらに狭くして
高集積化することが可能であり、本発明の構造はそのよ
うな高集積化に対応できる構造である。
【００５０】図１３に示すように、ライン状にパターニ
ングされた酸化シリコン膜４のライン間を一つおきに覆
うようにストライプ状のレジスト６を形成し、引き続き
このレジスト６をマスクに用いて、例えばＨＢｒ、Ｃｌ
2をエッチングガスとして用いた異方性のドライエッチ
ングによりストライプ状の溝８を深さ２００〜５００ｎ
ｍ程度に形成する。
【００５１】その後、図１４に示すように、このレジス
ト６をＯ2プラズマアッシングによりとる。
【００５２】その後熱酸化により、図１５に示すように
チャネル用溝８の内面を含む露出しているシリコン基板
の表面にトンネル絶縁膜としてトンネル酸化膜９を１０
ｎｍ程度の厚さに形成する。
【００５３】次に、図１６に示すようにフローティング
ゲート用ポリシリコン１０を成膜する。このポリシリコ
ンとしては、ポリシリコンの堆積と同時にリン等の不純
物を導入するドープトシリコンを用いることが好まし
い。
【００５４】次に、フローティングゲート用ポリシリコ
ン１０の上に、チャネル用の溝８の上部を覆うストライ
プ形状のレジスト１１を形成する。そしてこのレジスト
をマスクとしてフローティングゲート用ポリシリコン１
０をエッチングし、引き続き不純物拡散層３の表面のト
ンネル酸化膜を例えばＣＦ4をエッチングガスとして用
いてエッチングにより除き、引き続きレジストと酸化シ
リコン膜４をマスクにして図１７に示すように素子分離
用溝１２を形成する。エッチング条件は、チャネル用溝
８の形成と同じ条件を採用することができる。尚、酸化
シリコン膜４も多少エッチングされて薄くなるが、もと
もと厚く形成されているので、不純物拡散層３が表面か
ら露出することはない。
【００５５】素子分離用溝の深さは、素子分離できるだ
けの深さがあればよく、例えばチャネル用溝の深さと同
程度かそれよりも深いことが好ましい。
【００５６】次に図１８に示すように、Ｏ2プラズマア
ッシングによりレジスト１１を取り除く。ここまでの工
程では、フローティングゲート用ポリシリコン１０は、
まだ島状には分離されておらず、図１の縦方向に走るス
トライプ状である。
【００５７】次に図１９に示すように、酸化シリコン膜
１３を例えばプラズマＣＶＤにより全面に成膜し、続い
て図２０に示すように、フローティングゲート用ポリシ
リコン１０の表面が現れるまでエッチバックする。この
とき堆積した酸化シリコン膜１３表面の段差が大きい場
合には、表面をＣＭＰ（化学機械研磨）によりある程度
平坦化してから、エッチバックするとフローティングゲ
ート用ポリシリコンのストライプ間を十分に酸化シリコ
ン膜で埋めることができる。
【００５８】次に図２１に示すように、露出したフロー
ティングゲート用ポリシリコンの表面を覆うフローティ
ングゲート−コントロールゲート間絶縁膜として、例え
ばＯＮＯ膜１４（酸化シリコン膜／窒化シリコン膜／酸
化シリコン膜の３層構造であって、例えばそれぞれ高温
熱ＣＶＤ、ＣＶＤ、高温熱ＣＶＤにより形成することが
できる。）を、酸化シリコン換算膜厚で１５ｎｍ程度に
形成する。
【００５９】その後、図２２に示すようにコントロール
ゲート用ポリシリコン１５を全面に堆積した後、図１の
横方向のストライプ状のマスクを用いてコントロールゲ
ート用ポリシリコン１５、ＯＮＯ膜１４およびフローテ
ィングゲート用ポリシリコン１０をパターニングする。
このパターニングにより、コントロールゲートは図１の
横方向に延びるストライプ状に形成され、同時にフロー
ティングゲート用ポリシリコンは分断されて島状のフロ
ーティングゲートが形成される。尚、コントロールゲー
ト用ポリシリコンの表面にさらにタングステンシリサイ
ド等を形成して、配線抵抗を下げるようにしてもよい。
【００６０】ここまでの工程により、図１（平面図）に
示すようなフラッシュメモリの主要な構造が完成する。
【００６１】その後、図示は省略するが層間絶縁膜を成
膜堆積した後、所定のコンタクトホール等形成した後、
層間絶縁膜の表面にアルミニウムなどでビット線等の配
線を形成してフラッシュメモリを完成する。
【００６２】以上のように実施形態１の製造方法によれ
ば、不純物拡散層の幅が精度良く決まり、バラツキも少
ないので、ＯＮ電流のバラツキの少ない信頼性の高いフ
ラッシュメモリが得られる。
【００６３】［実施形態２］本発明の実施形態２を図２
３〜図３４を用いて説明する。
【００６４】図２３〜図２５に示すように、実施形態１
と同様にして、半導体基板１の表面に不純物拡散層３を
形成し、酸化シリコン膜４を形成する。
【００６５】次に図２６に示すように、例えばライン幅
０．２μｍ、ライン間隔０．２μｍのラインパターン形
状のレジスト１７を形成した後、酸化シリコン膜４をエ
ッチングし、さらに引き続きシリコン基板をエッチング
して溝１８を形成する。この溝の形状、形成条件等は実
施形態１におけるチャネル用溝８と同じである。
【００６６】次に、図２７に示すようにレジスト１７を
取り除き、図２８に示すように熱酸化により溝１８の内
面にトンネル絶縁膜としてトンネル酸化膜９を形成す
る。
【００６７】次に図２９に示すように、フローティング
ゲート用ポリシリコン１０を全面に堆積した後、図３０
に示すように、フローティングゲートポリシリコン１０
の表面に、溝１８の上方を一本おきに覆うストライプ状
のレジスト１９を形成する。そして、フローティングゲ
ート用ポリシリコン１０をエッチングする。ここでフロ
ーティングゲート用ポリシリコン１０が残っている方の
溝がチャネル用溝１８ａとなり、フローティングゲート
用ポリシリコンを取り除いた方の溝が素子分離用溝１８
ｂとなる。
【００６８】次に、レジスト１９を取り除くと、図３１
に示すように溝１８が交互にフローティングゲート用ポ
リシリコン１０で埋められた構造ができる。
【００６９】その後実施形態１と同じようにして、図３
２に示すように酸化シリコン膜１３を全面に成膜し、図
３３に示すようにフローティングゲート用ポリシリコン
１０の表面が現れるまでエッチバックし、図３４に示す
ようにＯＮＯ膜１４を形成し、図３５に示すようにコン
トロールゲート用ポリシリコン１５を全面に堆積した
後、図１の横方向のストライプ状のマスクを用いてコン
トロールゲート用ポリシリコン１５、ＯＮＯ膜１４およ
びフローティングゲート用ポリシリコン１０をパターニ
ングする。
【００７０】その後さらに実施形態１と同様にしてフラ
ッシュメモリを完成する。
【００７１】実施形態２の形態では、素子分離用溝１８
ｂが実施形態１における素子分離用溝１２に比べて浅く
なっている以外は同様の構造のフラッシュメモリが得ら
れる。
【００７２】実施形態２によれば、実施形態１に比べて
レジスト工程を１工程省略することができる。尚、素子
分離用溝とチャネル用溝の深さが等しくなるので、も
し、素子間の分離が十分でなく電流のリークが問題が懸
念される場合には、レジスト１９でフローティングゲー
ト用ポリシリコン１０をストライプ状に形成した後、素
子分離用溝１８の底にチャネルリーク防止用にボロン等
を注入すればさらに確実にリークを防止できる。
【００７３】
【発明の効果】本発明によれば、微細化されてもパンチ
スルーの発生がなく信頼性の高い不揮発性半導体記憶装
置を提供することができる。
【００７４】また本発明によれば、トンネル絶縁膜の劣
化がなくさらに信頼性が高い不揮発性半導体記憶装置を
提供することができる。
【００７５】さらに本発明によれば、ＯＮ電流が大きく
データの信頼性が高く、多値化にも対応し得る不揮発性
半導体記憶装置を提供することができる。
【００７６】さらに本発明によれば、このような不揮発
性半導体記憶装置の製造方法であって、サブビット線と
なる不純物拡散層幅を精度良く形成し、ＯＮ電流のバラ
ツキのない製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の不揮発性半導体記憶装置の１例の平面
図である。
【図２】図１のＡ−Ａ’断面図である。
【図３】図１のＢ−Ｂ’断面図である。
【図４】図１のＣ−Ｃ’断面図である。
【図５】図１のＤ−Ｄ’断面図である。
【図６】図１のＥ−Ｅ’断面図である。
【図７】本発明の不揮発性半導体記憶装置の不純物拡散
層の１例を示す拡大図である。
【図８】実施形態１に示した不揮発性半導体記憶装置の
製造工程の１例を示す図である。
【図９】実施形態１に示した不揮発性半導体記憶装置の
製造工程の１例を示す図である。
【図１０】実施形態１に示した不揮発性半導体記憶装置
の製造工程の１例を示す図である。
【図１１】実施形態１に示した不揮発性半導体記憶装置
の製造工程の１例を示す図である。
【図１２】実施形態１に示した不揮発性半導体記憶装置
の製造工程の１例を示す図である。
【図１３】実施形態１に示した不揮発性半導体記憶装置
の製造工程の１例を示す図である。
【図１４】実施形態１に示した不揮発性半導体記憶装置
の製造工程の１例を示す図である。
【図１５】実施形態１に示した不揮発性半導体記憶装置
の製造工程の１例を示す図である。
【図１６】実施形態１に示した不揮発性半導体記憶装置
の製造工程の１例を示す図である。
【図１７】実施形態１に示した不揮発性半導体記憶装置
の製造工程の１例を示す図である。
【図１８】実施形態１に示した不揮発性半導体記憶装置
の製造工程の１例を示す図である。
【図１９】実施形態１に示した不揮発性半導体記憶装置
の製造工程の１例を示す図である。
【図２０】実施形態１に示した不揮発性半導体記憶装置
の製造工程の１例を示す図である。
【図２１】実施形態１に示した不揮発性半導体記憶装置
の製造工程の１例を示す図である。
【図２２】実施形態１に示した不揮発性半導体記憶装置
の製造工程の１例を示す図である。
【図２３】実施形態２に示した不揮発性半導体記憶装置
の製造工程の１例を示す図である。
【図２４】実施形態２に示した不揮発性半導体記憶装置
の製造工程の１例を示す図である。
【図２５】実施形態２に示した不揮発性半導体記憶装置
の製造工程の１例を示す図である。
【図２６】実施形態２に示した不揮発性半導体記憶装置
の製造工程の１例を示す図である。
【図２７】実施形態２に示した不揮発性半導体記憶装置
の製造工程の１例を示す図である。
【図２８】実施形態２に示した不揮発性半導体記憶装置
の製造工程の１例を示す図である。
【図２９】実施形態２に示した不揮発性半導体記憶装置
の製造工程の１例を示す図である。
【図３０】実施形態２に示した不揮発性半導体記憶装置
の製造工程の１例を示す図である。
【図３１】実施形態２に示した不揮発性半導体記憶装置
の製造工程の１例を示す図である。
【図３２】実施形態２に示した不揮発性半導体記憶装置
の製造工程の１例を示す図である。
【図３３】実施形態２に示した不揮発性半導体記憶装置
の製造工程の１例を示す図である。
【図３４】実施形態２に示した不揮発性半導体記憶装置
の製造工程の１例を示す図である。
【図３５】実施形態２に示した不揮発性半導体記憶装置
の製造工程の１例を示す図である。
【図３６】従来の不揮発性半導体記憶装置の１例の平面
図である。
【図３７】図３６のＦ−Ｆ’断面図である。
【図３８】図３６のＧ−Ｇ’断面図である。
【図３９】図３６のＨ−Ｈ’断面図である。
【図４０】図３６のＩ−Ｉ’断面図である。
【図４１】従来の不揮発性半導体記憶装置の製造工程の
１例を示す図である。
【図４２】従来の不揮発性半導体記憶装置の製造工程の
１例を示す図である。
【図４３】従来の不揮発性半導体記憶装置の製造工程の
１例を示す図である。
【図４４】従来の不揮発性半導体記憶装置の製造工程の
１例を示す図である。
【図４５】従来の不揮発性半導体記憶装置の製造工程の
１例を示す図である。
【図４６】従来の不揮発性半導体記憶装置の製造工程の
１例を示す図である。
【図４７】従来の不揮発性半導体記憶装置の製造工程の
１例を示す図である。
【図４８】従来の不揮発性半導体記憶装置の製造工程の
１例を示す図である。
【図４９】従来の不揮発性半導体記憶装置の製造工程の
１例を示す図である。
【図５０】従来の不揮発性半導体記憶装置の製造工程の
１例を示す図である。
【図５１】従来の不揮発性半導体記憶装置の製造工程の
１例を示す図である。
【図５２】従来の不揮発性半導体記憶装置の製造工程の
１例を示す図である。
【図５３】従来の不揮発性半導体記憶装置の製造工程の
１例を示す図である。
【図５４】従来の不揮発性半導体記憶装置の製造工程の
１例を示す図である。
【図５５】従来の不揮発性半導体記憶装置の製造工程の
１例を示す図である。
【図５６】従来の不揮発性半導体記憶装置の製造工程の
１例を示す図である。
【符号の説明】
１ 半導体基板 ２ 犠牲酸化膜 ３ 不純物拡散層 ３ｓ ソース領域 ３ｄ ドレイン領域 ４ 酸化シリコン膜 ５ レジスト ６ レジスト ８ チャネル用溝 ９ トンネル酸化膜 １０ フローティングゲート用ポリシリコン １１ レジスト １２ 素子分離用溝 １３ 酸化シリコン膜 １４ ＯＮＯ膜 １５ コントロールゲート用ポリシリコン １７ レジスト １８、１８ａ、１８ｂ 溝 ３１ チャネル ３３ フローティングゲート ３４ フローティングゲート−コントロールゲート間絶
縁膜 ３５ コントロールゲート ３６ 絶縁膜 ３８ 不純物高濃度領域 ３９ 不純物低濃度領域
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F001 AA25 AA31 AA43 AB08 AC02 AC06 AD18 AD21 AD24 AD60 AE02 AE08 AF07 AF20 AG02 AG10 AG12 AG21 AG22 5F083 EP13 EP23 EP27 EP55 ER02 ER14 ER15 ER22 ER30 GA02 GA21 GA30 JA04 JA35 JA36 JA39 JA53 KA06 KA12 LA12 LA16 MA01 MA19 MA20 NA01 PR12 PR21 PR36 PR40 ZA21

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に、ストライプ状の複数の
    不純物拡散層と、動作時にソースとドレインの組になる
    隣接する２つの不純物拡散層の間にトンネル絶縁膜を介
    して設けられた独立した島状のフローティングゲート
    と、このフローティングゲートとフローティングゲート
    −コントロールゲート間絶縁膜を介して設けられたコン
    トロールゲートとを備えた不揮発性半導体記憶装置にお
    いて、 前記隣接する２つの不純物拡散層の間に、ストライプ状
    の溝が設けられており、前記トンネル絶縁膜がこの溝の
    内面に設けられ、前記フローティングゲートがこのトン
    ネル絶縁膜を介してこの溝の中に埋めこまれて形成され
    ており、この溝の周囲にそってチャネル領域が形成され
    ることを特徴とする不揮発性半導体記憶装置。
  2. 【請求項２】 前記不純物拡散層は、前記半導体基板の
    表面に不純物濃度の高い高濃度領域とこの高濃度領域よ
    り基板表面から深い位置に不純物濃度の低い低濃度領域
    とを有することを特徴とする請求項１記載の不揮発性半
    導体記憶装置。
  3. 【請求項３】 前記不純物拡散層は、基板表面から前記
    溝の深さより浅い範囲までの厚さを有している請求項１
    または２記載の不揮発性半導体記憶装置。
  4. 【請求項４】 前記不純物拡散層のストライプの方向
    と、前記コントロールゲートのストライプの方向が、平
    面で見たときに交差していることを特徴とする請求項１
    〜３のいずれかに記載の不揮発性半導体記憶装置。
  5. 【請求項５】 １つのメモリセルに対して、２本の不純
    物拡散層がフローティングゲートを挟んでドレインとソ
    ースの組になるように、隣接するメモリセル間で不純物
    拡散層のストライプ方向と同じ方向の素子分離用のスト
    ライプ状溝によって分離されていることを特徴とする請
    求項１〜４のいずれかに記載の不揮発性半導体記憶装
    置。
  6. 【請求項６】 半導体基板上に、ストライプ状の複数の
    不純物拡散層と、動作時にソースとドレインの組になる
    隣接する２つの不純物拡散層の間にトンネル絶縁膜を介
    して設けられた独立した島状のフローティングゲート
    と、このフローティングゲートとフローティングゲート
    −コントロールゲート間絶縁膜を介して設けられたコン
    トロールゲートとを備えた不揮発性半導体記憶装置の製
    造方法において、 半導体基板表面にイオン注入して不純物拡散層を形成す
    る工程と、 この不純物拡散層を分断する溝を形成する工程と、 この溝の内面にトンネル絶縁膜を形成する工程と、 この溝の中にフローティングゲートを形成する工程とを
    有する不揮発性半導体記憶装置の製造方法。
  7. 【請求項７】 半導体基板表面にイオン注入して不純物
    拡散層を形成する工程と、 この半導体基板の一方向に延びるストライプ状の第１の
    絶縁膜を形成する工程と、 この第１の絶縁膜の間をひとつおきにストライプ状のレ
    ジストで覆い、これをマスクとして前記半導体基板をエ
    ッチングしてチャネル用溝を形成する工程と、 このチャネル用溝の内面にトンネル絶縁膜を形成する工
    程と、 前記チャネル用溝を埋めこみながらフローティングゲー
    ト用材料を成膜する工程と、 このフローティングゲート用材料の上に、前記チャネル
    用溝の上方を覆うストライプ形状のレジストを形成し、
    このレジストをマスクとしてフローティングゲート用材
    料をエッチングし、引き続き前記半導体基板をエッチン
    グして素子分離用溝を形成する工程と、 この素子分離用溝を第２の絶縁膜で埋める工程と、 前記フローティングゲート用材料の表面にフローティン
    グゲート−コントロールゲート間絶縁膜を形成する工程
    と、 このフローティングゲート−コントロールゲート間絶縁
    膜の上にコントロールゲート用材料を堆積する工程と、 前記不純物拡散層と交差する方向のストライプ状のレジ
    ストを形成し、これをマスクとしてコントロールゲート
    用材料をストライプ状にエッチングし、さらに前記フロ
    ーティングゲート−コントロールゲート間絶縁膜、およ
    び前記フローティングゲート用材料をエッチングし、ス
    トライプ状のコントロールゲートを形成すると共に、島
    状のフローティングゲートを形成する工程とを有する不
    揮発性半導体記憶装置の製造方法。
  8. 【請求項８】 半導体基板表面にイオン注入して不純物
    拡散層を形成する工程と、 この半導体基板の表面に第１の絶縁膜を形成する工程
    と、 この第１の絶縁膜の表面に前記半導体基板の一方向に延
    びるストライプ状のレジストを形成する工程と、 このレジストをマスクとして前記半導体基板をエッチン
    グして溝を形成する工程と、 この溝の内面にトンネル絶縁膜を形成する工程と、 前記溝を埋めこみながらフローティングゲート用材料を
    成膜する工程と、 このフローティングゲート用材料の上に、前記溝の上方
    を１本おきに覆うストライプ形状のレジストを形成し、
    このレジストをマスクとしてフローティングゲート用材
    料をエッチングすることにより、前記溝の内面を１本お
    きに露出させる工程と、 この露出した溝の内面を第２の絶縁膜で埋める工程と、 前記フローティングゲート用材料の表面にフローティン
    グゲート−コントロールゲート間絶縁膜を形成する工程
    と、 このフローティングゲート−コントロールゲート間絶縁
    膜の上にコントロールゲート用材料を堆積する工程と、 前記不純物拡散層と交差する方向のストライプ状のレジ
    ストを形成し、これをマスクとしてコントロールゲート
    用材料をストライプ状にエッチングし、さらに前記フロ
    ーティングゲート−コントロールゲート間絶縁膜、およ
    び前記フローティングゲート用材料をエッチングし、ス
    トライプ状のコントロールゲートを形成すると共に、島
    状のフローティングゲートを形成する工程とを有する不
    揮発性半導体記憶装置の製造方法。
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