CN112820736A - 三维存储器及其制备方法 - Google Patents
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Abstract
本申请提供了一种三维存储器及其制备方法。该方法包括：在衬底上形成包括栅极牺牲层和栅极层交替叠置的叠层结构；形成贯穿叠层结构并延伸至衬底的沟道孔，并在沟道孔的内壁依次形成阻挡层、电荷捕获层、隧穿层和沟道层，以形成沟道结构；形成贯穿叠层结构并延伸至衬底的栅极凹槽，其中，栅极凹槽与沟道结构具有间距；经由栅极凹槽依次去除栅极牺牲层、阻挡层的与栅极牺牲层对应的部分以及电荷捕获层的与栅极牺牲层对应的部分，以形成牺牲间隙；以及在牺牲间隙内填充电介质材料，以形成栅极介质层。该制备方法能够有效地抑制每个栅极层对应的电荷捕获层的侧向扩散，提高电荷捕获层的存储可靠性，从而提高制备完成后的三维存储器的存储保持特性。
Description
技术领域
本申请涉及半导体技术领域，更具体地说，涉及三维储存器及其制备方法。
背景技术
三维存储器(3D NAND)通过使用垂直存储器阵列来增加存储密度。三维存储器的制备工艺主要包括：首先在栅极介质层和栅极层交替叠置的叠层结构中形成沟道孔，然后在沟道孔依次沉积功能层和沟道层以形成具有存储功能的沟道结构。
沟道结构中的功能层是三维存储器完成存储功能的关键结构。具体地，功能层包括在沟道结构的外壁上依次形成的氧化硅-氮化硅-氧化硅(ONO)结构，每个栅极层可与对应的ONO结构功能层相接触。并且栅极层可控制对应的ONO结构以捕获电荷的方式实现存储功能。
在现有技术中，采用例如氮化硅层作为电荷陷阱(SiN charge trap)，使电荷(空穴或电子)保持在电荷捕获层。然而，在存储过程中，存储于电荷陷阱的电荷会向沟道结构的轴向方向扩散，这会造成每个栅极层对应的电荷捕获层的存储可靠性降低，从而降低三维存储器的保持(retention)特性。如何改善电荷陷阱中的电荷横向扩散(lateral chargespreading)，是本领域技术人员致力于解决的技术问题之一。
发明内容
本申请提供了一种三维存储器的制备方法。该制备方法包括：在衬底上形成包括栅极牺牲层和栅极层交替叠置的叠层结构；形成贯穿叠层结构并延伸至衬底的沟道孔，并在沟道孔的内壁依次形成阻挡层、电荷捕获层、隧穿层和沟道层，以形成沟道结构；形成贯穿叠层结构并延伸至衬底的栅极凹槽，其中，栅极凹槽与沟道结构具有间距；经由栅极凹槽依次去除栅极牺牲层、阻挡层的与栅极牺牲层对应的部分以及电荷捕获层的与栅极牺牲层对应的部分，以形成牺牲间隙；以及在牺牲间隙内填充电介质材料，以形成栅极介质层。
在一些实施方式中，栅极牺牲层的材料可包括氮化硅或者碳。
在一些实施方式中，阻挡层的材料可包括氧化硅，电荷捕获层的材料可包括氮化硅，以及隧穿层的材料可包括氧化硅。
在一些实施方式中，形成贯穿叠层结构并延伸至衬底的沟道孔，并在沟道孔的内壁依次形成阻挡层、电荷捕获层、隧穿层和沟道层的步骤可包括：在沟道孔内填充至少一种电介质材料。
在一些实施方式中，该制备方法还可包括：在叠层结构的远离衬底的一侧形成覆盖沟道结构的盖帽层。
在一些实施方式中，形成贯穿叠层结构并延伸至衬底的栅极凹槽的步骤可包括：形成依次贯穿盖帽层和叠层结构并延伸至衬底的栅极凹槽。
在一些实施方式中，叠层结构可包括台阶区，栅极凹槽向台阶区的方向延伸。
在一些实施方式中，在在牺牲间隙内填充电介质材料，以形成栅极介质层的步骤之后，该制备方法还可包括：在栅极凹槽的内壁上形成绝缘层。
本申请还提供了一种三维存储器。该三维存储器包括：衬底；叠层结构，位于衬底上，并包括交替叠置的栅极介质层和栅极层；沟道结构，贯穿叠层结构，沟道结构包括：沟道层；环绕沟道层的隧穿层；位于隧穿层的外侧并与栅极层对应的电荷捕获层；以及位于电荷捕获层的外侧并与栅极层对应的阻挡层；其中，栅极介质层在相邻的栅极层之间形成与隧穿层相接触的凸起，以间隔电荷捕获层并间隔阻挡层。
在一些实施方式中，阻挡层的材料包括氧化硅，电荷捕获层的材料包括氮化硅，以及隧穿层的材料可包括氧化硅。
在一些实施方式中，沟道结构可包括：填充有至少一种电介质材料的芯部。
在一些实施方式中，该三维存储器还可包括：盖帽层，形成于叠层结构的远离衬底的一侧，并覆盖沟道结构的远离衬底的端面。
在一些实施方式中，该三维存储器还可包括：栅极凹槽，依次贯穿盖帽层和叠层结构并延伸至衬底。
在一些实施方式中，该三维存储器还可包括：台阶区，栅极凹槽向台阶区的方向延伸。
在一些实施方式中，栅极凹槽的内壁上可形成有绝缘层。
根据本申请实施方式的三维存储器及其制备方法，通过利用栅极凹槽去除阻挡层的与栅极牺牲层对应的部分以及电荷捕获层的与栅极牺牲层对应的部分，可使与相邻的栅极层对应的电荷捕获层产生绝缘间隔，能够有效地抑制每个栅极层对应的电荷捕获层的侧向扩散，提高电荷捕获层的存储可靠性，从而提高制备完成后的三维存储器的存储保持特性。
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显：
图1是根据本身实施方式的三维存储器的制备方法流程图；
图2至图6B是根据本申请实施方式的三维存储器的制备方法的工艺剖面示意图；
图7是根据本申请实施方式的三维存储器的结构透视图；以及
图8是现有的三维存储器的沟道结构的扩散原理示意图。
具体实施方式
为了更好地理解本申请，将参考附图对本申请的各个方面做出更详细的说明。应理解，这些详细说明只是对本申请的示例性实施方式的描述，而非以任何方式限制本申请的范围。
本文使用的术语是为了描述特定示例性实施方式的目的，并且不意在进行限制。当在本说明书中使用时，术语“包含”、“包含有”、“包括”和/或“包括有”表示存在所述特征、整体、元件、部件和/或它们的组合，但是并不排除一个或多个其它特征、整体、元件、部件和/或它们的组合的存在性。
本文参考示例性实施方式的示意图来进行描述。本文公开的示例性实施方式不应被解释为限于示出的具体形状和尺寸，而是包括能够实现相同功能的各种等效结构以及由例如制造时产生的形状和尺寸偏差。附图中所示的位置本质上是示意性的，而非旨在对各部件的位置进行限制。
除非另有限定，否则本文使用的所有术语(包括技术术语和科学术语)具有与本公开所属技术领域的普通技术人员的通常理解相同的含义。诸如常用词典中定义的术语应被解释为具有与其在相关领域的语境下的含义一致的含义，并且将不以理想化或过度正式的意义来解释，除非本文明确地如此定义。
本申请提供了一种三维存储器的制备方法1000。图1是根据本申请实施方式的三维存储器的制备方法1000的流程图。如图1所示，三维存储器的制备方法1000包括：
S110，在衬底上形成包括栅极牺牲层和栅极层交替叠置的叠层结构；
S120，形成贯穿叠层结构并延伸至衬底的沟道孔，并在沟道孔的内壁依次形成阻挡层、电荷捕获层、隧穿层和沟道层，以形成沟道结构；
S130，形成贯穿叠层结构并延伸至衬底的栅极凹槽，其中，栅极凹槽与沟道结构具有间距；
S140，经由栅极凹槽依次去除栅极牺牲层、阻挡层的与栅极牺牲层对应的部分以及电荷捕获层的与栅极牺牲层对应的部分，以形成牺牲间隙；以及
S150，在牺牲间隙内填充电介质材料，以形成栅极介质层。
图2至图6B是根据本申请实施方式的三维存储器的制备方法1000的工艺剖面示意图。应理解的是，制备方法1000中所示的步骤不是排它性的，还可以在所示步骤中的任何步骤之前、之后或之间执行其它步骤。此外，所述步骤中的一些步骤可以是同时地执行的或者可以是按照不同于图1所示的顺序执行的。下面将结合图2至图6B详细地描述上述的步骤S110至步骤S150。
步骤S110，在衬底上形成包括栅极牺牲层和栅极层交替叠置的叠层结构。
在步骤S110中，如图2所示，衬底10可为半导体衬底，用于支撑其上的器件结构。衬底10可包括单质半导体材料(例如单晶硅(Si)、单晶锗(Ge))、III-V族化合物半导体材料(例如砷化镓(GaAs)、锑化铟(InSb))或在本领域中已知的其它半导体材料。
叠层结构20可包括形成于衬底10一侧的交叠叠置的多个栅极牺牲层21和栅极层22。叠层结构20的形成方法可包括诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的一种或几种薄膜沉积工艺。在叠层结构20中，多个栅极牺牲层21的厚度可相同也可不相同，多个栅极层22的厚度可相同也可不相同，并且可根据具体工艺需求进行设置。此外，在叠层结构20的生产工艺中，不同的堆叠层数会对应不同的堆叠高度，举例而言，叠层结构20堆叠的层数可为8层、32层、64层、128层等，叠层结构20的层数越多，集成度越高，由其形成的存储单元的个数越多，可根据实际存储需求来设计叠层结构20的堆叠层数及堆叠高度，本申请对此不做具体限制。
在一些实施方式中，栅极牺牲层21的材料可选用与栅极层22具有不同的刻蚀选择比的材料例如氮化硅(SiNx)或者碳(C)制备，用于后续步骤S140中去除栅极牺牲层21以形成牺牲间隙。
在一些实施方式中，可通过向多个栅极牺牲层21和多个栅极层22执行多次“修整-蚀刻(trim-etch)”循环工艺在叠层结构20的边缘形成台阶状结构，如图7所示。进一步地，可采用薄膜沉积工艺将电介质材料例如氧化硅(SiO2)填充于台阶状结构的上方并覆盖台阶状结构，以形成绝缘覆盖层23。可选地，可采用例如机械化学研磨(CMP)工艺对绝缘覆盖层23的远离衬底10的表面进行平坦化处理。经过上述工艺处理后，衬底10上由叠层结构120形成的台阶状结构对应的区域可被称为台阶区SS，其可为用于提供字线(栅极层)的电连接区。
步骤S120，形成贯穿叠层结构并延伸至衬底的沟道孔，并在沟道孔的内壁依次形
成阻挡层、电荷捕获层、隧穿层和沟道层，以形成沟道结构。
在步骤S120中，如图3A和3B所示，其中，图3B为根据图3A中区域A的局部放大图。可采用例如干法/湿法刻蚀工艺形成垂直地贯穿叠层结构20的沟道孔，并且该沟道孔可进一步地延伸至衬底10中。进一步地，可采用诸如CVD、PVD、ALD或其任何组合的薄膜沉积工艺在沟道孔的内壁依次沉积阻挡层31、电荷捕获层32、隧穿层33和沟道层34。
阻挡层31可形成于沟道孔的内壁的表面，用于阻隔存储于电荷捕获层32中的电荷(电子或者空穴)外流并在电荷捕获层32与叠层结构20之间提供电绝缘。可选地，阻挡层32的材料可包括氧化硅(SiO2)。
电荷捕获层32可形成于阻挡层31的表面，用于通过注入一定数量的电荷以实现数据写入，并且通过保持电荷数量以保持存储状态。可选地，电荷捕获层32的材料可包括氮化硅(SiN)。
隧穿层33可形成于电荷捕获层32的表面，用于通过对电荷的捕获或解捕获进行抑制以保持数据存储状态。可选地，隧穿层33的材料可包括氧化硅(SiO2)。
阻挡层31、电荷捕获层32以及隧穿层33可被称为功能层35。应理解的是，功能层35可为制备完成后的三维存储器的存储结构，功能层35的与各个栅极层22对应的部分可形成独立的存储单元。每个存储单元可由栅极层22控制。在与栅极层22对应的功能层35中存入或释放电荷，以实现单个存储单元的功能。
沟道层34可形成于隧穿层33的表面，用于运输所需的电荷以形成多个存储单元之间的电路回路。可选地，沟道层35的材料可为掺杂的多晶硅。
在一些实施方式中，可采用深孔刻蚀的方法使沟道层34与衬底10电连接，以形成沟道结构30与衬底10中源极区的电路回路。进一步地，可采用诸如CVD、PVD、ALD或其任何组合薄膜沉积工艺，在形成有功能层35和沟道层34的沟道孔内填充一中或多种电介质材料例如氧化硅，以形成沟道结构30(30-1、30-2、30-3以及30-4)。可选地，可通过控制沟道填充工艺，在填充过程中形成一个或多个空气间隙以减轻结构应力。
在一些实施方式中，在沟道结构30的远离衬底10的一端形成有沟道插塞36。沟道插塞36的材料可选用与沟道层36相同的材料制备，例如掺杂多晶硅。沟道插塞36可作为沟道结构30的漏极。
应理解的是，在该步骤中，可形成多个贯穿叠层结构20并延伸至衬底10的沟道结构30，沟道结构30的数量和排布可根据实际的存储需求制备。
在一些实施方式中，可采用薄膜沉积工艺在叠层结构20的远离衬底10的一侧形成盖帽层24，以覆盖沟道结构30的远离衬底110的端面。盖帽层24可选用电介质材料例如氧化硅制备。
步骤S130，形成贯穿叠层结构并延伸至衬底的栅极凹槽，其中，栅极凹槽与沟道结
构具有间距。
在步骤S130中，可采用例如干法/湿法刻蚀工艺，通过控制刻蚀时间的方式形成垂直地贯穿叠层结构20并延伸至衬底10的栅极凹槽40(GL recess)。栅极凹槽40可与沟道结构30具有一定的间距，并且栅极凹槽40延伸至衬底10的深度可与沟道结构30相同或不同。
在一些实施方式中，如图4所示，可采用例如干法/湿法刻蚀工艺通过控制刻蚀时间使栅极凹槽40依次垂直地贯穿盖帽层24和叠层结构20并延伸至衬底10。
在一些实施方式中，栅极凹槽40可进一步地向台阶区的方向延伸，并将多个沟道结构30(未示出)分隔，如图7所示。
步骤S140，经由栅极凹槽依次去除栅极牺牲层、阻挡层的与栅极牺牲层对应的部
分以及电荷捕获层的与栅极牺牲层对应的部分，以形成牺牲间隙。
在步骤S140中，可利用经步骤S130工艺处理后的栅极凹槽40作为刻蚀剂的通道，采用例如湿法刻蚀工艺将刻蚀剂引入栅极凹槽40选择性地去除叠层结构20中的全部栅极牺牲层21。举例而言，当栅极牺牲层21的材料选用氮化硅(SiN)制备时，可采用磷酸溶液作为刻蚀剂去除由氮化硅形成的栅极牺牲层21，以形成多个牺牲间隙25中的一部分。
进一步地，可采用诸如干法/湿法刻蚀工艺，并通过控制刻蚀时间，依次去除阻挡层31的与多个栅极牺牲层21对应的部分以及电荷捕获层32的与多个栅极牺牲层21对应的部分，以形成完整的多个牺牲间隙25。多个牺牲间隙25可为后续步骤S150中填充电介质材料的提供空间。
经步骤S140工艺处理后半导体结构如图5A和图5B所示，其中，图5B为根据图5A的区域A的局部放大图。经上述工艺处理后的，可保留功能层35的与各个栅极层22对应的部分的全部结构。换言之，沟道结构30的与各个栅极层22对应的外侧壁上沿径向由外向内依次包括阻挡层31、电荷捕获层32以及隧穿层33构成的完整的功能层35。沟道结构30的与各个牺牲间隙23对应的外侧壁上沿径向由外向内依次包括功能层35中的隧穿层33。
步骤S150，在牺牲间隙内填充电介质材料，以形成栅极介质层。
在步骤S150中，如图6A和6B所示，其中，图6B是根据图6A中区域A的局部放大图。可采用诸如CVD、PVD、ALD或其任何组合薄膜沉积工艺在利用步骤S140处理后形成的牺牲间隙25内填充电介质材料例如氧化硅(SiO)，以形成栅极介质层26，用于提供结构支撑并进一步地使相邻的栅极层22之间电绝缘。
经上述工艺处理后，栅极电介质层26可在相邻的栅极层22之间形成朝向沟道结构30轴线方向的凸起，该凸起能够使与相邻的栅极层22对应的阻挡层31和电荷捕获层32形成电绝缘。
在一些实施方式，在步骤S150之后，制备方法1000还可包括在所述栅极凹槽的内壁上形成绝缘层的步骤。在该步骤中，可采用诸如CVD、PVD、ALD或其任何组合薄膜沉积工艺在栅极凹槽40的内壁上形成绝缘层41。绝缘层41可选用与步骤S150中填充的电介质材料相同的材料例如氧化硅(SiO2)制备。
图8为现有技术的三维存储器的结构扩散原理示意图。如图8所示，在现有技术中，随着三维存储器的堆叠层数不断增加，为减小应力影响以及控制成本的需求，叠层结构中的栅极介质层26’和栅极层22’的厚度也随之减薄。然而，在栅极介质层26’和栅极层22’的厚度减薄后制备完成的三维存储器中，各个存储单元间相互影响增加，在电荷捕获层32’内沿沟道结构30’的轴向方向扩散(spreading)现象更明显(如图8中箭头所示的方向)，从而导致三维存储器的保持特性降低。
根据本申请实施方式的三维存储器的制备方法1000制备的三维存储器，通过利用栅极凹槽去除阻挡层的与栅极牺牲层对应的部分以及电荷捕获层的与栅极牺牲层对应的部分，可使与相邻的栅极层对应的电荷捕获层产生绝缘间隔，能够有效地抑制每个栅极层对应的电荷捕获层的侧向扩散，提高电荷捕获层的存储可靠性，从而提高制备完成后的三维存储器的存储保持特性。
本申请的实施方式还提供了一种三维存储器。三维存储器100可采用上述实施方式中任一制备方法获得。该三维存储器包括：衬底；叠层结构，位于衬底上，并包括交替叠置的栅极介质层和栅极层；沟道结构，贯穿叠层结构，沟道结构包括：沟道层；环绕沟道层的隧穿层；位于隧穿层的外侧并与栅极层对应的电荷捕获层；以及位于电荷捕获层的外侧并与栅极层对应的阻挡层；其中，栅极介质层在相邻的栅极层之间形成与隧穿层相接触的凸起，以间隔电荷捕获层并间隔阻挡层。
由于在上文中描述制备方法1000时涉及的内容和结构可完全或部分地适用于在这里描述的三维存储器，因此与其相关或相似的内容不再赘述。
以上描述仅为本申请的较佳实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的发明范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述发明构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。
Claims (15)
1.三维存储器的制备方法，其特征在于，所述制备方法包括：
在衬底上形成包括栅极牺牲层和栅极层交替叠置的叠层结构；
形成贯穿所述叠层结构并延伸至所述衬底的沟道孔，并在所述沟道孔的内壁依次形成阻挡层、电荷捕获层、隧穿层和沟道层，以形成沟道结构；
形成贯穿所述叠层结构并延伸至所述衬底的栅极凹槽，其中，所述栅极凹槽与所述沟道结构具有间距；
经由所述栅极凹槽依次去除所述栅极牺牲层、所述阻挡层的与所述栅极牺牲层对应的部分以及所述电荷捕获层的与所述栅极牺牲层对应的部分，以形成牺牲间隙；以及
在所述牺牲间隙内填充电介质材料，以形成栅极介质层。
2.根据权利要求1所述的制备方法，其特征在于，所述栅极牺牲层的材料包括氮化硅或者碳。
3.根据权利要求1或2所述的制备方法，其特征在于，所述阻挡层的材料包括氧化硅，所述电荷捕获层的材料包括氮化硅，以及所述隧穿层的材料包括氧化硅。
4.根据权利要求3所述的制备方法，其特征在于，形成贯穿所述叠层结构并延伸至所述衬底的沟道孔，并在所述沟道孔的内壁依次形成阻挡层、电荷捕获层、隧穿层和沟道层的步骤包括：
在所述沟道孔内填充至少一种电介质材料。
5.根据权利要求4所述的制备方法，其特征在于，所述制备方法还包括：在所述叠层结构的远离所述衬底的一侧形成覆盖所述沟道结构的盖帽层。
6.根据权利要求5所述的制备方法，其特征在于，形成贯穿所述叠层结构并延伸至所述衬底的栅极凹槽的步骤包括：
形成依次贯穿所述盖帽层和所述叠层结构并延伸至所述衬底的栅极凹槽。
7.根据权利要求6所述的制备方法，其特征在于，所述叠层结构包括台阶区，所述栅极凹槽向所述台阶区的方向延伸。
8.根据权利要求7所述的制备方法，其特征在于，在在牺牲间隙内填充电介质材料，以形成栅极介质层的步骤之后，所述制备方法还包括：
在所述栅极凹槽的内壁上形成绝缘层。
9.三维存储器，其特征在于，包括：
衬底；
叠层结构，位于所述衬底上，并包括交替叠置的栅极介质层和栅极层；
沟道结构，贯穿所述叠层结构，所述沟道结构包括：
沟道层；
环绕所述沟道层的隧穿层；
位于所述隧穿层的外侧并与所述栅极层对应的电荷捕获层；以及
位于所述电荷捕获层的外侧并与所述栅极层对应的阻挡层；
其中，所述栅极介质层在相邻的栅极层之间形成与所述隧穿层相接触的凸起，以间隔所述电荷捕获层并间隔所述阻挡层。
10.根据权利要求9所述的三维存储器，其特征在于，所述阻挡层的材料包括氧化硅，所述电荷捕获层的材料包括氮化硅，以及所述隧穿层的材料包括氧化硅。
11.根据权利要求9或10所述的三维存储器，其特征在于，所述沟道结构包括：填充有至少一种电介质材料的芯部。
12.根据权利要求11所述的三维存储器，其特征在于，所述三维存储器还包括：盖帽层，形成于所述叠层结构的远离所述衬底的一侧，并覆盖所述沟道结构的远离所述衬底的端面。
13.根据权利要求12所述的三维存储器，其特征在于，所述三维存储器还包括：栅极凹槽，依次贯穿所述盖帽层和所述叠层结构并延伸至所述衬底。
14.根据权利要求13所述的三维存储器，其特征在于，所述三维存储器还包括：台阶区，所述栅极凹槽向所述台阶区的方向延伸。
15.根据权利要求14所述的三维存储器，其特征在于，所述栅极凹槽的内壁上形成有绝缘层。
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