CN112259548A - 一种三维存储器件及其制造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 230000015654 memory Effects 0.000 claims abstract description 49
- 239000000758 substrate Substances 0.000 claims abstract description 47
- 230000005641 tunneling Effects 0.000 claims description 31
- 230000004888 barrier function Effects 0.000 claims description 24
- 230000000903 blocking effect Effects 0.000 claims description 23
- 238000000034 method Methods 0.000 claims description 20
- 239000000463 material Substances 0.000 claims description 11
- 238000003860 storage Methods 0.000 claims description 11
- 238000005530 etching Methods 0.000 claims description 10
- 238000000151 deposition Methods 0.000 claims description 6
- 239000011800 void material Substances 0.000 claims description 5
- 230000000149 penetrating effect Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 6
- 230000004048 modification Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 230000008569 process Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 239000002253 acid Substances 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000001808 coupling effect Effects 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
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Abstract
本发明公开了一种三维存储器件及其制造方法，包括位于衬底上由绝缘层和栅极层交替层叠的堆栈，在垂直于所述衬底的纵向贯穿所述堆栈的沟道孔，位于所述沟道孔内侧壁的存储层，以及位于所述存储层的内侧面、且在平行于所述衬底的截面方向相互隔开的多个子沟道层，和位于所述多个子沟道层的内侧面、且填充所述沟道孔的介质层。由于相互隔开的多个子沟道层可以形成多个存储串，一个子沟道层位于一个存储串中，因此不需要增加堆栈的层数就可以提高存储密度。
Description
技术领域
本发明总体上涉及半导体领域，具体的，涉及一种三维存储器件及其制造方法。
背景技术
NAND存储器件是具有功耗低、质量轻且性能佳的非易失存储产品，在电子产品中得到了广泛的应用。平面结构的NAND器件已近实际扩展的极限，为了进一步的提高存储容量，降低每比特的存储成本，提出了3D NAND存储器。在3D NAND存储器结构中，采用垂直堆叠多层数据存储单元的方式，实现堆叠式的存储器结构。
3D NAND现有设计是同心圆，通常在沟道孔里面依次填上电荷捕获层，隧穿层和沟道层，最后同心圆里面填实介质层，从而由上而下形成连续的电荷俘获存储器。这样的好处是能够最小开支下通过增加同心圆的密度和叠加层数就能最大限度地提升存储密度。
因此提升存储器件的存储密度是目前亟待解决和研究较多的方面。
发明内容
本发明提供一种三维存储器件及其制造方法，旨在提高三维存储器件的存储密度和可靠性。
一方面，本发明提供一种三维存储器件，包括：
衬底；
位于所述衬底上由绝缘层和栅极层交替层叠的堆栈；
在垂直于所述衬底的纵向贯穿所述堆栈的沟道孔；
位于所述沟道孔内侧壁的存储层；
位于所述存储层的内侧面、且在平行于所述衬底的截面方向相互隔开的多个子沟道层；
位于所述多个子沟道层的内侧面、且填充所述沟道孔的介质层。
进一步优选的，所述沟道孔在平行于所述衬底的截面具有多个外凸部，所述多个外凸部沿所述纵向延伸，所述多个外凸部中相邻的所述外凸部之间通过拐角部连接。
进一步优选的，所述子沟道层的数量与所述外凸部的数量相同，且一个所述子沟道层位于一个所述外凸部中。
进一步优选的，所述沟道孔侧壁在与所述栅极层交界处形成有凹槽，使所述沟道孔在所述栅极层处的孔径大于在所述绝缘层处的孔径，且所述存储层包括：
位于所述凹槽内侧壁的阻挡层；
位于所述凹槽内、且位于所述阻挡层内侧面，被所述绝缘层上下隔开的电荷捕获层；
位于所述电荷捕获层内侧面的隧穿层。
进一步优选的，所述存储层包括：
位于所述沟道孔内侧壁的阻挡层；
位于所述阻挡层内侧面的电荷捕获层；
位于所述电荷捕获层内侧面的隧穿层。
另一方面，本发明提供一种三维存储器件的制造方法，包括；
提供衬底；
在所述衬底上形成由绝缘层和栅极层交替层叠的堆栈；
在垂直于所述衬底的纵向形成贯穿所述堆栈的沟道孔；
形成位于所述沟道孔内侧壁内的存储层；
形成位于所述存储层的内侧面、且在平行于所述衬底的截面方向相互隔开的多个子沟道层；
在所述多个子沟道层的内侧面、形成填充所述沟道孔的介质层。
进一步优选的，在垂直于所述衬底的纵向形成贯穿所述堆栈的沟道孔的步骤，包括：
利用掩模版沿所述纵向刻蚀所述堆栈，以形成在平行于所述衬底的截面方向具有多个外凸部的沟道孔，所述多个外凸部中相邻的所述外凸部之间通过拐角部连接；
通过所述沟道孔对所述栅极层进行刻蚀，以在所述沟道孔侧壁与所述栅极层交界处形成凹槽，使所述沟道孔在所述栅极层处的孔径大于在所述绝缘层处的孔径。
进一步优选的，形成位于所述沟道孔侧壁的存储层的步骤，包括：
形成位于所述凹槽内侧壁的阻挡层；
在所述凹槽内、且位于所述阻挡层内侧面，形成被所述绝缘层上下隔开的电荷捕获层；
形成位于所述电荷捕获层内侧面的隧穿层。
进一步优选的，所述凹槽内、且位于所述阻挡层内侧面，形成被所述绝缘层上下隔开的电荷捕获层的步骤，包括：
在所述沟道孔的内侧壁沉积阻挡层，所述阻挡层在所述凹槽内形成空腔；
在所述阻挡层的内侧面沉积电荷捕获材料；
去除位于所述空腔外的所述电荷捕获材料，以形成位于所述空腔内的所述电荷捕获层。
进一步优选的，形成位于所述存储层的内侧面、且相互隔开的多个子沟道层的步骤，包括：
在所述存储层的内侧面沉积沟道层，所述沟道层在所述沟道孔中具有空隙；
通过所述空隙对所述沟道层进行刻蚀，以去除位于所述拐角部的所述沟道层、留下位于所述外凸部的所述沟道层作为所述多个子沟道层，所述多个子沟道层在所述拐角部的位置相互隔开。
进一步优选的，形成位于所述沟道孔内侧壁的存储层的步骤，包括：
形成位于所述沟道孔内侧壁的阻挡层；
形成位于所述阻挡层内侧面的电荷捕获层；
形成位于所述电荷捕获层内侧面的隧穿层。
本发明的有益效果：本发明提供的三维存储器件及其制造方法，包括位于衬底上由绝缘层和栅极层交替层叠的堆栈，在垂直于所述衬底的纵向贯穿所述堆栈的沟道孔，位于所述沟道孔内侧壁的存储层，以及位于所述存储层的内侧面、且在平行于所述衬底的截面方向相互隔开的多个子沟道层，和位于所述多个子沟道层的内侧面、且填充所述沟道孔的介质层。由于相互隔开的多个子沟道层可以形成多条存储串，一个子沟道层位于一个存储串中，因此不需要增加堆栈的层数就可以提高存储密度。
附图说明
下面结合附图，通过对本发明的具体实施方式详细描述，将使本发明的技术方案及其它有益效果显而易见。
图1是本发明第一实施例提供的三维存储器件的纵向截面示意图；
图2是本发明实施例提供的三维存储器件在沟道孔处的横向截面示意图一；
图3是本发明实施例提供的三维存储器件在沟道孔处的横向截面示意图二；
图4是本发明实施例提供的三维存储器件在沟道孔处的横向截面示意图三；
图5是本发明实施例提供的三维存储器件在沟道孔处的横向截面示意图四；
图6是本发明第二实施例提供的三维存储器件的纵向截面示意图；
图7是本发明第二实施例的变形例提供的三维存储器件的纵向截面示意图；
图8是本发明实施例提供的三维存储器件的制造方法的流程示意图；
图9是本发明第二实施例的变形例提供的三维存储器件的制造方法中步骤S3的流程示意图；
图10a-10b是本发明实第二施例的变形例提供的步骤S3形成过程中三维存储器件的纵向截面示意图；
图11是本发明第二实施例的变形例提供的三维存储器件的制造方法中步骤S4的流程示意图；
图12a-12d是本发明第二实施例的变形例提供的步骤S4形成过程中三维存储器件的纵向截面示意图；
图13是本发明实施例提供的三维存储器件的制造方法中步骤S5的进一步流程示意图；
图14是本发明实施例提供的步骤S5进一步形成过程中三维存储器件的纵向截面示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
应当理解，虽然这里可使用术语第一、第二等描述各种组件，但这些组件不应受限于这些术语。这些术语用于使一个组件区别于另一个组件。例如，第一组件可以称为第二组件，类似地，第二组件可以称为第一组件，而不背离本发明的范围。
应当理解，当称一个组件在另一个组件“上”、“连接”另一个组件时，它可以直接在另一个组件上或者连接另一个组件，或者还可以存在插入的组件。其他的用于描述组件之间关系的词语应当以类似的方式解释。
如本文所使用的，术语“层”是指具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均质或非均质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间或在顶表面和底表面处的任何水平面对之间。层可以水平、垂直和/或沿倾斜表面延伸。衬底可以是层，其中可以包括一个或多个层，和/或可以在其上方和/或其下方具有一个或多个层。层可以包括多个层，例如，互连层可以包括一个或多个导体和接触层和一个或多个电介质层。
如本文所使用的，术语“存储器件”是指一种在横向定向的衬底上具有垂直定向的阵列结构的半导体器件，使得阵列结构相对于衬底在垂直方向上延伸。如本文所使用的，术语“纵向”是指垂直于衬底的方向，术语“横向”是指平行于衬底的方向。
需要说明的是，本发明实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更复杂。
请参阅图1，图1是本发明第一实施例提供的三维存储器件的纵向截面示意图。该三维存储器件包括：衬底10，位于衬底10上由绝缘层201和栅极层202交替层叠的堆栈20，在垂直于衬底10的纵向贯穿堆栈20的沟道孔30，位于沟道孔30内侧壁的存储层31，位于存储层31内侧面、且在平行于所述衬底的截面方向相互隔开的多个子沟道层32，以及位于多个子沟道层32的内侧面、且填充沟道孔30的介质层33。
需要说明的是，“平行于所述衬底的截面方向”是与衬底平行的平面方向。
可选的，该存储层31包括：位于沟道孔30内侧壁的阻挡层(blockinglayer)311，位于阻挡层311内侧面的电荷捕获层(chargetrappinglayer)312，位于电荷捕获层312内侧面的隧穿层(tunnelinglayer)313。其中，阻挡层311、隧穿层312可以为氧化物的绝缘材料，如氧化硅，电荷捕获层312可以为氮化硅。
该三维存储器件还包括位于存储层31内侧面的沟道层(channellayer)。其中，沟道孔30在平行于衬底10的截面具有多个相互隔开的多个外凸部，所述多个外凸部沿所述纵向延伸，且所述多个外凸部之间具有拐角部。多个子沟道层32位于多个外凸部中，并在拐角部的位置相互隔开。子沟道层32的数量与外凸部的数量相同，且一个子沟道层32位于一个外凸部中。多个外凸部优选为对称分布。下面分别介绍几种外凸部的分布的示例。
请参阅图2，图2是本发明实施例提供的三维存储器件在沟道孔处的横向截面示意图一。沟道孔30的横向截面为平行于衬底10的截面。
在图2的实施例中，该沟道孔30具有2个外凸部A1和A2，其形状不受本实施例的限制，比如A1和A2的轮廓可以如图2所示为曲线，在其他实施例中也可以为折线。2个子沟道层32位于隧穿层313内侧面。介质层33位于未被子沟道层32覆盖的隧穿层313内侧面，以及子沟道层32的内侧面，并填充沟道孔30，因此2个子沟道层32被介质层33隔开。外凸部A1和外凸部A2之间的拐角部的拐角接近180°而呈平滑状。左边的子沟道层32位于外凸部A1中，右边的子沟道层32位于外凸部A2中。
请参阅图3，图3是本发明实施例提供的三维存储器件在沟道孔处的横向截面示意图二。
在图3的实施例中，沟道孔30具有3个外凸部，外凸部B1、外凸部B2、和外凸部B3，它们的形状为圆角矩形。子沟道层32的数量也为3个，分别位于B1、B2和B3中，且相互隔开。子沟道层32位于隧穿层313的内侧面，介质层33位于未被子沟道层32覆盖的隧穿层313内侧面和子沟道层33的内侧面，从而子沟道层32被介质层33隔开。B1、B2和B3优选为对称分布，它们之间的拐角部的拐角可以为120°。在变形例中，B1、B2和B3可以不对称分布。
请参阅图4，图4是本发明实施例提供的三维存储器件在沟道孔处的横向截面示意图三。
在图4的实施例中，沟道孔30具有4个外凸部C1、C2、C3和C4。沟道孔30的形状为四角星形，四个外凸部分别为其中一个角，每个外凸部呈尖角状。四个子沟道层32分别位于四个外凸部中，且相互隔开。介质层33位于子沟道层32内侧面和未被子沟道层32覆盖的隧穿层313内侧面，而未被子沟道层32覆盖的隧穿层313的内侧面位于拐角部，所以子沟道层32在拐角部的位置被介质层33隔开。
请参阅图5，图5是本发明实施例提供的三维存储器件在沟道孔处的横向截面示意图四。
在图5的实施例中，有四个外凸部D1、D2、D3和D4，外凸部呈花瓣状，使沟道孔30为花朵形状。D1和D2之间具有拐角部G1，D2和D3之间具有拐角部G2，D3和D4之间具有拐角部G3，D4和D1之间具有拐角部G4。4个子沟道层32分别位于一个花瓣中，且相互隔开。在其他实施例中，花瓣的数量可以为多个，那子沟道层32的数量也可以为相互隔开的多个。
在其他实施例中，也可以采用其他可行的方式将沟道层隔开，形成多个子沟道层32，以使一个沟道孔30中形成多个子存储串。
请参阅图6，图6是本发明第二实施例提供的三维存储器件的纵向截面示意图。其中，在沟道孔30处的横向截面的形状包括但不限于以上实施例提供的形状。
在图6的实施例中，沟道孔30的侧壁在与栅极层202的交界处形成有凹槽301，使沟道孔30在栅极层202处的孔径W1大于在绝缘层201处的孔径W2。存储层31位于沟道孔30的内侧壁，具体的，存储层31包括：位于凹槽301内侧壁的阻挡层311；位于凹槽301内、且位于阻挡层311内侧面的电荷捕获层312，该电荷捕获层312和阻挡层311都被绝缘层201上下隔开；位于电荷捕获层312内侧面的隧穿层313。在本实施例中，隧穿层313不仅位于电荷捕获层313的内侧面，还位于绝缘层201的内侧面。也就是说隧穿层313在整个沟道孔30中纵向延伸，位于电荷捕获层312和绝缘层201的内侧面。子沟道层32位于隧穿层313的内侧面，介质层33位于子沟道层32的内侧面。
其中，沟道孔30在有凹槽301处的横截面(比如在a-a1处的横截面)的形状，与沟道孔30在绝缘层201处的横截面(比如在b-b1处的横截面)的形状相同，只是在凹槽301处的横截面的形状的尺寸较大。比如横截面都是具有四个花瓣的花朵形，由于W1大于W2，所以在W1处的梅花尺寸大于在W2处的梅花尺寸。
优选的，在沟道孔30处且在W1处的横截面的示意图可以参照图2-图5的实施例，沟道孔30的内侧壁依次为阻挡层311、电荷捕获层312、隧穿层313、子沟道层32、以及介质层33，其横截面的形状在此不再赘述。
请参阅图7，图7是本发明第二实施例的变形例提供的三维存储器件的纵向截面示意图，图7是图6的变形例。
在图7的实施例中，与图6的区别在于阻挡层311。在图6的实施例中，与绝缘层201接触的是隧穿层313，而在图7的实施例中，与绝缘层201接触的是阻挡层311，隧穿层313位于阻挡层311的内侧面。此时只有电荷捕获层312被绝缘层201上下隔开。
本发明实施例提供的三维存储器件，沟道孔30内具有多个相互隔开的子沟道层32，使原本一个存储串变成多个存储串，大大提升了存储密度。而且在纵向上对电荷捕获层32进行隔开设置，可以减少由于电场分布不均匀加剧单元耦合效应。另外，由于存储器件的存取是通过对电荷的捕获和移除来实现的，若可以减少存储在电荷捕获层32的电荷在纵向的移动，就可以对每个存储单元中的电荷实现高效控制，所以可以提高存取速率。而且减少电荷在纵向上的移动还可以降低存储单元之间的耦合影响，因此可以提高三维存储器件的可靠性。
请参阅图8，图8是本发明实施例提供的三维存储器件的制造方法的流程示意图，该制造方法用于形成上述各实施例与变形例提供的三维存储器件，因此继续引用上述三维存储器件的结构标号。该制造方法包括以下步骤S1-S6。
步骤S1：提供衬底10。
步骤S2：在衬底10上形成由绝缘层201和栅极层202交替层叠的堆栈20。
步骤S3：在垂直于衬底10的纵向形成贯穿堆栈20的沟道孔30。
步骤S4：形成位于沟道孔30内侧壁的存储层31。
步骤S5：形成位于存储层31的内侧面、且在平行于所述衬底的截面方向相互隔开的多个子沟道层32。
步骤S6：在多个子沟道层32的内侧面、形成填充沟道孔30的介质层33。
在本实施例中，沟道孔30在平行于衬底10的截面具有多个相互间隔的外凸部，所述多个外凸部之间具有拐角部。多个子沟道层32位于多个外凸部中，并在拐角部的位置相互隔开。子沟道层32的数量与外凸部的数量相同，且一个子沟道层32位于一个外凸部中。多个外凸部优选为对称分布。具体的，所述凸出部可以呈花瓣形状、尖角状、方块状、圆弧状等等。
在上述第一实施例中，形成位于沟道孔30内侧壁的存储层31的步骤S4包括：形成位于沟道孔30内侧壁的阻挡层311；形成位于阻挡层311内侧面的电荷捕获层312；形成位于电荷捕获层312内侧面的隧穿层313。
请参阅图9和图10a-10b，图9是本发明第二实施例的变形例提供的三维存储器件的制造方法中步骤S3的流程示意图，图10a-10b是本发明第二实施例的变形例提供的步骤S3形成过程中三维存储器件的纵向截面示意图。该步骤S3包括：
步骤S31：利用掩模版沿所述纵向刻蚀所述堆栈20，以形成在平行于所述衬底的截面方向具有多个外凸部的沟道孔30，所述多个外凸部中相邻的所述外凸部之间通过拐角部连接。
如图10a所示，该掩模版的图案与图2-图5提供的沟道孔30的图案相同，就可以形成上述实施例提供的具有外凸部和拐角的沟道孔30。
步骤S32：通过沟道孔30对栅极层202进行刻蚀，以在沟道孔30侧壁与所述栅极层202交界处形成凹槽301，使沟道孔30’在所述栅极层202处的孔径大于在所述绝缘层201处的孔径。
其中，通过沟道孔30刻蚀栅极层202形成凹槽301后，形成具有凹槽301的沟道孔30’，形成后的结构如图10b所示。
请参阅图11和图12a-12d，图11是本发明第二实施例的变形例提供的三维存储器件的制造方法中步骤S4的流程示意图，图12a-12d是本发明第二实施例的变形例提供的步骤S4形成过程中三维存储器件的纵向截面示意图。该步骤S4包括：
步骤S41：形成位于凹槽301内侧壁的阻挡层311。
步骤S42：在凹槽301内、且位于阻挡层311内侧面，形成被绝缘层201上下隔开的电荷捕获层312。
步骤S43：形成位于电荷捕获层312内侧面的隧穿层313。
具体的，如图12a所示，先在沟道孔30内侧壁沉积阻挡层311，此时阻挡层311会在凹槽301内形成一个空腔302，然后在阻挡层311内侧面沉积电荷捕获材料312’(如图12b所示)，最后去除空腔302外的电荷捕获材料312’，留下位于空腔302内的电荷捕获层312，其结构如图12c所示。最后在电荷捕获层312和阻挡层311的内侧面沉积隧穿层313，形成后的结构如图7所示。这样就可以完成步骤S41-S43，而且在绝缘层201的内侧面还形成有阻挡层311和隧穿层313，因为阻挡层311和隧穿层313都是氧化物，可以与绝缘层201的材料相同，所以在绝缘层201处的阻挡层311和隧穿层313不用再用另一工艺来去除。
在一种可能的实施例中，去除空腔302外的电荷捕获材料312’，是先对这部分电荷捕获层进行氧化，然后再用酸进行刻蚀，控制刻蚀的时间可以精准控制刻蚀的位置。不限于通过上述使用酸进行刻蚀的方式去除空腔302外的电荷捕获材料312’，还可以是其他方式，本申请实施例对此不作限制。
在另一实施例中，得到图12b所示的结构后，先通过上述方法去除位于凹槽301外面的电荷捕获材料312’，再去除位于凹槽301外面的阻挡层311(绝缘层201处的阻挡层311)，可以得到如图12d所示的结构。最后在电荷捕获层312和绝缘层201的内侧面沉积隧穿层313，形成后的结构如图6所示。
请参阅图13和图14，图13是本发明实施例提供的三维存储器件的制造方法中步骤S5的进一步流程示意图，图14是本发明实施例提供的步骤S5进一步形成过程中三维存储器件的纵向截面示意图。该步骤S5包括：
步骤S51：在存储层31的内侧面沉积沟道层34，所述沟道层34在沟道孔30中具有空隙35。步骤S51完成后的结构如图14所示。
步骤S52：通过所述空隙35对所述沟道层34进行刻蚀，以去除位于拐角部(G1、G2、G3、G4)的沟道层34、留下位于外凸部(D1、D2、D3、D4)的沟道层34作为多个子沟道层32，所述多个子沟道层32在拐角部(G1、G2、G3、G4)的位置相互隔开。可以通过湿法刻蚀进行步骤S52，形成后的结构如图5所示。
在本实施例中，步骤S6可以是在存储层31的内侧面及多个子沟道层32的内侧面沉积介质层33，可以采用但不限于化学气相沉积(Chemical Vapor Deposition,CVD)、原子层沉积(Atom Layer Deposition,ALD)，物理气相沉积(Physical Vapor Deposition,PVD)如热氧化、蒸发、溅射等各种方法。介质层33可以为绝缘材料。
本发明实施例提供的三维存储器件的制造方法，在存储层31的内侧面形成相互隔开的多个子沟道层32，使一个沟道孔30分成多个子沟道孔，一个存储串变成多个存储串，可以增加存储密度。并且在形成电荷捕获层312时，通过特定工艺使每一层的电荷捕获层312之间被绝缘层201隔开，以增加存储器件的可靠性。
以上实施例的说明只是用于帮助理解本发明的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例的技术方案的范围。
Claims (11)
1.一种三维存储器件，其特征在于，包括：
衬底；
位于所述衬底上由绝缘层和栅极层交替层叠的堆栈；
在垂直于所述衬底的纵向贯穿所述堆栈的沟道孔；
位于所述沟道孔内侧壁的存储层；
位于所述存储层的内侧面、且在平行于所述衬底的截面方向相互隔开的多个子沟道层；
位于所述多个子沟道层的内侧面、且填充所述沟道孔的介质层。
2.根据权利要求1所述的三维存储器件，其特征在于，所述沟道孔在平行于所述衬底的截面具有多个外凸部，所述多个外凸部沿所述纵向延伸，所述多个外凸部中相邻的所述外凸部之间通过拐角部连接。
3.根据权利要求2所示的三维存储器件，其特征在于，所述子沟道层的数量与所述外凸部的数量相同，且一个所述子沟道层位于一个所述外凸部中。
4.根据权利要求1～3任一项所述的三维存储器件，其特征在于，所述沟道孔侧壁在与所述栅极层交界处形成有凹槽，使所述沟道孔在所述栅极层处的孔径大于在所述绝缘层处的孔径，且所述存储层包括：
位于所述凹槽内侧壁的阻挡层；
位于所述凹槽内、且位于所述阻挡层内侧面，被所述绝缘层上下隔开的电荷捕获层；
位于所述电荷捕获层内侧面的隧穿层。
5.根据权利要求1～3任一项所述的三维存储器件，其特征在于，所述存储层包括：
位于所述沟道孔内侧壁的阻挡层；
位于所述阻挡层内侧面的电荷捕获层；
位于所述电荷捕获层内侧面的隧穿层。
6.一种三维存储器件的制造方法，其特征在于，包括：
提供衬底；
在所述衬底上形成由绝缘层和栅极层交替层叠的堆栈；
在垂直于所述衬底的纵向形成贯穿所述堆栈的沟道孔；
形成位于所述沟道孔内侧壁的存储层；
形成位于所述存储层的内侧面、且在平行于所述衬底的截面方向相互隔开的多个子沟道层；
在所述多个子沟道层的内侧面、形成填充所述沟道孔的介质层。
7.根据权利要求6所述的三维存储器件的制造方法，其特征在于，在垂直于所述衬底的纵向形成贯穿所述堆栈的沟道孔的步骤，包括：
利用掩模版沿所述纵向刻蚀所述堆栈，以形成在平行于所述衬底的截面方向具有多个外凸部的沟道孔，所述多个外凸部中相邻的所述外凸部之间通过拐角部连接；
通过所述沟道孔对所述栅极层进行刻蚀，以在所述沟道孔侧壁与所述栅极层交界处形成凹槽，使所述沟道孔在所述栅极层处的孔径大于在所述绝缘层处的孔径。
8.根据权利要求7所述的三维存储器件的制造方法，其特征在于，形成位于所述沟道孔内侧壁的存储层的步骤，包括：
形成位于所述凹槽内侧壁的阻挡层；
在所述凹槽内、且位于所述阻挡层内侧面，形成被所述绝缘层上下隔开的电荷捕获层；
形成位于所述电荷捕获层内侧面的隧穿层。
9.根据权利要求8所述的三维存储器件的制造方法，其特征在于，在所述凹槽内、且位于所述阻挡层内侧面，形成被所述绝缘层上下隔开的电荷捕获层的步骤，包括：
在所述沟道孔的内侧壁沉积阻挡层，所述阻挡层在所述凹槽内形成空腔；
在所述阻挡层的内侧面沉积电荷捕获材料；
去除位于所述空腔外的所述电荷捕获材料，以形成位于所述空腔内的所述电荷捕获层。
10.根据权利要求7～9任一项所述的三维存储器件的制造方法，其特征在于，形成位于所述存储层的内侧面、且相互隔开的多个子沟道层的步骤，包括：
在所述存储层的内侧面沉积沟道层，所述沟道层在所述沟道孔中具有空隙；
通过所述空隙对所述沟道层进行刻蚀，以去除位于所述拐角部的所述沟道层、留下位于所述外凸部的所述沟道层作为所述多个子沟道层，所述多个子沟道层在所述拐角部的位置相互隔开。
11.根据权利要求6所述的三维存储器件的制造方法，其特征在于，形成位于所述沟道孔内侧壁的存储层的步骤，包括：
形成位于所述沟道孔内侧壁的阻挡层；
形成位于所述阻挡层内侧面的电荷捕获层；
形成位于所述电荷捕获层内侧面的隧穿层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202011120876.1A CN112259548B (zh) | 2020-10-19 | 2020-10-19 | 一种三维存储器件及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN112259548A true CN112259548A (zh) | 2021-01-22 |
| CN112259548B CN112259548B (zh) | 2022-04-15 |
Family
ID=74244051
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202011120876.1A Active CN112259548B (zh) | 2020-10-19 | 2020-10-19 | 一种三维存储器件及其制造方法 |
Country Status (1)
| Country | Link |
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| CN (1) | CN112259548B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112820736A (zh) * | 2021-03-23 | 2021-05-18 | 长江存储科技有限责任公司 | 三维存储器及其制备方法 |
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