TWI735238B - 立體記憶體元件和製作方法 - Google Patents

Abstract

提供了立體(3D)NAND記憶體元件和方法。在一個方面中，一種製作方法包括：在基底之上沉積覆蓋層；在覆蓋層之上沉積犧牲層；在犧牲層之上沉積多層堆疊結構；形成貫穿多層堆疊結構和犧牲層延伸的通道層；執行第一磊晶生長製程，以在通道層的接近基底的側面部分上沉積第一磊晶層；去除覆蓋層；以及執行第二磊晶生長製程，以同時地對第一磊晶層加厚並且在基底上沉積第二磊晶層。所述多層堆疊結構包括交替地堆疊的第一堆疊層和第二堆疊層。

Description

立體記憶體元件和製作方法

本申請涉及半導體技術領域，以及具體涉及立體(3D)半導體記憶體元件以及其製作方法。

對電子消費品、雲端資料的不斷增長的需求帶來了對更大容量、更高性能的NAND記憶體的持續需求。常規的二維(2D)NAND記憶體接近其物理極限，現在立體(3D)NAND記憶體正在發揮重要作用。3D NAND記憶體使用單個晶片中的多個堆疊層，來實現更高的密度、更高的容量、更快的性能、更低的功耗以及更好的成本有效性。

在3D NAND記憶體元件的製作期間，蝕刻出用於閘極線縫隙(GLS)的開口，以及在基底以上形成腔穴。然後，同時並且分別在腔穴的底表面和側壁上執行單晶矽和多晶矽的選擇性磊晶生長。由於在底表面上的磊晶生長比在側壁上的磊晶生長更快，因此側壁上的生長受到影響，並且變得不完整，導致在記憶體元件的一些地方的多晶矽的不完全填充。

在本發明內容的一個方面中，一種用於立體(3D)NAND記憶體元件的製作方法包括：在基底之上沉積覆蓋層；在覆蓋層之上沉積犧牲層；在犧牲層之上沉積多層堆疊結構；形成貫穿多層堆疊結構和犧牲層延伸的通道層；執行第一磊晶生長製程，以在通道層的接近基底的側面部分上沉積第一磊晶層；去除覆蓋層；以及執行第二磊晶生長製程，以同時地對第一磊晶層加厚並且在基底上沉積第二磊晶層。所述多層堆疊結構包括交替地堆疊的第一堆疊層和第二堆疊層。

在本發明內容的另一個方面中，另一用於3D NAND記憶體元件的製作方法包括：在基底之上沉積犧牲層；在犧牲層之上沉積多層堆疊結構；形成貫穿多層堆疊結構和犧牲層延伸的通道層；形成遮蔽基底的覆蓋層；執行第一磊晶生長製程，以在通道層的接近基底的側面部分上沉積第一磊晶層；去除覆蓋層；以及執行第二磊晶生長製程，以同時地對第一磊晶層加厚並且在基底上沉積第二磊晶層。所述多層堆疊結構包括在近似垂直於基底的方向上交替地堆疊的第一堆疊層和第二堆疊層。

在本發明內容的另一個方面中，一種3D NAND記憶體元件包括：基底；處於基底之上的第一磊晶層；處於第一磊晶層之上的多層堆疊結構；貫穿多層堆疊結構延伸的通道層；處於通道層的接近基底的側面部分上的第二磊晶層；以及與第二磊晶層隔開並且包圍第二磊晶層的導電層。所述多層堆疊結構包括在近似垂直於基底的方向上交替地堆疊的導體層和介電層。

在本發明的其中一些實施例中，還包括在形成所述通道層之前，形成貫穿所述多層堆疊結構和所述犧牲層並延伸的一功能層，其中，形成所述通 道層包括形成與所述功能層鄰近的所述通道層。

在本發明的其中一些實施例中，其中，形成所述功能層包括：透過一蝕刻來形成貫穿所述多層堆疊結構和所述犧牲層的一通道孔，在所述通道孔的一側壁上形成一阻擋層，在所述阻擋層上形成一儲存層，以及在所述儲存層上形成一穿隧絕緣層。

在本發明的其中一些實施例中，在執行所述第一磊晶生長製程之前還包括：去除所述功能層的接近所述基底的部分，以露出所述通道層的所述側面部分。

在本發明的其中一些實施例中，還包括透過一蝕刻製程來去除所述多個第一堆疊層。

在本發明的其中一些實施例中，還包括形成多個導體層，所述多個導體層和所述多個第二堆疊層在近似垂直於所述基底的所述方向上交替地堆疊。

在本發明的其中一些實施例中，還包括形成貫穿所述多層堆疊結構延伸的一閘極線縫隙(GLS)，以及利用一導電材料填充所述閘極線縫隙(GLS)，以形成與所述第二磊晶層電性連接的一導電層。

在本發明的其中一些實施例中，還包括在沉積所述第一磊晶層之前蝕刻所述犧牲層。

在本發明的其中一些實施例中，還包括在形成所述通道層之前，形成貫穿所述多層堆疊結構和所述犧牲層延伸的一功能層，其中，形成所述通道層包括形成與所述功能層相鄰的所述通道層。

在本發明的其中一些實施例中，其中，形成所述功能層包括：透過一蝕刻來形成貫穿所述多層堆疊結構和所述犧牲層的一通道孔，在所述通道孔的一側壁上形成一阻擋層，在所述阻擋層上形成一儲存層，以及在所述儲存層上形成一穿隧絕緣層。

在本發明的其中一些實施例中，在執行所述第一磊晶生長製程之前還包括：去除所述阻擋層的接近所述基底的部分，以露出所述儲存層的部分，去除所述儲存層的所述部分，以露出所述穿隧絕緣層的部分，以及去除所述穿隧絕緣層的所述部分，以露出所述通道層的所述側面部分。

在本發明的其中一些實施例中，還包括透過一蝕刻製程來去除所述多個第一堆疊層。

在本發明的其中一些實施例中，還包括形成多個導體層，所述多個導體層和所述多個第二堆疊層在近似垂直於所述基底的所述方向上交替地堆疊。

在本發明的其中一些實施例中，還包括：形成貫穿所述多層堆疊結構延伸的一閘極線縫隙(GLS)，以及利用一導電材料填充所述閘極線縫隙 (GLS)，以形成與所述第二磊晶層電性連接的一導電層。

在本發明的其中一些實施例中，還包括與所述通道層鄰近，並且貫穿所述多層堆疊結構延伸的一功能層。

在本發明的其中一些實施例中，其中，所述功能層包括：處於一通道孔的一側壁上的一阻擋層，處於所述阻擋層上的一儲存層，以及處於所述儲存層上的一穿隧絕緣層。

在本發明的其中一些實施例中，其中，所述功能層的部分處於所述通道層與所述多個導體層中的一者之間。

在本發明的其中一些實施例中，還包括貫穿所述多層堆疊結構並延伸，並且與所述第一磊晶層電性連接的一導電通道。

本領域技術人員可以根據本發明內容的說明書、申請專利範圍和附圖來理解本發明內容的其它方面。

100:3D記憶體元件

110:基底

120:覆蓋層

121:層(氧化矽層)

122:層(氮化矽層)

123:層(氧化矽層)

124:層(氮化矽層)

125:覆蓋層

130:犧牲層(多晶矽層)

131:犧牲層(氧化矽層)

140:多層堆疊結構

141:層(氧化矽層)(介電層)

142:層(氮化矽層)(介電層)

143:層(導體層)

150:通道孔

151:功能層

152:阻擋層

153:儲存層

154:穿隧絕緣層(氧化矽層)

155:通道層(多晶矽通道層)

156:氧化物材料(介電材料)

157:突出部分

158:穿隧絕緣層(氧化鋁層)

160:閘極線縫隙(GLS)

161:層(氮化矽層)

162:層(氧化矽層)

1621:層(氧化矽層)

163:層(氮化矽層)

164:層(氧化矽層)

165:層

166:層(氧化矽層)

167:導電層

168:導電材料

169:導電插塞

170:腔穴

171:層(多晶矽層)

172:開口

173:層(單晶矽層)

174:層(氧化矽層)

1741:層(氧化矽層)

175:層(氧化矽層)

1751:層(氧化矽層)

176:層(導電層)

177:環狀腔穴

178:氧化矽層

200:3D記憶體元件

300:方法

311:操作步驟

312:操作步驟

313:操作步驟

314:操作步驟

315:操作步驟

316:操作步驟

317:操作步驟

318:操作步驟

319:操作步驟

400:3D記憶體元件

500:3D記憶體元件

被併入本文並形成說明書的一部分的附圖示出本發明內容的實施方式，並連同描述一起進一步用來解釋本發明內容的原理並使相關領域中的技術人員能夠製造和使用本發明內容。

圖1根據本發明內容的實施例示意性地示出了在示例性製作製程中的立體(3D)記憶體元件的截面圖；圖2和圖3根據本發明內容的實施例示意性地示出了圖1的3D記憶體元件在形成通道孔之後的頂視圖和截面圖；圖4和圖5根據本發明內容的實施例示意性地示出了圖2和圖3所示的3D記憶體元件在形成閘極線縫隙(GLS)之後的頂視圖和截面圖；圖6和圖7根據本發明內容的實施例示意性地示出了圖4和圖5所示的3D記憶體元件在沉積以及然後選擇性地蝕刻閘極線縫隙(GLS)間隔體之後的截面圖；圖8-12根據本發明內容的實施例示意性地示出了圖7中所示的3D記憶體元件在某些蝕刻步驟之後的截面圖；圖13根據本發明內容的實施例示意性地示出了圖12所示的3D記憶體元件在側壁上進行選擇性磊晶生長之後的截面圖；圖14根據本發明內容的實施例示意性地示出了圖13的3D記憶體元件在底表面上對氧化物層進行蝕刻之後的截面圖；圖15根據本發明內容的實施例示意性地示出了圖14所示的3D記憶體元件在側壁和頂表面兩者上進行選擇性磊晶生長之後的截面圖；圖16-21根據本發明內容的實施例示意性地示出了圖15中所示的3D記憶體元件在額外製作步驟之後的截面圖；圖22根據本發明內容的實施例示意性地示出了在示例性製作製程中的另一3D記憶體元件的截面圖；圖23-26根據本發明內容的實施例示意性地示出了圖22中所示的3D記憶體元件在若干製作步驟之後的截面圖；圖27根據本發明內容的實施例示出了3D記憶體元件的製作的示意性流程圖；圖28-33根據本發明內容的實施例示意性地示出了另一3D記憶體元件在若干製 作步驟之後的截面圖；以及圖34-41根據本發明內容的實施例示意性地示出了另一3D記憶體元件在若干製作步驟之後的截面圖。

下文參考附圖描述本發明內容的實施例中的技術解決方案。在可能的情況下，遍及附圖的相同的附圖標記用以指代相同或相似部分。顯然，所描述的實施例僅是本發明內容的一些而非全部實施例。可以對各種實施例中的特徵進行交換和/或組合。本領域技術人員基於本發明內容的實施例獲得的無需創意的其它實施例應當落在本發明內容的範圍內。

雖然討論了特定的配置和佈置，但應理解的是，這僅為了說明性目的而完成。相關領域中的技術人員將認識到的是，其它配置和佈置可以被使用而不偏離本發明內容的精神和範圍。對相關領域中的技術人員將顯而易見的是，本發明內容也可以在各種其它應用中被使用。

注意，在本說明書中對“一個實施方式”、“實施方式”、“示例實施方式”、“一些實施方式”等的提及指示所描述的實施方式可以包括特定特徵、結構或特性，但各個實施方式可能不一定包括特定特徵、結構或特性。而且，這樣的短語並不一定指同一實施方式。此外，當結合實施方式描述特定特徵、結構或特性時，它將在相關領域中的技術人員的知識內以結合其它實施方式(不管是否被明確描述)來影響這樣的特徵、結構或特性。

通常，可以至少部分地從在上下文中的用法來理解術語。例如，至 少部分地根據上下文，如在本文使用的術語“一個或多個”可以用於在單數意義上描述任何特徵、結構或特性或可以用於在複數意義上描述特徵、結構或特性的組合。類似地，至少部分地根據上下文，術語例如“一(a)”、“一個(an)”和“所述(the)”再次可以被理解為傳達單數用法或傳達複數用法。

應易於理解的是，在本發明內容中的“在......上”、“在......上面”和“在......之上”的含義應以最廣泛的方式被解釋，使得“在......上”不僅意指“直接在某物上”，而且還包括“在某物上”而在其之間有中間特徵或層的含義，以及“在......上面”或“在......之上”不僅意指“在某物上面”或“在某物之上”的含義，但還可以包括其“在某物上面”或“在某物之上”而在其之間沒有中間特徵或層(即，直接在某物上)的含義。

此外，空間相對術語例如“在......下面”、“在......之下”、“下部”、“在......上面”、“上部”等可以在本文為了易於描述而用於描述一個元件或特徵與如在附圖中所示的另外的元件或特徵的關係。除了在附圖中描繪的定向以外，空間相對術語意欲還包括在使用或操作步驟中的元件的不同定向。裝置可以另外的方式被定向(旋轉90度或在其它定向處)，且在本文使用的空間相對描述符可以相應地同樣被解釋。

如在本文使用的，術語“基底”指隨後的材料層被添加到其上的材料。基底本身可以被圖案化。在基底的頂部上添加的材料可以被圖案化或可以保持未被圖案化。此外，基底可以包括大量半導體材料(例如矽、鍺、砷化鎵、磷化銦等)。可選地，基底可以由非導電材料(例如玻璃、塑膠或藍寶石晶圓)製成。

如在本文使用的，術語“層”指包括具有一定厚度的區域的材料部分。層可以在整個底層或上覆結構之上延伸，或可以具有比底層或上覆結構的寬度小的寬度。此外，層可以是具有比連續結構的厚度小的厚度的同質或不同質連續結構的區域。例如，層可以位於在連續結構的頂表面和底表面之間或在其處的任何對水平面之間。層可以水平地、垂直地和/或沿著錐形表面延伸。基底可以是層，可以包括在其中的一個或多個層，和/或可以具有在其上、在其之上和/或在其之下的一個或多個層。層可以包括多個層。例如，互連層可以包括一個或多個導體和接觸層(其中形成接觸、互連線和/或通孔)和一個或多個介電層。

如在本文使用的，術語“名義上/名義上地”指在產品或製程的設計階段期間設置的部件或過程操作步驟的特性或參數的期望或目標值連同高於和/或低於期望值的值的範圍。值的範圍可能是由於在製造製程或容限中的輕微變化導致的。如在本文使用的，術語“大約”指示可以基於與主題半導體元件相關聯的特定技術節點而變化的給定量的值。基於特定技術節點，術語“大約”可以指示在例如值的10-30%(例如，值的±10%、±20%或±30%)內變化的給定量的值。

如在本文使用的，術語“3D記憶體元件”指具有在橫向定向的基底上的儲存單元電晶體的垂直定向的串(即，在本文為“儲存串”例如NAND串的區域)的半導體元件，使得儲存串在相對於基底的垂直方向上延伸。如在本文使用的，術語“垂直/垂直地”意指名義上垂直於基底的橫向表面。

圖1-21根據本發明內容的實施例示意性地示出了示例3D記憶體元件 100的製作製程。在圖1-21當中，截面圖處於X-Y平面中，以及頂視圖處於X-Z平面中。如圖1所示，3D記憶體元件100包括基底110。在一些實施例中，基底110可以包括單晶矽層。在一些其它實施例中，基底110可以包括另一半導體材料，例如鍺、砷化鎵、磷化銦、多晶體矽(多晶矽)等。在一些其它實施例中，基底110可以包括非導電材料，例如玻璃、塑膠材料或陶瓷材料。在下文的描述中，作為示例，基底110包括未摻雜或輕微摻雜的單晶矽層。在一些其它實施例中，可以利用p型摻雜劑或n型摻雜劑對基底110進行不同地摻雜。當基底110包括玻璃、塑膠或陶瓷材料時，基底110可以進一步包括沉積在玻璃、塑膠或陶瓷材料上的多晶矽的薄層，以便可以像多晶矽基底那樣對基底110進行處理。

如圖1所示，覆蓋層120被沉積於基底110之上。覆蓋層120包括在垂直於基底110的頂表面的方向上沉積的層121、層122、層123層和124。層121、層122、層123和層124可以是介電層，並且分別包括氧化矽、氮化矽、氧化矽和氮化矽。層121、層122、層123層和124可以透過化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或者這些方法中的兩者或更多者的組合依次沉積的。在一些其它實施例中，層121、層122、層123層和124可以包括不同材料。此外，在一些其它實施例中，可以在基底110上形成單個層而非四個層，並且將其用作覆蓋層，下文將對此做出論述。

在層124的頂表面之上，沉積犧牲層130。犧牲層130可以包括介電材料、半導體材料或者導電材料。在下文的論述中，例如，層130是多晶矽層，其可以是透過化學氣相沉積(CVD)和/或物理氣相沉積(PVD)製程沉積的。在形成多晶矽層130之後，沉積多層堆疊結構140。多層堆疊結構140包括多對堆疊層141和層142，即，層141和層142可以交替地堆疊。在一些實施例中，層141和 層142可以分別包括第一介電層和不同於第一介電層的第二介電層。交替的層141和層142可以是經由化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或者這些製程中的兩者或更多者的組合沉積的。在下文的論述中，層141和層142的示例性材料分別是氧化矽和氮化矽。在一些其它實施例中，不同的材料可以用以形成交替的層141和層142。例如，層141和層142可以包括除了氧化矽和/或氮化矽以外的介電材料。此外，在一些其它實施例中，層141和層142可以包括介電層和導電層。導電層可以包括(例如)鎢(W)、鈷(Co)、銅(Cu)、鋁(Al)、摻雜的矽或矽化物。在下文的論述中，作為示例，層141和層142分別包括氧化矽和氮化矽。

圖2和圖3根據本發明內容的實施例示意性地示出了3D記憶體元件100在形成並且填充通道孔150之後的頂視圖和截面圖。附圖中所示的通道孔150的數量、尺寸和排列是示例性的，以及僅是為了描述元件100的結構和製作方法的目的。通道孔150被配置為在Y方向上延伸，並且X-Z平面中形成圖案。圖3中所示的截面圖是沿圖2的AA’線取得的。因此，圖3僅示出了圖2的通道孔150中的處於X-Y平面中的截面中的一些通道孔。

通道孔150可以是透過(例如)乾式蝕刻製程、和/或濕式蝕刻製程的組合形成的。還可以執行其它製作製程，例如涉及微影、清潔和/或化學機械拋光(CMP)的圖案化製程，而出於簡化的目的省略了對這些製程的詳細描述。通道孔150可以具有貫穿多層堆疊結構140以及犧牲層130和層121-層124延伸並且部分地穿入基底110的圓柱形或柱形。在形成通道孔150之後，可以在通道孔的側壁上沉積功能層151。功能層151可以包括處於通道孔的側壁上的阻擋電荷流出的阻擋層152、處於阻擋層152的表面上的在3D記憶體元件100的操作步驟期 間儲存電荷的儲存層153、以及處於儲存層153的表面上的穿隧絕緣層154。阻擋層152可以包括氧化矽或高k介電層，例如氧化鋁或氧化鉿。儲存層153可以包括多晶矽、氮化矽、氮氧化矽或者奈米晶體矽。穿隧絕緣層154可以包括氧化矽或高k介電材料，例如氧化鋁或氧化鉿。在一些實施例中，功能層151可以包括氧化物-氮化物-氧化物(ONO)結構。在一些其它實施例中，功能層151可以包括除了ONO結構以外的結構。在下文的描述中，將包括分別作為阻擋層152、儲存層153和穿隧絕緣層154的氧化矽層、氮化矽層和氧化矽層的複合層描述為功能層151的示例。

如圖3所示，可以將氧化矽層沉積到通道孔150的側壁上，以作為阻擋層152。可以將氮化矽層沉積到阻擋層152上，以作為儲存層153或電荷捕獲層。可以將另一氧化矽層沉積到儲存層153上，以作為穿隧絕緣層154。在穿隧絕緣層154上，沉積多晶矽層作為通道層155，其還被稱為“半導體通道”。在一些其它實施例中，通道層155(半導體通道)可以包括非晶矽。與通道孔類似，通道層155(半導體通道)還貫穿多層堆疊結構140延伸並且延伸到基底110中。各個功能層151的部分被配置到堆疊層141和層142中的一者的部分與通道層155中的一者的部分之間。阻擋層152、儲存層153、穿隧絕緣層154和通道層155可以是透過(例如)化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或者這些製程中的兩者或更多者的組合沉積的。在形成通道層155之後，可以由氧化物材料156填充通道孔150。

圖4和圖5根據本發明內容的實施例示意性地示出了3D記憶體元件100在形成閘極線縫隙(GLS)160之後的頂視圖和截面圖。圖5所示的截面圖是沿圖4的BB’線取得的。閘極線縫隙(GLS)160可以是透過(例如)乾式蝕刻 製程、或者乾式蝕刻製程和濕式蝕刻製程的組合形成的。閘極線縫隙(GLS)160貫穿多層堆疊結構140延伸，並且部分地延伸到多晶矽層130中。照此，在閘極線縫隙(GLS)160的底部露出多晶矽層130的部分。

圖6和圖7根據本發明內容的實施例示意性地示出了3D記憶體元件在沉積閘極線縫隙(GLS)間隔體以及然後對其進行選擇性蝕刻之後的截面圖。如圖6和圖7中所示，閘極線縫隙(GLS)間隔體包括可以透過化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或者這些製程中的兩者或更多者的組合沉積的層161、層162、層163、層164和層165。層161、層163和層165可以包括氮化矽，以及層162和層164可以包括氧化矽。在一些實施例中，層162被配置得比層121更厚，如在圖6中示意性地示出的。在沉積閘極線縫隙(GLS)間隔體之後，執行選擇性蝕刻，以便透過乾式蝕刻、或者乾式蝕刻和濕式蝕刻的組合來去除所述間隔體的處於閘極線縫隙(GLS)的底部的部分。照此，多晶矽層130在閘極線縫隙(GLS)的底部部分地露出，如圖7所示。

圖8-12各自根據本發明內容的實施例示意性地示出了3D記憶體元件100在執行一個或多個蝕刻步驟之後的截面圖。執行第一選擇性蝕刻製程，例如，選擇性濕式蝕刻製程，以去除多晶矽層130的多晶矽材料。如圖8所示，對多晶矽材料的去除形成了腔穴170，露出了氮化矽層124和形成於通道孔150中的上述功能層151的氧化矽層(例如，阻擋層152)的底部部分。

在對多晶矽層130進行蝕刻之後，執行第二選擇性蝕刻製程，例如，選擇性濕式蝕刻製程，以去除功能層151在腔穴170中露出的氧化矽層的部分。因此，露出了功能層151的氮化矽層(即，儲存層153)的部分，如圖9所示。

在露出氮化矽儲存層153的部分之後，執行第三選擇性蝕刻製程，例如，選擇性濕式蝕刻製程，以去除露出的氮化矽材料，包括氮化矽儲存層153的露出部分以及層124和層165。對露出的氮化矽材料的去除露出了功能層151在腔穴170中的氧化矽層(即，穿隧絕緣層154)、處於腔穴170的底部的氧化矽層123、以及閘極線縫隙(GLS)間隔體的氧化矽層164，如圖10所示。

然後，執行第四選擇性蝕刻製程，例如，選擇性濕式蝕刻製程，以去除露出的氧化矽材料，包括穿隧絕緣層(氧化矽層)154的露出部分、以及層123和層164。對露出的氧化矽材料的去除露出了通道孔150中的多晶矽層(即，通道層155)在腔穴170內的露出部分、處於腔穴170的底部的氮化矽層122、以及閘極線縫隙(GLS)間隔體的氮化矽層163，如圖11所示。

接下來，執行第五選擇性蝕刻製程，例如，選擇性濕式蝕刻製程，以去除露出的氮化矽材料，包括層122和層163。去除露出的氮化矽材料，露出了處於腔穴170的底部的氧化矽層121以及閘極線縫隙(GLS)間隔體的氧化矽層162，如圖12所示。因此，露出了多晶矽通道層155的接近通道孔150的底部的部分，而3D記憶體元件100的其它部分(包括矽基底110)被氧化矽材料覆蓋。多晶矽通道層155的露出部分還是腔穴170的側壁。

圖13-15根據本發明內容的實施例分別示意性地示出了3D記憶體元件100在第一選擇性磊晶生長、蝕刻步驟和第二選擇性磊晶生長之後的截面圖。執行第一選擇性磊晶生長，以在多晶矽通道層155在腔穴170中的露出部分上(即，在腔穴170的側壁上)沉積多晶矽。由於其它區域被氧化矽覆蓋，因此該 選擇性磊晶生長的製程，可以僅在多晶矽通道層155的露出部分上生長多晶矽層171，如圖13所示。因此，腔穴170的多晶矽側壁變得更厚。多晶矽層171可以是利用n型和/或p型摻雜劑摻雜的。

如上文所述並且如圖13所示，由於矽基底110被氧化矽層121覆蓋，因此可以僅在多晶矽通道層155的露出部分上(即在腔穴170的多晶矽側壁上)沉積多晶矽，但不能在基底110之上沉積單晶矽。另一方面，如果氧化矽121不存在，即，腔穴170的多晶矽側壁和單晶矽基底110(其在該情形下是腔穴170的底部)兩者是露出的，則分別可以在所述側壁上沉積多晶矽以及可以在基底110上沉積單晶矽。然而，在這樣的情形下，基底110上的矽(單晶矽)的生長速率可能大於側壁上的矽(例如，多晶矽)的生長速率。具體而言，矽層可以在基底110的與腔穴170的開口172相對的部分上，生長得比在更加遠離開口172的側壁上更快。因此，在更加遠離開口172的側壁中的一些側壁上，沉積的多晶矽層的厚度在達到預定值之前，在基底110上沉積的矽可能更多並且已經密封了開口172。因此，可能在通道孔150中的一些通道孔(尤其是在開口172之間居中的那些通道孔)的周圍形成孔隙。由於多晶矽側壁連接到通道孔150中的通道層155，因此如果該側壁的多晶矽厚度低於預定值，那麼通道層155可能與陣列公共源極(ACS)具有較差的電性連接，以及甚至可能引起連接至該通道層的對應的NAND儲存單元的故障。

參考圖13，可以透過(例如)選擇性濕式蝕刻製程來去除氧化矽層121，這露出基底110處於腔穴170的底部的頂表面。在選擇性濕式蝕刻製程期間，可以部分地蝕刻層162。如在上文中描述的，層162可以是比層121更厚的。照此，在一些實施例中，在選擇性濕式蝕刻之後可以僅去除層162的一部分。層 162的剩餘部分可以形成層1621，如圖14中所示。接下來，執行第二選擇性磊晶生長。由於露出了多晶矽側壁和單晶矽基底110兩者，因此在所述側壁上生長多晶矽，以對多晶矽層171加厚，以及在基底110上生長單晶矽層173，如圖15所示。多晶矽層171包括透過第一選擇性磊晶生長製程、和第二選擇性磊晶生長製程來分別形成的兩個部分，它們可以相互鄰近並且平行。單晶矽層173與基底110的頂表面鄰近並且平行。多晶矽層171和單晶矽層173可以是利用n型或p型摻雜劑摻雜的。

如上所述，層171包括在兩個選擇性磊晶生長製程中生長的兩個部分。在第一選擇性磊晶生長中僅生長層171。在第二選擇性磊晶生長中，對層171加厚並且生長層173。此外，在第二選擇性磊晶生長中，層171和層173在接近通道層155的區域中相互毗連，並且變得電耦合。

圖16-21各自根據本發明內容的實施例示意性地示出了3D記憶體元件100在執行一個或多個額外製作步驟之後的截面圖。緊隨第二選擇性磊晶生長，執行氧化製程。照此，分別在層171和層173上形成氧化矽層174和氧化矽層175，以及以覆蓋層171和層173，如圖16所示。在一些實施例中，層174層和175可以被配置得比層1621足夠更厚。

此後，執行一個或多個蝕刻製程(例如一個或多個選擇性濕式蝕刻製程)，以去除氧化矽層1621和氮化矽層161。在一些實施例中，當蝕刻掉層1621時，部分地蝕刻層174和層175。層174和層175的剩餘部分分別形成層1741和層1751。由於多層堆疊結構140的層142也是氮化矽層，因此在用於去除氮化矽層161的蝕刻製程期間去除氮化矽層142，進而在氧化矽層141之間留下腔穴。然 後，生長導電材料(例如，W)，以填充因為層142的去除而留下的腔穴，進而在氧化矽層141之間形成導體層143。也就是說，導體層143代替介電層142，以及多層堆疊結構140現在包括交替的介電層141和導體層143，如圖17所示。導體層143可以與基底110平行，以及通道孔150內的各個功能層151的部分處於導體層143中的一者的部分與該通道孔150中的通道層155的部分之間。除了形成導體層143之外，由於腔穴170的開口172仍然敞開，因此W的沉積也至少部分地利用導電材料(例如W)填充腔穴170，以在基底110之上形成導電層176。如圖17所示，導電層176透過氧化矽層174與層171隔開，並且包圍層171。所述導電層可以是透過化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或者這些製程中的兩者或更多者的組合沉積的。在一些實施例中，例如Co、Cu或Al的另一金屬可以用作用於形成導電層176和導體層143的導電材料。

各個導體層143被配置為沿X方向或者在X-Z平面中對一行或者多行的NAND儲存單元進行電性連接，以及被配置為用於3D記憶體元件100的字元線。形成於通道孔150中的通道層155，被配置為沿Y方向對一列或者一串NAND儲存單元進行電性連接，以及被配置為用於3D記憶體元件100的位元線。照此，通道孔150中的功能層151的在X-Z平面中的部分(作為NAND儲存單元的部分)被排列在導體層143與通道層155之間，即在字元線和位元線之間。導體層143的圍繞通道孔150的部分起著用於NAND儲存單元的控制閘極的作用。如圖17中所示的3D記憶體元件100可以被視為包括具有成串的NAND單元的2D陣列(這樣的串還被稱為“NAND串”)。各個NAND串包含多個NAND單元，以及垂直地朝基底110延伸。各NAND串形成NAND儲存單元的3D排列。

如圖18所示，在形成層143和層176之後，氧化矽層166被沉積在3D NAND記憶體元件100上。層166可以是透過化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或者這些製程中的兩者或更多者的組合沉積的。然後，可以執行乾式蝕刻製程、或者乾式蝕刻製程和濕式蝕刻製程的組合，以在各個閘極線縫隙(GLS)160的底部創建開口。因此，去除了層166的部分、層176的部分、層175的部分和層173的部分，如圖19所示。

接下來，在一些實施例中，再次執行氧化矽沉積製程以及乾式蝕刻或者乾式/濕式蝕刻製程(在一些其它實施例中，沒有再次執行氧化矽沉積製程以及乾式蝕刻或者乾式/濕式蝕刻製程)，圖20示出了其結果。如圖20所示，氧化物層166變得更厚，以及層166的部分覆蓋了導電層176的接近閘極線縫隙(GLS)160的底部的側面。該蝕刻製程還露出了層173的部分。然後，執行在閘極線縫隙(GLS)160中形成陣列公共源極(ACS)的製程。作為導電通道的陣列公共源極(ACS)貫穿多層堆疊結構140延伸，以及與層173和層171電性連接。例如，如圖21所示，可以沉積包括例如氮化鈦、W、Co、Cu、Al、摻雜的矽或矽化物的導電材料的導電層167，以覆蓋氧化矽側壁以及接觸處於閘極線縫隙(GLS)160的底部的層173。然後，可以利用導電材料168(例如摻雜的多晶矽)填充閘極線縫隙(GLS)160，以及透過可以由例如W、Co、Cu或Al的金屬組成的導電插塞169對其進行密封。然後，執行其它製作步驟或製程，以完成元件100的製作。

圖22-26根據本發明內容的實施例示意性地示出了另一示例性3D記憶體元件200的製作製程。3D記憶體元件200的結構可以與元件100的結構類似，除了3D記憶體元件200包括單層覆蓋層125而非元件100的包括元件100的層121、層122、層123層和124的複合覆蓋層。在一些實施例中，覆蓋層125可以包 括不能被用以蝕刻氧化矽、氮化矽和多晶矽的蝕刻劑所蝕刻的材料。在一些實施例中，在用於蝕刻氧化矽、氮化矽和多晶矽的製作期間使用的蝕刻劑對層125的材料的蝕刻速率可能比所述蝕刻劑對氧化矽、氮化矽和多晶矽進行蝕刻的蝕刻速率要慢，例如，慢10倍。例如，覆蓋層125可以包括氧化鋁。

如圖22所示，當製作3D記憶體元件200時，透過化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或者這些製程中的兩者或更多者的組合來在基底110的頂表面之上沉積覆蓋層125。接下來，與元件100類似，在覆蓋層125之上順次沉積犧牲層(例如，多晶矽層130)、以及包括交替的堆疊層141和層142的多層堆疊結構140。與元件100類似，元件200的堆疊層141和層142還可以示例性地分別包括氧化矽和氮化矽。如圖23所示，與元件100類似，元件200還包括通道孔150、功能層151和多晶矽通道層155(半導體通道)。功能層151以與元件100的相同的方式形成在通道孔150的側壁上。功能層151可以示例性地包括沉積在通道孔150的側壁上的作為阻擋層152的氧化矽層、沉積在阻擋層152的表面上的作為儲存層153的氮化矽層、以及沉積在儲存層153的表面上的作為穿隧絕緣層154的氧化矽層。多晶矽通道層155被沉積在穿隧絕緣層154的表面上。可以利用介電材料156填充通道孔150。

接下來，形成閘極線縫隙(GLS)160並且沉積閘極線縫隙(GLS)間隔體。例如，元件200的閘極線縫隙(GLS)間隔體可以例如包括與元件100的相同的層161-165。類似於元件100，執行多個蝕刻製程(例如，多個選擇性濕式蝕刻製程)，以分別去除多晶矽層130、閘極線縫隙(GLS)間隔體的層165、層164和層163、以及阻擋層152、儲存層153和穿隧絕緣層154在腔穴170內露出的底部部分。然後，露出多晶矽通道層155或多晶矽側壁在腔穴170內的部分， 同時基底110仍被處於腔穴170的底部的層125覆蓋，如圖23所示。

與元件100的製作製程類似，可以執行第一選擇性磊晶生長，以在腔穴170內的多晶矽側壁上僅生長多晶矽層171，如圖24所示。然後，在蝕刻製程(例如，選擇性濕式蝕刻製程)中蝕刻掉覆蓋層125。如圖25所示，在蝕刻製程之後露出基底110的頂表面。

之後，執行第二選擇性磊晶生長，以對腔穴170的多晶矽側壁上的多晶矽層171加厚，並且同時在基底110上生長單晶矽層173，如圖26所示。與元件100類似，元件200的層171和173是利用p型或n型摻雜劑摻雜的。層171和173在接近通道層155的區域中相互毗連，並且變得電耦合。

照此，層171是透過兩個相繼的選擇性磊晶生長製程生長的，以及包括對應於這兩個製程的兩個部分。作為比較，層173僅在一個選擇性磊晶生長中形成。在第一選擇性磊晶生長期間，僅發生層171的生長，這是因為基底110被覆蓋層125遮蔽。在第二選擇性磊晶生長期間，層171的生長和層173的生長兩者均發生。

在第二選擇性磊晶生長之後，與元件100類似，執行氧化製程，以在層171和173的露出表面上形成氧化物層。在一些實施例中，層171和層173的露出表面上的氧化物層被配置得比層162更厚。然後執行蝕刻製程(例如，選擇性濕式蝕刻製程)，以去除氧化矽層162以及氮化矽層161和氮化矽層142。接著，透過金屬(例如W)來填充由層142留下的腔穴以形成導體層。導體層被配置為3D記憶體元件200的字元線，以及通道層155(半導體通道)被配置為位元線。 與元件100類似，使用氧化物層的沉積和蝕刻製程以在閘極線縫隙(GLS)160的底部露出層173，以及沉積導電材料以形成陣列公共源極(ACS)。此後，執行其它製作步驟或製程，以完成元件200的製作。

圖27根據本發明內容的實施例示出了用於製作3D記憶體元件的示意性流程圖300。方法300包括多個操作步驟，在操作步驟311中，在基底的頂表面之上沉積覆蓋層。所述基底可以包括半導體基底，例如單晶矽基底。在一些實施例中，所述覆蓋層可以包括單個氧化鋁層。在一些其它實施例中，覆蓋層可以包括具有在基底之上順次沉積的四個層的複合層。在四個層當中，第一層和第三層可以包括氧化矽，並且第二層和第四層可以包括氮化矽。在一些其它實施例中，所述覆蓋層可以具有另一配置，其取決於3D記憶體元件的功能層和閘極線縫隙(GLS)間隔體的設計。在操作步驟312處，可以在覆蓋層上沉積犧牲層，例如，多晶矽層。在操作步驟313處，在犧牲層以上沉積多層堆疊結構。所述多層堆疊結構包括交替地堆疊的第一堆疊層和第二堆疊層。在一些實施例中，第一堆疊層可以包括第一介電層，以及第二堆疊層可以包括不同於第一介電層的第二介電層。在一些其它實施例中，第一堆疊層和第二堆疊層可以分別包括介電層和導電層。

在操作步驟314處，形成貫穿多層堆疊結構、犧牲層和覆蓋層的通道孔，以露出基底的部分。在各個通道孔的側壁上沉積功能層和通道層。形成功能層可以包括：在通道孔的側壁上沉積阻擋層，在阻擋層上沉積儲存層，以及在儲存層上沉積穿隧絕緣層。在穿隧絕緣層上沉積的通道層起著半導體通道的作用，以及可以包括多晶矽層。

在操作步驟315處，形成垂直地貫穿多層堆疊結構延伸並且延伸到犧牲層內的閘極線縫隙(GLS)，以及其露出犧牲層的部分。接下來，蝕刻掉犧牲層，以及在覆蓋層以上創建腔穴。所述腔穴露出功能層的阻擋層的部分和覆蓋層的部分。然後，透過(例如)一個或多個選擇性蝕刻製程分別蝕刻掉功能層的順次在腔穴中露出的各個層，包括阻擋層、儲存層和穿隧絕緣層。因此，去除功能層的接近基底的部分，以露出通道層在腔穴中的側面部分。覆蓋層的至少一部分被留下並且仍然覆蓋基底。

在操作步驟316處，執行第一選擇性磊晶生長，以在通道層在腔穴中的露出部分(即，側壁)上生長第一磊晶層。接下來，透過蝕刻(例如，選擇性濕式蝕刻)來去除基底上的覆蓋層。露出基底的頂表面的部分。

在操作步驟317中，執行第二選擇性磊晶生長，以同時地對第一磊晶層加厚並且在基底上沉積第二磊晶層。第一磊晶層可以是多晶矽層，以及第二磊晶層可以是單晶矽層。然後，可以在第一和第二磊晶層上形成氧化物層。

在一些實施例中，多層堆疊結構包括兩個介電堆疊層，在操作步驟318處蝕刻掉第一和第二堆疊層中的一者，以留下腔穴，然後利用導電材料填充所述腔穴，以形成導體層。導電材料可以包括例如W、Co、Cu或Al的金屬。

在操作步驟319中，在閘極線縫隙(GLS)處沉積氧化物層以及對其進行選擇性蝕刻。在閘極線縫隙(GLS)中沉積例如氮化鈦、W、Cu、Al和/或摻雜的多晶矽的導電材料，以形成陣列公共源極(ACS)。

圖28-33根據本發明內容的實施例示意性地示出了另一示例性3D記憶體元件400的製作製程。3D記憶體元件400的結構可以與3D記憶體元件100和3D記憶體元件200的部分結構類似。3D記憶體元件400與3D記憶體元件100、3D記憶體元件200的一個區別在於元件400的通道孔和通道層(半導體通道)具有突出部分，以用於增強與陣列公共源極(ACS)的電性連接。當透過蝕刻製程(例如，乾式蝕刻製程)形成通道孔時，通道孔的形狀可能不是理想的圓柱形狀，而是在一定程度上漸縮的。也就是說，通道孔的頂部的孔直徑大於通道孔的底部的孔直徑。當使通道孔更深以容納更多堆疊層時，直徑差異變得更大。較小的通道孔直徑可能造成與陣列公共源極(ACS)的電性連接問題，因為當孔直徑減小時，接觸區域縮小。3D記憶體元件400的實施例被配置為改進通道層與陣列公共源極(ACS)之間的電性連接。

在下文的實施例中，描述了具有單層覆蓋層125的示例(與元件200類似)。在一些其它實施例中，元件400可以替代性地包括複合覆蓋層，與元件100的覆蓋層120類似。

參考圖28，在一些實施例中，覆蓋層125可以包括不能被用於蝕刻氧化矽、氮化矽和多晶矽的蝕刻劑蝕刻的材料。在一些實施例中，在用於蝕刻氧化矽、氮化矽和多晶矽的製作期間使用的蝕刻劑對層125的材料的蝕刻速率可能比所述蝕刻劑對氧化矽、氮化矽和多晶矽進行蝕刻的蝕刻速率要慢，例如，慢10倍。例如，層125可以包括氧化鋁。

當製作3D記憶體元件400時，透過化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或者這些製程中的兩者或更多者的組合，在 基底110的頂表面之上沉積覆蓋層125。接下來，與元件100類似，順次沉積犧牲層(例如多晶矽層130)以及包括交替的堆疊層141和層142的多層堆疊結構140。與元件100類似，元件400中的堆疊層141和層142示例性地包括氧化矽和氮化矽。接下來，透過乾式蝕刻、或者乾式蝕刻和濕式蝕刻的組合形成通道孔150。

通道孔150貫穿多層堆疊結構140、多晶矽層130和覆蓋層125延伸，並且部分地穿入基底110。通道孔150露出多晶矽層130的側面。然後，執行蝕刻製程(例如，選擇性濕式蝕刻)，以選擇性地蝕刻多晶矽材料，即，多晶矽層130。執行選擇性蝕刻，以蝕刻掉多晶矽層130的部分，這將創建接近通道孔150的底部的環狀腔穴177，如圖29中示意性所示。環狀腔穴177被配置在多層堆疊結構140和基底110之間。腔穴177使得通道孔150在接近通道孔150的底部或在通道孔150下部具有突出部分。

參考圖30，與元件100類似，功能層151和多晶矽通道層155(半導體通道)形成於通道孔150內。功能層151以與元件100中相同的方式形成於通道孔150的側壁上。功能層151示例性地包括沉積在通道孔150的側壁上且作為阻擋層152的氧化矽層、沉積在阻擋層152的表面上且作為儲存層153的氮化矽層、以及沉積在儲存層153的表面上且作為穿隧絕緣層154的氧化矽層。多晶矽通道層155被沉積在穿隧絕緣層154的表面上。可以利用介電材料156填充通道孔150。

由於通道孔150具有突出部分，即，環狀腔穴177，因此沉積在通道孔150的側壁上的功能層151和通道層155也具有突出部分。例如，通道層155具有朝外突出的突出部分157。突出部分157排列在多層堆疊結構140和基底110之間，即，接近通道孔150的底部，如圖30所示。隨著通道孔150的直徑在部分157 處與通道孔的其它部分相比被擴大，部分157處的側面的區域被擴大。擴大的側壁區域被配置為增強與陣列公共源極(ACS)的電性連接。

此後，如圖31所示，形成閘極線縫隙(GLS)160以及沉積閘極線縫隙(GLS)間隔體。例如，元件400的閘極線縫隙(GLS)間隔體可以包括與元件100的相同的層161-層165。與元件100類似，執行多個蝕刻製程(例如，多個選擇性濕式蝕刻製程)，以分別去除多晶矽層130、閘極線縫隙(GLS)間隔體的層165、層164和層163、以及阻擋層152、儲存層153和穿隧絕緣層154在腔穴170中的露出部分。因此，露出了多晶矽通道層155或多晶矽側壁在腔穴170中的部分157，同時基底110仍被處於腔穴170的底部的層125覆蓋，如圖31所示。

與元件100的製作製程類似，可以執行第一選擇性磊晶生長，以在腔穴170中的多晶矽側壁(突出部分157)上僅生長多晶矽層171，如圖32所示。然後，在蝕刻製程(例如，選擇性濕式蝕刻製程)中蝕刻掉覆蓋層125。

接下來，可以執行第二選擇性磊晶生長，以在多晶矽側壁上生長多晶矽層171，並且同時在基底110上生長單晶矽層173，如圖33所示。與元件100類似，元件400中的層171和層173可以是利用p型或n型摻雜劑摻雜的。層171和層173在接近突出部分157的區域內相互毗連，並且變得電耦合。

在第二選擇性磊晶生長之後，與元件100類似，可以執行氧化製程，以在層171和層173的露出表面上形成氧化物層。在一些實施例中，在層171和層173上的氧化物層被配置得比層162足夠更厚。然後，執行蝕刻製程(例如，選擇性濕式蝕刻製程)，以去除氧化矽層162以及氮化矽層161和氮化矽層142。透 過金屬(例如W)來填充由氮化矽層142留下的腔穴以形成導體層。導體層被配置為3D記憶體元件400的字元線，以及通道層155(半導體通道)被配置為位元線。與元件100類似，使用氧化物層的沉積和蝕刻製程以在閘極線縫隙(GLS)160的底部露出單晶矽層173，以及沉積導電材料以形成陣列公共源極(ACS)。由於突出部分157，通道層155具有與多晶矽層171的擴大的接觸區域。因此，可以改進通道層155與陣列公共源極(ACS)之間的電性連接。接下來，執行其它製作步驟或製程，以完成元件400的製作。

由於通道層155與多晶矽層171之間的接觸區域透過突出部分157擴大，因此在一些實施例中，當多晶矽層171的一些部分太薄時，即，多晶矽層171的一些部分的層厚度低於預定值時，3D記憶體元件400仍然可以正確地發揮作用。因此，在一些實施例中，3D記憶體元件400可以是在不專門為了沉積覆蓋層以在選擇性磊晶生長期間遮蔽基底110的情況下製作的。而是，不進行專用用來生長多晶矽層171的選擇性磊晶生長。在這樣的情形下，可以同時生長多晶矽171和單晶層173的選擇性磊晶生長。

圖34-41根據本發明內容的實施例示意性地示出了另一示例性3D記憶體元件500的製作製程。3D記憶體元件500的結構可以與元件100和200的結構類似，除了元件500中的穿隧絕緣層不是氧化矽。

如下文更詳細所述，在圖34-41中所示的元件500的示例性製作製程中，在形成腔穴170之後生長用於遮蔽基底的覆蓋層。例如，在圖34-41中所示的示例中，穿隧絕緣層154不是氧化矽層，而是具有高k介電材料的層。用於沉積穿隧絕緣層的高k介電材料可以包括不能被用於蝕刻氧化矽和氮化矽的蝕刻劑 蝕刻的材料。在一些實施例中，在用於蝕刻氧化矽和氮化矽的製作期間使用的蝕刻劑對高k介電材料的蝕刻速率可能比所述蝕刻劑對氧化矽和氮化矽進行蝕刻的蝕刻速率要慢得多，例如，慢10倍。例如，高k介電材料可以包括在下文的描述中示例性地使用的氧化鋁。

3D NAND記憶體元件500的製作方法可以使用一個或多個與用於3D NAND記憶體元件100、3D NAND記憶體元件200和/或3D NAND記憶體元件400的那些製程相同或類似的製程。例如，在元件500的製作中，可以使用用於3D NAND記憶體元件100、3D NAND記憶體元件200和3D NAND記憶體元件400的一個或多個沉積製程、一個或多個蝕刻製程以及/或者一個或多個填充製程。省略或者不詳細重複對這樣的製程的描述。

參考圖34，當製作3D記憶體元件500時，在不首先沉積覆蓋層的情況下在基底110之上沉積犧牲層131。犧牲層131可以包括例如介電材料、半導體材料或導電材料的材料，該材料相對於基底110具有高蝕刻選擇性。在下文的描述中，作為示例，層131是氮化矽層。接下來，與元件100類似，在犧牲層131之上沉積包括交替的堆疊層141和層142的多層堆疊結構140。與元件100類似，元件500中的堆疊層141和層142可以分別示例性地包括氧化矽和氮化矽。

參考圖35，與元件100類似，在元件500中依次形成通道孔150、功能層151和多晶矽通道層155(半導體通道)。功能層151是以與元件100的相同或類似的方式形成於通道孔150的側壁上。元件500中的功能層151包括：沉積在通道孔150的側壁上的阻擋層152、沉積在阻擋層152的表面上的儲存層153、以及沉積在儲存層153的表面上的穿隧絕緣層158。阻擋層152可以包括(例如)氧化矽 層，以及儲存層153可以包括氮化矽層。與所描述的示例元件中的包括氧化矽層的穿隧絕緣層154不同，元件500中的穿隧絕緣層158包括(例如)氧化鋁層。然後，多晶矽通道層155被沉積在穿隧絕緣層158的表面上。可以利用介電材料156填充通道孔150。

如圖35所示，形成閘極線縫隙(GLS)160以及沉積閘極線縫隙(GLS)間隔體。例如，3D NAND記憶體元件500的閘極線縫隙(GLS)間隔體可以包括四個層，而不是3D NAND記憶體元件100中的五個層。3D NAND記憶體元件500可以包括與3D NAND記憶體元件100中相同的層161、層162、層163和層164，但是不包括層165。例如，層161和層163是氮化矽，以及層162和層164是氧化矽。透過第一蝕刻製程(例如乾式蝕刻製程、或者乾式蝕刻製程和濕式蝕刻製程的組合)去除層161-層164在GSL 160中的底部部分，其露出層131。

在露出層131之後，執行可以包括(例如)兩個選擇性濕式蝕刻製程的第二蝕刻製程，以依序對氮化矽材料和氧化矽材料進行蝕刻。因此，蝕刻掉氮化矽犧牲層131和氧化矽層164，以及形成腔穴170，如圖36所示。對犧牲層131去除在腔穴170且露出阻擋層152的部分。由於阻擋層152也是氧化矽，因此層152在腔穴170中的露出部分，在第二蝕刻製程中也被蝕刻掉。

如圖36所示，去除犧牲層131，露出基底110的頂表面。接下來，執行氧化製程，以在基底110之上生長氧化矽層178，如圖37所示。氧化矽層178被配置為覆蓋層。

在氧化製程之後，執行第三蝕刻製程(例如，選擇性濕式蝕刻製程)， 以蝕刻氮化矽材料。蝕刻掉層163以及儲存層153在腔穴170中的露出部分。因此，在腔穴170中露出穿隧絕緣層158的部分，即氧化鋁層的部分，如圖38所示。接下來，執行第四蝕刻製程(例如，選擇性濕式蝕刻製程)，以蝕刻掉氧化鋁材料。因此，如圖39所示，在第四蝕刻製程之後露出多晶矽通道層155(多晶矽側壁)在腔穴170中的部分，同時在腔穴170的底部，基底110仍被覆蓋層178所覆蓋。

此後，與3D NAND記憶體元件100的製作製程類似，可以執行第一選擇性磊晶生長，以在腔穴170中的多晶矽側壁上僅生長多晶矽層171，如圖40所示。然後，在第五蝕刻製程(例如，選擇性濕式蝕刻製程)中蝕刻掉氧化矽覆蓋層178。在第五蝕刻製程之後，基底110的頂表面變得露出。在一些實施例中，層178被配置得比層162足夠更薄。照此，在第五蝕刻製程之後，可以部分地蝕刻層162。層162的剩餘部分可以形成層1621。

與3D NAND記憶體元件100和3D NAND記憶體元件200類似，執行第二選擇性磊晶生長，以對腔穴170中的多晶矽側壁上的多晶矽層171加厚，並且同時在基底110上生長單晶矽層173，如圖41所示。與3D NAND記憶體元件100和3D NAND記憶體元件200類似，3D NAND記憶體元件500的層171和層173是利用p型或n型摻雜劑摻雜的。層171和層173在接近通道層155的區域內相互毗連，並且變得電耦合。

照此，透過兩次相繼的選擇性磊晶生長製程來生長層171。作為比較，層173僅在一個選擇性磊晶生長中形成。在第二選擇性磊晶生長之後，與3D NAND記憶體元件100和3D NAND記憶體元件200類似，執行氧化製程，以在層 171和層173的露出表面上形成氧化物層。然後，執行第六蝕刻製程(例如，選擇性濕式蝕刻製程)，以去除氧化矽層1621以及氮化矽層161和氮化矽層142。透過金屬(例如W)來填充由氮化矽層142留下的腔穴以形成導體層。導體層被配置為3D記憶體元件500的字元線，以及通道層155(半導體通道)被配置為位元線。與元件100類似，使用氧化矽沉積和蝕刻製程以在閘極線縫隙(GLS)160的底部露出層173，以及沉積導電材料以形成陣列公共源極(ACS)。此後，執行其它製作步驟或製程，以完成元件500的製作。

根據本發明的一個方面，提供一種用於製作立體(3D)記憶體元件的方法，包括：在一基底之上沉積一覆蓋層，在所述覆蓋層之上沉積一犧牲層，在所述犧牲層之上沉積一多層堆疊結構，所述多層堆疊結構包括在近似垂直於所述基底的一方向上交替地堆疊的多個第一堆疊層和多個第二堆疊層，形成貫穿所述多層堆疊結構和所述犧牲層並延伸的一通道層，執行一第一磊晶生長製程，以在所述通道層的接近所述基底的一側面部分上沉積一第一磊晶層，去除所述覆蓋層，以及執行一第二磊晶生長製程，以同時地對所述第一磊晶層加厚，並且在所述基底上沉積一第二磊晶層。

在本發明的其中一些實施例中，還包括在形成所述通道層之前，形成貫穿所述多層堆疊結構和所述犧牲層並延伸的一功能層，其中，形成所述通道層包括形成與所述功能層鄰近的所述通道層。

在本發明的其中一些實施例中，其中，形成所述功能層包括：透過一蝕刻來形成貫穿所述多層堆疊結構和所述犧牲層的一通道孔，在所述通道孔的一側壁上形成一阻擋層，在所述阻擋層上形成一儲存層，以及在所述儲存層 上形成一穿隧絕緣層。

在本發明的其中一些實施例中，在執行所述第一磊晶生長製程之前還包括：去除所述功能層的接近所述基底的部分，以露出所述通道層的所述側面部分。

在本發明的其中一些實施例中，還包括透過一蝕刻製程來去除所述多個第一堆疊層。

在本發明的其中一些實施例中，還包括形成多個導體層，所述多個導體層和所述多個第二堆疊層在近似垂直於所述基底的所述方向上交替地堆疊。

在本發明的其中一些實施例中，還包括形成貫穿所述多層堆疊結構延伸的一閘極線縫隙(GLS)，以及利用一導電材料填充所述閘極線縫隙(GLS)，以形成與所述第二磊晶層電性連接的一導電層。

根據本發明的另一個方面，提供一種用於製作立體(3D)記憶體元件的方法，包括：在一基底之上沉積一犧牲層，在所述犧牲層之上沉積一多層堆疊結構，所述多層堆疊結構包括在近似垂直於所述基底的一方向上交替地堆疊的多個第一堆疊層和多個第二堆疊層，形成貫穿所述多層堆疊結構和所述犧牲層延伸的一通道層，形成遮蔽所述基底的一覆蓋層，執行一第一磊晶生長製程，以在所述通道層的接近所述基底的一側面部分上沉積一第一磊晶層，去除所述覆蓋層，以及執行一第二磊晶生長製程，以同時地對所述第一磊晶層加厚， 並且在所述基底上沉積一第二磊晶層。

在本發明的其中一些實施例中，還包括在沉積所述第一磊晶層之前蝕刻所述犧牲層。

在本發明的其中一些實施例中，還包括在形成所述通道層之前，形成貫穿所述多層堆疊結構和所述犧牲層延伸的一功能層，其中，形成所述通道層包括形成與所述功能層相鄰的所述通道層。

在本發明的其中一些實施例中，其中，形成所述功能層包括：透過一蝕刻來形成貫穿所述多層堆疊結構和所述犧牲層的一通道孔，在所述通道孔的一側壁上形成一阻擋層，在所述阻擋層上形成一儲存層，以及在所述儲存層上形成一穿隧絕緣層。

在本發明的其中一些實施例中，在執行所述第一磊晶生長製程之前還包括：去除所述阻擋層的接近所述基底的部分，以露出所述儲存層的部分，去除所述儲存層的所述部分，以露出所述穿隧絕緣層的部分，以及去除所述穿隧絕緣層的所述部分，以露出所述通道層的所述側面部分。

在本發明的其中一些實施例中，還包括透過一蝕刻製程來去除所述多個第一堆疊層。

在本發明的其中一些實施例中，還包括形成多個導體層，所述多個導體層和所述多個第二堆疊層在近似垂直於所述基底的所述方向上交替地堆 疊。

在本發明的其中一些實施例中，還包括：形成貫穿所述多層堆疊結構延伸的一閘極線縫隙(GLS)，以及利用一導電材料填充所述閘極線縫隙(GLS)，以形成與所述第二磊晶層電性連接的一導電層。

根據本發明的另一個方面，提供一種立體(3D)記憶體元件，包括：一基底，處於所述基底之上的一第一磊晶層，處於所述第一磊晶層之上的一多層堆疊結構，所述多層堆疊結構包括在近似垂直於所述基底的一方向上交替地堆疊的多個第一導體層和多個介電層，貫穿所述多層堆疊結構延伸的一通道層，處於所述通道層的接近所述基底的一側面部分上的一第二磊晶層，以及與所述第二磊晶層隔開，並且包圍所述第二磊晶層的一導電層。

在本發明的其中一些實施例中，還包括與所述通道層鄰近，並且貫穿所述多層堆疊結構延伸的一功能層。

在本發明的其中一些實施例中，其中，所述功能層包括：處於一通道孔的一側壁上的一阻擋層，處於所述阻擋層上的一儲存層，以及處於所述儲存層上的一穿隧絕緣層。

在本發明的其中一些實施例中，其中，所述功能層的部分處於所述通道層與所述多個導體層中的一者之間。

在本發明的其中一些實施例中，還包括貫穿所述多層堆疊結構並延 伸，並且與所述第一磊晶層電性連接的一導電通道。

儘管在本說明書中透過使用特定的實施例描述了本發明內容的原理和實現方式，但是前文對實施例的描述僅旨在說明理解本發明內容。此外，可以對前述不同實施例的特徵進行組合，以形成額外的實施例。本領域技術人員可以根據本發明內容的思路對所述的特定的實現方式和應用範圍做出修改。因此，不應將說明書的內容理解為是對本發明內容的限制。

特定實施方式的前述描述將如此充分揭露本領域技術人員通過應用在本領域的技術內的知識可以在不過度實驗的基礎上，易於修改和/或為各種應用改變這樣的特定實施方式的本發明內容的一般性質，而不偏離本發明內容的一般概念。因此，基於在本文提出的教導和指導，這樣的改變和修改旨在為在所公開的實施方式的等效物的含義和範圍內。應理解的是，本文的用語或術語是為了描述而不是限制的目的，使得本說明書的術語或用語應由技術人員按照教導和指導來解釋。

上面借助於說明所指定的功能及其關係的實現方式的功能構建塊描述的本發明內容的實施方式。為了便於描述，這些功能構建塊的界限在本文被任意限定。可限定可選的界限，只要所指定的功能及其關係被適當地執行。

概述和摘要章節可以闡述如發明人設想的本發明內容的一個或多個但不是全部示例性實施方式，且因此並不意欲以任何方式限制本發明內容和所附申請專利範圍。

本發明內容的廣度和範圍不應由上面所述的示例性實施方式中的任一者限制，但應僅根據所附申請專利範圍及其等效物所限定。以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100:3D記憶體元件

110:基底

140:多層堆疊結構

141:層(氧化矽層)(介電層)

143:層(導體層)

151:功能層

152:阻擋層

153:儲存層

154:穿隧絕緣層(氧化矽層)

155:通道層(多晶矽通道層)

156:氧化物材料(介電材料)

160:閘極線縫隙(GLS)

166:層(氧化矽層)

167:導電層

168:導電材料

169:導電插塞

171:層(多晶矽層)

173:層(單晶矽層)

1741:層(氧化矽層)

1751:層(氧化矽層)

176:層(導電層)

Claims (20)

1. 一種用於製作立體(3D)記憶體元件的方法，包括：在一基底之上沉積一覆蓋層；在所述覆蓋層之上沉積一犧牲層；在所述犧牲層之上沉積一多層堆疊結構，所述多層堆疊結構包括在近似垂直於所述基底的一方向上交替地堆疊的多個第一堆疊層和多個第二堆疊層；形成貫穿所述多層堆疊結構和所述犧牲層並延伸的一通道層；執行一第一磊晶生長製程，以在所述通道層的接近所述基底的一側面部分上沉積一第一磊晶層；去除所述覆蓋層；以及執行一第二磊晶生長製程，以同時地對所述第一磊晶層加厚，並且在所述基底上沉積一第二磊晶層。
2. 根據申請專利範圍第1項所述的方法，還包括：在形成所述通道層之前，形成貫穿所述多層堆疊結構和所述犧牲層並延伸的一功能層；其中，形成所述通道層包括形成與所述功能層鄰近的所述通道層。
3. 根據申請專利範圍第2項所述的方法，其中，形成所述功能層包括：透過一蝕刻來形成貫穿所述多層堆疊結構和所述犧牲層的一通道孔；在所述通道孔的一側壁上形成一阻擋層；在所述阻擋層上形成一儲存層；以及在所述儲存層上形成一穿隧絕緣層。
4. 根據申請專利範圍第2項所述的方法，在執行所述第一磊晶生長製程之前還包括：去除所述功能層的接近所述基底的部分，以露出所述通道層的所述側面部分。
5. 根據申請專利範圍第1項所述的方法，還包括：透過一蝕刻製程來去除所述多個第一堆疊層。
6. 根據申請專利範圍第5項所述的方法，還包括：形成多個導體層，所述多個導體層和所述多個第二堆疊層在近似垂直於所述基底的所述方向上交替地堆疊。
7. 根據申請專利範圍第1項所述的方法，還包括：形成貫穿所述多層堆疊結構延伸的一閘極線縫隙(GLS)；以及利用一導電材料填充所述閘極線縫隙(GLS)，以形成與所述第二磊晶層電性連接的一導電層。
8. 一種用於製作立體(3D)記憶體元件的方法，包括：在一基底之上沉積一犧牲層；在所述犧牲層之上沉積一多層堆疊結構，所述多層堆疊結構包括在近似垂直於所述基底的一方向上交替地堆疊的多個第一堆疊層和多個第二堆疊層；形成貫穿所述多層堆疊結構和所述犧牲層延伸的一通道層；形成遮蔽所述基底的一覆蓋層； 執行一第一磊晶生長製程，以在所述通道層的接近所述基底的一側面部分上沉積一第一磊晶層；去除所述覆蓋層；以及執行一第二磊晶生長製程，以同時地對所述第一磊晶層加厚，並且在所述基底上沉積一第二磊晶層。
9. 根據申請專利範圍第8項所述的方法，還包括：在沉積所述第一磊晶層之前蝕刻所述犧牲層。
10. 根據申請專利範圍第8項所述的方法，還包括：在形成所述通道層之前，形成貫穿所述多層堆疊結構和所述犧牲層延伸的一功能層；其中，形成所述通道層包括形成與所述功能層相鄰的所述通道層。
11. 根據申請專利範圍第10項所述的方法，其中，形成所述功能層包括：透過一蝕刻來形成貫穿所述多層堆疊結構和所述犧牲層的一通道孔；在所述通道孔的一側壁上形成一阻擋層；在所述阻擋層上形成一儲存層；以及在所述儲存層上形成一穿隧絕緣層。
12. 根據申請專利範圍第11項所述的方法，在執行所述第一磊晶生長製程之前還包括：去除所述阻擋層的接近所述基底的部分，以露出所述儲存層的部分； 去除所述儲存層的所述部分，以露出所述穿隧絕緣層的部分；以及去除所述穿隧絕緣層的所述部分，以露出所述通道層的所述側面部分。
13. 根據申請專利範圍第8項所述的方法，還包括：透過一蝕刻製程來去除所述多個第一堆疊層。
14. 根據申請專利範圍第13項所述的方法，還包括：形成多個導體層，所述多個導體層和所述多個第二堆疊層在近似垂直於所述基底的所述方向上交替地堆疊。
15. 根據申請專利範圍第8項所述的方法，還包括：形成貫穿所述多層堆疊結構延伸的一閘極線縫隙(GLS)；以及利用一導電材料填充所述閘極線縫隙(GLS)，以形成與所述第二磊晶層電性連接的一導電層。
16. 一種立體(3D)記憶體元件，包括：一基底；處於所述基底之上的一第一磊晶層；處於所述第一磊晶層之上的一多層堆疊結構，所述多層堆疊結構包括在近似垂直於所述基底的一方向上交替地堆疊的多個第一導體層和多個介電層；貫穿所述多層堆疊結構延伸的一通道層；處於所述通道層的接近所述基底的一側面部分上的一第二磊晶層，其中所述第二磊晶層與所述第一磊晶層包含有不同材質；以及與所述第二磊晶層隔開，並且包圍所述第二磊晶層的一導電層。
17. 根據申請專利範圍第16項所述的元件，還包括：與所述通道層鄰近，並且貫穿所述多層堆疊結構延伸的一功能層。
18. 根據申請專利範圍第17項所述的元件，其中，所述功能層包括：處於一通道孔的一側壁上的一阻擋層；處於所述阻擋層上的一儲存層；以及處於所述儲存層上的一穿隧絕緣層。
19. 根據申請專利範圍第17項所述的元件，其中，所述功能層的部分處於所述通道層與所述多個導體層中的一者之間。
20. 根據申請專利範圍第16項所述的元件，還包括：貫穿所述多層堆疊結構並延伸，並且與所述第一磊晶層電性連接的一導電通道。

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