CN107623006A - 存储器器件 - Google Patents

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Abstract

公开了一种存储器器件。该存储器器件包括：栅极结构，包括在衬底的上表面上堆叠的多个栅电极层；多个垂直孔，沿与所述衬底的上表面垂直的方向延伸以穿过所述栅极结构；以及分别在所述多个垂直孔中的多个垂直结构，所述多个垂直结构中的每一个垂直结构包括嵌入式绝缘层以及多个彼此分离的沟道层，所述多个沟道层位于所述嵌入式绝缘层的外部。

Description

存储器器件
相关申请的交叉引用
本申请要求2016年7月14日在韩国知识产权局递交的题为“存储器器件”的韩国专利申请No.10-2016-0089271的优先权，其全部公开内容通过引用并入本文。
技术领域
本公开涉及存储器器件。
背景技术
电子产品的体积逐渐减小，而同时仍然要求处理大容量的数据。因此，需要增加这些电子产品中使用的存储器器件的集成度。已经提出了一种方法，可以增加半导体存储器器件的集成度，以及具有垂直晶体管结构而不是现有的平面晶体管结构的存储器器件。
发明内容
根据实施例的一个方面，一种存储器器件包括：栅极结构，包括在衬底的上表面上堆叠的多个栅电极层；多个垂直孔，沿与所述衬底的上表面垂直的方向延伸以穿过所述栅极结构；以及多个垂直结构，包括在所述多个垂直孔的每一个中设置的嵌入式绝缘层以及多个沟道层，所述多个沟道彼此分离并且设置在所述多个垂直孔之一中的嵌入式绝缘层的外部。
根据实施例的另一个方面，一种存储器器件包括：栅极结构，包括在衬底的上表面上堆叠的多个栅电极层；层间绝缘层，设置在所述栅极结构的上表面上；多个垂直结构，穿过所述层间绝缘层和所述栅极结构，并且包括嵌入式绝缘层和设置在所述嵌入式绝缘层外部的多个沟道层；多个柱头，直接连接至分别设置在所述多个垂直结构之一中的多个沟道层；以及多个位线，连接至所述多个柱头中的至少一个。
根据实施例的另一个方面，一种存储器器件包括：栅极结构，包括在衬底的上表面上堆叠的多个栅电极层；多个垂直孔，沿与所述衬底的上表面垂直的方向延伸以穿过所述栅极结构；以及多个垂直结构，分别在所述多个垂直孔中，所述多个垂直结构的每一个垂直结构包括通过同一垂直孔内的嵌入式绝缘层彼此分离的多个沟道层。
附图说明
通过参考附图详细描述示例性实施例，特征对于本领域技术人员将变得显而易见，在附图中：
图1是示出了根据示例实施例的存储器器件的示意性框图；
图2是示出了根据示例实施例的存储器器件的存储器单元阵列的等效电路图；
图3A示出了根据示例实施例的存储器器件的一部分的平面图；
图3B示出了根据示例实施例的存储器器件的一部分的平面图；
图3C示出了根据示例实施例的存储器器件的一部分的平面图；
图4示出了存储器器件沿图3A的S-S’线的透视图；
图5示出了存储器器件沿图3A的S-S’线的横截面图；
图6是示出了图5中所示的存储器器件的区域A的放大视图；
图7至图24示出了根据示例实施例的制造存储器器件的方法的多个阶段的视图；以及
图25示出了包括根据示例实施例的存储器器件的电子设备的框图。
具体实施方式
下文中，将参照附图来描述实施例。
图1是示出了根据示例实施例的存储器器件的框图。
参考图1，根据示例实施例的存储器器件1可以包括存储器单元阵列2、行解码器3和核心逻辑电路6。核心逻辑电路6可以包括读/写电路4和控制电路5。
存储器单元阵列2可以包括按照多个行和多个列排列的多个存储器单元。在存储器单元阵列2中包括的多个存储器单元可以通过字线WL、公共源线CSL、串选择线SSL、接地选择线GSL等与行解码器3相连，并且可以通过位线BL与读/写电路4相连。在示例实施例中，沿单个行线性排列的多个存储器单元可以与单个字线WL相连，并且沿单个列线性排列的多个存储器单元可以与单个位线BL相连。
可以将存储器单元阵列2中包括的多个存储器单元划分为多个存储器块。相应存储块可以包括多个字线WL、多个串选择线SSL、多个接地选择线GSL、多个位线BL以及至少一个公共源线CSL。
行解码器3可以接收外部提供的地址信息ADDR，并且对所接收的地址信息ADDR进行解码以确定供应至与存储器单元阵列2相连的字线WL、公共源线CSL、串选择线SSL和接地选择线GSL的至少一部分的信号。
读/写电路4可以响应于从控制电路5提供的命令来选择与存储器单元阵列2相连的位线BL的至少一部分。读/写电路4可以读取与位线BL的所选择的至少一部分相连的存储器单元中写入的数据，或者可以将数据写入与位线BL的所选择的至少一部分相连的存储器单元。为了执行上述操作，读/写电路4可以包括诸如页缓冲器、输入/输出缓冲器、数据锁存电路等电路。
控制电路5可以响应于从外部源传输的控制信号CTRL来控制行解码器3和读/写电路4的操作。在读取在存储器单元阵列2中写入的数据的情况下，控制电路5可以通过字线WL控制行解码器3的操作以向存储器单元供应电压，所述存储单元中存储了要读取的数据用于读取操作。当通过特定的字线WL供应用于读取操作的电压时，控制电路5可以执行控制，使得读/写电路4可以读取与已经接收了用于读取操作的电压的字线WL相连的存储器单元中写入的数据。
按照不同的方式，例如当将数据写入到存储器单元阵列2时，控制电路5可以控制行解码器3的操作，以通过字线向将要写入数据的存储器单元供应用于写入操作的电压。当通过特定的字线WL供应用于写入操作的电压时，控制电路5可以控制读/写电路4将数据写入与已经供应了用于写入操作的电压的字线WL相连的存储器单元。
图2是存储器器件1的存储器单元阵列2的等效电路图。根据示例实施例的半导体器件可以是垂直NAND闪存器件。
参考图2，存储器单元阵列2可以包括多个存储单元串S。例如，每一个存储单元串S可以包括彼此串联连接的n个存储器单元MC1至MCn以及分别连接至存储器单元串S的两个相对端部(例如分别连接至MC1和MCn)的接地选择晶体管GST和串选择晶体管SST。彼此串联连接的存储器单元串S可以连接至n个字线WL1至WLn以分别选择存储器单元MC1至MCn。还可以将虚单元设置在接地选择晶体管GST和第一存储器单元MC1之间以及串选择晶体管SST和第n存储器单元MCn之间。
接地选择晶体管GST的栅极端子可以与接地选择线GSL相连，并且接地选择晶体管GST的源极端子可以与公共源线CSL相连。同时，串选择晶体管SST的栅极端子可以与串选择线SSL相连，并且串选择晶体管SST的源极端子可以与存储器单元MCn的漏极端子相连。尽管图2示出了这样的结构，其中：一个接地选择晶体管GST和一个串选择晶体管SST分别连接至彼此串联连接的n个存储器单元MC1至MCn，按照与其不同方式，多个接地选择晶体管GST或者多个串选择晶体管SST也可以连接至彼此串联连接的n个存储器单元MC1至MCn。
串选择晶体管SST的漏极端子可以与多个位线BL1至BLm相连。当通过串选择线SSL向串选择晶体管SST的栅极端子施加信号时，可以将通过位线BL1至BLm施加的信号传输至彼此串联连接的n个存储器单元MC1至MCn，从而可以执行数据读取操作或数据写入操作。此外，因为通过在衬底中形成的阱区施加了预定电平的擦除电压，因此可以执行去除已经写入到存储器单元MC1至MCn的数据的擦除操作。
另一方面，参考图2，根据示例实施例的存储器器件可以包括至少一个虚串DS。所述虚串DS可以是包括与位线BL1至BLm电隔离的虚沟道在内的串。
图3A是示出了根据示例实施例的存储器器件100的一部分的平面图。应该注意到存储器器件100与前述参考图1至图2描述的存储器器件1基本上相同。
参考图3A，存储器器件100可以包括：分别设置在多个垂直孔VH中的多个垂直结构VS、公共源线150、隔离绝缘层155等。存储器器件100可以包括栅极结构，在栅极结构中多个栅电极层和多个绝缘层沿Z轴方向交替地堆叠，并且多个垂直孔VH可以沿Z轴方向延伸而同时穿过所述栅极结构以形成预定的空间。多个垂直结构VS可以设置在由所述多个垂直孔VH形成的空间中。
通过在公共源线150的侧面上设置的侧面隔离物109将栅极结构划分为多个区域。侧面隔离物109可以防止公共源线150直接接触栅极结构，并且可以包括例如氧化硅等的绝缘材料。
多个垂直孔VH的每一个可以包括与垂直孔的中心区域相对应的第一区域和沿多个不同的方向从第一区域分别延伸的多个第二区域。第一区域可以具有基本上圆形的形状，并且多个第二区域可以具有从第一区域的外侧延伸并且突出的相应凸起形状。例如如图3A所示，第二区域可以从第一区域径向地延伸，并且可以沿第一区域的周界彼此相邻。在示例实施例中，多个第二区域可以具有相应的半椭圆形状，并且第二区域的端部，例如每个第二区域的的远离第一区域的部分可以具有弯曲形状。
具有凹进形状(indented shape)的凹入部分CV(例如从垂直孔VH的外侧凹进)可以限定在分别沿多个方向突出的多个第二区域之间。在垂直孔VH的情况下，垂直孔的凹入形状部分和凸起形状部分可以沿具有圆形形状的第一区域的周界交替地设置。
在单个垂直孔VH中形成的多个第二区域可以相对于第一区域彼此对称地设置。参考图3A，因为提供了四个第二区域，因此第一对第二区域可以相对于第一区域彼此对称，并且第二对第二区域也可以相对于第一区域彼此对称。在这种情况下，第一对第二区域和第二对第二区域可以相对于第一区域彼此交叉。
此外，在单个垂直孔VH中形成的多个第二区域可以相对于第一区域沿多个方向延伸，以均匀地划分上面设置了第一区域的X-Y平面。可以将单个垂直孔VH中的多个第二区域设置为至少三个第二区域。例如，假设多个第二区域是N个第二区域，其中N是大于或等于3的整数，N个第二区域可以沿不同的方向延伸以均匀地划分X-Y平面。在这种情况下，当将一个第二区域沿第二区域延伸的方向相对于第一区域旋转360/N度时，该一个第二区域可以基本上与另一个第二区域重叠。
参考图3A中所示的示例实施例，可以将四个第二区域设置在单个垂直孔VH中。四个第二区域可以相对于第一区域沿四个不同的方向延伸，从而均匀地划分X-Y平面。
多个垂直孔VH可以设置为在X-Y平面上彼此分离，并且可以沿至少一个方向按照之字形的方式设置。此外，多个垂直孔VH可以设置为按照矩阵形式彼此均匀地分离。多个垂直孔VH可以通过基于隔离绝缘层155平移预定的距离来重复地设置。多个垂直孔VH可以设置为相对于插入中间的隔离绝缘层155彼此对称。
多个垂直孔VH的至少一部分可以包括沿不同方向突出的多个第二区域。详细地，单个垂直孔VH中的第二区域的多个方向可以与另一个垂直孔VH中的第二区域的多个方向不同。例如，在单个垂直孔VH中设置的多个第二区域可以与通过将在另一个垂直孔VH中设置的多个第二区域相对于第一区域旋转参考角度而提供的区域相对应。在这种情况下，单个垂直孔VH和另一个垂直孔VH可以彼此相邻地设置。
例如参考图3A，在多个垂直孔VH中的任一单个垂直孔VH_1中设置的多个第二区域可以是通过将在另一个垂直孔VH_2中设置的多个第二区域相对于第一区域旋转45度而提供的区域。也就是说，如图3A所示，沿X方向彼此相邻的两个垂直孔VH可以具有相对于彼此偏移45度的第二区域。
根据示例实施例，多个垂直孔VH中设置为彼此相邻的垂直孔VH中的多个第二区域突出的方向可以是不同的，以提高空间效率，并且从而改进存储器单元的集成度。换句话说，第一垂直孔VH中的第二区域的方向可以与和第一垂直孔VH相邻的第二垂直孔VH中的第二区域的方向不同，以增加预定面积中的垂直孔VH的个数，从而改进存储器单元的集成度。
多个垂直结构VS可以设置在多个相应的垂直孔VH中。多个垂直结构VS的每一个可以包括嵌入式绝缘层115、设置在嵌入式绝缘层115外部的多个沟道层110以及设置在多个沟道层110外部的栅极绝缘层160。栅极绝缘层160可以包括顺序地设置在多个沟道层110上的隧穿层162、电荷存储层164和势垒层166。然而，栅极绝缘层160中包括的层的个数和配置不局限于此。
在示例实施例中，嵌入式绝缘层115可以设置在与垂直孔VH的中心区域相对应的第一区域中在多个第二区域中，沟道层110和栅极绝缘层160可以从第一区域顺序地设置。详细地，沟道层110、隧穿层162、电荷存储层164和势垒层166可以设置在第二区域中。
在第一区域中设置的嵌入式绝缘层115以及在第二区域中设置的沟道层110、隧穿层162、电荷存储层164和势垒层166可以分别具有与第一区域和第二区域基本上相同的形状。例如在X-Y平面中，在第一区域中设置的嵌入式绝缘层115可以具有圆形形状，例如以完全地填充垂直孔VH的第一区域。例如在X-Y平面中，在第二区域中设置的沟道层110、隧穿层162、电荷存储层164和势垒层166可以分别具有沿多个方向突出的凸起形状。
详细地，沟道层110可以通过限定为多个第二区域之间的区域并且设置在单个垂直孔VH中的凹入部分而设置为彼此分离的多个沟道层110。例如如图3A所示，每一个沟道层110可以在同一垂直孔VH的对应第二区域中，使得每一个沟道层110可以例如直接地接触嵌入式绝缘层115的一部分，以从嵌入式绝缘层115向第二区域的倒圆端延伸。
此外，栅极绝缘层160中包括的多个层的至少一部分可以划分为凹入部分上的多个区域。在示例中，可以将电荷存储层164划分为并且设置为多个区域，例如在同一垂直孔VH的对应第二区域中。例如如图3A所示，隧穿层162、电荷存储层164和势垒层166的每一个可以例如顺序地布置在同一垂直孔VH的对应第二区域中，以从沟道层110向第二区域的倒圆端延伸。
在根据示例实施例的存储器器件100的情况下，多个沟道层110可以设置在单个垂直孔VH中，使得多个存储器单元可以形成在单个垂直孔VH中。因此，与使用多个垂直孔制造多个存储器单元相比，可以增加每单位面积的制造效率。此外，因为经由改进的面积效率可以显著地增加垂直孔VH的间距，可以降低制造工艺的难度并且可以改进制造生产率。
图3B是示出了根据示例实施例的存储器器件100X的一部分的平面图。因为根据图3B的示例实施例的存储器器件100X具有与根据图3A的示例实施例的存储器器件100类似的结构，因此将省略相同的描述或重复的描述，并且相对于它们之间的差异来原理性地描述。
参考图3B，单个垂直孔VH_X中形成的多个第二区域可以相对于第一区域彼此对称地设置。参考图3B，因为提供了八个第二区域，四对第二区域可以相对于第一区域彼此对称。此外，四个第二区域可以设置在单个垂直孔VH_X中，并且四个第二区域可以相对于第一区域沿8个不同的方向延伸，以均匀地划分X-Y平面。彼此分离的多个沟道层110_X可以分别设置在八个第二区域中。换句话说，如图3B所示，每个垂直孔VH可以包括垂直孔VH_X中心的第一区域，以及包围第一区域的多个第二区域，例如图3B中的第二区域的个数和形状可以与图3A中的第二区域的个数和形状不同。
如图3B中进一步示出的，垂直结构VS_X可以形成在每个垂直孔VH_X中。垂直结构VS_X可以在第一区域中包括嵌入式绝缘层115，以及在对应的第二区域中包括顺序地堆叠的沟道层110X和栅极绝缘层160_X，即堆叠的隧穿层162_X、电荷存储层164_X和势垒层166_X。
在示例实施例中，与图3A的存储器器件相比，图3B的存储器器件在每一个垂直孔VH_X中包括多个第二区域。因此，因为将相对多个沟道层110_X设置在单个垂直孔VH_X中，因此可以进一步改进存储单元100X的集成度。
图3C是示出了根据示例实施例的存储器器件100Y的一部分的平面图。因为根据图3C的示例实施例的存储器器件100X具有与根据图3A的示例实施例的存储器器件100类似的结构，因此将省略相同的描述或重复的描述，并且相对于它们之间的差异来原理性地描述。
参考图3C，多个垂直孔VH_Y的一部分(例如一些)可以穿过隔离绝缘层155。在垂直孔VH_Y中，在穿过隔离绝缘层155的垂直孔VH_Y中，可以设置包括嵌入式绝缘层115_Y、多个沟道层110_Y和栅极绝缘层160_Y在内的垂直结构VS_Y。栅极绝缘层160_Y可以包括隧穿层162_Y、电荷存储层164_Y和势垒层166_Y。
垂直孔VH_Y的穿过隔离绝缘层155的区域可以与垂直孔VH_Y的其中形成嵌入式绝缘层115_Y的第一区域相对应。在这种情况下，因为在垂直孔VH_Y中形成的穿过隔离绝缘层155的垂直结构VS_Y(作为垂直孔VH_Y的一部分)的多个沟道层110_Y不会受到隔离绝缘层155的影响，因此所述垂直孔VH_Y中设置的穿过隔离绝缘层155、垂直孔VH_Y的一部分的垂直结构VS_Y与虚垂直结构不相对应。因此，也可以在穿过隔离绝缘层155的垂直结构VS_Y提供的存储器单元中执行写入操作等。
尽管图3A至图3C示出了根据各种示例实施例的存储器器件的平面图，但是示例实施例不局限于附图的说明并且可以不同地改进。下文中为了便于解释，将相对于图3A中所示的示例实施例来原理性地描述根据示例实施例的存储器器件。
图4是存储器器件沿图3A的线S-S’的分解透视图。
参考图4，根据示例实施例的存储器器件100可以包括衬底101、沿与衬底101的上表面(图4的示例实施例中的X-Y平面)垂直的方向延伸的多个垂直孔VH、分别设置在多个垂直孔VH中的多个垂直结构VS、在衬底101上堆叠的与垂直结构VS相邻的多个栅电极层131至138(栅电极层130)等。多个栅电极层130可以与多个绝缘层141至149(绝缘层140)彼此交替地堆叠，从而提供栅极结构。栅电极层的至少一部分(例如栅电极层138)可以通过隔离绝缘层155划分为多个区域。
多个垂直孔VH可以沿与衬底101的上表面垂直的方向(例如沿图4中的Z轴)延伸，并且多个垂直结构VS可以分别设置在多个垂直孔VH中。多个垂直结构VS的每一个可以包括嵌入式绝缘层115、设置在嵌入式绝缘层115外部并且在单个垂直孔VH中彼此分离的多个沟道层110以及设置在多个沟道层110外部的栅极绝缘层160。
沟道层110可以经由其下部中的外延层111电连接至衬底101。沟道层110可以包括半导体材料，例如多晶硅或单晶硅，并且半导体材料可以是未掺杂杂质的材料或者可以包括P型或N型杂质。外延层111可以是使用选择性外延生长(SEG)工艺生长的层。外延层111可以形成为具有凹入衬底101预定深度的形式，如图4所示。
多个栅电极层130可以沿z轴方向与多个绝缘层140交替地堆叠。多个栅电极层130可以分别与至少一个沟道层110相邻地设置，并且可以设置为接地选择晶体管GST、多个存储器单元MC1至MCn以及串选择晶体管SST的栅电极。在示例实施例中，还可以将用于虚器件的栅电极层设置在接地选择晶体管GST和第一存储器单元MC1之间以及串选择晶体管SST和第n存储器单元MCn之间。
配置字线的多个栅电极层130可以延伸。在示例实施例中，多个栅电极层130可以与多个绝缘层140一起沿第一方向(例如图4中的X轴)延伸以具有不同的长度，使得可以在衬底101的一部分中形成用作焊盘区域的台阶结构。在焊盘区域中，多个栅电极层130可以分别与接触插头相连。
例如，当多个栅电极层130形成为具有焊盘区域的台阶结构时，虚垂直结构可以与多个栅电极层130的端部相邻地设置以提供结构性支撑，从而防止或者基本上最小化栅电极层130的弯曲或破裂。例如，虚垂直结构可以具有与垂直结构VS类似的结构。在另一个示例中，虚垂直结构可以具有圆柱形形状，例如沟道层110和栅极绝缘层160可以设置成圆形嵌入式绝缘层115周围的同心圆形状。例如，当虚垂直结构和垂直结构VS形成为具有不同形状时，可以分离地执行用于形成虚垂直孔和垂直孔VH的光掩模工艺。
多个虚垂直结构可以与位线BL电隔离，与垂直结构VS相反。因此，在由多个虚垂直结构提供的存储器单元MC1至MCn中可以不执行写入操作。
多个栅电极层130可以包括多晶硅或金属硅化物材料，并且多个绝缘层140可以包括绝缘材料，例如氧化硅、氮化硅等。金属硅化物材料可以是例如钴(Co)、镍(Ni)、铪(Hf)、铂(Pt)、钨(W)和钛(Ti)的硅化物材料。根据示例实施例，多个栅电极层130可以包括例如钨(W)的金属。另外尽管未示出，多个栅电极层130还可以包括用于防止扩散的势垒层，并且势垒层可以包括例如氮化钨(WN)、氮化钽(TaN)和氮化钛(TiN)中的至少一个。
多个栅电极层130与沟道层110和栅极绝缘层160一起可以提供(例如限定)存储器单元MC1至MCn、接地选择晶体管GST和串选择晶体管SST。如上所述，栅极绝缘层160可以包括顺序地设置在沟道层和多个栅电极层130之间的隧穿层162、电荷存储层164和势垒层166。
隧穿层162可以允许按照F-N隧穿方法对要传输至电荷存储层164的电荷进行隧穿。例如，隧穿层162可以包括氧化硅。电荷存储层164可以是电荷俘获层或浮栅导电层。例如，电荷存储层164可以包括电介质材料、量子点或纳米晶体。在这种情况下，量子点或者纳米晶体可以配置有导体，例如金属或半导体微颗粒。势垒层166可以包括高k电介质材料。高k电介质材料可以是具有比氧化硅高的介电常数的电介质材料。
例如，当在存储器器件100中执行写入操作时，移动通过隧穿层162的电荷可以被俘获在电荷存储层164中。包括已经俘获到电荷的电荷存储层164在内的存储器单元MC1-MCn可以具有与包括还没有俘获到电荷的电荷存储层164在内的存储器单元MC1-MCn不同的阈值电压。存储器器件100可以在执行读取操作时根据每一个存储器单元MC1-MCn的阈值电压来检测是否已经俘获到电荷，从而确定是否已经写入了数据。
可以在衬底101中形成源极区103。源极区103可以通过将N型杂质注入到衬底101的一部分中来形成，并且可以沿第一方向(例如沿图4中的x轴方向)延伸。公共源线150和侧面隔离物109可以设置于源极区103上。侧面隔离物109可以设置在公共源极线150外部，并且可以允许将栅极结构划分为多个区域。
另外，公共源线150可以形成为与衬底101的上表面垂直，并且可以沿第一方向延伸。公共源线150可以连接至多个栅电极层130下面的源极区103。源极区103可以是通过将例如N型杂质的杂质注入到衬底101的一部分中而形成的区域。
图5是存储器器件100的沿图3A的线S-S′的横截面图。下文中，将参考图4-5描述存储器器件100。
参考图5，根据示例实施例的存储器器件100可以包括单元区和外围电路区P。外围电路区P可以是限定为单元区C外围的区域，并且可是其中设置了多个外围电路元件190的区域。
多个外围电路元件190可以是用于传输将数据写入到存储器单元MC1至MCn或从存储单元MC1至MCn擦除数据或者读取所写入的数据所需要的信号的电路奇迹，并且可以包括平面晶体管。参考图5，外围电路元件190可以包括有源区191、平面栅电极192和平面栅极绝缘层193等。平面隔离物194可以设置于平面栅电极192的侧面上，并且有源区191可以形成为与元件隔离膜195相邻。平面栅电极192和有源区191可以与至少一个外围接触175相连。
外围接触175可以沿与衬底101的上表面垂直的方向延伸，同时穿过层间绝缘层170。外围接触175所穿过的层间绝缘层175可以形成于单元区C和外围电路区P中，并且可以包括绝缘材料，例如氧化硅、氮化硅等。外围接触175可以经由接线接触CO连接至上绝缘层171和172内设置接线MO。
单元区C可以包括多个垂直结构VS、多个栅电极层130、源极区103、设置在源极区103上的公共源线150、隔离绝缘层155等。隔离绝缘层155可以允许将设置为串选择晶体管SST的栅电极的栅电极层138划分为多个区域。层间绝缘层170可以设置于包括多个栅电极层130和多个绝缘层140在内的栅极结构之上。层间绝缘层170可以设置于单元区C和外围电路区P中。上绝缘层(171和172)可以设置在层间绝缘层170上，并且包括第一上绝缘层171和第二上绝缘层172。
多个垂直结构VS中的每一个可以包括多个沟道层110、嵌入式绝缘层115、外延层111等。多个垂直结构VS可以从衬底101的上表面延伸至层间绝缘层170的上表面。多个沟道层110可以直接连接至柱头S，经由所述柱头连接至多个接线MO中的至少一个。在示例实施例中，多个相应的沟道层110可以形成为具有从嵌入式绝缘层115突出的形式，多个沟道层110通过这样的形式可以具有足够的面积。这样，因为柱头S可以直接连接至多个相应的沟道层110，可以省略根据现有技术的形成允许沟道层110和柱头S之间连接的漏极区的工艺。
在单元区C中形成的多个接线MO可以分别电连接至在其上设置的多个位线BL。多个位线BL可以连接至接线MO，以基于两个公共源极线150之间的隔离绝缘层将两个彼此相对的沟道层110彼此电连接，或者基于两个隔离绝缘层155之间的公共源极线150将两个彼此相对的沟道层110彼此电连接。
图6是示出了图5中所示的存储器器件的区域A的放大视图。
参考图6，具有绝缘层143和144的栅电极层133示出为与垂直结构VS中包括的栅极绝缘层160、嵌入式绝缘层115和沟道层110相邻。栅极绝缘层160可以具有其中隧穿层162、电荷存储层164和势垒层166顺序地从栅电极层133堆叠至栅电极层133的结构。配置栅极绝缘层160的层的相对厚度不局限于附图所示的厚度，并且可以不同地改变。
隧穿层162可以包括以下中的至少一个：氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)、氧化铪(HfO2)、氧化铪硅(HfSixOy)、氧化铝(Al2O3)和氧化锆(ZrO2)。
电荷存储层164可以是电荷俘获层或浮栅导电层。例如，当电荷存储层164是浮栅时，可以使用低压化学气相沉积(LPCVD)来沉积多晶硅形成电荷存储层164。例如，当电荷存储层164是电荷俘获层时，电荷存储层164可以包括以下中的至少一个：氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)、氧化铪(HfO2)、氧化锆(ZrO2)、氧化钽(Ta2O3)、氧化钛(TiO2)、氧化铪铝(HfAlxOy)、氧化铪钽(HfTaxOy)、硅氧化铪(HfSixOy)、氮化铝(AlxNy)和氮化铝镓(AlGaxNy)。
势垒层166、电荷存储层164和隧穿层162示出为设置在沟道层110的外周表面上，但是不局限于此。势垒层166可以包括例如氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)或者高k电介质材料。在这些实施例中，高k电介质材料可以是以下中的一种：氧化铝(Al2O3)、氧化钽(Ta2O3)、氧化钛(TiO2)、氧化钇(Y2O3)、氧化锆(ZrO2)、氧化锆硅(ZrSixOy)、氧化铪(HfO2)、硅氧化铪(HfSixOy)、氧化镧(La2O3)，氧化镧铝(LaAlxOy)、氧化镧铪(LaHfxOy)、氧化铪铝(HfAlxOy)和氧化镨(Pr2O3)。
尽管图6示出了势垒层166按照不同的方式示出了一个层，势垒层165也可以包括具有不同介电常数的高介电常数层和低介电常数层在这种情况下，低介电常数层可以设置为与电荷存储层164接触。高介电常数层可以由与隧穿层162相比具有相对较高的介电常数的材料构成，并且介电常数层可以由与高介电常数层相比具有相对较低的介电常数的材料构成。因为将低介电常数层设置在高介电常数层的侧面上，因此通过控制能级与势垒能级相等的能带，可以改进非易失性存储器器件特性，例如擦除特性。
图7至24是示出了制造存储器器件100的方法中的各个阶段的图。图7、9、11、13、15、17、19、21和23示出了存储器器件100的一部分的平面图，而图8、10、12、14、16、18、20、22和24示出了沿线I-I’的相应截面图。
参考图7和图8，单元区C和外围电路区P可以限定于衬底101上，并且多个外围电路设备190可以形成于外围电路区P中。外围电路元件190可以包括有源区191和平面栅电极192。平面栅极绝缘层193可以设置于平面栅电极192和衬底101之间。平面隔离物194可以设置在平面栅电极192的侧面上，并且有源区191可以形成于除了元件隔离膜195的区域之外的其余区域中。
衬底101可以是单晶硅或多晶硅衬底，并且可以包括掺杂有第一导电类型杂质的至少一个阱区。多个外围电路元件190可以设置于阱区上，并且位于单元区C的下部部分中的阱区可以是掺杂有P型杂质的区域。
参考图9和10，多个牺牲层121至128(牺牲层120)、多个绝缘层141至149(绝缘层140)以及层间绝缘层170可以形成于衬底101上。多个牺牲层120和绝缘层140可以形成于单元区C和外围电路区P中，然后可以从除了单元区C之外的区域中去除。层间绝缘层170可以形成于外围电路区P和单元区C中，并且可以形成于单元区C中的多个牺牲层120和绝缘层140上。
多个牺牲层120可以包括具有与多个绝缘层140不同的预定刻蚀选择性的材料。在示例实施例中，当多个绝缘层140由氧化硅形成时，多个牺牲层120可以由氮化硅形成。因此在后续工艺中，在允许保留多个绝缘层140的同时，可以仅去除多个牺牲层120。根据示例实施例，可以不同地改变多个牺牲层120和绝缘层140的个数和厚度。在图10中所示的示例实施例中，尽管将多个牺牲层120和绝缘层140示出为具有基本上相同的厚度，但是牺牲层120的一部分或者绝缘层140的一部分可以具有不同的厚度。
层间绝缘层170可以包括绝缘材料，例如氧化硅等，并且可以包括高密度等离子体(HDP)氧化物层、四乙基正硅酸盐(TEOS)氧化物层等。层间绝缘层170也可以在根据制造工艺的若干操作中形成。在示例实施例中，直接覆盖多个外围电路元件190的下部层间绝缘层170可以由具有良好间隙填充特性的HDP氧化物层形成，并且上部层间绝缘层170可以包括沉积速度相对快的TEOS氧化物层。
参考图11和图12，隔离绝缘层155可以由层间绝缘层170的上表面形成。按照与层间绝缘层170或多个绝缘层140的绝缘材料类似的方式，隔离绝缘层155可以包括诸如氧化硅等绝缘材料。在示例实施例中，隔离绝缘层155可以包括具有与多个牺牲层120的材料不同的预定刻蚀选择性的材料。
隔离绝缘层155可以允许将至少一个牺牲层128划分为多个区域。通过隔离绝缘层155分开的牺牲层128可以是在后续工艺中被串选择晶体管SST的栅电极层替代的层。
参考图13和图14，可以形成多个垂直孔VH。多个垂直孔VH可以穿过多个牺牲层120、多个绝缘层140和层间绝缘层170。
垂直孔VH可以按照凹进衬底101预定深度的形式来形成。因此，衬底101的一部分可以暴露于垂直孔的下部。外延层111可以使用选择性外延工艺来形成，其中将暴露到垂直孔VH的下部中的那部分衬底101用作种子。多个垂直孔VH可以包括与垂直孔的中心区域相对应的第一区域和从第一区域突出的多个第二区域，如上参考图3A所述。第二区域的端部可以具有凸起形状。
在示例实施例中，多个垂直孔VH的一部分可以形成为穿过隔离绝缘层155，并且多个垂直孔VH的个数和位置不局限于图13和图14所示的个数和位置，并且可以不同地改变。
参考图15和图16，势垒层166、电荷存储层164、隧穿层162和沟道层110可以顺序地形成于外部的多个垂直孔VH中。势垒层166、电荷存储层164、隧穿层162和沟道层110可以形成于多个垂直孔VH的第二区域中。在示例中，可以使用ALD或化CVD工艺在垂直孔VH中形成势垒层166、电荷存储层164和隧穿层162，并且沟道层110可以形成于隧穿层162的内侧上。沟道层110可以由具有预定杂质的多晶硅等形成。势垒层166可以包括高K电介质材料，并且也可以包括两个或更多个层。在这种情况下，高K电介质材料可以是具有比氧化硅高的介电常数的电介质材料。
参考图15，由于多个垂直孔VH的结构特性，可以在多个第二区域之间凹进的凹入区域而不是其他区域中相对地减小势垒层166、电荷存储层164、隧穿层162和沟道层110的宽度。此外与其他区域相比，可以进一步减小多个第二区域之间凹进的凹入区域中的沟道层110的宽度，或者可以将沟道层划分为彼此分离的多个区域。
参考图17和图18，嵌入式绝缘层115可以形成于多个沟道层110的内侧上。选择性地，在形成嵌入式绝缘层115之前可以进一步执行氢退火工艺，其中在包括氢和重氢的气氛下对形成有沟道层110的结构进行热处理。可以通过氢退火工艺来防止沟道层110中存在的主要晶体缺陷。
嵌入式绝缘层115可以形成于垂直孔VH的与多个垂直孔VH的中心部分相对应的第一区域中。如上所述，此外与其他区域相比，可以进一步减小多个第二区域之间凹进的凹入区域中的沟道层110的宽度，或者可以将沟道层划分为彼此分离的多个区域。例如，当显著减小沟道层110的宽度时，可以按照可以将沟道层110划分为多个区域的方式，在形成嵌入式绝缘层115的过程期间形成显著减薄的宽度的切口。
参考图19和图20，可以形成将多个牺牲层120和多个绝缘层140划分为多个区域的字线切口WC。字线切口WC可以沿第一方向(x轴方向)延伸，并且衬底101的一部分可以暴露于字线切口WC的下部。
参考图23和图24，可以经由字线切口WC用多个栅电极层131至138(栅电极层130)来代替多个牺牲层120。多个栅电极层130可以与多个绝缘层140一起形成栅极结构。
为了形成多个栅电极层130，可以执行经由字线切口WC仅选择性地去除多个牺牲层120的刻蚀工艺。在去除多个牺牲层120的同时，多个绝缘层140可以保留。栅电极层130可以形成于已经从中去除了多个牺牲层的区域中。
栅电极层130可以包括例如金属、多晶硅或者金属硅化物材料。金属硅化物材料可以是例如钴(C0)、镍(Ni)、铪(Hf)、铂(Pt)、钨(W)和钛(Ti)的硅化物材料。例如，当栅电极层130由金属硅化物构成时，可以执行硅化工艺以允许将硅(Si)嵌入到侧面开口中之后形成分离的金属层，从而形成栅电极层130。另一方面，在示例实施例中，栅电极层130可以包括多个金属层，例如钛(Ti)层、TiN层、钨(W)层等。
参考图21和图22，可以在字线切口WC的内侧上形成侧面隔离物109，并且可以通过将杂质注入到通过字线切口WC而暴露的衬底101的区域中来形成源极区103。可以通过在字线切口WC的内部上沉积绝缘材料并使用各向异性刻蚀工艺从除了字线切口WC的内侧之外的区域去除绝缘材料，来形成侧面隔离物109。可以通过使用离子注入工艺注入杂质来形成源极区103。在示例实施例中，源极区103可以包括N型杂质。
公共源线150可以形成于侧面隔离物109的内部空间中。公共源线150可以沿与衬底101上表面垂直的方向(例如z轴方向)和其中字线切口WC延伸的第一方向(例如x轴方向)延伸。公共源线150可以连接至多个栅极绝缘层140下面的源极区103同时与源极区直接接触。
此外，外围接触175可以形成为穿过层间绝缘层170，并且上部绝缘层171可以形成于层间绝缘层170的上表面上。与层间绝缘层170、隔离绝缘层155等情况类似，上部绝缘层171可以包括氧化硅。
参考图23和图24，穿过上部绝缘层171的柱头S可以形成于多个垂直结构VS的多个相应沟道层110上，并且接线接触CO可以形成于外围接触175上。与柱头S和接线接触CO相连的多个接线MO可以设置在上部绝缘层171上，并且第二上部绝缘层172可以形成于多个接线MO和上部绝缘层171(例如第一上部绝缘层171)上。此外，位线BL可以通过穿过第二上部绝缘层172来连接至多个接线MO。
多个位线BL可以连接至接线MO，以基于两个公共源极线150之间的隔离绝缘层将两个彼此相对的沟道层110彼此电连接，或者基于两个隔离绝缘层155之间的公共源极线150将两个彼此相对的沟道层110彼此电连接。
图25示出了包括根据示例实施例的存储器器件的电子设备的框图。
参考图25，根据示例实施例的存储设备1000可以包括与主机通信的控制器1010以及其中存储数据的存储器1020-1、1020-2和1020-3。相应存储器1020-1、1020-2和1020-3可以分别包括根据如上所述各种示例实施例的存储器器件100、200或300。
与控制器1010通信的主机可以提供为其中安装存储设备1000的多种电子设备，例如智能电话、数字摄像机、桌上型计算机、膝上型计算机或便携媒体播放器等。控制器1010可以接收主机传输的数据写入或者数据读取请求，并且可以产生命令CMD以允许将数据存储在存储器1020-1、1020-2或1020-3或从中读取数据。
如图25所示，一个或多个存储器1020-1、1020-2和1020-3可以在存储设备1000中与控制器1010并联连接。可以通过将多个存储器1020-1、1020-2和1020-3并联连接至控制器1010来实现具有如固态驱动器(SSD)中相对较大容量的存储器器件1000。
如上所述，在根据示例实施例的存储器器件中，使用单个垂直孔来形成多个存储器单元，从而提高了存储器器件的集成度，而同时允许沟道孔间距的增加。也就是说，沟道孔可以形成为具有扇翼形状，例如具有多个花瓣包围中心的花状顶视图，多个沟道层分离地设置在每一个翼中，例如花瓣形区域中。因为沟道层分离地设置在相同的沟道孔中，因此多个存储器单元可以形成于相同的沟道孔中。
因此，与例如使用多个沟道孔制造多个存储器单元相比，可以增加每单位面积的制造效率，从而提高存储器器件的集成度。此外，经由提高的面积效率可以显著地增加沟道孔的间距，并且从而可以降低刻蚀工艺的难度并且可以提高制造生产率。
本文已经公开了示例性实施例，且尽管采用了特定术语，然而它们仅用于一般的描述性意义，而不是为了限制的目的。在一些情况下，本领域技术人员应认识到，除非另外明确说明，否则结合特定实施例描述的特征、特性和/或元件可以单独使用或与结合其他实施例描述的特征、特性和/或元件相结合。因此，本领域技术人员将理解，在不脱离如所附权利要求中阐述的本发明的精神和范围的前提下，可以进行形式和细节上的各种改变。

Claims (20)

1.一种存储器器件，包括：
栅极结构，包括在衬底的上表面上堆叠的多个栅电极层；
多个垂直孔，沿与所述衬底的上表面垂直的方向延伸以穿过所述栅极结构；以及
分别在所述多个垂直孔中的多个垂直结构，所述多个垂直结构中每一个垂直结构包括嵌入式绝缘层以及彼此分离的多个沟道层，所述多个沟道层位于所述嵌入式绝缘层的外部。
2.根据权利要求1所述的存储器器件，其中：
所述多个垂直孔中的每一个包括中心部分中的第一区域以及沿多个方向从所述第一区域突出的多个第二区域，以及
所述嵌入式绝缘层在所述第一区域中，并且所述多个沟道层分别在所述多个第二区域中。
3.根据权利要求2所述的存储器器件，其中所述多个第二区域相对于所述第一区域彼此对称。
4.根据权利要求2所述的存储器器件，其中所述多个第二区域设置为至少三个区域。
5.根据权利要求2所述的存储器器件，其中所述多个沟道层通过所述多个第二区域之间的凹入部分彼此分离。
6.根据权利要求5所述的存储器器件，其中：
所述多个垂直结构中的每一个还包括栅极绝缘层，所述栅极绝缘层包括分别在所述多个沟道层外部的多个层，以及
所述栅极绝缘层的所述多个层的至少一部分包括通过所述凹入部分彼此分离的多个区域。
7.根据权利要求1所述的存储器器件，其中所述多个垂直孔的至少一部分包括同一垂直孔内沿不同方向突出的多个区域。
8.根据权利要求1所述的存储器器件，其中所述多个垂直结构中的每一个还包括所述多个沟道层外部的栅极绝缘层。
9.根据权利要求8所述的存储器器件，其中所述栅极绝缘层包括顺序地设置在所述多个沟道层外部的隧穿层和电荷存储层，并且所述电荷存储层被划分为多个区域。
10.一种存储器器件，包括：
栅极结构，包括在衬底的上表面上堆叠的多个栅电极层；
所述栅极结构的上表面上的层间绝缘层；
穿过所述层间绝缘层和所述栅极结构的多个垂直结构，所述多个垂直结构中的每一个包括嵌入式绝缘层和所述嵌入式绝缘层外部的多个沟道层；
多个柱头，分别直接连接至所述多个垂直结构之一中的多个沟道层；以及
多个位线，连接至所述多个柱头中的至少一个。
11.根据权利要求10所述的存储器器件，其中所述多个垂直结构从所述衬底的上表面延伸至所述层间绝缘层的上表面。
12.根据权利要求10所述的存储器器件，其中所述分别直接连接至所述多个垂直结构之一中的多个沟道层的多个柱头与所述多个位线中的不同位线相连。
13.根据权利要求12所述的存储器器件，还包括：隔离绝缘层，将所述层间绝缘层和所述多个栅电极层划分为分离的部分，所述多个垂直结构的一部分穿过所述隔离绝缘层。
14.根据权利要求13所述的存储器器件，其中所述多个垂直结构的穿过所述隔离绝缘层的部分中的每一个的多个沟道层通过所述多个柱头与不同的位线相连。
15.根据权利要求10所述的存储器器件，其中所述多个垂直结构中的同一垂直结构内的多个沟道层分别限定了不同的存储器单元。
16.一种存储器器件，包括：
栅极结构，包括在衬底的上表面上堆叠的多个栅电极层；
多个垂直孔，沿与所述衬底的上表面垂直的方向延伸以穿过所述栅极结构；以及
分别在所述多个垂直孔中的多个垂直结构，所述多个垂直结构中的每一个垂直结构包括通过同一垂直孔内的嵌入式绝缘层彼此分离的多个沟道层。
17.根据权利要求16所述的存储器器件，其中所述多个垂直孔中的每一个包括由多个第二区域包围的第一区域，所述嵌入式绝缘层填充所述第一区域，并且所述多个沟道层在所述第二区域中。
18.根据权利要求17所述的存储器器件，其中所述多个第二区域包括至少三个区域，所述嵌入式绝缘层完全填充所述第一区域，并且将所述第二区域中的所述多个沟道层分离。
19.根据权利要求17所述的存储器器件，其中所述第一区域在俯视图中具有基本上圆形的横截面，每一个第二区域在俯视图中具有基本上半椭圆的横截面，并且所述第二区域绕着所述第一区域的圆周按照彼此相等的距离布置。
20.根据权利要求16所述的存储器器件，其中每一个垂直孔内的多个沟道层是不同的存储器单元。
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