CN112470276A - 带有具有梅花形状的沟道结构的三维存储器件 - Google Patents

带有具有梅花形状的沟道结构的三维存储器件 Download PDF

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Abstract

公开了三维(3D)存储器件及用于形成其的方法的实施例。在一个示例中，一种3D存储器件包括衬底和沟道结构，所述沟道结构在所述衬底之上垂直地延伸，并且具有在平面图中包括多个花瓣的梅花形状。所述沟道结构包括，在所述多个花瓣中的每个花瓣中的半导体沟道和位于所述半导体沟道之上并且与所述半导体沟道接触的沟道插塞。

Description

带有具有梅花形状的沟道结构的三维存储器件
技术领域
本公开内容的实施例涉及三维(3D)存储器件及其制造方法。
背景技术
通过改进工艺技术、电路设计、编程算法和制造工艺将平坦存储单元缩放到更小的大小。然而，随着存储单元的特征大小逼近下限，平坦工艺和制造技术变得富有挑战和代价高昂。因此，平坦存储单元的存储密度逼近上限。
3D存储架构可以解决平坦存储单元中的密度极限。3D存储架构包括存储阵列和用于控制去往和来自存储阵列的信号的外围器件。
发明内容
本文中公开了3D存储器件及其制造方法的实施例。
在一个示例中，一种3D存储器件包括衬底和沟道结构，所述沟道结构在所述衬底之上垂直地延伸，并且具有在平面图中包括多个花瓣的梅花形状。所述沟道结构包括，在所述多个花瓣中的每个花瓣中的半导体沟道和位于所述半导体沟道之上并且与所述半导体沟道接触的沟道插塞。
在另一个示例中，一种3D存储器件包括：在平面图中从外到内按照该次序排列的各自遵循梅花形状的连续阻隔层、连续电荷捕获层和连续隧穿层。所述3D存储器件还包括：各自在横向上被设置在所述梅花形状的相应顶点处的所述连续隧穿层的部分的上方的多个分离的半导体沟道，以及各自在横向上被设置在所述多个半导体沟道中的相应半导体沟道的上方的多个分离的花瓣封盖层。所述3D存储器件进一步包括在横向上被所述多个花瓣封盖层和所述隧穿层包围的连续核心保护。所述花瓣封盖层和所述核心封盖层包括不同的电介质材料。
在仍然另一个示例中，公开了一种用于形成3D存储器件的方法。形成在衬底之上垂直地延伸并且在平面图中具有梅花形状的沟道孔。顺序地形成沿所述沟道孔的侧壁各自遵循所述梅花形状的阻隔层、电荷捕获层、隧穿层和半导体沟道层。在所述半导体沟道层上方形成保护层，以使得位于所述梅花形状的每个顶点处的所述保护层的顶点厚度大于位于所述梅花形状的边缘处的所述保护层的边缘厚度。使位于所述梅花形状的所述边缘处的所述保护层的部分氧化。移除所述保护层的所氧化的部分以暴露位于所述梅花形状的所述边缘处的所述半导体沟道层的部分，留下位于所述梅花形状的每个顶点处的所述保护层的剩余部分。移除所述半导体沟道层的所暴露的部分以将所述半导体沟道层分离成各自位于所述梅花形状的相应顶点处的多个半导体沟道。
在又另一个示例中，公开了一种用于形成3D存储器件的方法。形成在衬底之上垂直地延伸并且在平面图中具有梅花形状的沟道孔。沿所述沟道孔的侧壁从外到内按照该次序形成各自遵循所述梅花形状的连续阻隔层、连续电荷捕获层和连续隧穿层。形成各自在横向上被设置在位于所述梅花形状的相应顶点处的所述连续隧穿层的部分的上方的多个分离的半导体沟道。形成各自被设置在所述多个分离的半导体沟道中的相应半导体沟道之上并且与之接触的多个分离的沟道插塞。
附图说明
被并入本文并且构成本说明书的一部分的附图说明了本公开内容的实施例，并且与本说明书一起进一步用于阐述本公开内容的原理和使相关领域的技术人员能够制作和使用本公开内容。
图1说明了具有环形沟道结构的3D存储器件的一个横截面的平面图和另一个横截面的俯视透视图。
图2A和2B说明了根据本公开内容的一些实施例的具有梅花形状的一个示例性沟道结构的一个横截面的俯视透视图和横截面的平面图。
图3A-3G说明了根据本公开内容的一些实施例的用于形成具有梅花形状的沟道结构的一种示例性制造工艺。
图4是根据一些实施例的用于形成带有具有梅花形状的沟道结构的3D存储器件的一种示例性方法的流程图。
图5A和5B是根据一些实施例的用于形成带有具有梅花形状的沟道结构的3D存储器件的另一种示例性方法的流程图。
将参考附图描述本公开内容的实施例。
具体实施方式
尽管讨论了具体的配置和布置，但应当理解，这仅是出于说明的目的的。相关领域的技术人员应当认识到，可以使用其它的配置和布置而不脱离本公开内容的精神和范围。对于相关领域的技术人员应当显而易见，也可以在多种其它的应用中使用本公开内容。
应当指出，本说明书中对“一个(one)实施例”、“一个(an)实施例”、“一个示例实施例”、“一些实施例”等的引用指示所描述的实施例可以包括一个具体的特征、结构或者特性，但每个实施例可以不必包括该具体的特征、结构或者特性。此外，这样的短语不必指同一个实施例。进一步地，在结合一个实施例描述一个具体的特征、结构或者特性时，相关领域的技术人员将知道结合其它的实施例产生这样的特征、结构或者特性，不论是否作出了明确的描述。
概括地说，可以至少部分地根据上下文中的使用来理解术语。例如，至少部分地取决于上下文，如本文中使用的术语“一个或多个”可以被用于描述任何单数意义上的特征、结构或者特性，或者可以被用于描述复数意义上的特征、结构或者特性的组合。类似地，至少部分地取决于上下文，诸如是“一”、“一个”或者“那个”这样的术语再次可以被理解为传达单数使用或者传达复数使用。另外，再次至少部分地取决于上下文，术语“基于”可以被理解为不必旨在传达因素的排他的集合，而作为代替可以允许存在不必被明确地描述的额外的因素。
应当显而易见，应当以最宽泛的方式来解释本公开内容中的“在……上面”、“在……之上”和“在……上方”的意义，以使得“在……上面”不仅表示“直接在某物上面”，而还包括“在某物上面”而其间有中间的特征或者层的意义，以及，“在……之上”或者“在……上方”不仅表示“在某物之上”或者“在某物上方”的意义，而可以还包括其“在某物之上”或者“在某物上方”而其间没有任何中间的特征或者层(即，直接在某物上面)的意义。
进一步地，为了易于描述，可以在本文中使用空间相对术语(诸如“在……下面”、“在……之下”、“较低”、“在……之上”、“较高”等)以便描述如附图中说明的一个元素或者特征与另一个(些)元素或者特征的关系。除了附图中描绘的朝向之外，空间相对术语旨在还包括处在使用或者操作中的器件的不同的朝向。装置可以被另外地定向(被旋转90度或者被定向在其它的朝向处)，并且同样可以相应地解释本文中使用的空间相对描述语。
如本文中使用的，术语“衬底”指向其上添加随后的材料层的材料。可以对衬底自身进行图案化。被添加到衬底顶上的材料可以被图案化，或者可以保持不被图案化。此外，衬底可以包括多种半导体材料(诸如，硅、锗、砷化镓、磷化铟等)。可替换地，衬底可以是由非导电材料(诸如，玻璃、塑料或者蓝宝石晶圆)制成的。
如本文中使用的，术语“层”指包括具有厚度的区域的材料部分。层可以在整个底层或者上覆结构之上延伸，或者可以具有小于底层或者上覆结构的广度的广度。进一步地，层可以是具有小于连续结构的厚度的厚度的同构或者异构连续结构的区域。例如，层可以位于连续结构的顶面与底面之间或者之处的任意一对水平的平面之间。层可以水平地、垂直地和/或沿锥形表面延伸。衬底可以是一个层，可以包括位于其中的一个或多个层，和/或可以具有位于其上面、位于其之上和/或位于其之下的一个或多个层。一个层可以包括多个层。例如，一个互连层可以包括一个或多个导体和触点层(在其中形成互连线和/或垂直互连访问触点)和一个或多个电介质层。
如本文中使用的，术语“标称的/标称地”指在产品或者工艺的设计阶段期间设置的部件或者工艺操作的特性或者参数的期望或者目标值，以及期望值之上和/或之下的值的范围。值的范围可以起因于制造工艺中的轻微变化或者容限。如本文中使用的，术语“大约”指示可以基于与主题半导体器件相关联的具体的技术节点改变的给定的量的值。基于具体的技术节点，术语“大约”可以指示例如在值的10-30％(例如，值的±10％、±20％或者±30％)内改变的给定的量的值。
如本文中使用的，术语“3D存储器件”指具有可以被垂直地布置在横向朝向的衬底上面的存储单元以使得存储单元的数量可以在就衬底而言的垂直方向上按比例增加的半导体器件。如本文中使用的，术语“垂直的/垂直地”表示标称地垂直于衬底的横向表面。
在常规3D NAND闪存器件中，将存储单元布置在环形沟道结构的阵列的不同平面中。例如，图1说明了具有环形沟道结构101的3D存储器件100的AA平面中的一个横截面的平面图和另一个横截面的俯视透视图。沟道结构101垂直地在z方向上在衬底(未示出)之上延伸。应当指出，在图1中包括了x、y和z轴以进一步说明3D存储器件100中的部件的空间关系。x和y轴是在x-y平面中正交的，x-y平面平行于晶圆表面。衬底包括横向上在x-y平面中(即，在横向方向上)延伸的两个横向表面：位于晶圆的正面上的顶面，以及位于晶圆的与正面相对的背面上的底面。z轴垂直于x和y轴两者。如本文中使用的，在衬底在z方向上被放置在半导体器件的最低的平面中时，半导体器件(例如，3D存储器件100)的一个部件(例如，层或者器件)位于另一个部件(例如，层或者器件)“上面”、“之上”还是“之下”是在z方向(垂直于x-y平面的垂直方向)上相对于半导体器件的衬底确定的。贯穿本公开内容应用了相同的用于描述空间关系的概念。
3D存储器件100还包括存储堆叠层103，沟道结构101垂直地延伸贯穿存储堆叠层103。存储堆叠层103包括位于在z方向上与沟道结构101邻接的不同平面中的多个栅极线112以形成位于不同平面中的多个存储单元。每个栅极线112在横向上(例如，在x方向上)延伸以变成3D存储器件100的字线。存储堆叠层103还包括位于相邻的栅极线112之间的多个栅到栅电介质层(未示出)。换句话说，存储堆叠层103包括交织的栅极线112和栅到栅电介质层。环形沟道结构101在平面图中从外到内包括形成存储薄膜107、半导体沟道108和封盖层110的同心圆环。存储薄膜107在平面图中从外到内包括阻隔层102、电荷捕获层104和隧穿层106。每个栅极线112和同一个平面中的阻隔层102、电荷捕获层104、隧穿层106和半导体沟道108的相对应的部分形成相应存储单元。
在该设计中，可以通过增加x-y平面中的沟道结构101的密度和z方向上的栅极线112的数量(例如，存储堆叠层103的级/层的数量)增加存储单元密度，而同一个平面中的每个沟道结构101的存储单元的数量是固定的，即，为仅一个存储单元。然而，随着单元层/存储堆叠层级的数量保持增长，例如超过96，管理刻蚀剖面控制、大小均匀性和生产率之间的基本权衡正在变得日益富有挑战。例如，诸如是沟道孔阶段性刻蚀和用于沟道孔双重图案的互连这样的问题已经由于增加了的沟道结构密度和/或存储堆叠层级而遭遇严重挑战。
根据本公开内容的各种实施例提供带有具有梅花形状的沟道结构的3D存储器件以增加存储单元密度而不增加沟道结构密度或者存储堆叠层级。梅花形状可以具有多于两个花瓣(例如，3、4、5个等)，其中，在这多于两个花瓣中分别形成分离的半导体沟道，以使得在同一个平面中，可以为具有梅花形状的每个沟道结构形成多于两个存储单元。由于“角效应”，沿具有梅花形状的沟道孔的侧壁设置的薄膜的厚度可以变得在梅花形状的每个顶点处比在边缘处大。通过利用由角效应引起的薄膜厚度分布，半导体沟道拆分工艺可以将连续半导体沟道层分离成多个分立的具有或者不具有刻蚀停止层的半导体沟道。因此，可以增加同一个平面中的每单位面积的存储单元密度以解决上面描述的各种问题(诸如沟道孔阶段性刻蚀和用于沟道孔双重图案的互连)。
在一些实施例中，半导体沟道拆分工艺涉及使保护层(例如，氮化硅薄膜)的部分氧化，之后跟随对位于梅花形状的顶点处的保护层的未氧化部分有选择地对位于边缘处的已氧化部分进行湿法刻蚀。然后可以在湿法刻蚀之后通过使用保护层的剩余部分作为刻蚀掩模/刻蚀停止层将半导体层沟道(例如，多晶硅薄膜)拆分成分离的半导体沟道。可以更容易地控制氧化工艺(例如，原位蒸发(ISSG)氧化)和选择性湿法刻蚀工艺，因此更好地控制作为刻蚀掩模/刻蚀停止层的保护层的剩余部分的厚度剖面。在一些实施例中，在沟道结构的上端中(例如，分别在分离的半导体沟道之上并且与之接触地)形成分离的沟道插塞以增加沟道结构的上端上的用于使位线触点着陆的接触面积，因此增大用于位线触点的工艺窗口。可以通过回蚀保护层的剩余部分的顶部、之后跟随沉积与半导体沟道相同的半导体材料(诸如，多晶硅)来形成沟道插塞。
图2A和2B说明了根据本公开内容的一些实施例的具有梅花形状的一个示例性沟道结构200的一个横截面的俯视透视图和横截面的平面图。在一些实施例中，图2A和2B中的每项示出了沟道结构200的BB平面中的横截面的俯视透视图，图2A示出了沟道结构200的CC平面中的横截面的平面图，以及图2B示出了沟道结构200的C’C’平面中的顶面或者横截面的平面图。应当理解，尽管未在图2A和2B中示出，但可以将在上面就图1中的3D存储器件100描述的衬底和具有交织的栅极线112和栅到栅电介质层的存储堆叠层103类似地应用于具有沟道结构200的3D存储器件。例如，3D存储器件可以包括：位于衬底之上的具有交织的栅极线(字线)和栅到栅电介质层的存储堆叠层，以及如在下面详细描述的各自垂直地延伸贯穿衬底之上的存储堆叠层并且具有梅花形状的沟道结构200的阵列。衬底(未示出)可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上有硅(SOI)或者任何其它合适的材料。在一些实施例中，衬底是薄衬底(例如，半导体层)，薄衬底是通过磨削、湿法/干法刻蚀、化学机械抛光(CMP)或者其任意组合从正常厚度被减薄的。
根据一些实施例，如在图2A和2B中示出的，与常规的环形沟道结构不同，沟道结构200具有梅花形状，梅花形状在平面图中具有四个花瓣202A、202B、202C和202D。在一些实施例中，每个花瓣202A、202B、202C或者202D具有标称上相同的大小和形状。在一些实施例中，相邻的花瓣202A、202B、202C和202D被倾斜标称上相同的角度(例如，90°)。梅花形状可以具有位于相应花瓣202A、202B、202C或者202D中的四个顶点。如在图2A和2B中示出的，梅花形状的相应花瓣202A、202B、202C或者202D的每个顶点可以是弯曲的。应当理解，在一些示例中，每个顶点也可以具有任何其它合适的形状。梅花形状可以还包括连接顶点的边。换句话说，根据一些实施例，每个顶点是两个边在其处相交的凸角。
沟道结构200可以包括遵循梅花形状并且沿沟道结构200的沟道孔的侧壁被形成的存储薄膜207。在一些实施例中，存储薄膜207是在平面图中从外到内按照该次序包括阻隔层204、电荷捕获层206和隧穿层208的复合电介质层。在一些实施例中，阻隔层204、电荷捕获层206和隧穿层208中的每项是遵循梅花形状的连续层。根据一些实施例，阻隔层204、电荷捕获层206和隧穿层208中的每项的厚度(在x-y平面中)是在平面图中标称上均匀的。即，阻隔层204可以具有标称上均匀的厚度，电荷捕获层206可以具有标称上均匀的厚度，并且隧穿层208可以具有标称上均匀的厚度。应当理解，在不同的示例中，阻隔层204、电荷捕获层206和隧穿层208的厚度可以是标称上相同或者不同的。
阻隔层204(也被称为“阻隔氧化物”)可以沿沟道孔的侧壁被形成，并且可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或者其任意组合。在一些实施例中，栅电介质层(未示出)在横向上被设置在阻隔层204与栅极线(未示出)之间，或者是与阻隔层204接触的栅极线的部分。例如，栅电介质层可以包括高k电介质，高k电介质包括但不限于氧化铝(Al2O3)、氧化铪(HfO2)、氧化锆(ZnO2)、氧化钽(Ta2O5)等。
电荷捕获层206(也被称为“存储氮化物”)可以在阻隔层204上方被形成，例如是与阻隔层204的整个内表面接触的连续层。在一些实施例中，电荷捕获层206存储电荷(例如，来自半导体沟道210A、210B、210C和210D的电子或者空穴)。电荷捕获层206中的电荷的存储或者移除可以影响半导体沟道210A、210B、210C和210D的开/关状态和/或传导性。电荷捕获层206可以包括氮化硅、氮氧化硅、硅或者其任意组合。
隧穿层208(也被称为“隧道氧化物”)可以在电荷捕获层206的上方被形成，例如是与电荷捕获层206的整个内表面接触的连续层。可以在x-y方向上将电荷捕获层206夹在两个连续层：阻隔层204和隧穿层208之间。电荷(例如，来自半导体沟道210A、210B、210C和210D的电子或者空穴)可以通过隧穿层208隧穿到电荷捕获层206。隧穿层208可以包括氧化硅、氮氧化硅或者其任意组合。在一些实施例中，阻隔层204包括氧化硅，电荷捕获层206包括氮化硅，并且隧穿层208包括氧化硅。对于3D NAND闪存的电荷捕获类型，存储薄膜207因此可以被称为“ONO”存储薄膜。
根据一些实施例，如在图2A中示出的，沟道结构200进一步包括分别位于四个花瓣202A、202B、202C和202D中的四个半导体沟道210A、210B、210C和210D。在一些实施例中，半导体沟道210A、210B、210C和210D是彼此分离的。每个半导体沟道210A、210B、210C或者210D可以被设置在位于梅花形状的花瓣202A、202B、202C或者202D中的相应顶点处的隧穿层208的部分的上方。即，根据一些实施例，每个半导体沟道210A、210B、210C或者210D在梅花形状的边缘处是与其它的半导体沟道210A、210B、210C和210D断开的。应当理解，在一些示例中，半导体沟道210A、210B、210C或者210D可以在横向上从梅花形状的顶点延伸到边，但在梅花形状的边缘处仍然与其它的半导体沟道210A、210B、210C和210D隔开一定的距离。
每个半导体沟道210A、210B、210C或者210D可以提供通过隧穿层208隧穿到电荷捕获层206的电荷(例如，电子或者空穴)。每个半导体沟道210A、210B、210C或者210D可以包括硅(诸如非晶硅、多晶硅或者单晶硅)。在一些实施例中，每个半导体沟道210A、210B、210C或者210D包括多晶硅。根据一些实施例，如在图2A中示出的，每个半导体沟道210A、210B、210C或者210D的厚度(在x-y平面中)是在平面图中标称上均匀的。每个半导体沟道210A、210B、210C或者210D的厚度可以在大约10nm到大约15nm之间，诸如在10nm到15nm之间(例如是，10nm、10.5nm、11nm、11.5nm、12nm、12.5nm、13nm、13.5nm、14nm、14.5nm、15nm、任何以这些值中的任意值为下界的范围、或者在任何由这些值中的任意两个值定义的范围中)。
通过在沟道结构200的梅花形状的不同顶点处(例如，分别在花瓣202A、202B、202C和202D中)将连续半导体沟道(例如，图1中的108)分离成分离的半导体沟道210A、210B、210C和210D，图2A和2B中的沟道结构200在平面图中在同一个平面中包括四个存储单元212A、212B、212C和212D，因此增大存储单元密度。根据一些实施例，每个存储单元212A、212B、212C或者212D与花瓣202A、202B、202C和202D中的相应花瓣相对应。与花瓣202A、202B、202C和202D一样，每个存储单元212A、212B、212C或者212D可以具有标称上相同的大小和形状，并且相邻的存储单元212A、212B、212C和212D可以被倾斜标称上相同的角度(例如，图2A和2B中的90°)。每个存储单元212A、212B、212C或者212D可以包括相应分离的半导体沟道210A、210B、210C或者210D，并且四个存储单元212A、212B、212C和212D共享在平面图中从外到内按照该次序排列的连续阻隔层204、连续电荷捕获层206和连续隧穿层208。例如，存储单元212A可以包括半导体沟道210A和位于花瓣202A中的阻隔层204、电荷捕获层206和隧穿层208的部分。类似地，存储单元212B可以包括半导体沟道210B和位于花瓣202B中的阻隔层204、电荷捕获层206和隧穿层208的部分；存储单元212C可以包括半导体沟道210C和位于花瓣202C中的阻隔层204、电荷捕获层206和隧穿层208的部分；存储单元212D可以包括半导体沟道210D和位于花瓣202D中的阻隔层204、电荷捕获层206和隧穿层208的部分。可以将每个存储单元212A、212B、212C或者212D电连接到相应栅极线(未示出)。应当理解，在一些示例中，可以将存储单元212A、212B、212C和212D电连接到同一个栅极线(未示出)。
在一些实施例中，根据一些实施例，如在图2A中示出的，沟道结构200还包括分别位于四个202A、202B、202C和202D中的四个花瓣封盖层216A、216B、216C和216D。在一些实施例中，与半导体沟道210A、210B、210C和210D一样，花瓣封盖层216A、216B、216C和216D是彼此分离的。每个花瓣封盖层216A、216B、216C或者216D可以被设置在位于梅花形状的花瓣202A、202B、202C或者202D中的相应顶点处的半导体沟道210A、210B、210C和210D中的相应半导体沟道的上方。即，根据一些实施例，每个花瓣封盖层216A、216B、216C或者216D在梅花形状的边缘处是与其它的花瓣封盖层216A、216B、216C和216D断开的。在一些实施例中，每个花瓣封盖层216A、216B、216C或者216D的厚度是在平面图中非均匀的。例如，每个花瓣封盖层216A、216B、216C或者216D的厚度可以在中部较大，并且向其边缘处逐渐减小。每个花瓣封盖层216A、216B、216C或者216D可以包括电介质(诸如氮化硅)。如在下面就制造工艺描述的，花瓣封盖层216A、216B、216C和216D可以是在从连续半导体沟道层中拆分分离的半导体沟道210A、210B、210C和210D时充当刻蚀掩模/停止层的保护层(例如，氮化硅层)的剩余部分(例如，未氧化的部分)。
在一些实施例中，沟道结构200进一步包括填充沟道结构200的剩余空间的连续核心封盖层214。根据一些实施例，在平面图中，核心封盖层214位于沟道结构200的中部(核心)，并且被隧穿层208和花瓣封盖层216A、216B、216C和216D包围。核心封盖层214可以包括电介质(诸如氧化硅)。核心封盖层214和花瓣封盖层216A、216B、216C和216D两者可以为沟道结构200提供机械支撑。在一些实施例中，核心封盖层214和每个花瓣封盖层216A、216B、216C或者216D包括不同的电介质材料，诸如位于核心封盖层214中的氧化硅和位于花瓣封盖层216A、216B、216C或者216D中的氮化硅。因此，在其中移除存储薄膜207的部分(例如，位于梅花形状的边缘处的)的一些情况下，核心封盖层214可以针对刻蚀保护花瓣封盖层216A、216B、216C和216D，因此为沟道结构200提供更好的机械支撑。应当理解，在一些示例中，可以用核心封盖层214内的气隙替换核心封盖层214的部分。即，在一些示例中，可以用核心封盖层214部分地填充沟道结构200的剩余空间。
在一些实施例中，根据一些实施例，如在图2B中示出的，沟道结构200进一步包括分别位于四个花瓣202A、202B、202C和202D中的四个沟道插塞218A、218B、218C和218D。在一些实施例中，沟道插塞218A、218B、218C和218D是彼此分离的。每个沟道插塞218A、218B、218C或者218D可以在横向上被设置在位于梅花形状的花瓣202A、202B、202C或者202D中的相应顶点处的隧穿层208的部分的上方。即，根据一些实施例，每个沟道插塞218A、218B、218C或者218D在梅花形状的边缘处是与其它的沟道插塞218A、218B、218C和218D断开的。在一些实施例中，每个沟道插塞218A、218B、218C或者218D的厚度是在平面图中非均匀的。例如，每个沟道插塞218A、218B、218C或者218D的厚度可以在中部较大，并且向其边缘处逐渐减小。
可以在横向上将每个沟道插塞218A、218B、218C或者218D与位于梅花形状的相应花瓣202A、202B、202C或者202D中相应半导体沟道210A、210B、210C或者210D和相应花瓣封盖层216A、216B、216C或者216D对齐。即，根据一些实施例，每个沟道插塞218A、218B、218C或者218D例如通过具有相同的大小和形状与位于同一个花瓣202A、202B、202C或者202D下面的相应半导体沟道210A、210B、210C或者210D和相应花瓣封盖层216A、216B、216C或者216D的组合相匹配。在一些实施例中，在每个花瓣202A、202B、202C或者202D中，沟道插塞218A、218B、218C或者218D的横向尺寸大于半导体沟道210A、210B、210C或者210D的横向尺寸。例如，位于沟道结构200的顶部中的沟道插塞218A、218B、218C或者218D的大小大于位于下面的半导体沟道210A、210B、210C或者210D的大小，因此增大用于在沟道结构200的顶面上使位线触点着陆的接触面积和工艺窗口。在一些实施例中，分别在分离的沟道插塞218A、218B、218C和218D之上并且与之接触地设置四个分离的位线触点(未示出)。在一些实施例中，沟道插塞218A、218B、218C或者218D还充当相应3D NAND存储串的漏极的部分。尽管未示出，但应当理解，在一些示例中，每个沟道插塞218A、218B、218C或者218D可以在横向上进一步向外延伸，以便也与位于梅花形状的相应花瓣202A、202B、202C或者202D中的隧穿层208的部分对齐，或者以便也与位于梅花形状的相应花瓣202A、202B、202C或者202D中的隧穿层208和电荷捕获层206的部分对齐。换句话说，可以在横向上将每个沟道插塞218A、218B、218C或者218D设置在位于梅花形状的花瓣202A、202B、202C或者202D中的相应顶点处的电荷捕获层206的部分的上方或者位于梅花形状的花瓣202A、202B、202C或者202D中的相应顶点处的阻隔层204的部分的上方。
每个沟道插塞218A、218B、218C或者218D可以包括半导体(诸如多晶硅)。在一些实施例中，每个沟道插塞218A、218B、218C或者218D和每个半导体沟道210A、210B、210C或者210D包括相同的半导体材料(诸如多晶硅)。因此，在同一个花瓣202A、202B、202C或者202D中具有相同的材料的每个半导体沟道210A、210B、210C或者210D与相应沟道插塞218A、218B、218C或者218D之间的边界/界面可以不是在沟道结构200中可辨认的。如在本文中阐述的，如在图2A和2B的俯视透视图中示出的，每个半导体沟道210A、210B、210C或者210D与相应沟道插塞218A、218B、218C或者218D之间的边界/界面是与相应花瓣封盖层216A、216B、216C或者216D的顶面共面的。根据一些实施例，相应花瓣202A、202B、202C或者202D中的半导体沟道210A、210B、210C或者210D和花瓣封盖层216A、216B、216C或者216D因此不垂直地沿沟道结构200的整个深度延伸。在一些实施例中，半导体沟道210A、210B、210C或者210D和花瓣封盖层216A、216B、216C或者216D是与彼此共面的，并且每个半导体沟道210A、210B、210C或者210D被设置在位于梅花形状的同一个花瓣202A、202B、202C或者202D中的沟道插塞218A、218B、218C和218D中的相应一个沟道插塞之下并且与之接触。
在一些实施例中，沟道结构200的上部包括位于梅花形沟道的每个顶点处的从外到内按照该次序排列的连续阻隔层204、连续电荷捕获层206、连续隧穿层208、分离的沟道插塞218A、218B、218C和218D和连续核心封盖层214。在一些实施例中，在沟道插塞218A、218B、218C和218D之下，沟道结构200包括位于梅花形状的每个顶点处的从外到内按照该次序排列的连续阻隔层204、连续电荷捕获层206、连续隧穿层208、分离的半导体沟道210A、210B、210C和210D、分离的花瓣封盖层216A、216B、216C和216D以及核心封盖层214。在一些实施例中，沟道结构200包括位于梅花形状的边缘处的从外到内按照该次序排列的连续阻隔层204、连续电荷捕获层206、连续隧穿层208和连续核心封盖层214。
尽管未在图2A和2B中示出，但应当理解，可以包括任何其它合适的部件作为具有沟道结构200的3D存储器件的部分。例如，可以在3D存储器件中包括用于金属路由(即，将存储单元212A、212B、212C和212D电连接到互连(例如，中段制程(MEOL)互连和后段制程(BEOL)互连))的局部触点(诸如位线触点、字线触点和源线触点)。例如，可以使用如上面描述的从顶面贯穿相应沟道插塞218A、218B、218C或者218D的位线触点对每个半导体沟道210A、210B、210C或者210D进行金属路由。在一些实施例中，3D存储器件进一步包括外围电路，诸如用于促进存储单元212A、212B、212C和212D的操作的任何合适的数字、模拟和/或混合信号外围电路。例如，外围电路可以包括页缓冲器、解码器(例如，行解码器和列解码器)、感知放大器、驱动器、充电泵、电流或者电压参考或者任何有源或者无源的电路部件(例如，晶体管、二极管、电阻器或者电容器)中的一项或多项。
应当理解，尽管图2A和2B中的花瓣202A、202B、202C和202D的数量和半导体沟道210A、210B、210C和210D的数量是4，但具有梅花形状的沟道结构中的花瓣和其中的相对应的半导体沟道的数量不限于是4，并且可以是任何大于2的整数(诸如3、4、5等)。
图3A-3G说明了根据本公开内容的一些实施例的用于形成具有梅花形状的沟道结构的一种示例性制造工艺。图3F和3G中的每项说明了形成沟道结构时相应中间结构的EE平面中的横截面的平面图以及中间结构的DD平面中的另一个横截面的俯视透视图。图4是根据一些实施例的用于形成带有具有梅花形状的沟道结构的3D存储器件的一种示例性方法400的流程图。图5A和5B是根据一些实施例的用于形成带有具有梅花形状的沟道结构的3D存储器件的另一种示例性方法500的流程图。图3A-3G、4、5A和5B中描绘的3D存储器件的示例包括具有图2A和2B中描绘的沟道结构200的3D存储器件。将一起描述图3A-3G、4、5A和5B。应当理解，方法400和500中示出的操作不是详尽的，并且也可以在所说明的操作中的任意操作之前、之后或者之间执行其它的操作。进一步地，可以同时地或者按照与图4、5A和5B中示出的次序不同的次序执行这些操作中的一些操作。
参考图4，方法400在操作402处开始，在该操作中，形成在衬底之上垂直地延伸并且在平面图中具有梅花形状的沟道孔。在一些实施例中，梅花形状包括多个花瓣。根据一些实施例，花瓣的数量大于2。衬底可以是硅衬底。
如在图3A中说明的，在衬底(未示出)之上形成垂直地延伸并且在平面图中具有带有四个花瓣的梅花形状的沟道孔。可以使用光刻、显影和刻蚀使与沟道孔的梅花形状相对应的刻蚀掩模(例如，软刻蚀掩模和/或硬刻蚀掩模)成像。然后可以使用湿法刻蚀和/或干法刻蚀(诸如深反应离子刻蚀(DRIE))利用刻蚀掩模贯穿堆叠结构地刻蚀沟道孔，堆叠结构或者是包括交织的导体层和电介质层的存储堆叠层，或者是包括交织的牺牲层和电介质层的电介质堆叠层。
方法400继续前进到操作404，如在图4中说明的，在该操作中，沿沟道孔的侧壁从外到内按照该次序形成各自遵循梅花形状的连续阻隔层、连续电荷捕获层和连续隧穿层。在一些实施例中，如在图5A中示出的，在操作504处，顺序地系形成沿沟道孔的侧壁的各自遵循梅花形状的阻隔层、电荷捕获层、隧穿层和半导体沟道层。阻隔层、电荷捕获层、隧穿层和半导体沟道层中的每项可以是连续的层。在一些实施例中，为了顺序地形成阻隔层、电荷捕获层、隧穿层和半导体沟道层，沿沟道孔的侧壁顺序地沉积氧化硅、氮化硅、氧化硅和多晶硅的层。沉积可以包括原子层沉积(ALD)。在一些实施例中，阻隔层、电荷捕获层、隧穿层和半导体沟道层中的每项的厚度是在平面图中标称上均匀的。
如在图3A中说明的，顺序地形成沿沟道孔的侧壁并且因此在平面图中各自遵循沟道孔的梅花形状的阻隔层302、电荷捕获层304、隧穿层306和半导体沟道层308。在一些实施例中，使用包括但不限于物理气相沉积(PVD)、化学气相沉积(CVD)、ALD或者其任意组合的一种或多种薄膜沉积工艺沿沟道孔的侧壁顺序地沉积电介质层(诸如，一层氧化硅、一层氮化硅和一层氧化硅)以形成阻隔层302、电荷捕获层304和隧穿层306。然后可以使用包括但不限于PVD、CVD、ALD或者其任意组合的一种或多种薄膜沉积工艺在氧化硅的层(隧穿层306)的上方沉积一层半导体材料(诸如多晶硅)以形成半导体沟道层308。在一些实施例中，使用保形涂层工艺(诸如ALD)沉积阻隔层302、电荷捕获层304、隧穿层306和半导体沟道层308中的每项，以使得阻隔层302、电荷捕获层304、隧穿层306和半导体沟道层308中的每项可以具有在平面图中在x-y平面中标称上均匀的厚度。在一些实施例中，可以通过例如控制ALD的沉积速率和/或时间将半导体沟道层308的厚度控制在大约10nm到大约15nm之间(诸如，10nm到15nm之间)。
方法400继续前进到操作406，如在图4中说明的，在该操作中，形成各自在横向上被设置在位于梅花形状的相应顶点处的连续隧穿层的部分的上方的多个分离的半导体沟道。在一些实施例中，如在图5A中示出的，在操作506处，在半导体沟道层上方形成保护层，以使得位于梅花形状的每个顶点处的保护层的顶点厚度大于位于梅花形状的边缘处的保护层的边缘厚度。在一些实施例中，为了形成保护层，使用ALD在半导体沟道层上方沉积一层氮化硅而不填充沟道孔。
如在图3A中说明的，在半导体沟道层308的上方形成保护层310。根据一些实施例，保护层310的厚度在梅花形状的顶点和边之间不同。在一些实施例中，保护层310的顶点厚度ta大于边缘厚度te。可以使用包括但不限于PVD、CVD、ALD或者其任意组合的一种或多种薄膜沉积工艺在半导体沟道层308的上方沉积一层氮化硅或者任何其它的与半导体沟道层308的材料(例如，多晶硅)不同并且可以形成其原生氧化物的合适材料以形成保护层310。在一些实施例中，ALD由于其精确控制沉积厚度的能力而被用于沉积保护层310。在梅花形状的每个顶点中，“角效应”可以使更多的沉积材料在两个边在其处相交的角处累积。因此，保护层310的厚度可以变得在每个顶点处比在边缘处大。可以例如通过控制ALD的沉积速率和/或时间来控制保护层310的厚度，以确保期望的厚度分布(例如，ta>te)而不填充沟道孔。即，可以将阻隔层302、电荷捕获层304、隧穿层306、半导体沟道层308和保护层310的总厚度控制为在沟道孔的中部留下空隙312，这可以充当未来的工艺的通道。
如在图5A中示出的，在操作508处，使位于梅花形状的边缘处的保护层的部分氧化。氧化可以包括湿法氧化或者化学氧化。
如在图3B中说明的，使位于梅花形状的边缘处的保护层310(在图3A中示出)的部分氧化以在梅花形状的边缘处形成原生氧化物314。在其中保护层310包括氮化硅的一些实施例中，原生氧化物(保护层310的已氧化的部分)包括氧化硅。应当理解，取决于氧化工艺(例如，从原生氧化物移除氮原子和离子的广度)，原生氧化物314可以全部是氧化硅、全部是氮氧化硅或者是氧化硅和氮氧化硅的混合物。在一些实施例中，通过热氧化工艺使保护层310的部分氧化。使用分子氧作为氧化剂的干法氧化或者使用水蒸气作为氧化剂的湿法氧化可以被用于在例如不大于大约850℃的温度下形成原生氧化物。例如，热氧化可以包括ISSG工艺，ISSG工艺使用氧气和氢气来产生蒸汽形式的水。可以通过热氧化温度和/或时间来控制产生的原生氧化物314的厚度。在一些实施例中，通过湿法化学氧化工艺(例如包括臭氧)使保护层310的部分氧化。在一些实施例中，湿法化学物是氢氟酸和臭氧的混合物(例如，FOM)。可以通过湿法化学物组成、温度和/或时间来控制产生的原生氧化物314的厚度。
由于ta与te之间的厚度差异，位于边缘处的保护层310的部分可以比位于顶点处的保护层310的部分更快地被氧化。因此，通过控制氧化工艺的停止时间，可以从保护层310形成位于梅花形状的每个顶点处的保护层310的剩余部分310A、310B、310C和310D(例如，由于氧化而具有减小了的厚度)。如在图3B中示出的，保护层310的剩余部分310A、310B、310C和310D在梅花形状的边缘处被保护层310的原生氧化物314覆盖和隔开。
如在图5A中示出的，在操作510处，移除保护层的已氧化的部分以暴露位于梅花形状的边缘处的半导体沟道层的部分，留下位于梅花形状的每个顶点处的保护层的剩余部分。在一些实施例中，为了移除保护层的已氧化的部分，对保护层的剩余部分有选择地对保护层的已氧化的部分进行湿法刻蚀。
如在图3C中说明的，移除原生氧化物314(图3B中示出的保护层310的已氧化的部分)以暴露位于梅花形状的边缘处的半导体沟道层308的部分，留下位于梅花形状的顶点处的保护层310的剩余部分310A、310B、310C和310D。可以使用任何对保护层310的剩余部分310A、310B、310C和310D有选择性(例如，具有高于大约5的选择性)的合适刻蚀剂对原生氧化物314进行湿法刻蚀直到位于梅花形状的边缘处的原生氧化物314被刻蚀掉、暴露位于梅花形状的边缘处的半导体沟道层308的部分为止。在其中保护层310包括氮化硅的一些实施例中，贯穿空隙312地施加包括氢氟酸的湿法刻蚀剂以有选择地刻蚀掉包括氧化硅的原生氧化物314，留下包括氮化硅的保护层310的剩余部分310A、310B、310C和310D。根据一些实施例，在刻蚀之后，暴露位于梅花形状的边缘处的半导体沟道层308的部分，而位于梅花形状的顶点处的半导体沟道层308的部分仍然被保护层310的剩余部分310A、310B、310C和310D(作为刻蚀掩模/停止层)覆盖和保护。
如在图5B中示出的，在操作512处，移除位于梅花形状的边缘处的半导体沟道的已暴露的部分以将半导体沟道层分离成各自位于梅花形状的相应顶点处的多个半导体沟道。在一些实施例中，为了移除半导体沟道层的部分，对半导体沟道层进行湿法刻蚀直到被保护层的剩余部分停止为止。
如在图3D中说明的，移除位于梅花形状的边缘处的半导体沟道层308(在图3C中示出)的已暴露的部分以将半导体沟道层308分离成各自位于梅花形状的相应顶点处的四个分离的半导体沟道308A、308B、308C和308D。可以对半导体沟道层308进行湿法刻蚀直到被保护层310的剩余部分310A、310B、310C和310D停止为止。即，保护层310的剩余部分310A、310B、310C和310D可以保护半导体沟道308A、308B、308C和308D免于遭受湿法刻蚀。在其中半导体沟道层308包括多晶硅的一些实施例中，贯穿空隙312地施加包括氢氧化四甲铵(TMAH)的刻蚀剂以对半导体沟道层308进行湿法刻蚀。在一些实施例中，与半导体沟道层308一样，每个半导体沟道308A、308B、308C或者308D的厚度是在平面图中标称上均匀的，诸如在10nm到15nm之间。根据一些实施例，因此形成各自在横向上被设置在位于梅花形状的相应顶点处的连续隧穿层306的部分的上方的多个分离的半导体沟道308A、308B、308C和308D。根据一些实施例，保护层310的剩余部分310A、310B、310C和310D在对半导体沟道层308进行的湿法刻蚀之后分别仍然保持在分离的半导体沟道308A、308B、308C和308D的上方，并且与图2A中示出的花瓣封盖层216A、216B、216C和216D相对应。
如在图5B中示出的，在操作514处，形成核心封盖层以填充沟道孔。如在图3E中说明的，可以使用包括但不限于PVD、CVD、ALD或者其任意组合的一种或多种薄膜沉积工艺向空隙312(在图3D中示出)中沉积一层氧化硅或者任何其它的与保护层310的剩余部分310A、310B、310C和310D的材料不同的电介质以完全填充沟道孔(没有空隙)或者部分地填充沟道孔(具有空隙)，以便形成核心封盖层316。
回头参考图4，方法400继续前进到操作408，在该操作中，形成各自被设置在多个分离的半导体沟道中的相应半导体沟道之上并且与之接触的多个分离的沟道插塞。如在图5B中示出的，在操作516处，移除位于梅花形状的每个顶点处的保护层的剩余部分的顶部以形成凹槽。
如在图3F中说明的，通过分别回蚀保护层310的剩余部分310A、310B、310C和310D的顶部在梅花形状的顶点处形成凹槽318A、318B、318C和318D。在一些实施例中，使用湿法刻蚀来有选择地刻蚀保护层310的剩余部分310A、310B、310C和310D。例如，可以施加包括磷酸的湿法刻蚀剂以使用包括氮化硅的保护层310的剩余部分310A、310B、310C和310D的顶部。可以通过控制刻蚀速率和/或时间来控制刻蚀深度(即，凹槽318A、318B、318C和318D的深度)。尽管未在图3F中示出，但应当理解，在一些实施例中，电荷捕获层304可以包括氮化硅(与保护层310的剩余部分310A、310B、310C和310D相同的材料)，并且因此也可以被刻蚀。在一些示例中，由于与保护层310的剩余部分310A、310B、310C和310D相比在x-y平面中的电荷捕获层304的更小的厚度，电荷捕获层304的刻蚀深度可以小于剩余部分310A、310B、310C和310D的刻蚀深度。尽管未示出，但应当理解，在一个示例中，隧穿层306的顶部或者隧穿层306和电荷捕获层304的顶部也可以被回蚀以变成凹槽318A、318B、318C和318D的部分。
如在图5B中示出的，在操作518处，向凹槽中沉积半导体材料以位于梅花形状的每个顶点处的沟道插塞。如在图3G中说明的，在梅花形状的顶点处形成四个分离的沟道插塞320A、320B、320C和320D。根据一些实施例，每个沟道插塞320A、320B、320C或者320D是在相应半导体沟道308A、308B、308C或者308D之上并且与之接触以及在保护层310的相应剩余部分310A、310B、310C或者310D之上并且与之接触地被形成的。为了形成沟道插塞320A、320B、320C和320D，可以使用包括但不限于PVD、CVD、ALD或者其任意组合的一种或多种薄膜沉积工艺沉积诸如是多晶硅或者任何其它的半导体材料(例如，与半导体沟道308A、308B、308C和308D相同的材料)这样的半导体材料以填充凹槽318A、318B、318C和318D(在图3F中示出)。在一些实施例中，执行平坦化工艺(诸如刻蚀和/或CMP)以移除过多的沉积的半导体材料，并且使沟道结构的顶面平坦化，例如，移除随凹槽318A、318B、318C和318D一起形成的电荷捕获层304的任何凹槽。
根据本公开内容的一个方面，一种3D存储器件包括衬底和沟道结构，所述沟道结构在所述衬底之上垂直地延伸，并且具有在平面图中包括多个花瓣的梅花形状。所述沟道结构包括，在所述多个花瓣中的每个花瓣中的半导体沟道和位于所述半导体沟道之上并且与所述半导体沟道接触的沟道插塞。
在一些实施例中，所述花瓣的数量大于2。
在一些实施例中，所述多个半导体沟道是彼此分离的，并且所述多个半导体插塞是彼此分离的。
在一些实施例中，所述多个半导体沟道中的每个半导体沟道的厚度在所述平面图中是标称上均匀的。
在一些实施例中，在所述多个花瓣中的每个花瓣中，所述沟道插塞的横向尺寸大于所述半导体沟道的横向尺寸。
在一些实施例中，所述沟道结构还包括在所述平面图中从外到内按照该次序排列的阻隔层、电荷捕获层和隧穿层，并且所述阻隔层、电荷捕获层和隧穿层中的每项是遵循所述沟道结构的所述梅花形状的连续的层。
在一些实施例中，所述沟道结构还包括在所述多个花瓣中的每个花瓣中的与所述半导体沟道共面的花瓣封盖层。在一些实施例中，所述半导体插塞是在横向上与所述半导体沟道和所述花瓣封盖层对齐的。
在一些实施例中，所述多个花瓣封盖层中的每个花瓣封盖层的厚度是在所述平面图中非均匀的。
在一些实施例中，所述3D存储器件还包括填充所述沟道结构的剩余空间的核心封盖层。在一些实施例中，所述花瓣封盖层和所述核心封盖层包括不同的电介质材料。
在一些实施例中，所述阻隔层、电荷捕获层、隧穿层、半导体沟道、花瓣封盖层和核心封盖层分别包括氧化硅、氮化硅、氧化硅、多晶硅、氮化硅和氧化硅。
在一些实施例中，所述阻隔层、电荷捕获层和隧穿层中的每项的厚度是在所述平面图中标称上均匀的。
在一些实施例中，所述多个半导体沟道中的每个半导体沟道在横向上设置在所述花瓣中的相应花瓣的顶点处的所述隧穿层的部分的上方。
在一些实施例中，所述半导体沟道和所述沟道插塞包括相同的半导体材料。
根据本公开内容的另一个方面，一种3D存储器件包括：在平面图中从外到内按照该次序排列的各自遵循梅花形状的连续阻隔层、连续电荷捕获层和连续隧穿层。所述3D存储器件还包括：各自在横向上设置在位于所述梅花形状的相应顶点处的所述连续隧穿层的部分的上方的多个分离的半导体沟道；以及，各自在横向上设置在所述多个半导体沟道中的相应半导体沟道的上方的多个分离的花瓣封盖层。所述3D存储器件进一步包括：在横向上被所述多个花瓣封盖层和所述隧穿层包围的连续核心封盖层。所述花瓣封盖层和所述核心封盖层包括不同的电介质材料。
在一些实施例中，所述阻隔层、电荷捕获层、隧穿层、半导体沟道、花瓣封盖层和核心封盖层分别包括氧化硅、氮化硅、氧化硅、多晶硅、氮化硅和氧化硅。
在一些实施例中，所述半导体沟道的数量大于2。
在一些实施例中，所述阻隔层、电荷捕获层、隧穿层和半导体沟道中的每项的厚度是在所述平面图中标称上均匀的。
在一些实施例中，所述花瓣封盖层中的每个花瓣封盖层的厚度是在所述平面图中非均匀的。
在一些实施例，所述3D存储器件还包括多个沟道插塞，所述多个沟道插塞各自被设置在所述多个半导体沟道中的相应半导体沟道和所述多个花瓣封盖层中的相应花瓣封盖层之上并且与之接触。
在一些实施例中，所述半导体沟道和所述沟道插塞包括相同的半导体材料。
根据本公开内容的仍然另一个方面，公开了一种用于形成3D存储器件的方法。形成在衬底之上垂直地延伸并且在平面图中具有梅花形状的沟道孔。沿所述沟道孔的侧壁顺序地形成各自遵循所述梅花形状的阻隔层、电荷捕获层、隧穿层和半导体沟道层。在所述半导体沟道层上方形成保护层，以使得所述梅花形状的每个顶点处的所述保护层的顶点厚度大于所述梅花形状的边缘处的所述保护层的边缘厚度。使位于所述梅花形状的所述边缘处的所述保护层的部分氧化。移除所述保护层的所氧化的部分以暴露位于所述梅花形状的所述边缘处的所述半导体沟道的部分，留下所述梅花形状的每个顶点处的所述保护层的剩余部分。移除所述半导体沟道的所暴露的部分以将所述半导体沟道层分离成各自位于所述梅花形状的相应顶点处的多个半导体沟道。
在一些实施例中，所述梅花形状包括多个花瓣，并且所述半导体沟道是分别形成在所述多个花瓣中的。
在一些实施例中，所述花瓣的数量大于2。
在一些实施例中，为了顺序地形成所述阻隔层、电荷捕获层、隧穿层和半导体沟道层，沿所述沟道孔的所述侧壁顺序地沉积氧化硅、氮化硅、氧化硅和多晶硅的层。
在一些实施例中，所述沉积包括ALD。
在一些实施例中，所述半导体沟道层的厚度是在所述平面图中标称上均匀的。
在一些实施例中，所述氧化包括湿法氧化或者化学氧化。
在一些实施例，为了移除所述保护层的所氧化的部分，对所述保护层的所述剩余部分有选择地对所述保护层的所氧化的部分进行湿法刻蚀。
在一些实施例中，为了移除所述半导体沟道层的所暴露的部分，对所述半导体沟道层进行湿法刻蚀直到被所述保护层的所述剩余部分停止为止。
在一些实施例中，在移除所述半导体沟道层的所暴露的部分之后，形成核心封盖层以填充所述沟道孔。
在一些实施例中，在形成所述核心封盖层之后，移除位于所述梅花形状的每个顶点处的所述保护层的所述剩余部分的顶部以形成凹槽；以及，向所述凹槽中沉积半导体材料以在所述梅花形状的每个顶点处形成沟道插塞。
根据本公开内容的又另一个方面，公开了一种用于形成3D存储器件的方法。形成在衬底之上垂直地延伸并且在平面图中具有梅花形状的沟道孔。沿所述沟道孔的侧壁从外到内按照该次序形成各自遵循所述梅花形状的连续阻隔层、连续电荷捕获层和连续隧穿层。形成多个分离的半导体沟道，所述多个半导体沟道各自在横向上被设置在位于所述梅花形状的相应顶点处的所述连续隧穿层的部分的上方。形成多个分离的沟道插塞，所述多个沟道插塞各自被设置在所述多个分离的半导体沟道中的相应半导体沟道之上并且与之接触。
在一些实施例中，所述梅花形状包括多个花瓣，并且所述半导体沟道和沟道插塞是分别形成在所述多个花瓣中的。
在一些实施例中，所述花瓣的数量大于2。
在一些实施例中，为了形成所述连续阻隔层、连续电荷捕获层和连续隧穿层，沿所述沟道孔的所述侧壁顺序地沉积氧化硅、氮化硅和氧化硅的层。
在一些实施例中，所述沉积包括ALD。
在一些实施例中，为了形成所述多个分离的半导体沟道，在所述连续隧穿层上方顺序地形成连续半导体沟道层和连续保护层，以使得所述梅花形状的每个顶点处的所述连续保护层的顶点厚度大于所述梅花形状的边缘处的所述保护层的边缘厚度；使位于所述梅花形状的所述边缘处的所述连续保护层的部分氧化；移除所述连续保护层的所氧化的部分以暴露位于所述梅花形状的所述边缘处的所述连续半导体沟道层的部分；以及移除所述连续半导体沟道层的所暴露的部分以将所述连续半导体沟道层分离成所述多个半导体。
在一些实施例中，为了形成所述连续半导体沟道层和所述连续保护层，顺序地沉积多晶硅的层和氮化硅的层而不填充所述沟道孔。
在一些实施例中，为了形成所述多个分离的沟道插塞，移除位于所述梅花形状的每个顶点处的所述连续保护层的剩余部分的顶部以形成凹槽；以及向所述凹槽中沉积半导体材料以在所述梅花形状的每个顶点处形成半导体插塞。
在一些实施例中，在形成所述多个分离的半导体沟道之后，形成核心封盖层以填充所述沟道孔。
前述对具体的实施例的描述内容将如此揭露本公开内容的一般本质，以使得其他人通过应用本技术领域的知识可以轻松地修改和/或适配这样的具体实施例的各种应用，而没有过多的实验，并且不脱离本公开内容的一般概念。因此，基于本文中呈现的教导和指南，这样的适配和修改旨在落在所公开的实施例的等价项的意义和范围内。应当理解，本文中的词组或者术语是出于描述而非限制的目的的，以使得本说明书的术语或者词组将由技术人员根据所述教导和指南来解释。
已在上面借助于说明所指定的功能及其关系的实现方案的功能性构建方框描述了本公开内容的实施例。已经出于方便描述起见在本文中任意地定义了这些功能性构建方框的边界。可以定义替换的边界，只要所指定的功能及其关系被恰当地执行就行。
摘要部分可以阐述如由发明人设想的本公开内容的一个或多个而非全部示例性实施例，并且因此，不旨在以任何方式限制本公开内容及所附权利要求。
本公开内容的广度和范围不应当受上面描述的示例性实施例中的任一个示例性实施例的限制，而应当仅根据以下权利要求及其等价项来定义。

Claims (41)

1.一种三维(3D)存储器件，包括：
衬底；以及
沟道结构，其在所述衬底之上垂直地延伸，并且具有在平面图中包括多个花瓣的梅花形状，
其中，所述沟道结构包括，在所述多个花瓣中的每个花瓣中的半导体沟道和位于所述半导体沟道之上并且与所述半导体沟道接触的沟道插塞。
2.根据权利要求1所述的3D存储器件，其中，所述花瓣的数量大于2。
3.根据权利要求1或2所述的3D存储器件，其中，所述多个半导体沟道是彼此分离的，并且所述多个沟道插塞是彼此分离的。
4.根据权利要求1-3中的任一项所述的3D存储器件，其中，所述多个半导体沟道中的每个半导体沟道的厚度在所述平面图中是标称上均匀的。
5.根据权利要求1-4中的任一项所述的3D存储器件，其中，在所述多个花瓣中的每个花瓣中，所述沟道插塞的横向尺寸大于所述半导体沟道的横向尺寸。
6.根据权利要求1-5中的任一项所述的3D存储器件，其中，所述沟道结构还包括阻隔层、电荷捕获层和隧穿层，所述阻隔层、所述电荷捕获层和所述隧穿层在所述平面图中从外到内按照该次序排列，并且所述阻隔层、所述电荷捕获层和所述隧穿层中的每项是遵循所述沟道结构的所述梅花形状的连续的层。
7.根据权利要求6所述的3D存储器件，其中，所述沟道结构还包括位于所述多个花瓣中的每个花瓣中的与所述半导体沟道共面的花瓣封盖层，并且所述半导体插塞是在横向上与所述半导体沟道和所述花瓣封盖层对齐的。
8.根据权利要求7所述的3D存储器件，其中，所述多个花瓣封盖层中的每个花瓣封盖层的厚度是在所述平面图中非均匀的。
9.根据权利要求7或8所述的3D存储器件，还包括填充所述沟道结构的剩余空间的核心封盖层，其中，所述花瓣封盖层和所述核心封盖层包括不同的电介质材料。
10.根据权利要求8或9所述的3D存储器件，其中，所述阻隔层、所述电荷捕获层、所述隧穿层、所述半导体沟道、所述花瓣封盖层和所述核心封盖层分别包括氧化硅、氮化硅、氧化硅、多晶硅、氮化硅和氧化硅。
11.根据权利要求6-10中的任一项所述的3D存储器件，其中，所述阻隔层、所述电荷捕获层和所述隧穿层中的每项的厚度在所述平面图中是标称上均匀的。
12.根据权利要求6-11中的任一项所述的3D存储器件，其中，所述多个半导体沟道中的每个半导体沟道在横向上设置在位于所述花瓣中的相应花瓣的顶点处的所述隧穿层的部分的上方。
13.根据权利要求1-12中的任一项所述的3D存储器件，其中，所述半导体沟道和所述沟道插塞包括相同的半导体材料。
14.一种三维(3D)存储器件，包括：
各自遵循梅花形状的连续阻隔层、连续电荷捕获层和连续隧穿层，所述连续阻隔层、所述连续电荷捕获层和所述连续隧穿层在平面图中从外到内按照该次序排列；
各自在横向上设置在位于所述梅花形状的相应顶点处的所述连续隧穿层的部分的上方的多个分离的半导体沟道；
各自在横向上设置在所述多个半导体沟道中的相应半导体沟道的上方的多个分离的花瓣封盖层；以及
在横向上被所述多个花瓣封盖层和所述隧穿层包围的连续核心封盖层，其中，所述花瓣封盖层和所述核心封盖层包括不同的电介质材料。
15.根据权利要求14所述的3D存储器件，其中，所述阻隔层、所述电荷捕获层、所述隧穿层、所述半导体沟道、所述花瓣封盖层和所述核心封盖层分别包括氧化硅、氮化硅、氧化硅、多晶硅、氮化硅和氧化硅。
16.根据权利要求14或15所述的3D存储器件，其中，所述半导体沟道的数量大于2。
17.根据权利要求14-16中的任一项所述的3D存储器件，其中，所述阻隔层、所述电荷捕获层、所述隧穿层和所述半导体沟道中的每项的厚度在所述平面图中是标称上均匀的。
18.根据权利要求14-17中的任一项所述的3D存储器件，其中，所述花瓣封盖层中的每个花瓣封盖层的厚度在所述平面图中是非均匀的。
19.根据权利要求14-18中的任一项所述的3D存储器件，还包括多个沟道插塞，所述多个沟道插塞各自被设置在所述多个半导体沟道中的相应半导体沟道和所述多个花瓣封盖层中的相应花瓣封盖层之上并且与之接触。
20.根据权利要求19所述的3D存储器件，其中，所述半导体沟道和所述沟道插塞包括相同的半导体材料。
21.一种用于形成三维(3D)存储器件的方法，包括：
形成在衬底之上垂直地延伸并且在平面图中具有梅花形状的沟道孔；
沿所述沟道孔的侧壁顺序地形成各自遵循所述梅花形状的阻隔层、电荷捕获层、隧穿层和半导体沟道层；
在所述半导体沟道层上方形成保护层，以使得位于所述梅花形状的每个顶点处的所述保护层的顶点厚度大于位于所述梅花形状的边缘处的所述保护层的边缘厚度；
使位于所述梅花形状的所述边缘处的所述保护层的部分氧化；
移除所述保护层的所氧化的部分以暴露位于所述梅花形状的所述边缘处的所述半导体沟道的部分，留下位于所述梅花形状的每个顶点处的所述保护层的剩余部分；以及
移除所述半导体沟道层的所暴露的部分以将所述半导体沟道层分离成各自位于所述梅花形状的相应顶点处的多个半导体沟道。
22.根据权利要求21所述的方法，其中，所述梅花形状包括多个花瓣，并且所述半导体沟道是分别形成在所述多个花瓣中的。
23.根据权利要求22所述的方法，其中，所述花瓣的数量大于2。
24.根据权利要求21-23中的任一项所述的方法，其中，顺序地形成所述阻隔层、所述电荷捕获层、所述隧穿层和所述半导体沟道层包括：沿所述沟道孔的所述侧壁顺序地沉积氧化硅、氮化硅、氧化硅和多晶硅的层。
25.根据权利要求24所述的方法，其中，所述沉积包括原子层沉积(ALD)。
26.根据权利要求21-25中的任一项所述的方法，其中，所述半导体沟道层的厚度是在所述平面图中标称上均匀的。
27.根据权利要求21-26中的任一项所述的方法，其中，形成所述保护层包括：使用ALD在所述半导体沟道层上方沉积氮化硅的层而不填充所述沟道孔。
28.根据权利要求21-27中的任一项所述的方法，其中，所述氧化包括湿法氧化或者化学氧化。
29.根据权利要求21-28中的任一项所述的方法，其中，移除所述保护层的所氧化的部分包括：对所述保护层的所述剩余部分有选择地对所述保护层的所氧化的部分进行湿法刻蚀。
30.根据权利要求21-29中的任一项所述的方法，其中，移除所述半导体沟道层的所暴露的部分包括：对所述半导体沟道层进行湿法刻蚀直到被所述保护层的所述剩余部分停止为止。
31.根据权利要求21-30中的任一项所述的方法，还包括：在移除所述半导体沟道层的所暴露的部分之后，形成核心封盖层以填充所述沟道孔。
32.根据权利要求31所述的方法，还包括在形成所述核心封盖层之后：
移除位于所述梅花形状的每个顶点处的所述保护层的所述剩余部分的顶部以形成凹槽；以及
向所述凹槽中沉积半导体材料以在所述梅花形状的每个顶点处形成沟道插塞。
33.一种用于形成三维(3D)存储器件的方法，包括：
形成在衬底之上垂直地延伸并且在平面图中具有梅花形状的沟道孔；
沿所述沟道孔的侧壁形成各自遵循所述梅花形状的连续阻隔层、连续电荷捕获层和连续隧穿层，所述连续阻隔层、所述连续电荷捕获层和所述连续隧穿层是从外到内按照该次序形成的；
形成多个分离的半导体沟道，所述多个半导体沟道各自在横向上被设置在位于所述梅花形状的相应顶点处的所述连续隧穿层的部分的上方；以及
形成多个分离的沟道插塞，所述多个沟道插塞各自被设置在所述多个分离的半导体沟道中的相应半导体沟道之上并且与之接触。
34.根据权利要求33所述的方法，其中，所述梅花形状包括多个花瓣，并且所述半导体沟道和沟道插塞是分别形成在所述多个花瓣中的。
35.根据权利要求34所述的方法，其中，所述花瓣的数量大于2。
36.根据权利要求33-35中的任一项所述的方法，其中，形成所述连续阻隔层、所述连续电荷捕获层和所述连续隧穿层包括：沿所述沟道孔的所述侧壁顺序地沉积氧化硅、氮化硅和氧化硅的层。
37.根据权利要求36所述的方法，其中，所述沉积包括原子层沉积(ALD)。
38.根据权利要求33-37中的任一项所述的方法，其中，形成所述多个分离的半导体沟道包括：
在所述连续隧穿层上方顺序地形成连续半导体沟道层和连续保护层，以使得位于所述梅花形状的每个顶点处的所述连续保护层的顶点厚度大于位于所述梅花形状的边缘处的所述保护层的边缘厚度；
使位于所述梅花形状的所述边缘处的所述连续保护层的部分氧化；
移除所述连续保护层的所氧化的部分以暴露位于所述梅花形状的所述边缘处的所述连续半导体沟道层的部分；以及
移除所述连续半导体沟道层的所暴露的部分以将所述连续半导体沟道层分离成所述多个半导体。
39.根据权利要求33-38中的任一项所述的方法，其中，形成所述连续半导体沟道层和所述连续保护层包括：顺序地沉积多晶硅的层和氮化硅的层而不填充所述沟道孔。
40.根据权利要求38或39所述的方法，其中，形成所述多个分离的沟道插塞包括：
移除位于所述梅花形状的每个顶点处的所述连续保护层的剩余部分的顶部以形成凹槽；以及
向所述凹槽中沉积半导体材料以在所述梅花形状的每个顶点处形成半导体插塞。
41.根据权利要求33-40中的任一项所述的方法，还包括：在形成所述多个分离的半导体沟道之后，形成核心封盖层以填充所述沟道孔。
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