CN111146206A - 存储器装置 - Google Patents

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Abstract

本发明公开了一种存储器装置，该存储器装置包括一参考导体，及被多个绝缘条分开的一叠层的导电条，此叠层中的这些导电条朝一第一方向延伸，且此叠层被配置在参考导体上。存储器装置包括多个半圆柱形垂直通道结构，延伸通过此叠层中的这些导电条中的各个开孔，并且包括多个半导体薄膜来与具有多个外表面的参考导体电性连接。每一个半圆柱形垂直通道结构具有一分割的椭圆形截面，该分割的椭圆形截面具有一相对于第一方向呈倾斜的主轴线。存储器装置包括多个数据储存结构，处于这些半导体薄膜的这些外表面与这些导电条中的这些开孔中的多个侧壁之间。

Description

存储器装置
技术领域
本发明属于半导体器件技术领域，涉及一种高密度的存储器装置，且特别是有关于存储器装置，在其中配置有多个平面的多个存储单元以提供一种三维(3D)阵列。
背景技术
随着集成电路中的装置的关键尺寸缩小到共同存储单元技术的极限，设计者已经在寻求关于叠层多个平面的多个存储单元的技术，用以达到更大的储存容量，并达到每位较低的成本。
在单一栅极及扁平通道结构中，栅极可控制性受栅极宽度的限制，导通电流受通道宽度限制，且在此结构的多个侧壁上的相对的单元之间存在有Y-干扰(Y-interference)。
理想上是可以提供一种供三维集成电路存储器用的结构，此三维集成电路存储器具有一扩大的通道宽度，更好的栅极可控制性，以及减少的Y-干扰。
发明内容
一种存储器装置，包括一参考导体，以及一可操作地连接至参考导体的共源极参考驱动器。此存储器装置包括一叠层的导电条，被多个绝缘条分开，而在此叠层中的这些导电条朝一第一方向延伸，且此叠层被配置在参考导体上。
如本文所用，一个半圆柱形垂直通道结构具有一通道材料，局部延伸在一圆柱形结构的一外表面周围，圆柱形结构具有呈一分割的椭圆形状的一水平剖面，而椭圆形状可包括一椭圆形及类似椭圆形的形状，例如长椭圆形、椭圆形、多边形、跑道形及在某种意义上类似椭圆形的其他形状，它们的特征为具有一主轴线，主轴线大于垂直于主轴线的一短轴线。一椭圆形状可被分为两个分割的椭圆形状，于此称为“半椭圆形”，其中此分割无法平行于短轴线，但位于沿着一条与主轴线成一定角度倾斜并与短轴线成互补角度的线。一对半圆柱形垂直通道结构具有沿着一主轴线横越过一隔离区块而在彼此对面的这些半椭圆形截面的这些外表面上的通道材料，并具有包括两个分割的半椭圆形状的一水平剖面。此通道材料并未沿着隔离区块处的分割线覆盖此圆柱形结构的外表面，而因此被称为“半圆柱形”。
主轴线相对于第一方向倾斜一角度，此角度可具有一在30度与80度之间的范围。此叠层的导电条中的这些导电条可作为与这些半圆柱形垂直通道结构接触的三栅极或类似finFET的双栅极。
与单一栅极及扁平通道结构比较而言，本技术提供包括多个半圆柱形垂直通道结构的多个倾斜式半圆柱形存储单元，所采取的方式是朝一垂直于第一方向的第二方向(Y-方向)延伸这些半圆柱形垂直通道结构的一尺寸，以及相对于第一方向(X-方向)倾斜这些半圆柱形垂直通道结构的一主轴线。
这些倾斜式半圆柱形存储单元中的多个半圆柱形垂直通道结构被配置成一近乎环绕的结构，用以扩大供较高的导通电流用的通道宽度，其可使感测电路更稳定，并用以扩大这些数据储存结构。与这些半圆柱形垂直通道结构接触的三栅极或类似finFET的双栅极，提供比单一栅极更宽的栅极宽度Wg，用以提供更好的栅极可控制性。再者，可减少相对的单元之间在Y方向上的干扰，而相对的单元具有横越过一隔离区块在多个叠层的导电条中的多个倾斜式半圆柱形垂直通道结构，这是因为倾斜布局设计中相对单元之间的距离比正交布局设计中的距离来得长。
此存储器装置包括多个半圆柱形垂直通道结构，延伸通过此叠层中的这些导电条中的各个开孔，并且包括多个半导体薄膜来与具有多个外表面的参考导体电性连接。每一个半圆柱形垂直通道结构具有一分割的椭圆形截面，此分割的椭圆形截面具有一相对于第一方向呈倾斜的主轴线。主轴线相对于第一方向倾斜一角度，此角度具有一在30度与80度之间的范围。
此存储器装置包括多个数据储存结构，处于这些半导体薄膜的这些外表面与这些导电条中的这些开孔的多个侧壁之间。这些叠层的导电条中的这些导电条作为与这些半圆柱形垂直通道结构接触的三栅极。
此存储器装置包括多个叠层的导电条，包括第一所述叠层的导电条，包括一上阶层的导电条、一下阶层的导电条及多个在上阶层的导电条与下阶层的导电条之间的中间阶层的导电条。在这些叠层中的这些导电条朝第一方向延伸。这些叠层的导电条被配置在参考导体上。
此存储器装置包括一第一垂直源极接触板及一第二垂直源极接触板，其被配置在参考导体上并连接至参考导体，且垂直地延伸通过这些叠层或与这些叠层邻接。第一与第二垂直源极接触板朝第一方向延伸，且朝一垂直于第一方向的第二方向横越过此多个叠层的导电条而彼此相对被配置。多个第一连通柱被配置在第一垂直源极接触板的一上表面上，连接第一垂直源极接触板至覆盖于此多个叠层的导电条上的一图案化导体层。多个第二连通柱被配置在第二垂直源极接触板的一上表面，连接第二垂直源极接触板至覆盖于此多个叠层的导电条上的图案化导体层。
这些叠层的导电条包括一上阶层的导电条、一下阶层的导电条，及多个在上阶层的导电条与下阶层的导电条之间的中间阶层的导电条。这些中间阶层的导电条具有一第一厚度，且下阶层的导电条具有一大于第一厚度的第二厚度。
此多个叠层的导电条包括一第一奇数叠层及一第二奇数叠层，第一奇数叠层被配置于此多个叠层中的一偶数叠层的一第一侧上，而第二奇数叠层被配置于第一侧对面的此偶数叠层的一第二侧上。一第一组位线连接至邻近此偶数叠层的第一侧的此第一奇数叠层的一第二侧上的这些半圆柱形垂直通道结构，并连接至此偶数叠层的第二侧上的这些半圆柱形垂直通道结构。一第二组位线连接至邻近此偶数叠层的第二侧的此第二奇数叠层的一第一侧上的这些半圆柱形垂直通道结构，并连接至此偶数叠层的第一侧上的这些半圆柱形垂直通道结构。第一组位线中的数条位线沿着第一方向与第二组位线中的数条位线穿插。
一隔离区块分开此多个叠层的导电条中的一第一叠层的导电条及一第二叠层的导电条。第一叠层的导电条中的多个第一半圆柱形垂直通道结构与此隔离区块的一第一侧接触，第二叠层的导电条中的多个第二半圆柱形垂直通道结构与在此隔离区块的第一侧对面的此隔离区块的一第二侧接触。这些第一半圆柱形垂直通道结构沿着主轴线横越过此隔离区块被配置在这些第二半圆柱形垂直通道结构对面。
沿着主轴线被配置的第一与第二半圆柱形垂直通道结构，具有一沿着主轴线的长度及一垂直于长度的宽度，且长度为宽度的3至5倍。
多个第一插塞连接至位于此隔离区块的第一侧上的这些第一半圆柱形垂直通道结构中的多个第一垂直半导体薄膜。多个第二插塞连接至位于此隔离区块的第一侧对面的此隔离区块的第二侧上的这些第二半圆柱形垂直通道结构中的多个第二垂直半导体薄膜。第一与第二接触部分别地连接至第一与第二插塞。第一与第二连通柱分别地连接至第一与第二接触部。第一与第二位线分别地连接至第一与第二连通柱。
一水平半导体薄膜被配置在参考导体上，并连接至第一与第二半圆柱形垂直通道结构中的这些半导体薄膜。第一与第二半圆柱形垂直通道结构中的这些半导体薄膜具有一椭圆形底部表面，此椭圆形底部表面具有一沿着主轴线的第一长度。水平半导体薄膜具有一椭圆形截面，此椭圆形截面具有一沿着主轴线的第二长度，第一长度大于第二长度。
此存储器装置包括多个隔离区块，朝第一方向延伸，分开此多个叠层的导电条中的多个邻近的叠层，并包括一第一隔离区块、一最终隔离区块及多个朝第二方向在第一与最终隔离区块之间的中间隔离区块。此存储器装置包括由多个绝缘层分开的一叠层的导电层，包括一上导电层、一下导电层，及多个在上导电层与下导电层之间的中间导电层，其中此叠层的导电层中的多个导电层包括多个导电条，位于此多个叠层的导电条中的部分的上阶层、下阶层及中间阶层上。
第一与最终隔离区块具有一第一宽度，而这些中间隔离区块具有一第二宽度，第一宽度大于第二宽度。第一隔离区块与最终隔离区块延伸通过被配置在参考导体上的一水平半导体薄膜并停止于参考导体上。这些中间隔离区块延伸进入下导电层达一小于下导电层的一厚度的深度。
此多个叠层的导电条包括沿着第二方向与奇数叠层的导电条穿插的偶数叠层的导电条。在一实施例中，此存储器装置可包括一第二数量个隔离区块，朝第二方向延伸，此第二数量个隔离区块中的多个隔离区块延伸通过此叠层的导电层中的这些中间导电层，包括：多个左隔离区块，位于此偶数叠层的导电条的左侧；及多个右隔离区块，位于此奇数叠层的导电条的右侧。
存储器装置可包括：多条偶数字线，位于这些中间导电层中，并通过这些右隔离区块而与奇数叠层的导电条分开；及多条奇数字线，位于这些中间导电层中，并通过这些左隔离区块而与偶数叠层的导电条分开。第一所述多个隔离区块中的这些中间隔离区块，经由第二数量个隔离区块中的左右隔离区块，从第一所述多个隔离区块中的第一隔离区块到最终隔离区块而串联连接。
多个着陆区域被配置于第一与第二开口中的此叠层的导电层中的部分的中间导电层与下导电层上。第一与第二开口被配置在彼此对面，朝第一方向横越过此多个半圆柱形垂直通道结构，以及朝第二方向处于第一与最终隔离区块之间。第一开口邻近这些叠层的导电条中的上阶层的导电条处的多个导电条的右侧，而第二开口邻近这些叠层的导电条中的上阶层的导电条处的多个导电条的左侧。多个层间连接器被配置于多个着陆区域上，这些层间连接器从一个在此叠层的导电层之上的连接器表面延伸至这些着陆区域。
此叠层的导电层中的每一个中间导电层包括多个导电条，位于这些叠层的导电条中的这些中间阶层的导电条处，位于这些叠层的导电条中的上阶层的导电条处的部分导电条的下面。
这些叠层的导电条中的上阶层的导电条处的这些导电条，通过这些隔离区块及第一与第二开口中的绝缘材料而彼此分开，绝缘材料延伸通过上阶层的导电条到达一绝缘层，绝缘层处于这些中间导电层中的一顶部导电层上。
这些叠层的导电条中的上阶层的导电条处的这些导电条具有一阵列区域，这些半圆柱形垂直通道结构延伸通过此阵列区域，及在彼此对面的第一与第二串行选择线连接器区域朝第一方向横越过此阵列区域。多个串行选择线连接器连接至第一与第二串行选择线连接器区域中的部分的串行选择线。
此叠层的导电层中的每一个中间导电层包括多个导电条，用于作为在部分的串行选择线下面的字线。
如于此所说明的，还提供一种制造存储器装置的方法。
通过检阅下面的附图、详细说明与权利要求书，可以看出本发明的其他实施方式及优点。
附图说明
图1显示具有位于一共同的底部参考导体上的一第一NAND串与一第二NAND串的一3D NAND阵列的电路概要。
图2显示从一导电条阶层得到的一示例3D存储器装置的水平剖面。
图2A显示一第一半圆柱形垂直通道结构及一第二半圆柱形垂直通道结构，第二半圆柱形垂直通道结构沿着一条相对于一第一方向呈倾斜的主轴线，横越过一隔离区块被配置在第一半圆柱形垂直通道结构对面。
图2B和图2C显示一倾斜式半圆柱形垂直通道结构的一栅极宽度。
图3显示多个示例半圆柱形垂直通道结构的透视图。
图4显示沿着一主轴线截取的第一与第二半圆柱形垂直通道结构的垂直剖面。
图5与图6显示如图4所示的第一与第二半圆柱形垂直通道结构的透视图。
图7显示一参考导体以及配置在参考导体上的多个叠层的导电条。
图8显示连接至半圆柱形垂直通道结构的多条位线。
图9显示分开多个叠层的导电条中的邻近的叠层而朝第一方向延伸的多个隔离区块。
图10与图10A显示在形成一叠层的导电层之后的工艺流程的一阶段。
图11与图11A显示在刻蚀此叠层的导电层中的多列的椭圆形开孔之后的工艺流程的一阶段。
图12与图12A显示在沉积多个数据储存结构及多个第一半导体薄膜于这些椭圆形开孔的侧壁及底部表面上之后的工艺流程的一阶段。
图13与图13A显示在从这些椭圆形开孔的底部表面移除这些第一半导体薄膜之后的工艺流程的一阶段。
图14与图14A显示在刻蚀通过这些椭圆形开孔的底部表面上的这些数据储存结构之后的工艺流程的一阶段。
图15与图15A显示在沉积多个第二半导体薄膜于这些椭圆形开孔的侧壁及底部表面上之后的工艺流程的一阶段。
图16与图16A显示在将这些第二半导体薄膜注入在这些椭圆形开孔中的参考导体上之后的工艺流程的一阶段。
图17与图17A显示在将这些第一半导体薄膜及这些第二半导体薄膜退火进入这些椭圆形开孔的侧壁上的多个垂直半导体薄膜之后的工艺流程的一阶段。
图18与图18A显示在以一绝缘材料填补这些列的椭圆形开孔中的这些椭圆形开孔之后的工艺流程的一阶段。
图19与图19A显示在回蚀这些椭圆形开孔中的绝缘材料以形成一凹槽之后的工艺流程的一阶段。
图20、图20A、图21与图21A显示在沉积一导电材料于此凹槽中之后的工艺流程的一阶段。
图22显示在刻蚀多个缝隙横越过的部分列的椭圆形开孔中的这些椭圆形开孔之后的工艺流程的一阶段。
图22A显示横越过一中间隔离缝隙而沿着线A-A′截取的图22的垂直剖面。
图22B显示横越过最终缝隙而沿着线B-B′截取的图22的垂直剖面。
图23显示在形成多个隔离区块于此多个缝隙中之后的工艺流程的一阶段。
图23A显示横越过一中间隔离区块而沿着线A-A′截取的图23的垂直剖面。
图23B显示横越过最终隔离区块而沿着线B-B′截取的图23的垂直剖面。
图23C显示横越过两个多个中间隔离区块以及配置于此两个中间隔离区块之间的一叠层的导电条，而沿着一线A2-A2′截取的图23的垂直剖面。
图24显示在刻蚀上导电层以形成第一与第二开口之后的工艺流程的一阶段。
图24A为横越过第一开口中的一中间隔离区块的一端而从一线C-C′得到的图24的垂直截面。
图24B为朝第二方向横越过多个中间隔离区块且朝第一方向在此多个半圆柱形垂直通道结构与第一开口之间，而从一线D-D′得到的图24的垂直截面。
图25显示在刻蚀这些中间导电层以形成多个着陆区域于第一与第二开口中之后的工艺流程的一阶段。
图26为横越过第一开口中的这些着陆区域朝第二方向而沿着线E-E′截取的图25的垂直截面。
图27为朝第一方向横越过第一开口而沿着线F-F′截取的图25的垂直截面。
图28为图25中的邻近这些着陆区域的这些着陆区域与这些串行选择线的透视图。
图29显示在形成多个层间连接器于这些着陆区域、连接至参考导体的第一与第二垂直源极接触板，以及连接至部分的串行选择线的多个串行选择线连接器之后的工艺流程的一阶段。
图30和图31更进一步显示形成这些层间连接器于这些着陆区域与连接至参考导体的第一与第二垂直源极接触板上。
图32A和图32B更进一步显示形成连接至部分的串行选择线的多个串行选择线连接器。
图33A和图33B显示在形成连接至第一与第二插塞的第一与第二接触部之后的工艺流程的一阶段。
图34显示在形成连接至第一与第二接触部的第一与第二连通柱，以及连接至存储器装置中的其他元件的多个连通柱之后的工艺流程的一阶段。
图35A与图35B更进一步显示形成连接至第一与第二接触部的第一与第二连通柱。
图36显示在形成延伸通过这些叠层的导电条的连接至这些半圆柱形垂直通道结构的一第一组位线与一第二组位线之后的工艺流程的一阶段。
图37显示分别连接至第一与第二连通柱的多条第一与第二位线。
图38显示一3D NAND阵列的一电路概要，3D NAND阵列具有一第一NAND串与一第二NAND串位于具有一替代字线配置的一共同的底部参考导体上。
图39与图40显示在刻蚀朝第二方向延伸的一第二数量个缝隙之后的工艺流程的一阶段。
图41显示在形成朝第一方向延伸的一第一数量个隔离区块及朝第二方向延伸的一第二数量个隔离区块之后的工艺流程的一阶段。
图42与图43显示在刻蚀上导电层以形成第一与第二开口之后的工艺流程的一阶段。
图44显示在刻蚀这些中间导电层以形成一第一数量个着陆区域于第一开口中并形成一第二数量个着陆区域于第二开口中之后的工艺流程的一阶段。
图45显示在形成连接至延伸通过这些中间导电条的这些半圆柱形垂直通道结构的多个连通柱之后的工艺流程的一阶段，这些中间导电条包括多条偶数字线及与这些偶数字线分开的多条奇数字线。
图46显示部分的半圆柱形垂直通道结构中的第一与第二垂直多个半导体薄膜，半圆柱形垂直通道结构延伸通过部分的且分开的偶数及奇数字线。
图47为显示包括一底部参考导体上的多个半圆柱形垂直通道结构的一存储器装置的一制造方法的流程图。
【符号说明】
A-A′：线
A2-A2′：线
B-B′：线
BL1：位线
BL2：位线
C-C′：线
D-D′：线
E-E′：线
F-F′：线
Fx：栅极宽度
Fy：高度
GSL：接地选择线
L：长度
L2：长度
P：周长
SSL_even：偶数串行选择线
SSL0至SSLn：串行选择线
W：宽度
WL0_even至WLn_even：偶数字线
WL0_odd至WLn_odd：奇数字线
WL0至WL(n)：字线
X、Y、Z：坐标轴
α：角度
θ：角度
121：位线接触部
122：位线接触部
131：第一串选择开关
132：第二串选择开关
141：接地选择开关
142：接地选择开关
150：参考导体接触部
210：第一叠层的导电条
220：第二叠层的导电条
230：第二奇数叠层
241至243：半圆柱形垂直通道结构
243a、253a：数据储存结构
243b、253b：半导体薄膜
250：主轴线
251至253：半圆柱形垂直通道结构
261：隔离区块
261a：第一侧
261b：第二侧
261s：缝隙
262：隔离区块
290：绝缘材料
411至415：绝缘条
420：氮化硅
425：第二厚度
430：上绝缘层
435：深度
445：第一厚度
510：底部表面
515：第一长度
520：椭圆形截面
525：第二长度
610：下导电层GSL
711：第一侧
712：第二侧
721：第一侧
722：第二侧
731：第一侧
732：第二侧
741至744：第一组位线
751至754：第二组位线
780：参考驱动器
781：连接
791：第一垂直源极接触板
792：第二垂直源极接触板
811、812：第一连通柱
821、822：第二连通柱
830、831、832：串行选择线接触部
840、841、842：串行选择线连通柱
901：第一宽度
902：第二宽度
915：第一隔离区块
925、935：中间隔离区块
945：隔离区块
1010：参考导体
1011至1016：绝缘层
1020：顶层
1030：顶端绝缘层
1110：第一列
1120：第二列
1141至1143：连通柱
1151至1153：连通柱
1170：连通柱刻蚀深度
1175：连通柱刻蚀阶层
1210：数据储存结构
1220：第一半导体薄膜
1530：第二半导体薄膜
1533：水平半导体薄膜
1535：水平半导体薄膜
1731：第一垂直半导体薄膜
1732：第二垂直半导体薄膜
1733：水平半导体薄膜
1835：上表面
1940：凹槽
2050：导电材料
2051：第一插塞
2052：第二插塞
2210、2230、2240：叠层的导电条
2215：第一缝隙
2220：叠层的导电条
2223、2233：半圆柱形垂直通道结构
2225、2235、2245：缝隙
2225b、2235b、2245b：缝隙
2225c、2235c、2245c：缝隙
2255：最终缝隙
2281：第一区域
2282：第二区域
2291：第一宽度
2292：第二宽度
2315：第一隔离区块
2316至2355：隔离区块
2325、2335：隔离区块
2335a：第一侧
2335b：第二侧
2345：隔离区块
2345a、2345b：第二端
2372、2373：半导体薄膜
2401：第一侧
2402：第二侧
2410：第一宽度
2416：绝缘层
2481：第一开口
2482：第二开口
2511至2515：着陆区域
2521至2525：着陆区域
2590：区域
2720：第二宽度
2721：第一边际
2722：第二边际
2911至2915：层间连接器
2921至2925：层间连接器
2930、2931、2932、2933：串行选择线连接器
2990：阵列区域
2991、2992：串行选择线连接器区域
3010：绝缘材料
3011至3015：接触孔
3025：连接器表面
3091：第一源极接触孔
3092：第二源极接触孔
3231：接触孔
3361、3362：接触孔
3371：第一接触部
3372：第二接触部
3411至3415：连通柱
3421至3425：连通柱
3430至3433：连通柱
3510：第二层的绝缘材料
3561、3562：通道孔
3571：第一连通柱
3572：第二连通柱
3600：叠层的导电条
3601：第一侧
3602、3632：第二侧
3610：叠层的导电条
3611：第一侧
3612：第二侧
3620：叠层的导电条
3621、3631：第一侧
3622：第二侧
3630：叠层的导电条
3641至3643：第一组位线
3651至3653：第二组位线
3660、3661、3662、3663：串行选择线路线
3671、3672：第一源极接触路线
3673、3674：第二源极接触路线
3681至3685：层间连接器路线
3924、3944：缝隙
3934、3954：缝隙
4051：连接
4052：连接
4124、4144：隔离区块
4134、4154：隔离区块
4225a、4235a、4245a：区域
4225b、4235b、4245b：区域
4281：第一开口
4282：第二开口
4316：绝缘层
4671：第一连通柱
4672：第二连通柱
4710：步骤
4720：步骤
4730：步骤
4740：步骤
4750：步骤
4760：步骤
4770：步骤
4780：步骤
4790：步骤
4795：步骤
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
以下说明通常将参考具体的构造的实施例和方法。本领域技术人员应理解到并不意图将技术限制于具体公开的实施例和方法，而是可以使用其他特征、元件、方法和实施例来实践本技术。说明较佳实施例以说明本技术，而不是限制其范围，该范围是由申请权利要求所限定的专利范围。本领域普通技术人员将可理解到以下说明的各种等同变化。
图1显示一种3D NAND阵列的电路概要，3D NAND阵列具有位于一共同的底部参考导体上的一第一NAND串与一第二NAND串。第一NAND串为一连串的闪存单元，连接于一第一串选择开关131与一接地选择开关141之间，第一串选择开关131(有时称为一漏极侧开关)连接至一位线接触部121以供连接至一条位线BL1，而接地选择开关141(有时称为一源极侧开关)连接至一参考导体接触部150以供连接至一参考导体(1010，图4)。第二NAND串为一连串的闪存单元，连接于一第二串选择开关132与一接地选择开关142之间，第二串选择开关132连接至一位线接触部122以供连接至一条位线BL2，而接地选择开关142连接至参考导体接触部150。两个NAND串垂直地配置在多个3D结构中，并具有处于两侧上的多条通道线的两个叠层的单元，于此说明中标示为第一与第二叠层。
第一叠层中的一上阶层包括一条串行选择线SSL0，其作为供第一NAND串中的第一串选择开关131用的一栅极。第二叠层中的一上阶层包括一条串行选择线SSL1，其作为供第二NAND串中的第二串选择开关132用的一栅极。于此例子中的第一与第二叠层中的一下阶层包括一条接地选择线GSL，其作为分别供第一与第二NAND串中的第一与第二接地选择开关141和142用的一栅极。这些叠层中的多个中间阶层包括多条字线，而第一与第二叠层中的字线包括字线WL0、WL1至WL(n-1)及WL(n)，其中索引0到n表示此叠层的字线中的相对物理阶层。第一与第二NAND串中的这些字线作为供此串中的这些存储单元用的三栅极或类似finFET的双栅极。
图2显示从一导电条阶层得到的一示例3D存储器装置的水平截面。此3D存储器装置包括多个叠层的导电条，被多个绝缘条分开，这些叠层中的导电条朝一第一方向(X-方向)延伸。如显示的，多个半圆柱形垂直通道结构(241、242、243、251、252、253)朝一垂直于X-Y平面的方向，垂直地延伸通过多个叠层的导电条(210、220、230)。每一个半圆柱形垂直通道结构具有一相对于第一方向呈倾斜的主轴线250。主轴线250显示为沿着一线A-A′。
主轴线250相对于第一方向(X-方向)倾斜一角度α，对应于相对于垂直于第一方向的第二方向(Y-方向)的一角度θ。角度α与角度θ彼此互补，亦即，α＝90°—θ而θ＝90°-α。在一实施例中，角度θ可具有一在10°与60°之间的范围，而相应地，角度α可具有一在30°与80°之间的范围。
一隔离区块(例如261)提供一绝缘分隔器，以分开一第一叠层的导电条(例如210)和邻近第一叠层的一第二叠层的导电条(例如220)。另一个隔离区块(例如262)可分开第二叠层的导电条和邻近第二叠层的一第三叠层的导电条(例如230)。第一叠层的导电条210中的多个第一半圆柱形垂直通道结构(例如241、242、243)与隔离区块261的一第一侧261a接触。第二叠层的导电条220中的多个第二半圆柱形垂直通道结构(例如251、252、253)与在隔离区块261的第一侧261a对面的隔离区块261的一第二侧261b接触。这些第一半圆柱形垂直通道结构沿着主轴线250，横越过隔离区块261而被配置在这些第二半圆柱形垂直通道结构对面。
图2A显示一第一半圆柱形垂直通道结构243及一第二半圆柱形垂直通道结构253，第二半圆柱形垂直通道结构253沿着一条相对于一第一方向呈倾斜的主轴线250，横越过一隔离区块261而被配置在第一半圆柱形垂直通道结构对面。如图2A所显示的，多个数据储存结构(243a、253a)被配置在这些导电条(210、220)的侧壁上。这些半圆柱形垂直通道结构包括多个半导体薄膜(243b、253b)，具有与这些导电条的侧壁上的数据储存结构接触的多个外表面。绝缘材料290可填满由这些半导体薄膜(243b、253b)的内部表面与隔离区块261所包围的体积。
此叠层的导电条(210、220)中的这些导电条，可作为与这些半圆柱形垂直通道结构(243、253)接触的三栅极或类似finFET的双栅极。
沿着主轴线250配置的第一与第二半圆柱形垂直通道结构(例如243、253)具有一沿着主轴线250的长度L及一垂直于长度L的宽度W。在一实施例中，长度L为宽度W的3至5倍。
图2B与图2C显示一倾斜式半圆柱形垂直通道结构的一栅极宽度。首先，在圆柱形垂直通道结构通过一隔离区块(例如261)被分为第一与第二半圆柱形垂直通道结构(例如243、253，第2、2A图)之前，为具有形成一示例类似椭圆形状的水平截面的一圆柱形垂直通道结构计算出一周长P。第二半圆柱形垂直通道结构253沿着主轴线250，横越过隔离区块261而被配置在第一半圆柱形垂直通道结构243对面。其次，周长P除以2以获得单一半圆柱形垂直通道结构的一栅极宽度。
使用示例类似椭圆形状计算一栅极宽度，是为了说明如于此所说明的这些半圆柱形垂直通道结构的栅极宽度大于单一栅极及扁平通道结构的一栅极宽度的目的而提供，并非为了将如于此所说明的这些半圆柱形垂直通道结构的水平剖面限制于此示例类似椭圆形状。较大的栅极宽度可导致更好的栅极可控制性。
如图2所示，Fy为一第一半圆柱形垂直通道结构(例如243)及一第二半圆柱形垂直通道结构(例如253)朝第二方向(Y-方向)的一高度，第二半圆柱形垂直通道结构(例如253)沿着主轴线250横越过一隔离区块(例如261)被配置在第一半圆柱形垂直通道结构对面。如图2所示，Fx为横越过一半圆柱形垂直通道结构(例如241)朝第一方向(X-方向)的一测量值。Fx可相当于单一栅极及扁平通道结构中的一栅极宽度。
如图2B所示，示例类似椭圆形状的长度L与宽度W可以近似为Fy、Fx及角度θ的函数，以使
L≈Fy/cosθ
W≈Fx*cosθ
示例类似椭圆形状包括一第一半圆及一第二半圆，沿着主轴线250于此示例类似椭圆形状的相反侧具有一半径R。宽度W大约是两倍的半径R(W＝2R)，且两个半圆具有一组合圆周C＝2πR。如图2A和图2B所示，具有形成此示例类似椭圆形状的一水平剖面的一圆柱形垂直通道结构的周长P可以近似为P≈C+2*(L-2R)
≈2πR+2*(L-W)
≈πW+2*(L-W)
≈(π-2)*W+2*L
≈1.14*W+2*L
≈1.14*Fx*cosθ+2*Fy/cosθ
图2C显示与具有一倾斜式主轴线的多个半圆柱形垂直通道结构接触的三栅极的一栅极宽度Wg。将一圆柱形垂直通道结构的周长P除以2，一个半圆柱形垂直通道结构的一栅极宽度Wg可以近似为：
Wg≈0.57*W+L
≈0.57*Fx*cosθ+Fy/(cosθ)
在一实施例中，长度L与宽度W的一比率(L/W)可具有一个从3至5的范围，且角度θ可具有一在10°与60°之间的范围。例如，在L/W范围内使用3的一下限及在角度θ范围内使用10°的一下限，L/W＝3、L＝3W、θ＝10°，则Wg≈3.5Fx，其大于Fx。例如，在L/W范围内使用3的一下限及在角度θ范围内使用60°的一上限，L/W＝3、L＝3W、θ＝60°，则Wg≈1.78Fx，其大于Fx。
一个半圆柱形垂直通道结构的一长度L2大约是此示例类似椭圆形状的长度L的一半，亦即，L2＝L/2。于长度L与宽度W的一比率(L/W)可具有一个从3至5的范围的本实施例中，长度L2与宽度W的一比率可具有一个从1.5至2.5的范围。
图3显示多个示例半圆柱形垂直通道结构的透视图。图2、图2A、图2B、图2C及图3中的相同元件用相同的参考数字表示。如显示的，多个半圆柱形垂直通道结构(242、243、252、253)朝一垂直于X-Y平面的方向Z，垂直地延伸通过多个叠层的导电条(210、220)。每一个半圆柱形垂直通道结构具有一相对于第一方向(X-方向)呈倾斜的主轴线250。这些叠层的导电条中的这些导电条可作为与这些半圆柱形垂直通道结构接触的三栅极或类似finFET的双栅极。
主轴线250相对于第一方向(X-方向)倾斜一角度α，对应于相对于垂直于第一方向的第二方向(Y-方向)的一角度θ。角度α与角度θ彼此互补，且参考图2作更进一步的说明。
沿着主轴线250横越过一缝隙261s彼此相对配置的第一与第二半圆柱形垂直通道结构(例如243、253)，具有一沿着主轴线250的长度L及一垂直于长度L的宽度W。在一实施例中，长度L为宽度W的3至5倍。一隔离结构(例如261，图2A)可以形成于缝隙261s中。
图4显示沿着一主轴线(A-A′，图2A)截取的第一与第二半圆柱形垂直通道结构的垂直剖面。被多个绝缘条(411-415)分开的第一与第二叠层的导电条210和220被配置在参考导体1010上。第一与第二叠层的导电条包括一上阶层的导电条(SSL3、SSL2)、一下阶层的导电条(GSL)、以及在上阶层的导电条与下阶层的导电条之间的多个中间阶层的导电条(WL0-WL2、WLn)。一顶层的氮化硅420被配置在第一与第二叠层的导电条的每一个上。一上绝缘层430被配置在氮化硅420的顶层上。
这些中间导电层具有一第一厚度445，且下导电层GSL具有一大于第一厚度的第二厚度425。隔离区块261延伸进入下导电层GSL至一少于下导电层GSL的厚度425的深度435。
上阶层的导电条可作为串行选择线。中间阶层的多个导电条可作为字线。下阶层的导电条可作为接地选择线。这些导电条可包含各种材料，包括掺杂半导体、金属及导电化合物，导电化合物包含包括Si、Ge、SiGe、SiC、TiN、TaN、W及Pt的材料。
延伸通过第一与第二叠层中的这些导电条中的各个开孔(1141-1143、1151-1153，图11、图11A)的这些半圆柱形垂直通道结构，包括与参考导体1010电性接触的多个半导体薄膜(1731、1732)。一水平半导体薄膜1733被配置在连接至第一与第二半圆柱形垂直通道结构中的半导体薄膜(1731、1732)的参考导体1010上。
这些半导体薄膜可包括适合于作为供存储单元用的通道的多种半导体材料，这些材料例如Si、Ge、SiGe、GaAs、SiC及石墨烯。在一实施例中，参考导体1010可包括一掺杂半导体，且可采用具有与参考导体中的掺杂半导体相同的半导体类型的掺杂剂来注入水平半导体薄膜1733。
多个数据储存结构1210被配置于这些半导体薄膜的这些外表面与这些导电条中的这些开孔的多个侧壁之间。
多个数据储存结构1210可包括从下述闪存技术得知的一种多层数据储存结构，包括，譬如被称为氧化物-氮化物-氧化物(Oxide-Nitride-Oxide，ONO)、氧化物-氮化物-氧化物-氮化物-氧化物(Oxide-Nitride-Oxide-Nitride-Oxide，ONONO)、硅氧化氮氧化硅(Silicon-Oxide-Nitride-Oxide-Silicon，SONOS)、能带工程硅氧化氮氧化硅(BandgapEngineered Silicon-Oxide-Nitride-Oxide-Silicon，BE-SONOS)、氮化钽、氧化铝、氮化硅、氧化硅、硅(Tantalum Nitride，Aluminum Oxide，Silicon Nitride，Silicon Oxide，Silicon，TANOS)，以及金属高k带能带工程硅氧化氮氧化硅(Metal-High-K Bandgap-Engineered Silicon-Oxide-Nitride-Oxide-Silicon，MA BE-SONOS)的闪存技术。
绝缘材料(290)可填满由这些半导体薄膜(1731、1732)的内部表面与隔离区块261所包围的体积。
一第一插塞2051连接至处于隔离区块261的第一侧上的第一垂直半导体薄膜1731，而一第二插塞2052连接至处于隔离区块的第一侧对面的隔离区块的第二侧上的第二垂直半导体薄膜1732。
通过在第一与第二插塞上面的一第一层的绝缘材料3010的第一与第二接触部(3371、3372)分别连接至第一与第二插塞。通过在第一层的绝缘材料3010上面的一第二层的绝缘材料3510的第一与第二连通柱(3571、3572)分别连接至第一与第二接触部。第一与第二位线(3642、3652)分别连接至第一与第二连通柱。
图5和图6显示如图4所示的第一与第二半圆柱形垂直通道结构的透视图。一隔离区块261分开这些半圆柱形垂直通道结构中的第一与第二半导体薄膜(1731、1732)。
第一与第二半圆柱形垂直通道结构中的这些半导体薄膜(1731、1732)具有一椭圆形底部表面(510，图5)，具有沿着主轴线(A-A′)的一第一长度(515，图6)。
配置在参考导体(1010，图6)上的一水平半导体薄膜1733连接至这些半导体薄膜(1731、1732)。此水平半导体薄膜具有一椭圆形截面(520，图5)，具有沿着主轴线的一第二长度(525，图6)，其中椭圆形底部表面510的第一长度515大于水平半导体薄膜1733的椭圆形截面520的第二长度。
图6显示延伸进入下导电层GSL 610至一少于下导电层GSL 610的厚度425的深度435的这些中间隔离区块(例如261)。
图7显示一参考导体1010以及配置在参考导体1010上的多个叠层的导电条(210、220、230)。这些叠层中的这些导电条被多个绝缘条分开并朝第一方向(X-方向)延伸。这些叠层的导电条包括一上阶层的导电条(SSL0、SSL1、SSL2)、一下阶层的导电条(GSL)，以及配置于上阶层的导电条与下阶层的导电条之间的多个中间阶层的多个导电条(WL0、WL1、WL2、WLn)。
图7显示多个半圆柱形垂直通道结构，例如参考图2、图2A、图3及图4所说明的，延伸通过这些叠层中的这些导电条中的各个开孔(1141-1143、1151-1153，图11、图11A)。每一个半圆柱形垂直通道结构具有一分割的椭圆形截面，其具有一相对于第一方向(X-方向)呈倾斜的主轴线。
连接至这些半圆柱形垂直通道结构的多条位线参考图8作说明。
一第一垂直源极接触板791及一第二垂直源极接触板792被配置在参考导体1010上并连接至参考导体1010，且垂直地延伸通过这些叠层或与这些叠层邻接。第一与第二垂直源极接触板朝第一方向(X-方向)延伸，且朝垂直于第一方向的第二方向(Y-方向)横越过此多个叠层的导电条而彼此相对被配置。
一共同的参考驱动器780通过一连接781而可操作地连接至参考导体1010。
图8显示连接至这些半圆柱形垂直通道结构的多条位线。此多个叠层的导电条包括一第一奇数叠层210及一第二奇数叠层230，第一奇数叠层210被配置于此多个叠层中的一偶数叠层220的一第一侧721，而第二奇数叠层230朝第二方向(Y-方向)被配置于在第一侧对面的偶数叠层的一第二侧722。这些叠层的导电条(210、220、230)朝第二方向(Y-方向)具有部分的第一侧(711、721、731)与在第一侧对面的第二侧(712、722、732)。
一第一组位线(741-744)连接至邻近偶数叠层220的第一侧721的第一奇数叠层210的一第二侧712上的这些半圆柱形垂直通道结构，并连接至在偶数叠层220的第二侧722上的这些半圆柱形垂直通道结构。
一第二组位线(751-754)连接至邻近偶数叠层220的第二侧722的第二奇数叠层230的一第一侧731的这些半圆柱形垂直通道结构，并连接至偶数叠层220的第一侧721的这些半圆柱形垂直通道结构。
第一组位线中的多条位线沿着第一方向(X-方向)与第二组位线中的多条位线穿插。
多个第一连通柱(811、812)被配置在第一垂直源极接触板791的一上表面上，连接第一垂直源极接触板至一图案化导体层(例如一金属层)，覆盖于此多个叠层的导电条上。在一实施例中，多个第一连通柱(811、812)朝第一方向被配置在第一与第二组位线中的这些位线的反侧上，处于第一垂直源极接触板791的上表面上。
多个第二连通柱(821、822)被配置在第二垂直源极接触板792的一上表面上，连接第二垂直源极接触板至图案化导体层，覆盖于此多个叠层的导电条上。在一实施例中，多个第二连通柱(821、822)朝第一方向被配置在第一与第二组位线中的这些位线的反侧上，位于第二垂直源极接触板792的上表面上。
这些叠层的导电条包括位于上阶层的导电条的部分的串行选择线(SSL0、SSL1、SSL2)。多个串行选择线接触部(830、831、832)被配置在部分的串行选择线。多个串行选择线连通柱(840、841、842)被配置在部分的串行选择线接触部上。
图9显示分开此多个叠层的导电条中的邻近的叠层(210、220、230)而朝第一方向延伸的多个隔离区块。此多个隔离区块包括沿着第二方向的一第一隔离区块(915)、一最终隔离区块(945)以及在第一与最终隔离区块之间的多个中间隔离区块(925、935)。
第一与最终隔离区块具有一第一宽度901，而这些中间隔离区块具有一第二宽度902，第一宽度大于第二宽度。
第一隔离区块与最终隔离区块延伸通过配置在参考导体1010上的一水平半导体薄膜并停止在参考导体1010上，如参考图23B作更进一步说明的。
这些中间隔离区块延伸进入下导电层GSL至一小于下导电层的一厚度425的深度435，如参考图4、图6及图23A作更进一步说明的。
连接至这些半圆柱形垂直通道结构的一第一组位线(3641-3643)及一第二组位线(3651-3653)参考图36作说明。
图10与图10A显示在形成被多个绝缘层分开的一叠层的导电层在一参考导体1010上之后的工艺流程的一阶段。此叠层的导电层包括一上导电层(SSL)、一下导电层(GSL)、以及在上导电层与下导电层之间的多个中间导电层(WL0-WLn)。图10A为沿着图10所显示的一条线A-A′截取的图10的垂直截面，其中线A-A′相对于一第一方向(X-方向)呈倾斜。此多个中间导电层可包括N层，其中N大于2。例如，N＝32。这些导电层可包含各种材料，包括掺杂半导体、金属及导电化合物，导电化合物包含包括Si、Ge、SiGe、SiC、TiN、TaN、W及Pt的材料。
多个绝缘层1011、1012、1013、1014、1015及1016分开这些导电层。这些绝缘层可包括一种氧化硅或处于一个半导体基板上的其他介电材料。一个氮化硅的顶层1020形成于此叠层的导电层上，且一顶端绝缘层1030形成于氮化硅的顶层1020上。
图11与图11A显示在刻蚀此叠层的导电层中的多列的椭圆形开孔之后的工艺流程的一阶段。图11A为沿着图11所显示的线A-A′截取的图11的垂直剖面。在图11的例子中，一第一列1110的椭圆形开孔(1141、1142、1143)及一第二列1120的椭圆形开孔(1151、1152、1153)朝第一方向(X-方向)配置。此多列的椭圆形开孔中的这些列中的每一个椭圆形开孔具有相对于第一方向(X-方向)呈倾斜的一主轴线250。主轴线250沿着线A-A′显示。如本文所用，一椭圆形开孔具有一水平的椭圆形截面，其具有相对于第一方向的主轴线250。
这些列的椭圆形开孔中的这些椭圆形开孔被刻蚀通过顶端绝缘层1030、氮化硅的顶层1020、顶部导电层(SSL)、此多个中间导电层(WL0-WLn)、以及底部导电层(GSL)。用以刻蚀这些椭圆形开孔的刻蚀工艺中止于参考导体1010中的一开孔刻蚀阶层1175，并具有一段从顶端绝缘层1030到参考导体1010中的开孔刻蚀阶层1175的开孔刻蚀深度1170。
图12与图12A显示在沉积多个数据储存结构1210及多个第一半导体薄膜1220于这些列中的这些椭圆形开孔的侧壁及底部表面上之后的工艺流程的一阶段。图12A为沿着图12所显示的线A-A′截取的图12的垂直截面。多个数据储存结构1210也沉积于这些导电层的上表面上的顶端绝缘层1030上面。多个第一半导体薄膜1220沉积于这些数据储存结构1210上面并与其接触。
这些数据储存结构1210可包括从下述闪存技术得知的一多层数据储存结构，包括，譬如被称为氧化物-氮化物-氧化物(Oxide-Nitride-Oxide，ONO)、氧化物-氮化物-氧化物-氮化物-氧化物(Oxide-Nitride-Oxide-Nitride-Oxide，ONONO)、硅氧化氮氧化硅(Silicon-Oxide-Nitride-Oxide-Silicon，SONOS)、BE-SONOS(能带工程硅氧化氮氧化硅)、氮化钽、氧化铝、氮化硅、氧化硅、硅(Tantalum Nitride，Aluminum Oxide，SiliconNitride，Silicon Oxide，Silicon，TANOS)，以及金属高k带能带工程硅氧化氮氧化硅(Metal-High-K Bandgap-Engineered Silicon-Oxide-Nitride-Oxide-Silicon，MA BE-SONOS)的闪存技术。
这些半导体薄膜可包括多种适合于作为供存储单元用的通道的半导体材料，这种材料例如Si、Ge、SiGe、GaAs、SiC，及石墨烯。
图13与图13A显示在从这些列的椭圆形开孔中的这些椭圆形开孔的底部表面移除这些第一半导体薄膜1220之后的工艺流程的一阶段。此步骤亦从这些导电层的上表面移除这些第一半导体薄膜1220。
图14与图14A显示在刻蚀通过这些椭圆形开孔的底部表面上的这些数据储存结构1210以暴露参考导体之后的工艺流程的一阶段。
图15与图15A显示在沉积多个第二半导体薄膜1530于这些列的椭圆形开孔中的这些椭圆形开孔的侧壁及底部表面之后的工艺流程的一阶段，这些第二半导体薄膜接触处于这些侧壁上的这些第一半导体薄膜1220并接触参考导体1010。这些第二半导体薄膜1530包括一水平半导体薄膜1533，配置在参考导体1010上，并连接至这些列的椭圆形开孔中的这些椭圆形开孔的侧壁上的这些第二半导体薄膜1530。这些第二半导体薄膜1530包括一水平半导体薄膜1535，配置在这些导电层上面的顶端绝缘层1030上，并连接至这些椭圆形开孔的侧壁上的这些第二半导体薄膜1530。
图16与图16A显示在采用具有一种半导体类型(例如N+类型)的掺杂剂，来注入这些第二半导体薄膜于这些列的椭圆形开孔中的这些椭圆形开孔中的参考导体1010上之后的工艺流程的一阶段。在一实施例中，参考导体1010可包括一种具有一种半导体类型(例如N+类型)的掺杂半导体，且这些第二半导体薄膜中的掺杂剂具有与参考导体中的掺杂半导体相同的半导体类型。采用具有半导体类型(例如N+类型)的掺杂剂，来注入配置在参考导体1010上的水平半导体薄膜1533与配置在这些导电层上的水平半导体薄膜1535。
图17与图17A显示在将这些第一半导体薄膜1220及这些第二半导体薄膜1530退火进入这些列的椭圆形开孔中的这些椭圆形开孔的侧壁上的多个垂直半导体薄膜(1731、1732)之后的工艺流程的一阶段。因此，一水平半导体薄膜1733被配置在参考导体1010上，参考导体1010连接至这些列的椭圆形开孔中的这些椭圆形开孔的侧壁上的这些垂直半导体薄膜(1731、1732)。
图18与图18A显示在以一绝缘材料290填补这些列的椭圆形开孔中的这些椭圆形开孔之后的工艺流程的一阶段。图18A显示沿着图18所显示的线A-A′截取的图18的垂直截面。绝缘材料290也被沉积于这些导电层上面的水平半导体薄膜1535上。
图19与图19A显示在回蚀这些列的椭圆形开孔中的这些椭圆形开孔中的绝缘材料290之后的工艺流程的一阶段，用以形成一凹槽1940在这些椭圆形开孔中的绝缘材料290的一上表面1835上面。上表面1835可以高于此叠层的导电层中的一顶部导电层(SSL0、SSL1)，或高于此叠层的导电层上面的一个氮化硅的顶层1020。图18A显示沿着图18所显示的线A-A′截取的图18的垂直截面。
图20与图20A显示在沉积一导电材料2050于凹槽1940中及于此叠层的导电层的多个上表面上面，包括于这些导电层上面的水平半导体薄膜1535上面之后的工艺流程的一阶段。例如，导电材料2050可包括钨(W)，且可通过化学气相沉积(Chemical VaporDeposition，CVD)而沉积。图20显示导电材料2050的俯视图。图20A显示沿着图20所显示的线A-A′截取的图20的垂直剖面。
图21及图21A显示在例如通过化学机械抛光(chemical mechanicalplanarization，CMP)来移除在这些叠层的导电条的上表面之上的导电材料2050，同时留下这些列的椭圆形开孔中的这些椭圆形开孔中的绝缘材料290的上表面上面的导电材料2050之后的工艺流程的一阶段。在此阶段下，亦可移除这些导电层上面的水平半导体薄膜1535。图21显示由这些垂直半导体薄膜(1731、1732)所包围的导电材料2050的俯视图。图21A显示沿着图21所显示的线A-A′截取的图21的垂直剖面。
图22显示在刻蚀朝第一方向(X-方向)延伸的多个缝隙(2215、2225、2235、2245、2255)横越过部分列(1110、1120，图11)的椭圆形开孔中的椭圆形开孔(1141、1142、1143、1151、1152、1153，图11)之后的工艺流程的一阶段。图22显示从此叠层的导电层之上部导电阶层得到的一水平截面。此多个缝隙包括一第一缝隙(2215)、一最终缝隙(2255)、以及多个中间缝隙(2225、2235、2245)，朝一垂直于第一方向的第二方向配置在第一与最终缝隙之间。第一与最终缝隙具有一第一宽度2291，而这些中间缝隙具有一第二宽度2292，第一宽度大于第二宽度。
这个刻蚀阶段导致形成多个叠层的导电条(2210、2220、2230、2240)，并形成延伸通过这些叠层中的这些导电条的多个半圆柱形垂直通道结构(2223、2233)。每一个半圆柱形垂直通道结构具有一分割的椭圆形截面，其具有相对于第一方向(X-方向)呈倾斜的一主轴线(250，图2)。
此刻蚀阶段可包括刻蚀：一第二数量个缝隙(2225b、2235b、2245b，图22A)，朝第一方向与该第一所述多个缝隙隔开了一第一区域2281；及一第三数量个缝隙(2225c、2235c、2245c，图22A)，朝第一方向延伸，并沿着第一方向与该第一所述多个缝隙隔开了一第二区域2282。
第一与第二区域朝第一方向横越过此多个半圆柱形垂直通道结构而彼此相对被配置，且朝一垂直于第一方向的第二方向处于第一与最终缝隙(2215、2255，图22)之间。
此第一所述多个缝隙通过第一区域中的此叠层的导电层中的这些导电层，而与此第二数量个缝隙隔开。此第一所述多个缝隙通过第二区域中的此叠层的导电层中的这些导电层，而与此第三数量个缝隙隔开。在此工艺的后来阶段，多个着陆区域可被形成于第一与第二区域中的此叠层的导电层中的这些中间导电层与下导电层上，且多个层间连接器可被形成于这些着陆区域上。
图22A显示横越过一中间隔离缝隙沿着线A-A′截取的图22的垂直剖面。此多个缝隙中的多个中间缝隙(例如2235)延伸通过此氮化硅的顶层1020、此叠层的导电层中的上导电层(SSL0、SSL1)与这些中间导电层(WL0-WLn)。
这些中间导电层具有一第一厚度445，而下导电层(GSL)具有一大于第一厚度的第二厚度425。这些中间缝隙(例如2235)延伸进入下导电层(GSL)至一段小于下导电层(GSL)的厚度425的深度435。
此刻蚀阶段包括刻蚀这些列中的这些椭圆形开孔中的绝缘材料290的上表面上面的导电材料(2050，图21A)，用以形成第一与第二插塞(2051、2052)于这些列中的这些椭圆形开孔中的绝缘材料290的上表面上面。这些第一插塞2051连接至这些缝隙的一第一侧上的这些列中的这些椭圆形开孔中的多个第一垂直半导体薄膜1731。这些第二插塞2052连接至这些缝隙的一第二侧(在这些缝隙的第一侧对面)上的这些列中的这些椭圆形开孔的多个第二垂直半导体薄膜1732。
图22B显示横越过最终缝隙2255沿着线B-B′截取的图22的垂直剖面。第一缝隙2215与最终缝隙2255延伸通过这些椭圆形开孔的底部表面上的水平半导体薄膜1733，并停止在参考导体1010上。
图23显示在形成多个隔离区块(2315、2325、2335、2345、2355)于此多个缝隙(2215、2225、2235、2245、2255，图22)中之后的工艺流程的一阶段。图23显示从此叠层的导电层的上部导电阶层得到的水平截面，显示多条串行选择线(SSL0、SSL1、SSL2、SSL3)。此多个隔离区块朝第一方向(X-方向)延伸横越过部分列(1110、1120，图11)的椭圆形开孔中的椭圆形开孔(1141、1142、1143、1151、1152、1153，图11)。此多个隔离区块包括一第一隔离区块(2315)、一最终隔离区块(2355)、以及多个中间隔离区块(2325、2335、2345)，朝一垂直于第一方向的第二方向配置在第一与最终隔离区块之间。第一与最终隔离区块具有一第一宽度2291，而这些中间隔离区块具有一第二宽度2292，第一宽度大于第二宽度。
此多个隔离区块中的这些中间隔离区块中的一特定隔离区块(例如2335)分开此多个叠层的导电条中的一第一叠层的导电条(例如2220)及一第二叠层的导电条(例如2230)。此第一叠层的导电条中的多个第一半圆柱形垂直通道结构(例如2223)与此特定隔离区块的一第一侧(例如2335a)接触。此第二叠层的导电条中的多个第二半圆柱形垂直通道结构(例如2233)与此特定隔离区块的一第二侧(例如2335b)接触，第二侧沿着第二方向处于特定隔离区块的第一侧对面。
图23A显示横越过一中间隔离区块2335沿着线A-A′截取的图23的垂直剖面。此多个隔离区块中的多个隔离区块(例如2335)延伸通过氮化硅的顶层1020，此叠层的导电层中的上导电层(SSL2、SSL1)与中间导电层(WL0-WLn)。
这些中间导电层具有一第一厚度445，而下导电层(GSL)具有一大于第一厚度的第二厚度425。这些中间隔离区块(例如2335)延伸进入下导电层(GSL)至一段小于下导电层(GSL)的厚度425的深度435。
图23B显示横越过最终隔离区块2355沿着线B-B′截取的图23的垂直截面。第一隔离区块2315与最终隔离区块2355延伸通过这些椭圆形开孔的底部表面上的水平半导体薄膜1733，并停止在参考导体1010上。
图23C显示横越过两个中间隔离区块(2325、2335)及配置于两个中间隔离区块之间的一叠层的导电条2220而沿着一线A2-A2′截取的图23的垂直截面。线A2-A2′朝第二方向沿着位于此叠层的导电条2220的反侧上的这些半圆柱形垂直通道结构的主轴线。此多个隔离区块中的这些隔离区块(2325、2335)延伸通过氮化硅的顶层1020，此叠层的导电层中的上导电层(SSL0、SSL1、SSL2)与中间导电层(WL0-WLn)。这些中间隔离区块延伸进入下导电层(GSL)至一段少于下导电层(GSL)的厚度425的深度435。
串行选择线SSL1位于此叠层的导电条2220的上导电层中。配置在此叠层的导电条2220的反侧的这些半圆柱形垂直通道结构包括多个半导体薄膜(2372、2373)，延伸通过上导电层中的串行选择线SSL1、中间导电层(WL0、WL1、WL2、WLn、SSL1)以及下导电层(GSL)。
图24显示在刻蚀上导电层(SSL0、SSL1、SSL2、SSL3，图24、图24A及图24B)以形成第一与第二开口(2481、2482)之后的工艺流程的一阶段。第一与第二开口(2481、2482)可以是位于第一与第二区域(2281、2282，图22)中，能使第一与第二开口彼此相对被配置，朝第一方向(X-方向)横越过此多个半圆柱形垂直通道结构及朝第二方向处于第一与最终隔离区块(2315，2355)之间。第一开口2481可定义位于这些叠层的导电条中的上阶层的导电条(SSL0/1/2/3)的多个导电条的右侧。第二开口2482可定义位于这些叠层的导电条中的上阶层的导电条(SSL0/1/2/3)的多个导电条的左侧。第一与第二开口沿着第一方向具有在一第一侧2401与一第二侧2402之间的一第一宽度2410。
这些中间隔离区块(例如2345)具有朝第一方向横越过此多个半圆柱形垂直通道结构的多个第一端与多个在第一端对面的第二端(2345a、2345b)，且第一与第二开口重叠这些中间隔离区块的第一端与第二端。此刻蚀步骤包括移除此第一与第二开口中的这些中间隔离区块的第一与第二端，能于此工艺的后来阶段，当第一与第二开口以绝缘材料填满时，使位于此叠层的导电层中的上导电层的多个导电条(作为串行选择线)可通过这些中间隔离区块与第一与第二开口中的绝缘材料而彼此完全地隔离。
图24A为横越过第一开口2481中的一中间隔离区块的一端从一线C-C′得到的图24的垂直截面。图24A显示刻蚀步骤中止于在这些中间导电层中的一顶部导电层(WLn，图24A)之上的一绝缘层(2416，图24A)。
图24B为朝第二方向横越过中间隔离区块(2325、2335)及朝第一方向处于此多个半圆柱形垂直通道结构与第一开口2481之间，从一线D-D′得到的图24的垂直截面。图24B显示中间隔离区块(2325、2335)，延伸通过上部导电条(SSL0、SSL1、SSL2)、中间导电条(WL0、WL1、WL2、WLn)并中止于下部导电条(GSL)。
图25显示在刻蚀这些中间导电层以形成多个着陆区域(2511-2515、2521-2525)于第一与第二开口(2481、2482，图25)中的此叠层的导电层中的部分的中间导电层(WL0-WLn，图26)与下导电层(GSL，图26)上之后的工艺流程的一阶段。第一与第二开口彼此相对配置，朝第一方向横越过多个半圆柱形垂直通道结构及朝第二方向处于第一与最终隔离区块之间。第一开口2481邻近位于这些叠层的导电条中的上阶层的导电条(SSL0/1/2/3)的多个导电条的右侧。第二开口2482邻近位于这些叠层的导电条中的上阶层的导电条(SSL0/1/2/3)的多个导电条的左侧。
图26横越过第一开口2481中的这些着陆区域(2511-2515)朝第二方向而沿着线E-E′截取的图25的垂直截面。如图26所示，多个着陆区域(2512-2515)形成于部分的中间导电层(WL0-WLn)上，而一着陆区域2511形成于第一开口(2481，图25)中的下导电层(GSL)上。同样地，多个着陆区域(2522-2525)形成于部分的中间导电层(WL0-WLn)上，而一着陆区域2521形成于第二开口(2482，图25)中的下导电层(GSL)上。
为了形成包括这些着陆区域的楼梯式结构，可以采取多个刻蚀步骤，如图26中的箭头数所示。例如，一第一刻蚀步骤可停止于关于第一开口中的所有着陆区域(2511-2515)的一区域上面的一顶部导电层(Wln)上。一第二刻蚀步骤可停止于关于除了上部的着陆区域以外的第一开口中的多个着陆区域(2511-2514)的一区域上的顶部导电层(Wln)下面一层的一导电层上，而一第三刻蚀步骤可停止于关于除了上部的两个着陆区域以外的第一开口中的多个着陆区域(2511-2513)的一区域上的顶部导电层(Wln)下面两层的一导电层上。可以应用更多刻蚀步骤，直到此着陆区域形成于下导电层(GSL)上为止。
图27为朝第一方向横越过第一开口而沿着线F-F′截取的图25的垂直截面。图27显示第一开口沿着第一方向具有一第一宽度2410，而这些着陆区域沿着第一方向具有比第一宽度2410窄的一第二宽度(2720)。这些着陆区域被配置在第一开口之内，第一开口沿着第一方向具有一第一侧上的一第一边际(margin)2721，以及在第一侧对面的一第二侧上的一第二边际2722。
图28为图25中的邻近这些着陆区域的这些着陆区域与这些串行选择线的透视图。这些着陆区域(例如2511-2515)与邻近这些着陆区域的这些串行选择线被配置于一区域2590中，如图25所示。图28显示此叠层的导电层中的上导电层中的每一条串行选择线(SSL0、SSL1、SSL2、SSLn)与上导电层中的其他串行选择线分开。此叠层的导电层中的每一个中间导电层(WL0、WL1、WL2、WLn)可包括多个导电条，用于作为部分的串行选择线下面的字线。下导电层(GSL)可作为每一条串行选择线下面的一条接地选择线。
图29显示在分别形成多个层间连接器(2911-2915、2921-2925)于这些椭圆形开孔中的绝缘材料(290，图33B)的上表面上面的这些着陆区域(2511-2515，2521-2525，图25)、连接至参考导体(1010，图26)的第一与第二垂直源极接触板(791、792)、连接至部分的串行选择线(SSL0、SSL1、SSL2、SSL3)的多个串行选择线连接器(2930、2931、2932、2933)，以及连接至第一与第二插塞(2051、2052，图33B)的第一与第二接触部(3371、3372)之后的工艺流程的一阶段。
位于这些叠层的导电条(SSL0、SSL1、SSL2、SSL3)中的上阶层的导电条的这些导电条具有：一多阵列区域(2990)，这些半圆柱形垂直通道结构延伸通过此阵列区域(2990)；及第一与第二串行选择线连接器区域(2991、2992)，朝第一方向横越过此阵列区域而在彼此对面。这些串行选择线连接器(2930、2931、2932、2933)连接至第一与第二串行选择线连接器区域(2991、2992)中的部分的串行选择线(SSL0、SSL1、SSL2、SSL3)。
形成多个层间连接器(2911-2915)于这些着陆区域上参考图30与图31作更进一步的说明。形成连接至参考导体的第一与第二垂直源极接触板(791、792)参考图30与图31作更进一步的说明。形成连接至部分的串行选择线的多个串行选择线连接器(2930-2933)参考图32A与图32B作更进一步的说明。形成连接至第一与第二插塞的第一与第二接触部(3371、3372)参考图33A与图33B作更进一步的说明。
图30与图31显示在形成多个层间连接器(2911-2915，图31)于这些着陆区域(2511-2515)上之后的工艺流程的一阶段，这些层间连接器从在此叠层的导电层之上的一连接器表面(3025)延伸至这些着陆区域。图30与图31显示沿着如图29所示的一线E-E′截取的垂直截面。
此阶段可包括：沉积在包括这些着陆区域的此叠层的导电层上面的一层的绝缘材料(3010，图30)于部分的中间导电层(WL0-WLn)上及于下导电层(GSL)上；刻蚀多个接触孔(3011-3015，图30)通过绝缘材料3010；中止于这些着陆区域上；以及形成多个层间连接器(2911-2915，图31)于这些着陆区域上的这些接触孔中。
于此阶段下，位于这些叠层的导电条中的上阶层(SSL0/1/2/3)的导电条的这些导电条，通过这些隔离区块(2315-2355)及第一与第二开口(2481、2482)中的绝缘材料而彼此分开。绝缘材料(3010，图31)延伸通过上阶层的导电条(例如SSL3)至在这些中间导电层中的一顶部导电层(WLn)之上的一绝缘层(2416)。
图30与图31亦显示形成连接至参考导体1010的一第一垂直源极接触板(791，图31)及一第二垂直源极接触板(792，图31)。此阶段可包括：分别地刻蚀第一与最终隔离区块(2315、2355，图25)以形成第一与第二源极接触孔(3091、3092，图30)；中止于参考导体(1010，图30)；以及形成一第一垂直源极接触板(791，图31)及一第二垂直源极接触板(792，图31)于连接至参考导体1010的第一与第二源极接触孔中，第一与第二垂直源极接触板朝第一方向(X-方向)延伸。
图32A与图32B显示形成连接至部分的串行选择线(SSL1)的多个串行选择线连接器(2931，图32B)。图32A与图32B为沿着如图29所示的一线D-D′截取的垂直截面。如图29所示，位于这些叠层的导电条(SSL0、SSL1、SSL2、SSL3)中的上阶层的导电条的这些导电条具有：一阵列区域(2990)，这些半圆柱形垂直通道结构延伸通过此阵列区域(2990)；及第一与第二串行选择线连接器区域(2991、2992)，朝第一方向横越过此阵列区域而在彼此对面。
此阶段可包括：刻蚀多个接触孔(3231，图32A)通过此层的绝缘材料3010；中止于这些叠层的导电条中的上导电层中的这些串行选择线(例如SSL1，图32A)上；以及形成多个串行选择线连接器(2931，图32B)于这些串行选择线的这些接触孔中。
图33A与图33B显示在分别地形成连接至第一与第二插塞(2051、2052)的第一与第二接触部(3371、3372，图33B)于这些椭圆形开孔中的绝缘材料290的上表面的上面之后的工艺流程的一阶段。图33A与图33B为横越过一隔离区块2345和与隔离区块接触的这些半圆柱形垂直通道结构而沿着如图29所示的一线A-A′截取的垂直截面。此阶段可包括：刻蚀多个接触孔(3361、3362)通过此层的绝缘材料3010；中止于连接至这些半圆柱形垂直通道结构的第一与第二插塞(2051、2052)上：以及分别地形成第一与第二接触部(3371、3372，图33B)于第一与第二插塞上的这些接触孔中。
图34显示在分别地形成以下连通柱于这些椭圆形开孔中的绝缘材料(290，图33B)的上表面上面之后的工艺流程的一阶段，这些连通柱包含：连通柱(3411-3415，3421-3425)，连接至着陆区域(2511-2515，2521-2525，图25)上的层间连接器(2911-2915、2921-2925，图29)；连通柱(811、812、821、822)，连接至第一与第二垂直源极接触板(791、792，图29)，连接至参考导体(1010，图26)；连通柱(3430、3431、3432、3433)，连接至串行选择线连接器(2930、2931、2932、2933，图29)，连接至部分的串行选择线(SSL0、SSL1、SSL2、SSL3)；以及第一与第二连通柱(3571、3572)，连接至第一与第二接触部(3371、3372，图29)，连接至第一与第二插塞(2051、2052，图33B)的。
图35A与图35B显示分别地形成连接至第一与第二接触部(3371、3372)的第一与第二连通柱(3571、3572，图35B)。图35A与图35B为横越过一隔离区块2345和与隔离区块接触的这些半圆柱形垂直通道结构而沿着如图34所示的一线A-A′截取的垂直截面。
此阶段可包括：沉积一第二层的绝缘材料3510在第一层的绝缘材料(3010)与第一与第二接触部(3371、3372)上面：刻蚀多个通道孔(3561、3562，第35A图)通过第二层的绝缘材料3510；中止于第一与第二接触部(3371、3372)上；以及沉积一导电材料(例如钨)在通道孔(3561、3562，第35A图)中，用以分别形成第一与第二连通柱(3571、3572)在第一与第二接触部(3371、3372)上。
图36显示在形成连接至延伸通过这些叠层的导电条的这些半圆柱形垂直通道结构的一第一组位线及一第二组位线之后的工艺流程的一阶段。多个叠层的导电条包括多个奇数叠层(3600、3620)，沿着第二方向与多个偶数叠层(3610、3630)穿插。此多个叠层的导电条(3600、3610、3620、3630)中的每个叠层具有一第一侧(3601、3611、3621、3631)以及朝第二方向在第一侧对面的一第二侧(3602、3612、3622、3632)。一第一奇数叠层的导电条3620被配置在一偶数叠层的导电条3610的一第一侧3611上，而一第二奇数叠层的导电条3600被配置在朝第二方向在第一侧3611对面的偶数叠层的一第二侧3612上。这些叠层的导电条(3600、3610、3620、3630)中的多个上部导电条作为串行选择线(SSL0、SSL1、SSL2、SSL3)。
形成一第一组位线(3641-3643)，此第一组中的这些位线连接至邻近偶数叠层3610的第一侧3611的第一奇数叠层3620的一第二侧3622上的这些半圆柱形垂直通道结构，并连接至偶数叠层3610的第二侧3612上的这些半圆柱形垂直通道结构。
形成一第二组位线(3651-3653)，此第二组中的这些位线连接至邻近偶数叠层3610的第二侧3612的第二奇数叠层3600的一第一侧3601上的这些半圆柱形垂直通道结构，并连接至偶数叠层3610的第一侧3611上的这些半圆柱形垂直通道结构。
第一组位线(3641-3643)中的这些位线沿着第一方向与第二组位线(3651-3653)中的这些位线穿插。
多个串行选择线路线(3660、3661、3662、3663)连接至各个连通柱(3430、3431、3432、3433，图34)，其连接至部分的串行选择线连接器(2930、2931、2932、2933，图29)，其连接至部分的串行选择线(SSL0、SSLl、SSL2、SSL3)。这些串行选择线路线可将部分的串行选择线(SSL0、SSL1、SSL2、SSL3)连接至覆盖于此多个叠层的导电条上的一图案化导体层(例如一金属层)中的多个连接器。
多个第一源极接触路线(3671、3672)连接至配置在第一垂直源极接触板791的上表面上的多个第一连通柱(811、812，图34)。多个第二源极接触路线(3673、3674)连接至配置在第二垂直源极接触板792的上表面上的多个第二连通柱(821、822，图34)。第一与第二源极接触路线可将第一与第二垂直源极接触板(791、792)与参考导体(1010，图7及图8)连接至覆盖于此多个叠层的导电条上的一图案化导体层(例如一金属层)中的多个连接器。
多个层间连接器路线(3681、3682、3683、3684、3685)连接至各个连通柱(3411-3415，图34)，其连接至部分的多个层间连接器(2911-2915，图29)。这些层间连接器路线可将这些层间连接器连接至覆盖于此多个叠层的导电条上的一图案化导体层(例如一金属层)中的多个连接器。
这些串行选择线路线、第一与第二源极接触路线及这些层间连接器路线可连接至相同覆盖的图案化导体层，或部分覆盖的图案化导体层中的多个连接器。
图37显示分别连接至第一与第二连通柱(3571、3572)的第一与第二位线(3642、3652)。图37为横越过一隔离区块2345和与隔离区块接触的这些半圆柱形垂直通道结构而沿着一线A-A′截取的图36的垂直截面。
图38显示一3D NAND阵列的一电路概要，3D NAND阵列具有一第一NAND串与一第二NAND串，位于一共同的底部参考导体上，共同的底部参考导体具有一替代字线配置。关于图1所显示的电路概要的说明一般适用于图38。
图38与图1的差异为连接至第一NAND串的存储单元的多条字线，与连接至第二NAND串的存储单元的多条字线分开。在这些叠层的存储单元中的这些中间阶层中，第一NAND串中的这些字线包括字线WL0_odd、WL1_odd至WL(n-1)_odd及WL(n)_odd，其中索引0到n表示此叠层的字线中的相对物理阶层。第二NAND串中的这些字线包括字线WL0_even、WL1_even至WL(n-1)_even及WL(n)_even。第一与第二NAND串中的这些字线作为供第一与第二NAND串中的这些存储单元用的三栅极或类似finFET的双栅极。
图39与图40显示在刻蚀一第二数量个缝隙(3924、3934、3944、3954)之后的工艺流程的一阶段，此第二数量个缝隙(3924、3934、3944、3954)朝第二方向延伸通过此叠层的导电层中的上导电层(SSL_even，图40)与这些中间导电层(WL0_even、WL1_even、WL2_even、WL2_even、WLn_even，图40)。此第二数量个缝隙中的多个缝隙垂直地延伸通过此叠层的导电层中的上导电层与这些中间导电层。
此多个叠层的导电条包括沿着第二方向与奇数叠层的导电条(3600、3620)穿插的偶数叠层的导电条(3610、3630)。如参考图22所说明的，朝第一方向(X-方向)延伸的一第一数量个缝隙沿着第二方向包括一第一缝隙2215、一最终缝隙2255，以及在第一与最终缝隙之间的多个中间缝隙(2225、2235、2245)。
此第二数量个缝隙包括多个左缝隙(3934、3954)来定义这些偶数叠层的导电条的左侧，以及多个右缝隙(3924、3944)来定义这些奇数叠层的导电条的右侧，从而形成通过这些右缝隙而与这些奇数叠层的导电条隔开的这些中间导电层中的多条偶数字线WL_even，以及形成通过这些左缝隙而与这些偶数叠层的导电条隔开的这些中间导电层中的多条奇数字线WL_odd。
此第一数量个缝隙中的这些中间缝隙经由此第二数量个缝隙中的左右缝隙串联连接，从此第一数量个缝隙中的第一缝隙2215到最终缝隙2255。
图40显示图39的透视图，包括朝第一方向的此第一数量个缝隙中的多个缝隙(2225、2235、2245)，以及朝第二方向的此第二数量个缝隙中的多个右缝隙(3924、3944，图39)。于工艺流程的此阶段，这些中间导电层被分为多条偶数字线(WL0_even、WL1_even、WL2_even、WLn_even)及多条奇数字线(未显示)。上导电层被分为一偶数串行选择线(SSL_even)及一奇数串行选择线(未显示)。于工艺流程的此阶段，偶数串行选择线(SSL_even)尚未被分为如以一连接4051所表示的分开的串行选择线(SSL_1、SSL3，图43)，且奇数串行选择线尚未被分为如以一连接4052所表示的分开的串行选择线(SSL_0、SSL2，图43)。
图41显示在形成朝第一方向延伸的一第一数量个隔离区块及朝第二方向延伸的一第二数量个隔离区块之后的工艺流程的一阶段。图41从此叠层的导电层中的其中一个中间导电层得到。
一第一数量个隔离区块(2315、2325、2335、2345、2355)形成于此第一数量个缝隙(2215、2225、2235、2245、2255，图39)中，从而分开此多个叠层的导电条中的邻近叠层，包括一第一隔离区块(2315)、一最终隔离区块(2355)以及朝第二方向在第一与最终隔离区块之间的多个中间隔离区块(2325、2335、2345)。
一第二数量个隔离区块(4124、4134、4144、4154)形成于此第二数量个缝隙(3924、3934、3944、3954，图39)中。此第二数量个隔离区块中的多个隔离区块延伸通过此叠层的导电层中的上导电层与这些中间导电层，此叠层的导电层包括位于偶数叠层的导电条(3610、3630)的左侧上的多个左隔离区块(4134、4154)及位于奇数叠层的导电条(3600、3620)的右侧上的多个右隔离区块(4124、4144)。
此第一数量个隔离区块中的这些中间隔离区块经由此第二数量个隔离区块中的左右隔离区块串联连接，从此第一数量个隔离区块中的第一隔离区块2315到最终隔离区块2355，从而隔开这些中间导电层中的多条偶数字线WL_even与这些中间导电层中的这些奇数字线WL_odd。这些偶数字线WL_even连接至位于部分的导电层的偶数叠层的导电条(3610、3630)中的多个导电条，而这些奇数字线WL_odd连接至位于部分的导电层的奇数叠层的导电条(3600、3620)中的多个导电条。
图42与图43显示在刻蚀上导电层以形成第一与第二开口(4281、4282)之后的工艺流程的一阶段。第一与第二开口在彼此对面，朝第一方向横越过此多个半圆柱形垂直通道结构并朝第二方向处于第一与最终隔离区块(2315、2355)之间。此第二数量个隔离区块中的右隔离区块(4124、4144)朝第一方向被配置于此多个半圆柱形垂直通道结构与第一开口4281之间。此第二数量个隔离区块中的这些左隔离区块朝第一方向被配置于此多个半圆柱形垂直通道结构与第二开口4282之间。
第一开口4281可定义偶数叠层的导电条中的上阶层(SSL1、SSL3)处的多个导电条的右侧。第二开口4282可定义奇数叠层的导电条中的上阶层(SSL0、SSL2)处的多个导电条的左侧。
此刻蚀步骤可包括刻蚀在第一开口4281与此第一数量个隔离区块中的中间隔离区块(2325、2335、2345)的右端之间的多个区域(4225a、4235a、4245a)中的上导电层，用以分开位于偶数叠层的导电条中的上阶层(SSL1、SSL3)的这些导电条，及刻蚀在第二开口4282与此第一数量个隔离区块中的中间隔离区块(2325、2335、2345)的左端之间的多个区域(4225b、4235b、4245b)中的上导电层，用以分开位于奇数叠层的导电条中的上阶层(SSL0、SSL2)的这些导电条。
此刻蚀步骤中止于在这些中间导电层中的一顶部导电层(Wln_even，图43)的上的一绝缘层(4316，图43)。
图43显示图42的透视图，包括上导电层中的分开的串行选择线。于工艺流程的此阶段，偶数串行选择线(SSL_even)被刻蚀成为分开的偶数串行选择线(SSL_1、SSL3)，而奇数串行选择线被刻蚀成为分开的奇数串行选择线(SSL_0、SSL2)。
图44显示在刻蚀这些中间导电层以形成第一开口4281中的一第一数量个着陆区域(2511-2515)及第二开口4282中的一第二数量个着陆区域(2521-2525)于部分的中间导电层(WL0-WLn，图26)上及于下导电层(GSL，图26)上之后的工艺流程的一阶段。
此第一数量个着陆区域中的这些着陆区域连接至部分的中间导电层中的这些偶数字线，而此第二数量个着陆区域中的这些着陆区域连接至部分的中间导电层中的这些奇数字线。这些偶数字线通过部分的中间导电层中的第一数量个隔离区块(2325、2335、2345，图41)及第二数量个隔离区块(4124、4134、4144、4154，图41)而与这些奇数字线隔开，如参考图41所说明的。
图45显示在形成连接至延伸通过这些中间导电条的这些半圆柱形垂直通道结构的多个连通柱之后的工艺流程的一阶段，这些中间导电条包括多条偶数字线WL_even及与这些偶数字线分开的多条奇数字线WL_odd。图34中的相同元件用图45中的相同的参考数字表示。参考图34的说明通常适合于图45。
图45与图34的差异为连接至一第一连通柱4671的一第一半圆柱形垂直通道结构，以及连接至一第二连通柱4672的一第二半圆柱形垂直通道结构(沿着主轴线横越过一隔离区块2345被配置在第一半圆柱形垂直通道结构对面)延伸通过部分的及分开的偶数及多条奇数字线，如参考图46作更进一步说明的。
图46显示部分的半圆柱形垂直通道结构中第一与第二垂直多个半导体薄膜(1731、1732)，其延伸通过部分的及分开的偶数及多条奇数字线。
图46为横越过一隔离区块2345及与此隔离区块接触的这些半圆柱形垂直通道结构而沿着如图45所示的一线A-A′截取的垂直截面。
一第一连通柱4671经由第一插塞2051与第一接触部3371而连接至这些第一垂直半导体薄膜1731。一第二连通柱4672经由第二插塞2052及一第二接触部3372而连接至这些第二垂直半导体薄膜1732。包括这些第一垂直半导体薄膜1731的多个第一半圆柱形垂直通道结构延伸通过这些奇数字线(WL0_odd、WL1_odd、WL2_odd、WLn_odd)。包括这些第二垂直半导体薄膜1732的多个第二半圆柱形垂直通道结构延伸通过这些偶数字线(WL0_even、WL1_even、WL2_even、WLn_even)。这些偶数字线通过部分的中间导电层中的第一数量个隔离区块(2325、2335、2345，图41)及第二数量个隔离区块(4124、4134、4144、4154，图41)而与这些奇数字线隔开，如参考图41所说明的。
图47为显示包括一底部参考导体上的多个半圆柱形垂直通道结构的一存储器装置的一制造方法的流程图。于步骤4710，此方法包括形成由多个绝缘层分开的一叠层的导电层，包括一上导电层、一下导电层及在上导电层与下导电层之间的多个中间导电层。此叠层的导电层配置于一参考导体上。此步骤更进一步参考图10A作说明。
于步骤4720，此方法包括刻蚀此叠层的导电层中的一阵列的多列的椭圆形开孔，这些列的椭圆形开孔沿着一第一方向配置，这些列中的每一个椭圆形开孔具有一相对于第一方向呈倾斜的主轴线。此刻蚀步骤中止于参考导体上。此步骤更进一步参考图11与图11A作说明。
于步骤4730，此方法包括沉积多个数据储存结构及多个第一半导体薄膜于这些椭圆形开孔的多个侧壁及多个底部表面上，并从这些椭圆形开孔的这些底部表面移除这些第一半导体薄膜与这些数据储存结构。此步骤更进一步参考图12、图12A、图13、图13A、图14及图14A作说明。
于步骤4740，此方法包括沉积多个第二半导体薄膜于这些椭圆形开孔的多个侧壁及多个底部表面上。可采用具有一个半导体类型的掺杂剂来注入这些椭圆形开孔中的参考导体上的这些第二半导体薄膜。此步骤更进一步参考图15、图15A、图16及图16A作说明。
于步骤4750，此方法包括退火这些第一半导体薄膜及这些第二半导体薄膜成为多个垂直半导体薄膜，位于这些椭圆形开孔的这些侧壁上。此步骤更进一步参考图17与图17A作说明。
于步骤4760，此方法包括形成多个插塞，连接至位于这些椭圆形开孔的这些侧壁上的这些垂直半导体薄膜。此步骤更进一步参考第图18、图18A、图19、图19A、图20、图20A、图21、图21A、图22及图22A作说明。
于步骤4770，此方法包括刻蚀多个缝隙，其朝第一方向延伸横越过部分列的椭圆形开孔中的这些椭圆形开孔。此步骤更进一步参考图22、图22A及图22B作说明。
于步骤4780，此方法包括形成多个隔离区块于此多个缝隙，及上导电层中的分开的串行选择线中。此步骤更进一步参考图23、图23A、图23B、图23C、图24及图24A作说明。
于步骤4790，此方法包括形成多个层间连接器于多个着陆区域、连接至参考导体的多个垂直源极接触板、以及连接至部分的串行选择线的多个串行选择线连接器。此步骤更进一步参考图25-图32作说明。
于步骤4795，此方法包括形成连接至这些垂直半导体薄膜的多条位线。此步骤更进一步参考图33A、图33B、图34、图35A、图35B、图36及图37作说明。
此方法可包括形成参考图39-图46所说明的一替代字线配置。
虽然参考上文详述的较佳实施例及例子公开了本发明，但本领域技术人员应理解到这些例子意图呈现一种说明而非限制的意义。预期到本领域技术人员将轻易想到多种修改及组合，其修改及组合将落在本发明的精神及申请专利范围的范畴之内。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (16)

1.一种存储器装置，其特征在于，包括：
一参考导体；
一第一叠层的多个导电条，其中这些导电条被多个绝缘条分开，该第一叠层中的这些导电条朝一第一方向延伸且被配置于该参考导体上；
多个半圆柱形垂直通道结构，分别延伸通过该第一叠层中的这些导电条中的多个开孔，并且包括多个半导体层且具有多个外表面，这些半导体层与该参考导体电性连接，各该半圆柱形垂直通道结构具有一分割的椭圆形截面，该分割的椭圆形截面具有一相对于该第一方向呈倾斜的主轴线；以及
多个数据储存结构，设置在这些半导体薄膜的这些外表面与这些导电条中的这些开孔的多个侧壁之间。
2.如权利要求1所述的存储器装置，其中该主轴线相对于该第一方向倾斜一角度，该角度在30度与80度之间。
3.如权利要求1所述的存储器装置，包括：
多个叠层的导电条，包括该第一叠层的导电条，包括一上阶层的导电条、一下阶层的导电条及多个在该上阶层的导电条与该下阶层的导电条之间的中间阶层的导电条，在这些叠层中的这些导电条朝该第一方向延伸，这些叠层的导电条被配置于该参考导体上。
4.如权利要求1所述的存储器装置，包括：
多个叠层的导电条包括该第一叠层的导电条，一第一奇数叠层，配置于该多个叠层中的一偶数叠层的一第一侧上，且一第二奇数叠层被配置于在该第一侧的对面的该偶数叠层的一第二侧上；
一第一组位线，连接至邻近该偶数叠层的该第一侧的该第一奇数叠层的一第二侧上的这些半圆柱形垂直通道结构，并连接至该偶数叠层的该第二侧上的这些半圆柱形垂直通道结构；以及
一第二组位线，连接至邻近该偶数叠层的该第二侧的该第二奇数叠层的一第一侧上的这些半圆柱形垂直通道结构，并连接至该偶数叠层的该第一侧上的这些半圆柱形垂直通道结构，
其中该第一组位线中的多条位线沿着该第一方向与该第二组位线中的多条位线穿插。
5.如权利要求1所述的存储器装置，包括：
一第二叠层的导电条，该第二叠层中的这些导电条朝该第一方向延伸；以及
一隔离区块，分开该第一叠层的导电条与该第二叠层的导电条，该第一叠层的导电条中的多个第一半圆柱形垂直通道结构接触该隔离区块的一第一侧，该第二叠层的导电条中的多个第二半圆柱形垂直通道结构接触在该隔离区块的该第一侧的对面的该隔离区块的一第二侧，
其中这些第一半圆柱形垂直通道结构沿着该主轴线，横越过该隔离区块被配置在这些第二半圆柱形垂直通道结构对面。
6.如权利要求5所述的存储器装置，其中沿着该主轴线配置的这些第一与第二半圆柱形垂直通道结构具有一沿着该主轴线的长度及一垂直于该长度的宽度，该长度为该宽度的3至5倍。
7.如权利要求5所述的存储器装置，包括：
多个第一插塞，连接至该隔离区块的该第一侧上的这些第一半圆柱形垂直通道结构中的多个第一垂直半导体薄膜，以及多个第二插塞，连接至在该隔离区块的该第一侧的对面的该隔离区块的该第二侧上的这些第二半圆柱形垂直通道结构中的多个第二垂直半导体薄膜；
第一与第二接触部，分别地连接至该第一与第二插塞；
第一与第二连通柱，分别连接至该第一与第二接触部；以及
第一与第二位线，分别地连接至该第一与第二连通柱。
8.如权利要求5所述的存储器装置，包括：
一水平半导体薄膜，配置于该参考导体上，该参考导体连接至这些第一与第二半圆柱形垂直通道结构中的这些半导体薄膜。
9.如权利要求8项所述的存储器装置，其中：
这些第一与第二半圆柱形垂直通道结构中的这些半导体薄膜具有一椭圆形底部表面，该椭圆形底部表面具有一沿着该主轴线的第一长度；以及
该水平半导体薄膜具有一椭圆形截面，该椭圆形截面具有一沿着该主轴线的第二长度，该第一长度大于该第二长度。
10.如权利要求3所述的存储器装置，包括：
多个隔离区块，朝该第一方向延伸，分开该多个叠层的导电条中的多个邻近的叠层，并且包括一第一隔离区块、一最终隔离区块及多个朝一垂直于该第一方向的第二方向设置在该第一与最终隔离区块之间的多个中间隔离区块；以及
由多个绝缘层分开的一叠层的导电层，包括一上导电层、一下导电层及多个在该上导电层与该下导电层之间的中间导电层，其中该叠层的导电层中的多个导电层包括多个导电条，位于该多个叠层的导电条中的部分上阶层、下阶层及中间阶层上。
11.如权利要求10所述的存储器装置，其中：
该第一与该最终隔离区块具有一第一宽度，而这些中间隔离区块具有一第二宽度，该第一宽度大于该第二宽度；
该第一隔离区块与该最终隔离区块延伸通过一配置于该参考导体上的该水平半导体薄膜，并停止于该参考导体上；以及
这些中间隔离区块延伸进入该下导电层达一深度，该深度小于该下导电层的一厚度。
12.如权利要求10所述的存储器装置，其中该多个叠层的导电条包括多个偶数叠层的导电条，沿着该第二方向与多个奇数叠层的导电条穿插，所述的存储器装置还包括：
一第二数量个隔离区块，朝该第二方向延伸，该第二数量个隔离区块中的多个隔离区块延伸通过该叠层的导电层中的这些中间导电层，包括多个左隔离区块，位于这些偶数叠层的导电条的左侧；及多个右隔离区块，位于这些奇数叠层的导电条的右侧；以及
多条偶数字线，位于这些中间导电层中，并通过这些右隔离区块而与这些奇数叠层的导电条分开；及数条奇数字线，位于这些中间导电层中，并通过这些左隔离区块而与这些偶数叠层的导电条分开，
其中这些中间隔离区块，经由该第二数量个隔离区块中的该左右隔离区块，从该第一所述多个隔离区块中的该第一隔离区块到该最终隔离区块地串联连接。
13.如权利要求10所述的存储器装置，包括：
多个着陆区域，位于一第一与一第二开口中的该叠层的导电层中的部分的中间导电层与该下导电层上，该第一与该第二开口配置在彼此对面，朝该第一方向横越过这些半圆柱形垂直通道结构，以及朝该第二方向处于该第一与该最终隔离区块之间，该第一开口邻近这些叠层的导电条中的该上阶层的导电条处的多个导电条的右侧，该第二开口邻近这些叠层的导电条中的该上阶层的导电条处的多个导电条的左侧；以及
多个层间连接器，位于这些着陆区域上，这些层间连接器从一在该叠层的导电层之上的连接器表面延伸至这些着陆区域。
14.如权利要求13所述的存储器装置，其中该叠层的导电层中的各该中间导电层包括多个导电条，位于这些叠层的导电条中的这些中间阶层的导电条处，处于这些叠层的导电条中的该上阶层的导电条处的部分导电条的下面。
15.如权利要求13所述的存储器装置，其中这些叠层的导电条中的该上阶层的导电条处的这些导电条通过这些隔离区块及该第一与该第二开口中的绝缘材料而彼此分开，该绝缘材料延伸通过该上阶层的导电条到达一绝缘层，该绝缘层处于这些中间导电层中的一顶部导电层之上。
16.如权利要求13所述的存储器装置，其中这些叠层的导电条中的该上阶层的导电条处的这些导电条具有一阵列区域，这些半圆柱形垂直通道结构延伸通过该阵列区域，及在彼此对面的第一与第二串行选择线连接器区域朝该第一方向横越过该阵列区域，包括：
多个串行选择线连接器，连接至该第一与第二串行选择线连接器区域中的部分的串行选择线。
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