CN112670288A - 非易失性存储器件 - Google Patents

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CN112670288A CN202011096938.XA CN202011096938A CN112670288A CN 112670288 A CN112670288 A CN 112670288A CN 202011096938 A CN202011096938 A CN 202011096938A CN 112670288 A CN112670288 A CN 112670288A
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Abstract

本发明公开了一种非易失性存储器件，该非易失性存储器件包括：模制结构，该模制结构包括在衬底上的多个栅电极，所述多个栅电极包括顺序地堆叠在衬底上的第一串选择线、第二串选择线和第三串选择线；沟道结构，其穿透模制结构并与每个栅电极相交；第一切割区域，其切割每个栅电极；第二切割区域，其在第一方向上与第一切割区域间隔开，并且切割每个栅电极；第一切割线，其在第一切割区域和第二切割区域之间切割第一串选择线；第二切割线，其在第一切割区域和第二切割区域之间切割第二串选择线；以及第三切割线，其在第一切割区域和第二切割区域之间切割第三串选择线。

Description

非易失性存储器件
技术领域
实施方式涉及非易失性存储器件及其制造方法。
背景技术
半导体存储器件可以大致分为易失性存储器件和非易失性存储器件。
非易失性存储器件的集成度正在增加，以满足消费者所需的优异性能和低成本。在二维或平面存储器件的情况下，集成度由单位存储单元占据的面积确定。近来，已经开发了其中单位存储单元被垂直放置的三维存储器件。
发明内容
实施方式可以通过提供一种非易失性存储器件来实现，该非易失性存储器件包括：模制结构，其包括在衬底上的多个栅电极，所述多个栅电极包括依次堆叠在衬底上的第一串选择线、第二串选择线和第三串选择线；沟道结构，其穿透模制结构并与所述多个栅电极中的每个相交；第一切割区域，其切割所述多个栅电极中的每个；第二切割区域，其在第一方向上与第一切割区域间隔开，并且切割所述多个栅电极中的每个；第一切割线，其在第一切割区域和第二切割区域之间切割第一串选择线；第二切割线，其在第一切割区域和第二切割区域之间切割第二串选择线；以及第三切割线，其在第一切割区域和第二切割区域之间切割第三串选择线，其中，第一切割线与第一切割区域间隔开第一距离并与第二切割区域间隔开第二距离，第二切割线与第一切割区域间隔开第三距离并与第二切割区域间隔开第四距离，第三切割线与第一切割区域间隔开第五距离并与第二切割区域间隔开第六距离，第一距离与第二距离之间的第一差大于第五距离与第六距离之间的第三差，以及第三距离与第四距离之间的第二差大于第三差。
实施方式可以通过提供一种非易失性存储器件来实现，该非易失性存储器件包括：模制结构，其包括在衬底上的多个栅电极，所述多个栅电极包括顺序地堆叠在衬底上的第一串选择线、第二串选择线和第三串选择线；沟道结构，其穿透模制结构并与所述多个栅电极中的每个相交；第一切割区域，其切割所述多个栅电极中的每个；第二切割区域，其在第一方向上与第一切割区域间隔开，并且切割所述多个栅电极中的每个；第一切割线，其在第一切割区域和第二切割区域之间切割第一串选择线；第二切割线，其在第一切割区域和第二切割区域之间切割第二串选择线；以及第三切割线，其在第一切割区域和第二切割区域之间切割第三串选择线，其中，第一切割线与第一切割区域间隔开第一距离并与第二切割区域间隔开第二距离，第二距离大于第一距离，第二切割线与第一切割区域间隔开第三距离并与第二切割区域间隔开第四距离，第四距离小于第三距离，第三切割线与第一切割区域间隔开第五距离，第五距离大于第一距离且大于第四距离，第三切割线与第二切割区域间隔开第六距离，第六距离大于第一距离且大于第四距离。
实施方式可以通过提供一种非易失性存储器件来实现，该非易失性存储器件包括：模制结构，其包括在衬底上的多个栅电极，所述多个栅电极包括顺序地堆叠在衬底上的第一串选择线、第二串选择线和第三串选择线；沟道结构，其穿透模制结构并与所述多个栅电极中的每个相交；第一切割线，其在与衬底的上表面平行的方向上延伸并切割第一串选择线；第二切割线，其在与衬底的上表面平行的方向上延伸并切割第二串选择线；以及第三切割线，其在与衬底的上表面平行的方向上延伸并切割第三串选择线，其中，从平面的视角来看，在第一切割线的一侧的第一串选择线的第一面积小于在第一切割线的另一侧的第一串选择线的第二面积；从平面的视角来看，在第二切割线的一侧的第二串选择线的第三面积大于在第二切割线的另一侧的第二串选择线的第四面积；从平面的视角来看，在第三切割线的一侧的第三串选择线的第五面积和在第三切割线的另一侧的第三串选择线的第六面积大于第一面积且大于第四面积。
实施方式可以通过提供一种非易失性存储器件来实现，该非易失性存储器件包括：模制结构，其包括堆叠在衬底上的多条字线以及顺序地堆叠在所述多条字线上的第一串选择线、第二串选择线和第三串选择线；多个沟道结构，其穿透模制结构并连接到衬底；第一切割区域，其切割模制结构；第二切割区域，其在与衬底的上表面平行的第一方向上与第一切割区域间隔开并且切割模制结构，第一切割区域和第二切割区域在与第一方向相交的第二方向上延伸；第一切割线，其在第二方向上延伸并在第一切割区域和第二切割区域之间切割第一串选择线；第二切割线，其在第二方向上延伸并在第一切割区域和第二切割区域之间切割第二串选择线；以及第三切割线，其在第二方向上延伸并在第一切割线和第二切割线之间切割第三串选择线，其中，第一切割线与第一切割区域间隔开第一距离并且与第二切割区域间隔开第二距离，第二距离大于第一距离，第二切割线与第一切割区域间隔开第三距离并与第二切割区域间隔开第四距离，第四距离小于第三距离。
实施方式可以通过提供一种制造非易失性存储器件的方法来实现，该方法包括：形成交替地堆叠在衬底上的第一牺牲图案和绝缘图案；在第一牺牲图案和绝缘图案上形成第二牺牲图案；形成切割第二牺牲图案的第一切割线；在第二牺牲图案和第一切割线上形成第三牺牲图案；形成切割第三牺牲图案的第二切割线；在第三牺牲图案和第二切割线上形成第四牺牲图案；形成切割第四牺牲图案的第三切割线；切割第一、第二、第三和第四牺牲图案以及绝缘图案，以形成隔着第一、第二和第三切割线彼此间隔开的第一和第二切割区域；以及利用第一和第二切割区域，用多个导电图案代替第一、第二、第三和第四牺牲图案，其中第一切割线与第一切割区域间隔开第一距离并与第二切割区域间隔开第二距离，第二切割线与第一切割区域间隔开第三距离并与第二切割区域间隔开第四距离，第三切割线与第一切割区域间隔开第五距离并与第二切割区域间隔开第六距离，第一距离与第二距离之间的第一差大于第五距离与第六距离之间的第三差，第三距离与第四距离之间的第二差大于第三差。
附图说明
通过参考附图详细描述示例性实施方式，特征对于本领域技术人员将是明显的，其中：
图1示出了根据一些实施方式的非易失性存储器件的示例性电路图。
图2示出了根据一些实施方式的非易失性存储器件的布局图。
图3示出了沿图2的线A-A截取的剖视图。
图4示出了图3的部分R1的放大图。
图5A至图5E示出了图3的部分R2的各种放大图。
图6示出了图3的第一至第三串选择线的示意性局部透视图。
图7示出了根据一些实施方式的非易失性存储器件的剖视图。
图8示出了根据一些实施方式的非易失性存储器件的布局图。
图9和图10示出了沿图8的线B-B截取的各种剖视图。
图11示出了根据一些实施方式的非易失性存储器件的布局图。
图12示出了根据一些实施方式的非易失性存储器件的布局图。
图13和图14示出了沿图12的线C-C截取的各种剖视图。
图15示出了根据一些实施方式的非易失性存储器件的布局图。
图16和图17示出了沿着图15的线D-D截取的各种剖视图。
图18至图26示出了根据一些实施方式的用于制造非易失性存储器件的方法中的多个阶段。
具体实施方式
以下将参考图1至图17描述根据一些实施方式的非易失性存储器件。
图1是根据一些实施方式的非易失性存储器件的示例性电路图。
参照图1，根据一些实施方式的非易失性存储器件的存储单元阵列可以包括公共源极线CSL、多条位线BL1和BL2以及多个单元串CSTR1、CSTR2、CSTR3和CSTR4。
所述多条位线BL1和BL2可以二维地布置。在一实施例中，各位线BL1和BL2可以彼此间隔开并且在第一方向X上延伸。所述多个单元串CSTR1至CSTR4可以并联连接到位线BL1和BL2中的每条。单元串CSTR1至CSTR4可以共同连接到公共源极线CSL。在一实施例中，所述多个单元串CSTR1至CSTR4可以在所述多条位线BL1和BL2与公共源极线CSL之间。
多条公共源极线CSL可以二维地布置。在一实施例中，各公共源极线CSL可以彼此间隔开并且在第二方向Y上延伸。相同的电压可以被电施加到公共源极线CSL，或者不同的电压可以被施加到公共源极线CSL以被单独控制。
在一实施例中，单元串CSTR1至CSTR4中的每个可以包括连接到公共源极线CSL的地选择晶体管GST、连接到位线BL1和BL2的多个串选择晶体管SST1至SST3、以及插设在地选择晶体管GST与串选择晶体管SST1至SST3之间的多个存储单元晶体管MCT1至MCT4。存储单元晶体管MCT1至MCT4中的每个可以包括数据存储元件。地选择晶体管GST、串选择晶体管SST1至SST3和存储单元晶体管MCT1至MCT4可以串联连接。
公共源极线CSL可以共同地连接到地选择晶体管GST的源极。此外，地选择线GSL、多条字线WL1至WLn以及串选择线SSL1至SSL3可以在公共源极线CSL与位线BL1和BL2之间。
地选择线GSL可以用作地选择晶体管GST的栅电极，所述多条字线WL1至WLn可以用作存储单元晶体管MCT1至MCT4的栅电极，串选择线SSL1至SSL3可以用作串选择晶体管SST1至SST3的栅电极。
在一实施例中，各串选择线SSL1至SSL3可以彼此分离。在一实施例中，第一串选择线SSL1可以包括彼此分离的第一子串选择线SSL_1和第二子串选择线SSL1_2。第二串选择线SSL2可以包括彼此分离的第三子串选择线SSL2_1和第四子串选择线SSL2_2。第三串选择线SSL3可以包括彼此分离的第五子串选择线SSL3_1和第六子串选择线SSL3_2。
第一子串选择线SSL1_1可以形成第一子串选择晶体管SST1_1的一部分，第二子串选择线SSL1_2可以形成第二子串选择晶体管SST1_2的一部分。第三子串选择线SSL2_1可以形成第三子串选择晶体管SST2_1的一部分，第四子串选择线SSL2_2可以形成第四子串选择晶体管SST2_2的一部分。第五子串选择线SSL3_1可以形成第五子串选择晶体管SST3_1的一部分，第六子串选择线SSL3_2可以形成第六子串选择晶体管SST3_2的一部分。
在一实施例中，存储单元晶体管MCT1至MCT4中的每个可以由串选择线SSL1至SSL3分开选择且被控制。例如，第一存储单元晶体管MCT1可以由第一子串选择晶体管SST1_1、第三子串选择晶体管SST2_1和第五子串选择晶体管SST3_1选择。第二存储单元晶体管MCT2可以由第二子串选择晶体管SST1_2、第三子串选择晶体管SST2_1和第五子串选择晶体管SST3_1选择。第三存储单元晶体管MCT3可以由第二子串选择晶体管SST1_2、第四子串选择晶体管SST2_2和第五子串选择晶体管SST3_1选择。第四存储单元晶体管MCT4可以由第二子串选择晶体管SST1_2、第四子串选择晶体管SST2_2和第六子串选择晶体管SST3_2选择。
因此，即使没有额外的位线，根据一些实施方式的非易失性存储器件也可以使用多条串选择线SSL1至SSL3来帮助提高集成度。
图2是根据一些实施方式的非易失性存储器件的布局图。图3是沿图2的线A-A截取的剖视图。图4是图3的部分R1的放大图。图5A至图5E是图3的部分R2的各种放大图。图6是图3的第一至第三串选择线的示意性局部透视图。为了便于说明，上面使用图1描述的内容的重复部分可以被简要地描述或被省略。
参照图2至图5E，根据一些实施方式的非易失性存储器件可以包括衬底100、模制结构MS、多个沟道结构C1至C8、多条切割线S1至S3以及多条位线BL1和BL2。
衬底100可以包括例如半导体衬底，诸如硅衬底、锗衬底或硅锗衬底。在一实施例中，衬底100可以包括绝缘体上硅(SOI)衬底、绝缘体上锗(GOI)衬底等。如在这里使用的，术语“或”不是排他性术语，例如，“A或B”将包括A、B、或A和B。
模制结构MS可以在衬底100上。模制结构MS可以包括堆叠在衬底100上的多个栅电极(GSL、WL1至WLn以及SSL1至SSL3)和多个绝缘图案110。在一实施例中，栅电极(GSL、WL1至WLn以及SSL1至SSL3)中的每个和每个绝缘图案110可以具有在第一方向X和第二方向Y上延伸的层状结构。
各栅电极(GSL、WL1至WLn以及SSL1至SSL3)可以与各绝缘图案110交替地堆叠。
在一实施例中，多个栅电极(GSL、WL1至WLn以及SSL1至SSL3)可以以台阶图案被堆叠。在一实施例中，如图3所示，所述多个栅电极(GSL、WL1至WLn以及SSL1至SSL3)可以具有相同的厚度。在一实施例中，所述多个栅电极(GSL、WL1至WLn以及SSL1至SSL3)可以具有彼此不同的厚度。
在一实施例中，所述多个栅电极(GSL、WL1至WLn以及SSL1至SSL3)可以包括地选择线GSL、多条字线WL1至WLn以及多条串选择线SSL1至SSL3。地选择线GSL、所述多条字线WL1至WLn以及所述多条串选择线SSL1至SSL3可以顺序地堆叠在衬底100上。
在一实施例中，如图3所示，三条字线可以在地选择线GSL和串选择线SSL1至SSL3之间。在一实施例中，可以在地选择线GSL和串选择线SSL1至SSL3之间堆叠八条、十六条、三十二条、六十四条或更多条字线。
在一实施例中，多条串选择线SSL1至SSL3可以包括顺序地堆叠在多条字线WL1至WLn上的第一串选择线SSL1至第三串选择线SSL3。如在这里使用的，所描述的元件的编号并不旨在要求所述元件被顺序地提供。另外，为了便于描述，所描述的元件的编号可以改变。
在一实施例中，第一串选择线SSL1可以在最上面的字线WLn上。第二串选择线SSL2可以在第一串选择线SSL1上。第三串选择线SSL3可以在第二串选择线SSL2上。在一实施例中，第三串选择线SSL3可以是所述多个栅电极(GSL、WL1至WLn以及SSL1至SSL3)当中的在最上部(例如，在垂直方向或第三方向Z上远离衬底100)的栅电极。
栅电极(GSL、WL1至WLn以及SSL1至SSL3)中的每个可以包括导电材料。在一实施例中，栅电极(GSL、WL1至WLn以及SSL1至SSL3)中的每个可以包括例如金属(诸如钨(W)、钴(Co)、镍(Ni))或半导体材料(诸如硅)。
每个绝缘图案110可以包括绝缘材料。在一实施例中，每个绝缘图案110可以包括例如硅氧化物。
模制结构MS可以通过第一切割区域WLC1和第二切割区域WLC2被切割。栅电极(GSL、WL1至WLn以及SSL1至SSL3)中的每个可以通过第一切割区域WLC1和第二切割区域WLC2被切割。在一实施例中，如图2和图3所示，第一切割区域WLC1和第二切割区域WLC2可以沿着第二方向Y并排延伸以形成模制结构MS。
在一实施例中，切割结构150可以在第一切割区域WLC1和第二切割区域WLC2中。如图3所示，切割结构150可以穿透模制结构MS并且(例如在第三方向Z上)延伸到衬底100。切割结构150可以在第二方向Y上延伸(例如纵向延伸)以切割模制结构MS。在一实施例中，切割结构150可以包括插塞图案152和间隔物154。
插塞图案152可以穿透模制结构MS并连接到衬底100。在一实施例中，插塞图案152可以是根据一些实施方式的非易失性存储器件的公共源极线(例如图1的CSL)。在一实施例中，插塞图案152可以包括导电材料。在一实施例中，插塞图案152可以连接到衬底100中的杂质区域105。杂质区域105可以例如在第二方向Y上延伸。
间隔物154可以在插塞图案152和模制结构MS之间。在一实施例中，间隔物154可以沿着插塞图案152的侧面延伸。间隔物154可以包括绝缘材料。插塞图案152可以与模制结构MS的所述多个栅电极(GSL、WL1至WLn以及SSL1至SSL3)电地间隔开。
所述多个沟道结构C1到C8可以穿透模制结构MS并与各栅电极(GSL、WL1至WLn和SSL1至SSL3)相交。在一实施例中，沟道结构C1至C8中的每个可以具有在与衬底100的上表面相交的第三方向Z上延伸的柱形形状。在一实施例中，沟道结构C1至C8中的每个可以穿透模制结构MS并连接到衬底100。沟道结构C1至C8中的每个可以包括半导体图案130和信息存储膜132。
半导体图案130可以穿透模制结构MS并连接到衬底100。在一实施例中，如图3所示，半导体图案130可以具有杯子形状。在一实施例中，半导体图案130可以具有各种形状，诸如圆筒形状、方筒形状和实心柱形状。
半导体图案130可以包括例如半导体材料，诸如单晶硅、多晶硅、有机半导体材料和碳纳米结构。
信息存储膜132可以在半导体图案130与栅电极(GGS、WL1至WLn以及SSL1至SSL3)中的每个之间。在一实施例中，信息存储膜132可以沿着半导体图案130的侧面延伸。在一实施例中，如图3所示，信息存储膜132可以沿着半导体图案130的侧面连续地延伸。在一实施例中，信息存储膜132可以在半导体图案130的侧面上不连续地延伸。在一实施例中，信息存储膜132的一部分可以沿着栅电极(GSL、WL1至WLn以及SSL1至SSL3)中的每个的上表面和/或下表面延伸。
信息存储膜132可以包括例如硅氧化物、硅氮化物、硅氮氧化物以及具有比硅氧化物的介电常数高的介电常数的高介电常数材料中的至少一种。
在一实施例中，信息存储膜132可以包括多个膜。在一实施例中，如图4所示，信息存储膜132可以包括按顺序堆叠在半导体图案130上的隧道绝缘膜132a、电荷存储膜132b和阻挡绝缘膜132c。隧道绝缘膜132a可以包括例如硅氧化物或高介电常数材料(例如铝氧化物(Al2O3)和铪氧化物(HfO2))。电荷存储膜132b可以包括例如硅氮化物。阻挡绝缘膜132c可以包括例如硅氧化物或高介电常数材料(例如铝氧化物(Al2O3)和铪氧化物(HfO2))。
在一实施例中，沟道结构C1至C8中的每个可以进一步包括填充绝缘图案134。填充绝缘图案134可以形成为填充具有杯子形状的半导体图案130的内部。在一实施例中，半导体图案130可以沿着填充绝缘图案134的侧面和下表面(例如内表面)共形地延伸。填充绝缘图案134可以包括例如硅氧化物。
在一实施例中，沟道结构C1至C8中的每个可以进一步包括沟道垫136。沟道垫136可以连接到半导体图案130的上部(例如半导体图案130的在第三方向Z上远离衬底100的部分)。在一实施例中，沟道垫136可以在模制结构MS上在第一层间绝缘膜140中。
在一实施例中，如图3所示，沟道垫136可以在半导体图案130的上表面上。在一实施例中，半导体图案130的上部可以沿着沟道垫136的侧面延伸。沟道垫136可以包括例如掺有杂质的多晶硅。
在一实施例中，沟道结构C1至C8中的每个可以具有渐缩的形状。在一实施例中，沟道结构C1至C8中的每个的宽度可以随着其(例如在第三方向Z上)离开衬底100而增加。这可能是由于用于形成沟道结构C1至C8的蚀刻工艺的特性。
在一实施例中，所述多个沟道结构C1至C8可以包括沿第一方向X顺序地(例如横向地)排布在第一切割区域WLC1与第二切割区域WLC2之间的第一沟道结构C1至第八沟道结构C8。在一实施例中，所述多个沟道结构C1至C8可以沿着第一方向X以Z字形布置(例如在第一方向X上紧邻的沟道结构可以在第二方向Y上偏移)。在一实施例中，第一至第八沟道结构C1至C8可以沿第一方向X排列成行(例如沿第一方向X线形地对准)。
多条切割线S1至S3可以在第一切割区域WLC1与第二切割区域WLC2之间的模制结构MS中。在一实施例中，所述多条切割线S1至S3可以以与所述多条串选择线SSL1至SSL3相同的数量提供。
在一实施例中，三条或更多条串选择线(SSLl至SSL3、……)以及三条或更多条切割线(Sl至S3、……)可以在模制结构MS中。在一实施例中，第一串选择线SSL1至第三串选择线SSL3以及第一切割线S1至第三切割线S3可以在模制结构MS中。
第一切割线S1可以例如在第二方向Y上延伸并切割第一串选择线SSL1。在一实施例中，第一串选择线SSL1的一部分可以在第一切割线S1的一侧，第一串选择线SSL1的另一部分可以在第一切割线S1的另一侧。在第一切割线S1的一侧的第一串选择线SSL1可以对应于图1的第一子串选择线SSL1_1，在第一切割线S1的另一侧的第一串选择线SSL1可以对应于图1的第二子串选择线SSL1_2。
第一切割线S1可以将已被第一切割区域WLC1和第二切割区域WLC2分离的第一串选择线SSL1再分离。第一切割线S1可以与第一切割区域WLC1分离第一距离L1a(在第一方向X上)，并且可以与第二切割区域WLC2分离第二距离L1b。如在这里使用的，两个部件之间的分离距离意指两个部件之间的最短距离。
在一实施例中，第一距离Lla和第二距离Llb可以彼此不同。在一实施例中，第一距离L1a与第二距离L1b之间的第一差可以不为零。在一实施例中，如图2和图3所示，第二距离L1b可以大于第一距离L1a。在本说明书中，第一差以及后面描述的第二差、第三差和第四差均表示两个距离之间的差的绝对值。
第一切割区域WLC1、第二切割区域WLC2和第一切割线S1可以沿着第二方向Y并排延伸。在一实施例中，从平面的视角来看(例如在平面图中和/或当沿第三方向Z观察时)，在第一切割线S1的一侧的第一串选择线(图1的SSL1或SSL1_1)的(例如由在第一方向X和第二方向Y上的尺寸所限定的)第一面积可以与在第一切割线S1的另一侧的第一串选择线(图1的SSL1或SSL1_2)的第二面积不同。在一实施例中，当第一距离L1a小于第二距离L1b时，第一面积可以小于第二面积。在一实施例中，第一切割线S1可以将第一串选择线SSL1切割成大小不等的部分(pieces)。
在一实施例中，第一切割线S1可以不切割第二串选择线SSL2。在一实施例中，如图3所示，第一切割线S1的上表面(例如背对衬底100的表面)可以比第二串选择线SSL2的下表面(例如面对衬底100的表面)低(例如在第三方向Z上更靠近衬底100)，或与第二串选择线SSL2的下表面共面。
在一实施例中，多个沟道结构可以在第一切割线Sl和第一切割区域WLCl之间以及在第一切割线Sl和第二切割区域WLC2之间。在一实施例中，如图2和图3所示，第一沟道结构C1和第二沟道结构C2可以在第一切割线S1和第一切割区域WLC1之间，第三沟道结构C3至第八沟道结构C8可以在第一切割线S1和第二切割区域WLC2之间。
第二切割线S2可以例如在第二方向Y上延伸以切割第二串选择线SSL2。这允许第二串选择线SSL2的一部分在第二切割线S2的一侧，第二串选择线SSL2的另一部分在第二切割线S2的另一侧。在第二切割线S2的一侧的第二串选择线SSL2可以对应于图1的第三子串选择线SSL2_1，在第二切割线S2的另一侧的第二串选择线SSL2可以对应于图1的第四子串选择线SSL2_2。
第二切割线S2可以将已由第一切割区域WLC1和第二切割区域WLC2分离的第二串选择线SSL2再分离。第二切割线S2可以与第一切割区域WLC1分离第三距离L2a，并且可以与第二切割区域WLC2分离第四距离L2b(在第一方向X上)。
在一实施例中，第三距离L2a和第四距离L2b可以彼此不同。在一实施例中，第三距离L2a和第四距离L2b之间的第二差可以不为零。在一实施例中，如图2和图3所示，第四距离L2b可以小于第三距离L2a。在一实施例中，第三距离L2a和第四距离L2b之间的第二差可以与第一距离L1a和第二距离L1b之间的第一差相同。在本说明书中，术语“相同”不仅意指完全相同的情况，而且意指由于工艺裕度等可能发生的微小差异。在一实施例中，第三距离L2a和第四距离L2b之间的第二差可以小于第一距离L1a和第二距离L1b之间的第一差。在一实施例中，所述多个栅电极进一步包括在第一串选择线SSL1和衬底100之间的第四串选择线，非易失性存储器件进一步包括切割第四串选择线的第四切割线。第四切割线与第一切割区域WLC1间隔开第七距离，并与第二切割区域WLC2间隔开第八距离，第七距离与第八距离之间的第四差可以大于第一差且大于第二差。第一切割区域WLC1、第二切割区域WLC2和第二切割线S2可以沿着第二方向Y并排延伸。从平面的视角来看，在第二切割线S2的一侧的第二串选择线(图1的SSL2或SSL2_1)的第三面积可以不同于在第二切割线S2的另一侧的第二串选择线(图1的SSL2或SSL2_2)的第四面积。在一实施例中，当第三距离L2a大于第四距离L2b时，可以使第三面积大于第四面积。
在一实施例中，第二切割线S2可以不切割第一串选择线SSL1，并且可以不切割第三串选择线SSL3。在一实施例中，如图3所示，第二切割线S2的下表面可以高于第一串选择线SSL1的上表面或与其共面，第二切割线S2的上表面可以低于第三串选择线SSL3的下表面或与其共面。
在一实施例中，多个沟道结构可以在第二切割线S2与第一切割区域WLC1之间以及在第二切割线S2与第二切割区域WLC2之间。在一实施例中，如图2和图3所示，第一沟道结构C1至第六沟道结构C6可以在第二切割线S2和第一切割区域WLC1之间，第七沟道结构C7和第八沟道结构C8可以在第二切割线S2和第二切割区域WLC2之间。
第三切割线S3可以例如在第二方向Y上延伸以切割第三串选择线SSL3。第三串选择线SSL3的一部分可以在第三切割线S3的一侧，第三串选择线SSL3的另一部分可以在第三切割线S3的另一侧。在第三切割线S3的一侧的第三串选择线SSL3可以对应于图1的第五子串选择线SSL3_1，在第三切割线S3的另一侧的第三串选择线SSL3可以对应于图1的第六子串选择线SSL3_2。
第三切割线S3可以将已由第一切割区域WLC1和第二切割区域WLC2分离的第三串选择线SSL3再分离。第三切割线S3可以与第一切割区域WLC1分离第五距离L3a，并且可以与第二切割区域WLC2分离第六距离L3b(在第一方向X上)。
在一实施例中，第五距离L3a与第六距离L3b之间的第三差可以小于第一距离Lla与第二距离L1b之间的第一差。在一实施例中，第五距离L3a与第六距离L3b之间的第三差可以小于第三距离L2a与第四距离L2b之间的第二差。在一实施例中，从平面的视角来看，第三切割线S3可以在第一切割线S1和第二切割线S2之间。
在一实施例中，第五距离L3a和第六距离L3b可以相同。在一实施例中，第五距离L3a与第六距离L3b之间的第三差可以为零。
第一切割区域WLC1、第二切割区域WLC2和第三切割线S3可以沿着第二方向Y并排延伸。从平面的视角来看，在第三切割线S3的一侧的第三串选择线(图1的SSL3或SSL3_1)的第五面积可以与在第三切割线S3的另一侧的第三串选择线(图1的SSL3或SSL3_2)的第六面积相同。
在一实施例中，第五距离L3a和第六距离L3b可以大于第一距离L1a(例如第一距离L1a和第二距离L1b当中的较小距离)。从平面的视角来看，在第三切割线S3的一侧的第三串选择线(图1的SSL3或SSL3_1)的第五面积以及在第三切割线S3的另一侧的第三串选择线(图1的SSL3或SSL3_2)的第六面积可以分别大于在第一切割线S1的一侧的第一串选择线(图1的SSL1或SSL1_1)的第一面积。
在一实施例中，第五距离L3a和第六距离L3b可以大于第四距离L2b(例如第三距离L2a和第四距离L2b当中的较小距离)。从平面的视角来看，在第三切割线S3的一侧的第三串选择线(图1的SSL3或SSL3_1)的第五面积以及在第三切割线S3的另一侧的第三串选择线(图3的SSL3或SSL3_2)的第六面积可以分别大于在第二切割线S2的另一侧的第二串选择线(图1的SSL2或SSL2_2)的第四面积。
在一实施例中，第三切割线S3可以不切割第一串选择线SSL1，并且可以不切割第二串选择线SSL2。在一实施例中，如图3所示，第三切割线S3的下表面可以比第二串选择线SSL2的上表面高(例如在第三方向X上离衬底100更远)或者可以与第二串选择线SSL2的上表面共面。
在一实施例中，多个沟道结构可以在第三切割线S3与第一切割区域WLC1之间以及在第三切割线S3与第二切割区域WLC2之间。在一实施例中，如图2和图3所示，第一沟道结构C1至第四沟道结构C4可以在第三切割线S3与第一切割区域WLC1之间，第五沟道结构C5至第八沟道结构C8可以在第三切割线S3与第二切割区域WLC2之间。
在一实施例中，从平面的视角来看(例如当在俯视图中和/或沿着第三方向X观察时)，第一切割线Sl至第三切割线S3可以彼此不重叠。在一实施例中，第三切割线S3可以在第一方向X上与第一切割线S1分离，第二切割线S2可以在第一方向X上与第三切割线S3分离。
在根据一些实施方式的非易失性存储器件中，任何串选择线可以不被所述多条切割线同时切割。在一实施例中，第一串选择线SSL1可以仅被单条切割线(第一切割线S1)切割，第二串选择线SSL2可以仅被单条切割线(第二切割线S2)切割，第三串选择线SSL3可以仅被单条切割线(第三切割线S3)切割。
第一切割线S1至第三切割线S3可以包括绝缘材料。第一切割线S1至第三切割线S3可以各自独立地包括例如硅氧化物、硅氮化物或硅氮氧化物。
所述多条位线BL1和BL2可以连接到所述多个沟道结构C1至C8。在一实施例中，位线BL1和BL2中的每条可以通过位线接触170连接到沟道结构C1至C8中的相应沟道结构。例如，位线接触170可以穿透在模制结构MS上的第二层间绝缘膜160，以电连接沟道结构C1至C8中的每个和位线BL1和BL2中的相应一条。
在一实施例中，位线BL1和BL2中的每条可以与第一切割线S1至第三切割线S3交叉。在一实施例中，位线BL1和BL2中的每条可以在第一方向X上延伸(例如纵向延伸)。
在一实施例中，位线BL1和BL2中的每条可以连接到排列成行的多个沟道结构。在一实施例中，第一位线BL1可以连接到第一沟道结构C1、第三沟道结构C3、第五沟道结构C5和第七沟道结构C7，第二位线BL2可以连接到第二沟道结构C2、第四沟道结构C4、第六沟道结构C6和第八沟道结构C8。
以下将参考图5A至图5E描述根据一些实施方式的第一切割线Sl至第三切割线S3的各种形状。虽然图5A至图5E仅示出第一切割线S1，但是第二切割线S2和第三切割线S3可以具有与第一切割线S1相同的形状。
参照图5A，在一些实施方式中，第一切割线S1的下表面(例如面对衬底100的表面)可以比第一串选择线SSL1的下表面低(例如在第三方向Z上更靠近衬底100)。在一实施例中，第一切割线S1可以穿透在第一串选择线SSL1下方的绝缘图案110。在一实施例中，第一切割线S1的下表面可以与第一串选择线SSL1下方的栅电极(例如字线WLn)的上表面接触。
参照图5B，在一些实施方式中，第一切割线S1可以具有渐缩的形状。例如，第一切割线S1的宽度可以随着其远离第一串选择线SSL1下方的字线WLn而增大(例如，如在第一方向X上测量的第一切割线S1的宽度可以从第一切割线S1的面对衬底100的表面沿第三方向Z增大)。这可能是由于用于形成第一切割线S1的蚀刻工艺的特性。
参照图5C，在一些实施方式中，第一切割线S1的下表面可以高于在第一串选择线SSL1下方的绝缘图案110的下表面。在一实施例中，第一切割线S1的下部可以被嵌入在第一串选择线SSL1下方的绝缘图案110中。在一实施例中，第一切割线S1的下表面可以不接触第一串选择线SSL1下方的栅电极(例如字线WLn)的上表面。
参照图5D，在一些实施方式中，第一切割线S1的下表面可以与第一串选择线SSL1的下表面在同一平面上。在一实施例中，第一切割线S1的下表面可以与第一串选择线SSL1下方的绝缘图案110的上表面接触。
参照图5E，在一些实施方式中，第一切割线S1的上表面可以高于第一串选择线SSL1的上表面。在一实施例中，第一切割线S1可以穿透在第一串选择线SSL1上的绝缘图案110(例如在第一串选择线SSL1和第二串选择线SSL2之间的绝缘图案110)。在一实施例中，第一切割线S1的上表面可以接触在第一串选择线SSL1上的栅电极(例如第二串选择线SSL2)的下表面。
即使在没有附加位线的情况下，根据一些实施方式的非易失性存储器件也可以使用多条串选择线SSL1至SSL3和用于切割所述多条串选择线SSL1至SSL3的多条切割线S1至S3来帮助提高集成度。从平面的视角来看，当串选择线被切割时，串选择线的每单位厚度的电阻会增大。由于沟道结构具有渐缩的形状，所以在上部的串选择线(或子串选择线)中，每单位厚度的电阻会进一步增大。
在一实施例中，如图6所示，第一沟道结构C1可以穿透第一串选择线SSL1至第三串选择线SSL3。第一沟道结构C1的宽度可以向下变窄(例如随着在第三方向Z上与衬底100的接近度增加而变窄)。
在一实施例中，与第一串选择线SSL1相交的第一沟道结构C1的直径DI1可以小于与第二串选择线SSL2相交的第一沟道结构C1的直径DI2。在一实施例中，与第二串选择线SSL2相交的第一沟道结构C1的直径DI2可以小于与第三串选择线SSL3相交的第一沟道结构C1的直径DI3。
从平面的视角来看，串选择线的面积可以向上减小(例如随着在第三方向Z上离衬底100的距离增大而减小)。在一实施例中，如图6所示，第二串选择线SSL2的上表面US2的面积可以小于第一串选择线SSL1的上表面US1的面积。在一实施例中，如图6所示，第三串选择线SSL3的上表面US3的面积可以小于第二串选择线SSL2的上表面US2的面积。在非易失性存储器件的上部(例如在第三方向Z上远离衬底100)的串选择线(或子串选择线)中，每单位厚度的电阻会进一步增大。
在根据一些实施方式的非易失性存储器件中，即使当串选择线被切割线切割时，通过保持在非易失性存储器件的上部的串选择线(或子串选择线)的大面积，也可以帮助提高非易失性存储器件的操作性能和可靠性。
在一实施例中，如上所述，在上部中的第三串选择线SSL3可以被第三切割线S3切割。第五距离L3a与第六距离L3b之间的第三差可以小于第一距离L1a与第二距离L1b之间的第一差，并且小于第三距离L2a和第四距离L2b之间的第二差。结果，在第三切割线S3的两侧的第三串选择线SSL3的面积可以保持较大。在一实施例中，从平面的视角来看，在第三切割线S3的一侧的第三串选择线(图1的SSL3或SSL3_1)的第一面积和在第三切割线S3的另一侧的第三串选择线(图1的SSL3或SSL3_2)的第二面积可以保持较大。
结果，可以提供非易失性存储器件，其中在上部中的串选择线(或子串选择线)的每单位厚度的电阻可以提高，并且操作性能和可靠性可以改善。
图7是根据一些实施方式的非易失性存储器件的剖视图。为了便于说明，使用图1至图6在上面描述的内容的重复部分可以被简要地描述或被省略。
参照图7，在根据一些实施方式的非易失性存储器件中，模制结构MS可以进一步包括虚设字线DM。
虚设字线DM可以在例如最上面的字线WLn和第一串选择线SSL1之间。
在一实施例中，第一切割线S1可以切割虚设字线DM，第二切割线S2可以切割第一串选择线SSL1，第三切割线S3可以切割第二串选择线SSL2。
在一实施例中，第五距离L3a与第六距离L3b之间的第三差可以小于第一距离Lla与第二距离L1b之间的第一差。在一实施例中，第五距离L3a与第六距离L3b之间的第三差可以小于第三距离L2a与第四距离L2b之间的第二差。在一实施例中，从平面的视角来看，第三切割线S3可以在第一切割线S1和第二切割线S2之间。
在一实施例中，第二串选择线SSL2可以是在多个栅电极(GSL、WL1至WLn、DM、SSL1和SSL2)的最上部的栅电极。
图8是根据一些实施方式的非易失性存储器件的布局图。图9和图10是沿着图8的线B-B截取的各种剖视图。为了便于说明，使用图1至图7在上面描述的内容的重复部分可以被简要地描述或被省略。
参照图8和图9，根据一些实施方式的非易失性存储器件可以进一步包括虚设沟道结构D1至D3。
虚设沟道结构D1至D3可以穿透模制结构MS并与各栅电极(GSL、WL1至WLn和SSL1至SSL3)相交。在一实施例中，虚设沟道结构D1至D3可以具有与沟道结构C1至C16的形状相同的形状。在一实施例中，虚设沟道结构D1至D3可以具有在第三方向Z上延伸的柱形状。在一实施例中，虚设沟道结构D1至D3可以包括半导体图案130和信息存储膜132。
在一实施例中，虚设沟道结构Dl至D3可以与第一切割线Sl至第三切割线S3交叉。在一实施例中，虚设沟道结构D1至D3可以包括与第一切割线S1交叉的第一虚设沟道结构D1、与第三切割线S3交叉的第二虚设沟道结构D2以及与第二切割线S2交叉的第三虚设沟道结构D3。
在一实施例中，如图中所示，三个虚设沟道结构D1至D3中的每个可以与第一切割线S1至第三切割线S3中的一条交叉。在一实施例中，第一至第三虚设沟道结构D1至D3中的至少一个可以被省略。
在一实施例中，所述多个沟道结构C1至C16可以包括第一沟道结构C1至第十六沟道结构C16，其沿着第一方向X顺序地且横向地布置在第一切割区域WLC1与第二切割区域WLC2之间。
在一实施例中，该非易失性存储器件可以包括沿第一方向X呈Z字形布置的第一沟道结构C1至第十六沟道结构C16以及第一虚设沟道结构D1至第三虚设沟道结构D3。
在一实施例中，第一沟道结构C1至第四沟道结构C4可以在第一切割线S1与第一切割区域WLC1之间，第五沟道结构C5至第十六沟道结构C16可以在第一切割线S1与第二切割区域WLC2之间。
在一实施例中，第一沟道结构C1至第十二沟道结构C12可以在第二切割线S2与第一切割区域WLCl之间，第十三沟道结构C13至第十六沟道结构C16可以在第二切割线S2与第二切割区域WLC2之间。
在一实施例中，第一沟道结构C1至第八沟道结构C8可以在第三切割线S3与第一切割区域WLC1之间，第九沟道结构C9至第十六沟道结构C16可以在第三切割线S3与第二切割区域WLC2之间。
随着更多的沟道结构C1至C16位于第一切割区域WLC1与第二切割区域WLC2之间，更大数量的位线可以位于沟道结构C1至C16上。在一实施例中，图8的位线BL1至BL4的数量可以大于图2的位线BL1和BL2的数量。
在一实施例中，位线BL1至BL4中的每条可以连接到排列成行的多个沟道结构。在一实施例中，第一位线BL1可以连接到第一沟道结构C1、第六沟道结构C6、第九沟道结构C9和第十四沟道结构C14。第二位线BL2可以连接到第三沟道结构C3、第八沟道结构C8、第十一沟道结构C11和第十六沟道结构C16。第三位线BL3可以连接到第二沟道结构C2、第五沟道结构C5、第十沟道结构C10和第十三沟道结构C13。第四位线BL4可以连接到第四沟道结构C4、第七沟道结构C7、第十二沟道结构C12和第十五沟道结构C15。
在一实施例中，虚设沟道结构Dl至D3可以不连接到所述多条位线BLl至BL4。在一实施例中，位线接触170可以不在虚设沟道结构D1至D3上。
参照图8和图10，在根据一些实施方式的非易失性存储器件中，第一切割线S1至第三切割线S3可以分别切割多条串选择线。
在一实施例中，第一串选择线SSL1可以包括第一下部串选择线SSL1a和第一上部串选择线SSL1b。第一下部串选择线SSL1a和第一上部串选择线SSL1b可以顺序地堆叠在最上面的字线WLn上。在一实施例中，第一切割线S1可以切割第一下部串选择线SSL1a和第一上部串选择线SSL1b两者。
在一实施例中，第二串选择线SSL2可以包括第二下部串选择线SSL2a和第二上部串选择线SSL2b。第二下部串选择线SSL2a和第二上部串选择线SSL2b可以顺序地堆叠在第一串选择线SSL1上。在一实施例中，第二切割线S2可以切割第二下部串选择线SSL2a和第二上部串选择线SSL2b两者。
在一实施例中，第三串选择线SSL3可以包括第三下部串选择线SSL3a和第三上部串选择线SSL3b。第三下部串选择线SSL3a和第三上部串选择线SSL3b可以顺序地堆叠在第二串选择线SSL2上。在一实施例中，第三切割线S3可以切割第三下部串选择线SSL3a和第三上部串选择线SSL3b两者。
在一实施例中，第一切割线Sl至第三切割线S3中的每条可以切割两条串选择线。在一实施例中，第一切割线S1至第三切割线S3中的每条可以例如切割三条或更多条串选择线。
在一实施例中，所有的第一切割线S1至第三切割线S3都可以切割两条串选择线。在一实施例中，第一切割线S1至第三切割线S3中的至少一条可以仅切割一条串选择线。
图11是根据一些实施方式的非易失性存储器件的布局图。为了便于说明，使用图1至图10在上面描述的内容的重复部分可以被简要地描述或省略。
参照图11，在根据一些实施方式的非易失性存储器件中，从平面的视角来看，第一切割线S1至第三切割线S3中的每条可以具有Z字形。
在一实施例中，第一切割线S1可以在第四沟道结构C4和第五沟道结构C5之间蜿蜒地穿过。在一实施例中，第二切割线S2可以在第十二沟道结构C12和第十三沟道结构C13之间蜿蜒地穿过。在一实施例中，第三切割线S3可以在第八沟道结构C8和第九沟道结构C9之间蜿蜒地穿过。
在一实施例中，从平面的视角来看，第一切割线S1至第三切割线S3中的每条可以以Z字形形状沿着第二方向Y纵向延伸。
在一实施例中，所有的第一切割线S1至第三切割线S3可以具有Z字形形状。在一实施例中，第一切割线S1至第三切割线S3中的至少一条可以沿第二方向Y以直线延伸。
在这个实施方式中，可以不在第一切割区域WLC1和第二切割区域WLC2之间形成虚设沟道结构(例如图8的D1、D2和D3)，并且可以提供具有进一步提高的集成度的非易失性存储器件。
图12是根据一些实施方式的非易失性存储器件的布局图。图13和图14是沿着图12的线C-C截取的各种剖视图。为了说明的方便，可以简要地描述或省略使用图1至图11在上面描述的内容的重复部分。
参照图12和图13，根据一些实施方式的非易失性存储器件可以进一步包括第四串选择线SSL4和第四切割线S4。图12的非易失性存储器件具有多个沟道结构C1至C20。
第四串选择线SSL4可以在第三串选择线SSL3上。在一实施例中，第四串选择线SSL4可以是所述多个栅电极(GSL、WL1至WLn以及SSL1至SSL4)当中的在最上部的栅电极。
第四切割线S4可以例如在第二方向Y上延伸以切割第四串选择线SSL4。
第四切割线S4可以将已由第一切割区域WLC1和第二切割区域WLC2分离的第四串选择线SSL4再分离。第四切割线S4可以与第一切割区域WLC1分离第七距离L4a，并可以与第二切割区域WLC2分离第八距离L4b(例如在第一方向X上)。
在一实施例中，第五距离L3a和第六距离L3b可以彼此不同。在一实施例中，第五距离L3a与第六距离L3b之间的第三差可以不为零。在一实施例中，如图13所示，第六距离L3b可以小于第五距离L3a。
在一实施例中，第七距离L4a和第八距离L4b可以彼此不同。在一实施例中，第七距离L4a与第八图案L4b之间的第四差可以不为零。在一实施例中，如图13所示，第八距离L4b可以大于第七距离L4a。
在一实施例中，第七距离L4a与第八距离L4b之间的第四差可以小于第一距离L1a与第二距离L1b之间的第一差，并且小于第三距离L2a与第四距离L2b之间的第二差。在一实施例中，从平面的视角来看，第四切割线S4可以在第一切割线S1和第二切割线S2之间。
在一实施例中，第七距离L4a和第八距离L4b之间的第四差可以与第五距离L3a和第六距离L3b之间的第三差相同。在一实施例中，第七距离L4a可以与第六距离L3b相同，第八距离L4b可以与第五距离L3a相同。
参照图12和图14，在根据一些实施方式的非易失性存储器件中，第二距离L1b可以小于第一距离L1a，第四距离L2b可以大于第三距离L2a。
在一实施例中，从平面的视角来看，图14的第一切割线S1和第二切割线S2的位置可以呈其中图13的第一切割线S1和第二切割线S2的位置彼此交换的形式。
在一实施例中，第七距离L4a和第八距离L4b之间的第四差可以小于第一距离L1a和第二距离L1b之间的第一差，并且小于第三距离L2a与第四距离L2b之间的第二差。在一实施例中，第七距离L4a和第八距离L4b之间的第四差可以与第五距离L3a和第六距离L3b之间的第三差相同。在一实施例中，从平面的视角来看，第四切割线S4可以在第一切割线S1和第二切割线S2之间。
图15是根据一些实施方式的非易失性存储器件的布局图。图16和图17是沿图15的线D-D截取的各种剖视图。为了说明的方便，使用图1至图14在上面描述的内容的重复部分可以被简要地描述或省略。
参照图15和图16，根据一些实施方式的非易失性存储器件可以进一步包括第五串选择线SSL5和第五切割线S5。
第五串选择线SSL5可以在第四串选择线SSL4上。在一实施例中，第五串选择线SSL5可以是所述多个栅电极(GSL、WL1至WLn以及SSL1至SSL5)当中的在最上部的栅电极。
第五切割线S5可以例如在第二方向Y上延伸以切割第五串选择线SSL5。
第五切割线S5可以将已由第一切割区域WLC1和第二切割区域WLC2分离的第五串选择线SSL5再分离。第五切割线S5可以与第一切割区域WLC1分离第九距离L5a，并可以与第二切割区域WLC2分离第十距离L5b(例如在第一方向X上)。
在一实施例中，第九距离L5a与第十距离L5b之间的第五差可以小于第一距离L1a与第二距离L1b之间的第一差，并且小于第三距离L2a与第四距离L2b之间的第二差。在一实施例中，第九距离L5a与第十距离L5b之间的第五差可以小于第五距离L3a与第六距离L3b之间的第三差，并且小于第七距离L4a与第八距离L4b之间的第四差。
在一实施例中，第九距离L5a和第十距离L5b可以相同。在一实施例中，第九距离L5a与第十距离L5b之间的第五差可以为零。
参照图15和图17，在根据一些实施方式的非易失性存储器件中，第六距离L3b可以小于第五距离L3a，第八距离L4b可以大于第七距离L4a。
在一实施例中，从平面的视角来看，图17的第三切割线S3和第四切割线S4的位置可以处于其中图16的第三切割线S3和第四切割线S4的位置彼此交换的形式。
在一实施例中，第九距离L5a与第十距离L5b之间的第五差可以小于第五距离L3a与第六距离L3b之间的第三差，并且小于第七距离L4a与第八距离L4b之间的第四差。
在下文，将参照图2、图3和图18至图26描述根据一些实施方式的制造非易失性存储器件的方法。
图18至图26是根据一些实施方式的制造非易失性存储器件的方法中的多个阶段的剖视图。为了说明的方便，使用图1至图17在上面描述的内容的重复部分可以被简要地描述或省略。供参考，图18至图26是沿着图2的线A-A截取的剖视图。
参照图18，可以在衬底100上形成多个第一牺牲图案115、多个绝缘图案110和第二牺牲图案210。
每个第一牺牲图案115可以与每个绝缘图案110交替地堆叠。
第二牺牲图案210可以堆叠在所述多个第一牺牲图案115和所述多个绝缘图案110上。在一实施例中，第二牺牲图案210可以形成在最上面的第一牺牲图案115上。在一实施例中，第二牺牲图案210可以通过绝缘图案110与最上面的第一牺牲图案115间隔开。
参照图19，可以切割第二牺牲图案210。
在一实施例中，可以在第二牺牲图案210中形成用于切割第二牺牲图案210的沟槽210T。可以例如通过蚀刻第二牺牲图案210的一部分来形成沟槽210T。
在一实施例中，沟槽210T可以在第二方向Y上延伸。在一实施例中，沟槽210T的底表面可以比第二牺牲图案210的底表面低(例如在第三方向Z上更靠近衬底100)。在一实施例中，沟槽210T可以穿透第二牺牲图案210下方的绝缘图案110，并暴露第一牺牲图案115的上表面。
参照图20，可以形成第一切割线S1(用于切割第二牺牲图案210)。
在一实施例中，可以在第二牺牲图案210上形成用于填充沟槽210T的绝缘材料，然后可以执行平坦化工艺。因此，可以形成填充沟槽210T的第一切割线S1。绝缘材料可以包括例如硅氧化物、硅氮化物或硅氮氧化物。
参照图21，可以在第二牺牲图案210和第一切割线S1上形成第三牺牲图案220、第二切割线S2、第四牺牲图案230和第三切割线S3。
第三牺牲图案220、第二切割线S2、第四牺牲图案230和第三切割线S3的形成可以类似于第二牺牲图案210和第一切割线S1的形成，并且其重复的详细描述可以被省略。
参照图22，可以形成穿透第一至第四牺牲图案115、210、220和230以及所述多个绝缘图案110并连接到衬底100的多个沟道结构C1至C8。
在一实施例中，可以形成穿透第一至第四牺牲图案115、210、220和230以及所述多个绝缘图案110并暴露衬底100的穿透孔。随后，可以形成顺序地堆叠在穿透孔中的信息存储膜132和半导体图案130。
在一实施例中，可以在半导体图案130上进一步形成填充绝缘图案134。在一实施例中，可以在半导体图案130上进一步形成沟道垫136。
参照图23，可以在第一至第四牺牲图案115、210、220和230以及所述多个绝缘图案110中形成第一切割区域WLC1和第二切割区域WLC2。
第一切割区域WLC1和第二切割区域WLC2可以切割第一至第四牺牲图案115、210、220和230以及所述多个绝缘图案110。
在一实施例中，第一切割区域WLC1和第二切割区域WLC2中的每个可以形成为沿着第二方向Y并排延伸。
在一实施例中，可以在第一切割区域WLC1和第二切割区域WLC2的形成期间暴露的衬底100中形成杂质区域105。
参照图24，可以去除由第一切割区域WLC1和第二切割区域WLC2暴露的第一至第四牺牲图案115、210、220和230。
第一至第四牺牲图案115、210、220和230的去除可以通过例如各向异性蚀刻工艺执行。
参照图25，可以在衬底100上形成多个栅电极(GSL、WL1至WLn以及SSL1至SSL3)。
所述多个栅电极(GSL、WL1至WLn和SSL1至SSL3)可以形成在其中第一至第四牺牲图案115、210、220和230已被去除的区域中。在一实施例中，第一至第四牺牲图案115、210、220和230可以被所述多个栅电极(GSL、WL1至WLn以及SSL1至SSL3)代替。
第一切割线S1可以切割第一串选择线SSL1，第二切割线S2可以切割第二串选择线SSL2，第三切割线S3可以切割第三串选择线SSL3。
参照图26，可以在第一切割区域WLC1和第二切割区域WLC2中形成切割结构150。
在一实施例中，切割结构150可以包括插塞图案152和间隔物154。
随后，参照图3，可以在模制结构MS上形成多条位线BL1和BL2。
所述多条位线BL1和BL2可以形成为连接到所述多个沟道结构C1至C8。在一实施例中，第二层间绝缘膜160可以形成在模制结构MS上。随后，可以形成穿透第二层间绝缘膜160以将各沟道结构CS1至CS6与相应位线BL1和BL2电连接的位线接触170。
一个或更多个实施方式可以提供包括多条串选择线的非易失性存储器件。
一个或更多个实施方式可以提供具有改善的操作性能和可靠性的非易失性存储器件。
一个或更多个实施方式可以提供用于制造具有改善的操作性能和可靠性的非易失性存储器件的方法。
在这里已经公开了示例实施方式，尽管采用了特定术语，但是仅在一般和描述性意义上被使用和解释，而不是出于限制的目的。在一些情况下，在本申请提交时对于本领域普通技术人员而言将明显的是，结合特定实施方式描述的特征、特性和/或元件可以单独使用或与结合其他实施方式描述的特征、特性和/或元件组合使用，除非另外特别指出。因此，本领域技术人员将理解，可以在形式和细节上进行各种改变，而不脱离如在权利要求书中阐述的本发明的精神和范围。
2019年10月15日在韩国知识产权局提交且名称为“非易失性存储器件及其制造方法”的韩国专利申请第10-2019-0127725号通过引用整体合并于此。

Claims (20)

1.一种非易失性存储器件，包括：
模制结构，其包括在衬底上的多个栅电极，所述多个栅电极包括顺序地堆叠在所述衬底上的第一串选择线、第二串选择线和第三串选择线；
沟道结构，其穿透所述模制结构并与所述多个栅电极中的每个相交；
第一切割区域，其切割所述多个栅电极中的每个；
第二切割区域，其在第一方向上与所述第一切割区域间隔开，并且切割所述多个栅电极中的每个；
第一切割线，其在所述第一切割区域和所述第二切割区域之间切割所述第一串选择线；
第二切割线，其在所述第一切割区域和所述第二切割区域之间切割所述第二串选择线；以及
第三切割线，其在所述第一切割区域和所述第二切割区域之间切割所述第三串选择线，
其中：
所述第一切割线与所述第一切割区域间隔开第一距离，并与所述第二切割区域间隔开第二距离，
所述第二切割线与所述第一切割区域间隔开第三距离，并与所述第二切割区域间隔开第四距离，
所述第三切割线与所述第一切割区域间隔开第五距离，并与所述第二切割区域间隔开第六距离，
所述第一距离与所述第二距离之间的第一差大于所述第五距离与所述第六距离之间的第三差，以及
所述第三距离与所述第四距离之间的第二差大于所述第三差。
2.如权利要求1所述的非易失性存储器件，其中，所述第三串选择线是所述多个栅电极当中的相对于所述衬底的最上面的栅电极。
3.如权利要求1所述的非易失性存储器件，其中：
所述多个栅电极进一步包括在所述第一串选择线和所述衬底之间的第四串选择线，以及
所述非易失性存储器件进一步包括切割所述第四串选择线的第四切割线。
4.如权利要求3所述的非易失性存储器件，其中：
所述第四切割线与所述第一切割区域间隔开第七距离，并与所述第二切割区域间隔开第八距离，以及
所述第七距离与所述第八距离之间的第四差大于所述第一差且大于所述第二差。
5.如权利要求1所述的非易失性存储器件，其中，从平面的视角来看，所述第三切割线在所述第一切割线和所述第二切割线之间。
6.如权利要求1所述的非易失性存储器件，其中，所述沟道结构的在所述第一方向上的宽度在远离所述衬底延伸的第三方向上增大。
7.如权利要求1所述的非易失性存储器件，其中，所述第一切割区域和所述第二切割区域沿着与所述第一方向交叉的第二方向并排延伸。
8.如权利要求7所述的非易失性存储器件，其中，所述第一切割线、所述第二切割线和所述第三切割线沿着所述第二方向并排延伸。
9.如权利要求1所述的非易失性存储器件，其中：
从平面的视角来看，在所述第一切割线的一侧的所述第一串选择线的第一面积小于在所述第一切割线的另一侧的所述第一串选择线的第二面积，以及
从平面的视角来看，在所述第二切割线的一侧的所述第二串选择线的第三面积小于在所述第二切割线的另一侧的所述第二串选择线的第四面积。
10.如权利要求1所述的非易失性存储器件，其中，所述第一切割线的底表面在垂直于所述衬底的上表面的第三方向上比所述第一串选择线的底表面更靠近所述衬底。
11.如权利要求1所述的非易失性存储器件，其中，所述第一切割线的在所述第一方向上的宽度在远离所述衬底延伸的第三方向上增大。
12.如权利要求1所述的非易失性存储器件，其中，所述第一切割线的上表面在垂直于所述衬底的上表面的第三方向上比所述第一串选择线的上表面更远离所述衬底。
13.一种非易失性存储器件，包括：
模制结构，其包括在衬底上的多个栅电极，所述多个栅电极包括顺序地堆叠在所述衬底上的第一串选择线、第二串选择线和第三串选择线；
沟道结构，其穿透所述模制结构并与所述多个栅电极中的每个相交；
第一切割区域，其切割所述多个栅电极中的每个；
第二切割区域，其在第一方向上与所述第一切割区域间隔开，并且切割所述多个栅电极中的每个；
第一切割线，其在所述第一切割区域和所述第二切割区域之间切割所述第一串选择线；
第二切割线，其在所述第一切割区域和所述第二切割区域之间切割所述第二串选择线；以及
第三切割线，其在所述第一切割区域和所述第二切割区域之间切割所述第三串选择线，
其中：
所述第一切割线与所述第一切割区域间隔开第一距离，并与所述第二切割区域间隔开第二距离，所述第二距离大于所述第一距离，
所述第二切割线与所述第一切割区域间隔开第三距离，并与第二切割区域间隔开第四距离，所述第四距离小于所述第三距离，
所述第三切割线与所述第一切割区域间隔开第五距离，所述第五距离大于所述第一距离且大于所述第四距离，以及
所述第三切割线与所述第二切割区域间隔开第六距离，所述第六距离大于第一距离且大于所述第四距离。
14.如权利要求13所述的非易失性存储器件，其中：
所述第一距离与所述第二距离之间的第一差大于所述第五距离与所述第六距离之间的第三差；以及
所述第三距离与所述第四距离之间的第二差大于所述第三差。
15.如权利要求13所述的非易失性存储器件，其中：
所述多个栅电极进一步包括堆叠在所述第三串选择线上的第四串选择线，以及
所述非易失性存储器件进一步包括切割所述第四串选择线的第四切割线。
16.如权利要求15所述的非易失性存储器件，其中：
所述第四切割线与所述第一切割区域间隔开第七距离，所述第七距离大于所述第一距离且大于所述第四距离，
所述第四切割线与所述第二切割区域间隔开第八距离，所述第八距离大于所述第一距离且大于所述第四距离，
所述第七距离不同于所述第五距离，以及
所述第八距离不同于所述第六距离。
17.如权利要求15所述的非易失性存储器件，其中，从平面的视角来看，所述第三切割线和所述第四切割线在所述第一切割线和所述第二切割线之间。
18.如权利要求13所述的非易失性存储器件，进一步包括虚设沟道结构，所述虚设沟道结构与所述沟道结构间隔开，穿透所述模制结构，并与所述多个栅电极中的每个相交，
其中，所述虚设沟道结构与所述第三切割线相交。
19.如权利要求13所述的非易失性存储器件，其中，从平面的视角来看，所述第一切割线、所述第二切割线和所述第三切割线中的每条具有Z字形形状。
20.一种非易失性存储器件，包括：
模制结构，其包括在衬底上的多个栅电极，所述多个栅电极包括顺序地堆叠在所述衬底上的第一串选择线、第二串选择线和第三串选择线；
沟道结构，其穿透所述模制结构并与所述多个栅电极中的每个相交；
第一切割线，其在平行于所述衬底的上表面的方向上延伸并切割所述第一串选择线；
第二切割线，其在平行于所述衬底的所述上表面的所述方向上延伸并切割所述第二串选择线；以及
第三切割线，其在平行于所述衬底的所述上表面的所述方向上延伸并切割所述第三串选择线，
其中：
从平面的视角来看，在所述第一切割线的一侧的所述第一串选择线的第一面积小于在所述第一切割线的另一侧的所述第一串选择线的第二面积，
从平面的视角来看，在所述第二切割线的一侧的所述第二串选择线的第三面积大于在所述第二切割线的另一侧的所述第二串选择线的第四面积，以及
从平面的视角来看，在所述第三切割线的一侧的所述第三串选择线的第五面积和在所述第三切割线的另一侧的所述第三串选择线的第六面积大于所述第一面积并且大于所述第四面积。
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