CN113363262A - 非易失性存储器装置和制造非易失性存储器装置的方法 - Google Patents

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CN113363262A CN202110163677.7A CN202110163677A CN113363262A CN 113363262 A CN113363262 A CN 113363262A CN 202110163677 A CN202110163677 A CN 202110163677A CN 113363262 A CN113363262 A CN 113363262A
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Abstract

公开了一种非易失性存储器装置和一种制造非易失性存储器装置的方法，所述装置包括：基底；第一模制结构，位于基底上，第一模制结构包括交替地堆叠的多个第一模制绝缘膜和多个第一栅电极；沟道结构，穿透第一模制结构并与所述多个第一栅电极相交；以及至少一个绝缘填充件，与所述多个第一模制绝缘膜和所述多个第一栅电极相交，其中，第一模制结构通过在第一方向上延伸的字线切割区域电分离，使得第一模制结构包括第一块区域和第二块区域，并且所述至少一个绝缘填充件位于字线切割区域中并且连接第一块区域和第二块区域。

Description

非易失性存储器装置和制造非易失性存储器装置的方法
技术领域
实施例涉及一种非易失性存储器装置和一种制造非易失性存储器装置的方法。
背景技术
半导体存储器装置可以包括易失性存储器装置或非易失性存储器装置。
发明内容
实施例可以通过提供一种非易失性存储器装置来实现，所述非易失性存储器装置包括：基底；第一模制结构，位于基底上，第一模制结构包括交替地堆叠的多个第一模制绝缘膜和多个第一栅电极；沟道结构，穿透第一模制结构并与所述多个第一栅电极相交；以及至少一个绝缘填充件，与所述多个第一模制绝缘膜和所述多个第一栅电极相交，其中：第一模制结构通过在第一方向上延伸的字线切割区域电分离，使得第一模制结构包括第一块区域和第二块区域，并且所述至少一个绝缘填充件位于字线切割区域中并且连接第一块区域和第二块区域。
实施例可以通过提供一种非易失性存储器装置来实现，所述非易失性存储器装置包括：基底；模制结构，包括彼此间隔开的第一块区域和第二块区域，模制结构包括堆叠在基底上的多个栅电极；多个沟道结构，穿透模制结构并与所述多个栅电极相交；位线，在第一方向上延伸并连接到相应的沟道结构；字线沟槽，在与第一方向相交的第二方向上延伸，以使第一块区域和第二块区域分离；以及绝缘填充件，位于第一块区域与第二块区域之间，绝缘填充件在与基底的上表面相交的第三方向上延伸以连接第一块区域和第二块区域，其中，第一块区域包括彼此间隔开的第一堆叠件和第二堆叠件、在第二方向上延伸以使第一堆叠件和第二堆叠件分离的块沟槽以及位于第一堆叠件与第二堆叠件之间的用于连接第一堆叠件和第二堆叠件的堆叠连接件。
实施例可以通过提供一种制造非易失性存储器装置的方法来实现，所述方法包括：在基底上形成第一模制结构，第一模制结构包括交替地堆叠的多个第一模制绝缘膜和多个第一牺牲图案；形成穿透第一模制结构以与所述多个第一牺牲图案相交的沟道结构；形成穿透第一模制结构以与所述多个第一模制绝缘膜和所述多个第一牺牲图案相交的绝缘填充件；以及在第一模制结构中形成字线沟槽，使得字线沟槽在第一方向上延伸并且沿着第一方向与绝缘填充件交替地布置，其中，第一模制结构形成通过绝缘填充件和字线沟槽电分离的第一块区域和第二块区域。
附图说明
通过参照附图详细描述示例性实施例，特征对于本领域技术人员将明显，在附图中：
图1是根据一些实施例的非易失性存储器装置的示例性电路图；
图2是根据一些实施例的非易失性存储器装置的示例性布局图；
图3是图2的部分R1的放大图；
图4是沿着图2的线A-A截取的剖视图。
图5是图4的部分R2的放大图；
图6是沿着图2的线B-B截取的剖视图；
图7是沿着图2的线C-C截取的剖视图；
图8是图2至图7的非易失性存储器装置的局部分解示意性透视图；
图9是根据一些实施例的非易失性存储器装置的剖视图；
图10是根据一些实施例的非易失性存储器装置的剖视图；
图11是根据一些实施例的非易失性存储器装置的剖视图；
图12是图11的非易失性存储器装置的局部分解示意性透视图；
图13是根据一些实施例的非易失性存储器装置的剖视图；
图14是图13的部分R3的放大图；
图15是根据一些实施例的非易失性存储器装置的局部分解示意性透视图；
图16是根据一些实施例的非易失性存储器装置的示例性布局图；
图17是图16的部分R4的放大图；
图18是沿着图16的线D-D截取的剖视图；
图19是图16至图18的非易失性存储器装置的局部分解示意性透视图；
图20至图26是根据一些实施例的制造非易失性存储器装置的方法中的阶段的图；
图27是根据一些实施例的制造非易失性存储器装置的方法中的阶段的图；
图28至图29是根据一些实施例的制造非易失性存储器装置的方法中的阶段的图；以及
图30至图31是根据一些实施例的制造非易失性存储器装置的方法中的阶段的图。
具体实施方式
图1是根据一些实施例的非易失性存储器装置的示例性电路图。
根据一些实施例的非易失性存储器装置的存储器单元阵列可以包括共源极线CSL、多条位线BL和多个单元串CSTR。
多条位线BL可以二维地布置。在实施方式中，位线BL可以彼此间隔开并且在第一方向X上延伸。多个单元串CSTR可以并联连接到每条位线BL。单元串CSTR可以共同连接到共源极线CSL。在实施方式中，多个单元串CSTR可以位于位线BL与共源极线CSL之间。
在实施方式中，多条共源极线CSL可以二维地布置。在实施方式中，共源极线CSL可以彼此间隔开，并且可以在与第一方向X相交的第二方向Y上延伸。可以将电相同的电压施加到共源极线CSL，或者可以将不同的电压施加到共源极线CSL并且可以单独地控制共源极线CSL。
每个单元串CSTR可以包括连接到共源极线CSL的地选择晶体管GST、连接到位线BL的串选择晶体管SST以及设置在地选择晶体管GST与串选择晶体管SST之间的多个存储器单元晶体管MCT。每个存储器单元晶体管MCT可以包括数据存储元件。地选择晶体管GST、串选择晶体管SST和存储器单元晶体管MCT可以串联连接。
共源极线CSL可以共同连接到地选择晶体管GST的源极。在实施方式中，地选择线GSL、多条字线WL11至WL1n和WL21至WL2n以及串选择线SSL可以设置在共源极线CSL与位线BL之间。地选择线GSL可以用作地选择晶体管GST的栅电极，字线WL11至WL1n和WL21至WL2n可以用作存储器单元晶体管MCT的栅电极，并且串选择线SSL可以用作串选择晶体管SST的栅电极。
图2是根据一些实施例的非易失性存储器装置的布局图。图3是图2的部分R1的放大图。图4是沿着图2的线A-A截取的剖视图。图5是图4的部分R2的放大图。图6是沿着图2的线B-B截取的剖视图。图7是沿着图2的线C-C截取的剖视图。图8是用于解释图2至图7的非易失性存储器装置的局部分解示意性透视图。为了便于描述，在图2和图8中未示出位线BL。此外，在图8中未示出填充绝缘膜150。
参照图2至图8，根据一些实施例的非易失性存储器装置可以包括基底100、第一模制结构MS1、第二模制结构MS2、多个沟道结构CS、多条位线BL、第一绝缘填充件IP1和第二绝缘填充件IP2。
基底100可以包括例如半导体基底，诸如硅基底、锗基底或硅锗基底。在实施方式中，基底100可以包括绝缘体上硅(SOI)基底、绝缘体上锗(GOI)基底等。如在此所使用的，术语“或”不是排它性术语，例如，“A或B”将包括A、B或者A和B。
基底100可以包括单元阵列区域CAR和延伸区域EXT。
包括多个存储器单元的存储器单元阵列可以位于单元阵列区域CAR中或位于单元阵列区域CAR上。存储器单元阵列可以包括多个存储器单元、电连接到存储器单元中的每个的多条字线和多条位线。在实施方式中，下面将描述的多个沟道结构CS、位线BL等可以形成在单元阵列区域CAR中。
延伸区域EXT可以位于单元阵列区域CAR周围。将在下面描述的多个栅电极GSL、WL11至WL1n、WL21至WL2n和SSL可以阶梯式地堆叠在延伸区域EXT中。在实施方式中，可以在延伸区域EXT中形成连接到相应的栅电极GSL、WL11至WL1n、WL21至WL2n和SSL的存储器单元接触件。在实施方式中，存储器单元接触件可以穿透图7的第一层间绝缘膜140和第二层间绝缘膜165，并且连接到相应的栅电极GSL、WL11至WL1n、WL21至WL2n和SSL。
在实施方式中，基底100可以被设置为板状共源极线(板CSL)。
第一模制结构MS1可以位于基底100上。第一模制结构MS1可以包括交替地堆叠在基底100上的多个第一栅电极GSL和WL11至WL1n以及多个第一模制绝缘膜110。在实施方式中，第一栅电极GSL和WL11至WL1n中的每个以及第一模制绝缘膜110中的每个可以是在平行于基底100的上表面的第一方向X和第二方向Y上延伸的分层结构。在实施方式中，第一栅电极GSL和WL11至WL1n与第一模制绝缘膜110可以沿着与基底100的上表面相交(例如，垂直于基底100的上表面)的第三方向Z交替地堆叠。
在实施方式中，第一栅电极GSL和WL11至WL1n可以包括顺序地堆叠在基底100上的地选择线GSL和多条第一字线WL11至WL1n。
第二模制结构MS2可以位于第一模制结构MS1上。第二模制结构MS2可以包括交替地堆叠在第一模制结构MS1上的多个第二栅电极WL21至WL2n和SSL以及多个第二模制绝缘膜112。在实施方式中，第二栅电极WL21至WL2n和SSL中的每个以及每个第二模制绝缘膜112可以具有在第一方向X和第二方向Y上延伸的分层结构。在实施方式中，第二栅电极WL21至WL2n和SSL以及第二模制绝缘膜112可以沿着第三方向Z交替地堆叠。
在实施方式中，多个第二栅电极WL21至WL2n和SSL可以包括顺序地堆叠在第一模制结构MS1上的多条第二字线WL21至WL2n和串选择线SSL。
第一栅电极GSL和WL11至WL1n以及第二栅电极WL21至WL2n和SSL可以包括导电材料。在实施方式中，第一栅电极GSL和WL11至WL1n以及第二栅电极WL21至WL2n和SSL可以包括例如金属(诸如钨(W)、钴(Co)和镍(Ni))或者半导体材料(诸如硅)。
第一模制绝缘膜110和第二模制绝缘膜112可以包括绝缘材料。在实施方式中，第一模制绝缘膜110和第二模制绝缘膜112可以包括例如氧化硅。
多个沟道结构CS可以穿透第一模制结构MS1和第二模制结构MS2，并且可以在与多个栅电极GSL、WL11至WL1n、WL21至WL2n和SSL相交的方向上延伸。在实施方式中，每个沟道结构CS可以具有在第三方向Z上(例如，纵向地)延伸的柱形状(例如，圆柱形形状)。每个沟道结构CS可以包括半导体图案130和信息存储膜132。
半导体图案130可以穿透第一模制结构MS1和第二模制结构MS2。在实施方式中，半导体图案130可以在第三方向Z上延伸。在实施方式中，半导体图案130可以具有例如杯形状。在实施方式中，半导体图案130可以具有各种形状，例如，圆柱形形状、方桶形状或实心填充件形状。
半导体图案130可以包括例如半导体材料，诸如单晶硅、多晶硅、有机半导体材料或碳纳米结构。
信息存储膜132可以位于半导体图案130与相应的栅电极GSL、WL11至WL1n、WL21至WL2n和SSL之间。在实施方式中，信息存储膜132可以沿着半导体图案130的侧表面延伸。
信息存储膜132可以包括例如氧化硅、氮化硅、氮氧化硅或具有比氧化硅的介电常数高的介电常数的高介电常数材料。高介电常数材料可以包括例如氧化铝、氧化铪、氧化镧、氧化钽、氧化钛、氧化镧铪、氧化镧铝、氧化镝钪或它们的组合。
在实施方式中，信息存储膜132可以由多个膜形成。在实施方式中，如图5中所示，信息存储膜132可以包括顺序地堆叠在半导体图案130上的隧道绝缘膜132a、电荷存储膜132b和阻挡绝缘膜132c。
隧道绝缘膜132a可以包括例如氧化硅或具有比氧化硅的介电常数高的介电常数的高介电常数材料(例如，氧化铝(Al2O3)或氧化铪(HfO2))。电荷存储膜132b可以包括例如氮化硅。阻挡绝缘膜132c可以包括例如氧化硅或具有比氧化硅的介电常数高的介电常数的高介电常数材料(例如，氧化铝(Al2O3)或氧化铪(HfO2))。
在实施方式中，每个沟道结构CS还可以包括第一填充图案134。第一填充图案134可以填充杯状的半导体图案130的内部。在实施方式中，半导体图案130可以沿着第一填充图案134的侧表面和底表面延伸。第一填充图案134可以包括例如氧化硅。
在实施方式中，每个沟道结构CS还可以包括沟道垫136。沟道垫136可以连接到半导体图案130的上部分或者位于半导体图案130的上部分上。在实施方式中，沟道垫136可以在第二模制结构MS2上位于第一层间绝缘膜140中。沟道垫136可以包括例如掺杂有杂质的多晶硅。
在实施方式中，多个沟道结构CS可以以Z字形形式布置。在实施方式中，如图2中所示，多个沟道结构CS可以在第一方向X和第二方向Y两者上交替地布置。以Z字形形式布置的多个沟道结构CS可以帮助进一步提高非易失性存储器装置的集成度。
在实施方式中，穿透第一模制结构MS1的沟道结构CS的(例如，如在第一方向X上测量的)宽度可以朝向基底100减小(例如，沟道结构CS的靠近基底100的部分在第一方向X上的宽度可以比沟道结构CS的远离基底100的部分在第一方向X上的宽度小)。在实施方式中，穿透第二模制结构MS2的沟道结构CS的宽度可以朝向基底100的上表面减小。这可能是由于用于形成沟道结构CS的蚀刻工艺的特性。
在实施方式中，在第一模制结构MS1中的沟道结构CS的最上部分的宽度可以比在第二模制结构MS2中的沟道结构CS的最下部分的宽度大。这可能是因为穿透第一模制结构MS1的蚀刻工艺和穿透第二模制结构MS2的蚀刻工艺是单独执行的。在实施方式中，穿透第一模制结构MS1的蚀刻工艺和穿透第二模制结构MS2的蚀刻工艺当然可以同时执行。
多条位线BL可以彼此间隔开并且并排延伸。在实施方式中，每条位线BL可以在第一方向X上延伸。在实施方式中，多条位线BL可以形成在第二模制结构MS2上。
每条位线BL可以连接到多个沟道结构CS。在实施方式中，如图4和图6中所示，位线BL可以通过位线接触件170连接到多个沟道结构CS。位线接触件170可以例如穿透第二层间绝缘膜165以将位线BL和沟道结构CS电连接。
第一模制结构MS1和第二模制结构MS2可以通过在第二方向Y上延伸的第一字线切割区域WLC1和第二字线切割区域WLC2而电分离。第一字线切割区域WLC1和第二字线切割区域WLC2可以彼此间隔开并且并排(例如，纵向地)延伸。
通过第一字线切割区域WLC1和第二字线切割区域WLC2分离的第一模制结构MS1和第二模制结构MS2可以形成第一块区域BLK1、第二块区域BLK2和第三块区域BLK3。在实施方式中，如图2中所示，第一字线切割区域WLC1可以限定或分离第一块区域BLK1和第二块区域BLK2，第二字线切割区域WLC2可以限定或分离第一块区域BLK1和第三块区域BLK3。
第一字线沟槽WT1和第一绝缘填充件IP1可以位于第一字线切割区域WLC1中。第一字线沟槽WT1和第一绝缘填充件IP1可以沿着第二方向Y交替地布置，以使第一块区域BLK1和第二块区域BLK2电分离。在实施方式中，多个第一绝缘填充件IP1可以沿着第二方向Y布置。在实施方式中，第一字线沟槽WT1和第一绝缘填充件IP1可以在单元阵列区域CAR和延伸区域EXT之上交替地布置。
第一字线沟槽WT1可以在第二方向Y上延伸。第一字线沟槽WT1可以位于第一块区域BLK1与第二块区域BLK2之间，以使第一模制结构MS1和第二模制结构MS2(物理地和电地)分离。
第一绝缘填充件IP1可以位于第一块区域BLK1与第二块区域BLK2之间，以(物理地)连接第一块区域BLK1和第二块区域BLK2。第一绝缘填充件IP1可以包括绝缘材料。结果，第一绝缘填充件IP1可以将第一块区域BLK1和第二块区域BLK2电分离(例如，可以帮助保持第一块区域BLK1与第二块区域BLK2之间的电分离)。第一绝缘填充件IP1可以包括例如氧化硅、氮化硅、氮氧化硅或者具有比氧化硅的介电常数低的介电常数的低介电常数材料。
如图4和图8中所示，第一绝缘填充件IP1可以延伸为不仅与多个栅电极GSL、WL11至WL1n、WL21至WL2n和SSL相交，而且与多个第一模制绝缘膜110和多个第二模制绝缘膜112相交。在实施方式中，第一绝缘填充件IP1可以具有在第三方向Z上延伸的填充件形状。
在实施方式中，第一绝缘填充件IP1的宽度(例如，在第一方向X上的宽度)可以朝向基底100减小。这可以归因于用于形成第一绝缘填充件IP1的蚀刻工艺的特性。
从平面视角来看(例如，在平面图中或当沿着第三方向Z观看时)，第一绝缘填充件IP1可以与第一模制结构MS1(或第二模制结构MS2)形成界面。例如，如图3中所示，第一绝缘填充件IP1可以具有与第一模制结构MS1(或第二模制结构MS2)形成界面的第一侧表面IPS1。
第一绝缘填充件IP1的第一侧表面IPS1不仅可以与多个栅电极GSL、WL11至WL1n、WL21至WL2n和SSL形成界面，而且可以与多个第一模制绝缘膜110和多个第二模制绝缘膜112形成界面。在实施方式中，第一绝缘填充件IP1的第一侧表面IPS1可以与串选择线SSL和第二模制绝缘膜112形成界面。
在实施方式中，第一绝缘填充件IP1可以包括与第一模制绝缘膜110(或第二模制绝缘膜112)的绝缘材料不同的绝缘材料。在实施方式中，第一模制绝缘膜110可以包括第一氧化物，并且第一绝缘填充件IP1可以包括与第一氧化物不同的第二氧化物。在实施方式中，第一绝缘填充件IP1可以与第一模制绝缘膜110形成界面。
在实施方式中，第一绝缘填充件IP1的第一侧表面IPS1可以朝向第一模制结构MS1(或第二模制结构MS2)是凸的(例如，在第一方向X上突出到第一模制结构MS1(或第二模制结构MS2)中)。这可以归因于用于形成第一绝缘填充件IP1的蚀刻工艺的特性。
在实施方式中，第一绝缘填充件IP1的在第一方向X上的宽度W12可以比第一字线沟槽WT1的宽度W11大。在实施方式中，第一绝缘填充件IP1的在第一方向X上的宽度W12可以等于或小于第一字线沟槽WT1的宽度W11。
在平面图中，第一绝缘填充件IP1可以与第一字线沟槽WT1形成界面。例如，如图3中所示，第一绝缘填充件IP1可以包括与第一字线沟槽WT1形成界面的第二侧表面IPS2。在实施方式中，第一字线沟槽WT1可以暴露第一绝缘填充件IP1的第二侧表面IPS2。
在实施方式中，第一绝缘填充件IP1的第二侧表面IPS2可以朝向第一字线沟槽WT1是凹的(例如，可以具有面对第一字线沟槽WT1的凹入开口)。这可能是由于用于形成第一字线沟槽WT1的蚀刻工艺的特性。
在实施方式中，第一绝缘填充件IP1的在第二方向Y上的最大宽度W22可以比相邻的第一字线沟槽WT1之间的最短距离W21大。在实施方式中，第一绝缘填充件IP1的至少一部分可以在第一方向X上与第一字线沟槽WT1的至少一部分叠置。
第二字线沟槽WT2和第二绝缘填充件IP2可以形成在第二字线切割区域WLC2中。第二字线沟槽WT2和第二绝缘填充件IP2可以沿着第二方向Y交替地布置，以使第一块区域BLK1和第三块区域BLK3(电)分离。在实施方式中，多个第二绝缘填充件IP2可以沿着第二方向Y布置(例如，间隔开)。在实施方式中，第二字线沟槽WT2和第二绝缘填充件IP2可以在单元阵列区域CAR和延伸区域EXT之上交替地布置。
第二字线沟槽WT2可以类似于前述第一字线沟槽WT1，并且第二绝缘填充件IP2可以类似于前述第一绝缘填充件IP1，并且可以省略其重复的详细描述。
在实施方式中，如图2和图8中所示，第一绝缘填充件IP1和第二绝缘填充件IP2可以沿着第一方向X布置成一条线(例如，沿着第一方向X对齐)。在实施方式中，第一绝缘填充件IP1和第二绝缘填充件IP2可以在第一方向X上交替地布置(例如，在第一方向X上不对齐)。
在实施方式中，杂质区域105可以在第一绝缘填充件IP1和第二绝缘填充件IP2下方位于基底100中。根据一些实施例，杂质区域105可以在第二方向Y上延伸，并且可以被提供为非易失性存储器装置的共源极线(例如，图1的CSL)。
在实施方式中，第一块区域BLK1可以通过第一块切割区域BC1和第二块切割区域BC2分离，第一块切割区域BC1和第二块切割区域BC2均在第二方向Y上延伸。第一块切割区域BC1和第二块切割区域BC2可以(例如，在第一方向X上)彼此间隔开并且(例如，在第二方向Y上)并排延伸。在实施方式中，如附图中所示，第一块区域BLK1可以仅通过两个块切割区域BC1和BC2分离。在实施方式中，三个或更多个块切割区域可以分离第一块区域BLK1。
通过第一块切割区域BC1和第二块切割区域BC2分离的第一块区域BLK1可以形成第一堆叠件至第三堆叠件S11、S12和S13。在实施方式中，如图2中所示，第一块切割区域BC1可以限定彼此间隔开的第一堆叠件S11和第二堆叠件S12，并且第二块切割区域BC2可以限定彼此间隔开的第二堆叠件S12和第三堆叠件S13。
第一块沟槽BT1和第一堆叠连接件CP1可以形成在第一块切割区域BC1中。第一块沟槽BT1和第一堆叠连接件CP1可以沿着第二方向Y交替地布置，以使第一堆叠件S11和第二堆叠件S12分离。在实施方式中，多个第一堆叠连接件CP1可以沿着第二方向Y布置。在实施方式中，第一块沟槽BT1和第一堆叠连接件CP1可以在单元阵列区域CAR和延伸区域EXT之上交替地布置。
第一块沟槽BT1可以在第二方向Y上延伸。第一块沟槽BT1可以位于第一堆叠件S11与第二堆叠件S12之间，以使第一堆叠件S11和第二堆叠件S12(物理地和电地)分离。
第一堆叠连接件CP1可以位于第一堆叠件S11与第二堆叠件S12之间，以(物理地)连接第一堆叠件S11和第二堆叠件S12。第一堆叠件S11、第二堆叠件S12和第一堆叠连接件CP1可以一体地形成第一模制结构MS1和第二模制结构MS2。在实施方式中，第一堆叠件S11、第二堆叠件S12和第一堆叠连接件CP1可以分别包括多个第一栅电极GSL和WL11至WL1n、多个第一模制绝缘膜110、多个第二栅电极WL21至WL2n和SSL以及多个第二模制绝缘膜112。
在实施方式中，第一绝缘填充件IP1和第一堆叠连接件CP1可以沿着第一方向X布置成一条线(例如，沿着第一方向X对齐)。在实施方式中，第一绝缘填充件IP1和第一堆叠连接件CP1可以布置成在第一方向X上叠置。
第二块沟槽BT2和第二堆叠连接件CP2可以位于第二块切割区域BC2中。第二块沟槽BT2和第二堆叠连接件CP2可以沿着第二方向Y交替地布置，以将第二堆叠件S12和第三堆叠件S13彼此间隔开。在实施方式中，多个第二堆叠连接件CP2可以沿着第二方向Y布置。在实施方式中，第二块沟槽BT2和第二堆叠连接件CP2可以在单元阵列区域CAR和延伸区域EXT之上交替地布置。
第二块沟槽BT2可以类似于前述的第一块沟槽BT1，并且第二堆叠连接件CP2可以类似于前述的第一堆叠连接件CP1，并且可以省略其重复的详细描述。
在实施方式中，如图2和图8中所示，第一堆叠连接件CP1和第二堆叠连接件CP2可以沿着第一方向X布置成一条线。在实施方式中，第一堆叠连接件CP1和第二堆叠连接件CP2可以在第一方向X上交替地布置(例如，在第一方向X上不对齐)。
在实施方式中，第一切割线CL1和第二切割线CL2可以位于第二模制结构MS2中。第一切割线CL1和第二切割线CL2可以切割串选择线SSL。在实施方式中，如图4和图8中所示，第一切割线CL1和第二切割线CL2中的每条可以在第二方向Y上延伸以切割串选择线。第一切割线CL1和第二切割线CL2可以彼此间隔开并且并排延伸。
在实施方式中，第一切割线CL1可以位于第一堆叠连接件CP1内部，并且第二切割线CL2可以位于第二堆叠连接件CP2内部。结果，第一堆叠件S11中的沟道结构CS和第二堆叠件S12中的沟道结构CS可以通过由第一切割线CL1切割的串选择线SSL来单独选择并控制。类似地，第二堆叠件S12中的沟道结构CS和第三堆叠件S13中的沟道结构CS可以通过由第二切割线CL2切割的串选择线SSL来单独选择并控制。
在实施方式中，第一切割线CL1和第二切割线CL2可以仅形成在第一堆叠连接件CP1和第二堆叠连接件CP2中。在实施方式中，第一切割线CL1和第二切割线CL2可以形成在第一堆叠件至第三堆叠件S11、S12和S13中以切割串选择线SSL。
在实施方式中，填充绝缘膜150可以位于第一模制结构MS1和第二模制结构MS2中。如图6中所示，填充绝缘膜150可以填充第一字线沟槽WT1、第二字线沟槽WT2、第一块沟槽BT1和第二块沟槽BT2。
填充绝缘膜150可以包括例如氧化硅、氮化硅、氮氧化硅或者具有比氧化硅的介电常数低的介电常数的低介电常数材料。
在实施方式中，填充绝缘膜150可以包括与第一绝缘填充件IP1和第二绝缘填充件IP2的绝缘材料不同的绝缘材料。在实施方式中，第一绝缘填充件IP1和第二绝缘填充件IP2可以包括第二氧化物，并且填充绝缘膜150可以包括与第二氧化物不同的第三氧化物。因此，第一绝缘填充件IP1和第二绝缘填充件IP2可以与填充绝缘膜150形成界面。
随着非易失性存储器装置变得更高度集成，越来越多的沟道结构可以放置在由字线沟槽电切割的块区域(例如，前述的第一块区域BLK1)中。此外，为了单独控制块区域中的大量的沟道结构，可以通过块沟槽再次切割块区域以形成多个堆叠件(例如，前述的第一堆叠件至第三堆叠件S11、S12和S13)。
随着非易失性存储器装置的纵横比AR增大，可能发生倾斜现象(诸如每个堆叠件的破裂或在一个方向上倾斜)。为了防止这种现象，可以形成通过使块区域图案化为“H”形状来支撑在堆叠件之间的堆叠连接件(例如，前述的第一堆叠连接件CP1和第二堆叠连接件CP2)。
堆叠连接件可能导致其中形成有堆叠连接件的块切割区域(例如，前述的第一块切割区域BC1和第二块切割区域BC2)与其中未形成连接件的字线切割区域(例如，前述的第一字线切割区域WLC1和第二字线切割区域WLC2)之间的分布故障，并且可能降低产品的可靠性。在将块区域图案化成“H”形状的工艺中，蚀刻剂由于堆叠连接件的存在可能不会均匀地注入到块沟槽和字线沟槽中。
相反，在根据一些实施例的非易失性存储器装置中，第一绝缘填充件IP1和第二绝缘填充件IP2可以形成在第一字线切割区域WLC1和第二字线切割区域WLC2中。第一绝缘填充件IP1和第二绝缘填充件IP2可以具有与第一堆叠连接件CP1和第二堆叠连接件CP2的形状相同的形状，并且可以位于第一块区域至第三块区域BLK1、BLK2和BLK3之间，并且能够帮助防止第一块切割区域BC1和第二块切割区域BC2与第一字线切割区域WLC1和第二字线切割区域WLC2之间的分布故障。另外，第一绝缘填充件IP1和第二绝缘填充件IP2可以帮助支撑第一块区域至第三块区域BLK1、BLK2和BLK3，并且能够帮助防止第一块区域至第三块区域BLK1、BLK2和BLK3的倾斜现象。因此，能够提供一种具有改善的产品可靠性的非易失性存储器装置。
图9是根据一些实施例的非易失性存储器装置的剖视图。为了便于描述，可以简要地解释或省略上面使用图1至图8解释的内容的重复部分。
参照图9，在根据一些实施例的非易失性存储器装置中，第一绝缘填充件IP1的侧表面和第二绝缘填充件IP2的侧表面可以具有不平坦性(例如，可以不是平坦的)。
在实施方式中，第一绝缘填充件IP1可以包括填充部IPP1和多个突起IPP2。填充部IPP1可以沿第三方向Z延伸并且可以穿透第一模制结构MS1和第二模制结构MS2。多个突起IPP2可以从填充部IPP1的侧表面突出。这可以归因于用于形成第一绝缘填充件IP1的蚀刻工艺的特性。
在实施方式中，突起IPP2可以朝向相应的栅电极GSL、WL11至WL1n、WL21至WL2n和SSL突出。在这种情况下，第一绝缘填充件IP1的使相应的栅电极GSL、WL11至WL1n、WL21至WL2n和SSL电分离的部分的宽度可以变宽，并且可以提供具有改善的产品可靠性的非易失性存储器装置。
图10是根据一些实施例的非易失性存储器装置的剖视图。为了便于描述，可以简要地解释或省略上面使用图1至图8解释的内容的重复部分。
参照图10，在根据一些实施例的非易失性存储器装置中，第一模制结构MS1的第一绝缘填充件IP1和第二绝缘填充件IP2的(例如，在第三方向Z上远离基底100的)最上部分的(例如，在第一方向X上的)宽度可以比在第二模制结构MS2中的第一绝缘填充件IP1和第二绝缘填充件IP2的(例如，在第三方向Z上靠近基底100的)最下部分的宽度大。
在实施方式中，第一绝缘填充件IP1可以包括下填充件IPL和位于下填充件IPL之上的上填充件IPU。下填充件IPL可以在第三方向Z上延伸并且可以穿透第一模制结构MS1，并且上填充件IPU可以在第三方向Z上延伸并且可以穿透第二模制结构MS2。在实施方式中，下填充件IPL的最上部分的宽度可以比上填充件IPU的最下部分的宽度大。这可能是因为穿透第一模制结构MS1的蚀刻工艺和穿透第二模制结构MS2的蚀刻工艺是单独执行的。
图11是根据一些实施例的非易失性存储器装置的剖视图。图12是图11的非易失性存储器装置的局部分解示意性透视图。为了便于描述，可以简要地解释或省略上面使用图1至图8解释的内容的重复部分。
参照图11和图12，在根据一些实施例的非易失性存储器装置中，第一绝缘填充件IP1和第二绝缘填充件IP2可以不与第一模制结构MS1相交或穿透第一模制结构MS1。
在实施方式中，第一绝缘填充件IP1可以连接第二模制结构MS2的第一块区域BLK1和第二模制结构MS2的第二块区域BLK2，并且可以不连接第一模制结构MS1的第一块区域BLK1和第一模制结构MS1的第二块区域BLK2。
在实施方式中，可以形成第三字线沟槽WT3，第三字线沟槽WT3在第二方向Y上延伸并且将第一模制结构MS1的第一块区域BLK1和第一模制结构MS1的第二块区域BLK2分离。在实施方式中，可以形成第四字线沟槽WT4，第四字线沟槽WT4在第二方向Y上延伸并且将第一模制结构MS1的第一块区域BLK1和第一模制结构MS1的第三块区域BLK3分离。
在实施方式中，第三字线沟槽WT3和第四字线沟槽WT4可以在第二方向Y上(例如，纵向地)延伸并且完全切割第一模制结构MS1。如图11中所示，填充绝缘膜150可以填充第三字线沟槽WT3和第四字线沟槽WT4。在这种情况下，第一绝缘填充件IP1和第二绝缘填充件IP2可以位于填充绝缘膜150的上表面上。
在实施方式中，第一模制结构MS1的第一块区域BLK1可以分别由在第二方向Y上延伸的第三块沟槽BT3和第四块沟槽BT4分离。第三块沟槽BT3和第四块沟槽BT4可以彼此间隔开并且并排延伸。
第一模制结构MS1的由第三块沟槽BT3和第四块沟槽BT4分离的第一块区域BLK1可以形成第四堆叠件至第六堆叠件S21、S22和S23。在实施方式中，如图12中所示，第三块沟槽BT3可以限定彼此间隔开的第四堆叠件S21和第五堆叠件S22，第四块沟槽BT4可以限定彼此间隔开的第五堆叠件S22和第六堆叠件S23。
在实施方式中，第三块沟槽BT3和第四块沟槽BT4可以在第二方向Y上纵向地延伸，并且可以完全切割第一模制结构MS1的第一块区域BLK1。如图11中所示，填充绝缘膜150可以填充第三块沟槽BT3和第四块沟槽BT4。在这种情况下，第二模制结构MS2中的第一堆叠连接件CP1和第二堆叠连接件CP2可以形成在填充绝缘膜150的上表面上。
图13是根据一些实施例的非易失性存储器装置的剖视图。图14是图13的部分R3的放大图。为了便于描述，可以简要地解释或省略上面使用图1至图8解释的内容的重复部分。
参照图13和图14，根据一些实施例的非易失性存储器装置还可以包括基体基底10、外围电路结构PS和源极结构200。
外围电路结构PS可以位于基体基底10上。外围电路结构PS可以形成控制每个存储器单元的操作的外围电路。在实施方式中，外围电路结构PS可包含行解码器、列解码器、页缓冲器、控制电路等。在实施方式中，外围电路结构PS可以包括外围电路元件PT和布线结构PW。在实施方式中，外围电路元件PT可以包括晶体管。
在实施方式中，外围电路元件PT可以是高压晶体管。在实施方式中，外围电路元件PT可以仅是晶体管。在实施方式中，外围电路元件PT可以包括各种无源元件(例如，电容器、电阻器或电感器)以及各种有源元件(例如，晶体管)。
在实施方式中，第三层间绝缘膜20可以位于基体基底10上。第三层间绝缘膜20可以覆盖位于基体基底10上的外围电路元件PT。
布线结构PW可以包括外围电路布线22和外围电路接触件24。外围电路布线22和外围电路接触件24可以例如位于第三层间绝缘膜20内部。外围电路布线22可以通过外围电路接触件24连接到外围电路元件PT。
在实施方式中，基底100可以位于包括外围电路结构PS的第三层间绝缘膜20上。
源极结构200可以位于基底100上。在实施方式中，源极结构200可以位于基底100与第一模制结构MS1之间。源极结构200可以包括导电材料。在实施方式中，源极结构200可以包括掺杂有杂质或金属的多晶硅。
在实施方式中，沟道结构CS可以穿透源极结构200并连接到基底100。在实施方式中，沟道结构CS的下部分可以嵌入基底100的上部分中。
在实施方式中，源极结构200可以连接到沟道结构CS的半导体图案130。在实施方式中，源极结构200可以穿透信息存储膜132并且可以连接到半导体图案130。
在实施方式中，源极结构200的与半导体图案130相邻的部分可以具有朝向信息存储膜132突出的形式。在实施方式中，在与半导体图案130相邻的区域中，源极结构200的在第三方向Z上延伸的长度可以变得更长。这可能是由于去除信息存储膜132的部分以形成源极结构200的蚀刻工艺的特性。
图15是根据一些实施例的非易失性存储器装置的局部分解示意性透视图。为了便于描述，可以简要地解释或省略上面使用图1至图8解释的内容的重复部分。
参照图15，在根据一些实施例的非易失性存储器装置中，第一堆叠连接件CP1和第二堆叠连接件CP2可以以Z字形形式布置。
在实施方式中，第一堆叠连接件CP1和第二堆叠连接件CP2可以在第一方向X上交替地布置(例如，在第一方向X上不对齐)。
在实施方式中，第一绝缘填充件IP1和第一堆叠连接件CP1可以以Z字形形式布置。在实施方式中，第一绝缘填充件IP1和第一堆叠连接件CP1可以在第一方向X上交替地布置(例如，在第一方向X上不对齐)。
在实施方式中，第一字线沟槽WT1的在第二方向Y上的第一长度L11可以不同于第一块沟槽BT1的在第二方向Y上的第二长度L21。在实施方式中，第一长度L11可以比第二长度L21长，或者第一长度L11可以比第二长度L21小。
在实施方式中，第一长度L11可以与第二字线沟槽WT2的在第二方向Y上的第三长度L12相同，或者第一长度L11和第三长度L12可以彼此不同。在实施方式中，第二长度L21可以与第二块沟槽BT2的在第二方向Y上的第四长度L22相同，或者第二长度L21和第四长度L22可以彼此不同。
图16是根据一些实施例的非易失性存储器装置的布局图。图17是图16的部分R4的放大图。图18是沿着图16的线D-D截取的剖视图。图19是图16至图18的非易失性存储器装置的局部分解示意性透视图。为了便于描述，可以简要地解释或省略上面使用图1至图8解释的内容的重复部分。
参照图16至图19，在根据一些实施例的非易失性存储器装置中，第一绝缘填充件IP1和第二绝缘填充件IP2可以在平面图中沿着第二方向Y线性地(例如，纵向地)延伸。
在实施方式中，如图17中所示，第一绝缘填充件IP1的第一侧表面IPS1可以沿着第二方向Y线性地延伸。在实施方式中，第一绝缘填充件IP1的在第一方向X上的宽度W13可以比第一字线沟槽WT1的宽度W11小。
在实施方式中，第一绝缘填充件IP1和第二绝缘填充件IP2的在第一方向X上的宽度可以与第一切割线CL1和第二切割线CL2的在第一方向X上的宽度相同。在实施方式中，第一绝缘填充件IP1的在第一方向X上的宽度W13可以大于或小于第一切割线CL1的宽度。
在下文中，将参照图1至图31描述根据一些实施例的制造非易失性存储器装置的方法。作为参照，图20至图31是根据一些实施例的制造非易失性存储器装置的方法中的阶段的局部分解示意性透视图。
图20至图26是根据一些实施例的制造非易失性存储器装置的方法中的阶段的图。为了便于描述，可以简要地解释或省略上面使用图1至图8解释的内容的重复部分。
参照图20，形成包括多个第一牺牲膜210和多个第一模制绝缘膜110的第一模制结构MS1。
第一牺牲膜210和第一模制绝缘膜110可以沿着第三方向Z交替地堆叠。第一牺牲膜210可以包括相对于第一模制绝缘膜110具有蚀刻选择比的材料。在实施方式中，在第一模制绝缘膜110包括氧化硅的情况下，第一牺牲膜210可以包括氮化硅。
参照图21，可以形成穿透第一模制结构MS1的多个牺牲沟道220。
在实施方式中，可以形成穿透第一模制结构MS1并在第三方向Z上延伸的多个第一穿透孔。接下来，可以形成填充每个第一穿透孔的多个牺牲沟道220。牺牲沟道220可以包括相对于第一牺牲膜210和第一模制绝缘膜110具有蚀刻选择比的材料。在实施方式中，牺牲沟道220可以包括多晶硅。
参照图22，可以在第一模制结构MS1上形成包括多个第二牺牲膜212和多个第二模制绝缘膜112的第二模制结构MS2。
第二牺牲膜212和第二模制绝缘膜112可以沿着第三方向Z交替地堆叠。第二牺牲膜212可以包括相对于第二模制绝缘膜112具有蚀刻选择比的材料。在实施方式中，在第二模制绝缘膜112包括氧化硅的情况下，第二牺牲膜212可以包括氮化硅。
在实施方式中，第二牺牲膜212可以包括与第一牺牲膜210的材料相同的材料，并且第二模制绝缘膜112可以包括与第一模制绝缘膜110的材料相同的材料。
在实施方式中，可以在第二模制结构MS2中进一步形成第一切割线CL1和第二切割线CL2。第一切割线CL1和第二切割线CL2可以彼此间隔开，并且切割多个第二牺牲膜212中的至少一些第二牺牲膜212。在实施方式中，第一切割线CL1和第二切割线CL2中的每条可以在第二方向Y上延伸并切割最上面的第二牺牲膜212。
参照图23，可以形成多个沟道结构CS(多个沟道结构CS穿透第一模制结构MS1和第二模制结构MS2)。
在实施方式中，可以形成穿透第一模制结构MS1和第二模制结构MS2并在第三方向Z上延伸的多个第二穿透孔。可以形成第二穿透孔以暴露牺牲沟道(图21的220)。接下来，可以去除由第二穿透孔暴露的牺牲沟道220，并且可以形成填充第一穿透孔和第二穿透孔的多个沟道结构CS。
在实施方式中，可以单独形成第一穿透孔和第二穿透孔。在实施方式中，可以省略形成牺牲沟道220的步骤，并且可以形成同时穿透第一模制结构MS1和第二模制结构MS2的穿透孔。
参照图24，可以形成穿透第一模制结构MS1和第二模制结构MS2的第一绝缘填充件IP1和第二绝缘填充件IP2。
在实施方式中，可以形成穿透第一模制结构MS1和第二模制结构MS2并在第三方向Z上延伸的多个第三穿透孔。接下来，可以形成填充第三穿透孔的第一绝缘填充件IP1和第二绝缘填充件IP2。
因此，第一绝缘填充件IP1和第二绝缘填充件IP2可以与第一模制结构MS1(或第二模制结构MS2)形成界面。在实施方式中，第一绝缘填充件IP1可以包括与第一模制结构MS1(或第二模制结构MS2)形成界面的第一侧表面(图3的IPS1)。
在实施方式中，多个第一绝缘填充件IP1和多个第二绝缘填充件IP2可以形成为沿着第二方向Y布置。
参照图25，可以形成(切割第一模制结构MS1和第二模制结构MS2的)第一字线沟槽WT1和第二字线沟槽WT2。
第一字线沟槽WT1可以在第二方向Y上延伸，并且可以使第一块区域BLK1和第二块区域BLK2分离。可以形成第一字线沟槽WT1以暴露第一绝缘填充件IP1的侧表面。因此，第一字线沟槽WT1和第一绝缘填充件IP1可以沿着第二方向Y交替地布置，并且可以使第一块区域BLK1和第二块区域BLK2(电)分离。
第二字线沟槽WT2可以在第二方向Y上延伸，并且将第一块区域BLK1和第三块区域BLK3分离。可以形成第二字线沟槽WT2以暴露第二绝缘填充件IP2的侧表面。结果，第二字线沟槽WT2和第二绝缘填充件IP2沿着第二方向Y交替地布置，并且可以使第一块区域BLK1和第三块区域BLK3(电)分离。
在实施方式中，可以将第一字线沟槽WT1(或第二字线沟槽WT2)形成为在平面图中与第一绝缘填充件IP1(或第二绝缘填充件IP2)的至少一部分叠置。在实施方式中，第一绝缘填充件IP1(或第二绝缘填充件IP2)可以与第一字线沟槽WT1(或第二字线沟槽WT2)形成界面。在实施方式中，第一绝缘填充件IP1可以包括与第一字线沟槽WT1形成界面的第二侧表面(图3的IPS2)。
在实施方式中，可以进一步形成在第二方向Y上延伸并将第一堆叠件S11和第二堆叠件S12分离的第一块沟槽BT1。在实施方式中，第一块沟槽BT1和第一堆叠连接件CP1可以沿着第二方向Y交替地布置，并且可以使第一堆叠件S11和第二堆叠件S12分离。在实施方式中，可以形成第一块沟槽BT1以与第一切割线CL1叠置。在实施方式中，可以在第一堆叠连接件CP1中形成第一切割线CL1。
在实施方式中，可以进一步形成在第二方向Y上延伸并将第二堆叠件S12和第三堆叠件S13分离的第二块沟槽BT2。在实施方式中，第二块沟槽BT2和第二堆叠连接件CP2可以沿着第二方向Y交替地布置，并且可以使第二堆叠件S12和第三堆叠件S13分离。在实施方式中，可以形成第二块沟槽BT2以与第二切割线CL2叠置。在实施方式中，可以在第二堆叠连接件CP2中形成第二切割线CL2。
参照图26，可以形成多个第一栅电极GSL和WL11至WL1n以及多个第二栅电极WL21至WL2n和SSL。
可以在其中已经去除多个第一牺牲膜210的区域中形成多个第一栅电极GSL和WL11至WL1n。在实施方式中，可以用多个第一栅电极GSL和WL11至WL1n代替多个第一牺牲膜210。可以在其中已经去除多个第二牺牲膜212的区域中形成多个第二栅电极WL21至WL2n和SSL。在实施方式中，可以用多个第二栅电极WL21至WL2n和SSL代替多个第二牺牲膜212。
因此，可以制造上面使用图2至图8描述的非易失性存储器装置。在实施方式中，与第一模制绝缘膜110和第二模制绝缘膜112相比，用于形成第三穿透孔的蚀刻工艺可以进一步蚀刻第一牺牲膜210和第二牺牲膜212。在这种情况下，可以制造上面使用图9描述的非易失性存储器装置。
图27是根据一些实施例的制造非易失性存储器装置的方法中的阶段的图。为了便于解释，可以简要解释或省略上面使用图1至图26解释的内容的重复部分。作为参照，图27是图21之后的阶段的图。
参照图27，可以形成穿透第一模制结构MS1的第一绝缘填充件IP1和第二绝缘填充件IP2。
在实施方式中，可以形成穿透第一模制结构MS1并在第三方向Z上延伸的多个第四穿透孔。接下来，可以形成填充第四穿透孔的第一绝缘填充件IP1和第二绝缘填充件IP2。
接下来，可以执行上面使用图22至图26描述的阶段。因此，可以制造上面使用图10描述的非易失性存储器装置。
图28和图29是根据一些实施例的制造非易失性存储器装置的方法中的阶段的图。为了便于解释，可以简要解释或省略上面使用图1至图26解释的内容的重复部分。作为参照，图28是图21之后的阶段的图。
参照图28，在第一模制结构MS1中形成第三字线沟槽WT3和第四字线沟槽WT4。
第三字线沟槽WT3可以在第二方向Y上延伸并且将第一块区域BLK1和第二块区域BLK2分离。第四字线沟槽WT4可以在第二方向Y上延伸并且将第一块区域BLK1和第三块区域BLK3分离。在实施方式中，第三字线沟槽WT3和第四字线沟槽WT4可以在第二方向Y上纵向地延伸，并且可以完全切割第一模制结构MS1。接下来，可以形成填充第三字线沟槽WT3和第四字线沟槽WT4的填充膜230。
在实施方式中，可以在第一模制结构MS1中进一步形成第三块沟槽BT3和第四块沟槽BT4。第三块沟槽BT3可以在第二方向Y上延伸并且将第四堆叠件S21和第五堆叠件S22分离。第四块沟槽BT4可以在第二方向Y上延伸并且将第五堆叠件S22和第六堆叠件S23分离。在实施方式中，第三块沟槽BT3和第四块沟槽BT4可以在第二方向Y上纵向地延伸并且完全切割第一模制结构MS1。接下来，可以形成填充第三块沟槽BT3和第四块沟槽BT4的填充膜230。
随后，可以执行上面使用图22和图23描述的阶段。
参照图29，形成穿透第二模制结构MS2的第一绝缘填充件IP1和第二绝缘填充件IP2。
在实施方式中，可以在填充膜230上形成第一绝缘填充件IP1和第二绝缘填充件IP2。在实施方式中，第一绝缘填充件IP1和第二绝缘填充件IP2可以不穿透第一模制结构MS1。
随后，可以执行上面使用图25和图26描述的阶段。在实施方式中，可以去除填充膜230并用填充绝缘膜(图11的150)代替。因此，可以制造上面使用图11描述的非易失性存储器装置。
图30和图31是根据一些实施例的制造非易失性存储器装置的方法中的阶段的图。为了便于解释，可以简要解释或省略上面使用图1至图26解释的内容的重复部分。作为参照，图30是图23之后的阶段的图。
参照图30，可以形成(切割第一模制结构MS1和第二模制结构MS2的)第一绝缘填充件IP1和第二绝缘填充件IP2。
在实施方式中，第一绝缘填充件IP1和第二绝缘填充件IP2可以彼此间隔开，并且可以切割第一模制结构MS1和第二模制结构MS2。在实施方式中，第一绝缘填充件IP1和第二绝缘填充件IP2中的每个可以在第二方向Y上延伸，并且完全切割第一模制结构MS1和第二模制结构MS2。
参照图31，可以形成切割第一模制结构MS1和第二模制结构MS2的第一字线沟槽WT1和第二字线沟槽WT2。在实施方式中，可以进一步形成第一块沟槽BT1和第二块沟槽BT2。
第一字线沟槽WT1、第二字线沟槽WT2、第一块沟槽BT1和第二块沟槽BT2的形成步骤类似于上面使用图25描述的形成步骤，并且可以不提供其重复的详细描述。
随后，可以执行上面使用图26描述的阶段。结果，可以制造上面使用图16至图19描述的非易失性存储器装置。
通过总结和回顾，可以增加非易失性存储器装置的集成度以满足消费者期望的优异性能和低成本。在二维或平面存储器装置的情况下，集成度可以由单位存储器单元所占据的面积确定。已经考虑了其中单位存储器单元竖直设置的三维存储器装置。
一个或更多个实施例可以提供一种包括字线切割区域的非易失性存储器装置。
一个或更多个实施例可以提供一种具有改善的产品可靠性的非易失性存储器装置。
一个或更多个实施例可以提供一种制造具有改善的产品可靠性的非易失性存储器装置的方法。
在此已经公开了示例实施例，尽管采用了特定的术语，但是仅以一般的和描述性的含义来使用并解释它们，而不是出于限制的目的。在某些情况下，如本领域普通技术人员将清楚的，自提交本申请之时起，结合具体实施例描述的特征、特性和/或元件可以单独使用，或者可以与结合其它实施例描述的特征、特性和/或元件组合起来使用，除非另外特别说明。因此，本领域技术人员将理解的是，在不脱离如权利要求中阐述的本发明的精神和范围的情况下，可以做出形式上和细节上的各种改变。

Claims (20)

1.一种非易失性存储器装置，所述非易失性存储器装置包括：
基底；
第一模制结构，位于基底上，第一模制结构包括交替地堆叠的多个第一模制绝缘膜和多个第一栅电极；
沟道结构，穿透第一模制结构并与所述多个第一栅电极相交；以及
至少一个绝缘填充件，与所述多个第一模制绝缘膜和所述多个第一栅电极相交，
其中：
第一模制结构被在第一方向上延伸的字线切割区域电分离为使得第一模制结构包括第一块区域和第二块区域，并且
所述至少一个绝缘填充件位于字线切割区域中并且连接第一块区域和第二块区域。
2.根据权利要求1所述的非易失性存储器装置，所述非易失性存储器装置还包括位于字线切割区域中的字线沟槽，字线沟槽在第一方向上延伸以使第一块区域和第二块区域分离，其中，所述至少一个绝缘填充件包括面对每个第一模制绝缘膜的第一侧表面和面对字线沟槽的第二侧表面。
3.根据权利要求2所述的非易失性存储器装置，其中，在平面图中，
第一侧表面朝向每个第一模制绝缘膜是凸的，并且
第二侧表面朝向字线沟槽是凹的。
4.根据权利要求2所述的非易失性存储器装置，其中，在平面图中，第一侧表面沿着第一方向线性地延伸。
5.根据权利要求1所述的非易失性存储器装置，其中，所述至少一个绝缘填充件包括沿着第一方向布置的多个绝缘填充件。
6.根据权利要求1所述的非易失性存储器装置，所述非易失性存储器装置还包括位于基底与第一模制结构之间的第二模制结构，第二模制结构包括交替地堆叠的多个第二模制绝缘膜和多个第二栅电极，其中：
第二模制结构被字线切割区域电分离为第一块区域的一部分和第二块区域的一部分，并且
所述至少一个绝缘填充件还与所述多个第二模制绝缘膜和所述多个第二栅电极相交。
7.根据权利要求6所述的非易失性存储器装置，其中：
所述至少一个绝缘填充件包括位于第一模制结构中的上填充件和位于第二模制结构中的下填充件，
下填充件的最上部分的在与第一方向相交的第二方向上的宽度比上填充件的最下部分的在第二方向上的宽度大。
8.根据权利要求1所述的非易失性存储器装置，所述非易失性存储器装置还包括：
第二模制结构，位于基底与第一模制结构之间，第二模制结构包括交替地堆叠的多个第二模制绝缘膜和多个第二栅电极；以及
填充绝缘膜，位于字线切割区域中，填充绝缘膜在第一方向上延伸以使第二模制结构电分离，
其中，所述至少一个绝缘填充件位于填充绝缘膜上。
9.根据权利要求1所述的非易失性存储器装置，其中：
第一块区域包括第一堆叠件、通过在第一方向上延伸的块切割区域与第一堆叠件间隔开的第二堆叠件以及位于第一堆叠件与第二堆叠件之间并连接第一堆叠件和第二堆叠件的堆叠连接件，并且
第一堆叠件、第二堆叠件和堆叠连接件中的每个包括交替地堆叠的所述多个第一模制绝缘膜和所述多个第一栅电极。
10.根据权利要求1所述的非易失性存储器装置，其中，第一模制绝缘膜和所述至少一个绝缘填充件包括彼此不同的绝缘材料。
11.一种非易失性存储器装置，所述非易失性存储器装置包括：
基底；
模制结构，包括彼此间隔开的第一块区域和第二块区域，模制结构包括堆叠在基底上的多个栅电极；
多个沟道结构，穿透模制结构并与所述多个栅电极相交；
位线，在第一方向上延伸并连接到相应的沟道结构；
字线沟槽，在与第一方向相交的第二方向上延伸，以使第一块区域和第二块区域分离；以及
绝缘填充件，位于第一块区域与第二块区域之间，绝缘填充件在与基底的上表面相交的第三方向上延伸以连接第一块区域和第二块区域，
其中，第一块区域包括彼此间隔开的第一堆叠件和第二堆叠件、在第二方向上延伸以使第一堆叠件和第二堆叠件分离的块沟槽以及位于第一堆叠件与第二堆叠件之间的用于连接第一堆叠件和第二堆叠件的堆叠连接件。
12.根据权利要求11所述的非易失性存储器装置，其中，第一堆叠件、第二堆叠件和堆叠连接件中的每个包括交替地堆叠的所述多个栅电极。
13.根据权利要求12所述的非易失性存储器装置，所述非易失性存储器装置还包括在堆叠连接件内部在第二方向上延伸的切割线，
其中，切割线在所述多个栅电极的最上部分处切割串选择线。
14.根据权利要求11所述的非易失性存储器装置，其中：
字线沟槽和绝缘填充件沿着第二方向交替地布置，并且
块沟槽和堆叠连接件沿着第二方向交替地布置。
15.根据权利要求11所述的非易失性存储器装置，其中，第一块区域和第二块区域通过字线沟槽和绝缘填充件彼此电分离。
16.根据权利要求11所述的非易失性存储器装置，所述非易失性存储器装置还包括填充字线沟槽和块沟槽的填充绝缘膜。
17.根据权利要求11所述的非易失性存储器装置，其中，绝缘填充件包括：
填充部，在第三方向上延伸并穿透模制结构；以及
多个突起，从填充部的侧表面朝向相应的栅电极突出。
18.一种制造非易失性存储器装置的方法，所述方法包括以下步骤：
在基底上形成第一模制结构，第一模制结构包括交替地堆叠的多个第一模制绝缘膜和多个第一牺牲图案；
形成穿透第一模制结构以与所述多个第一牺牲图案相交的沟道结构；
形成穿透第一模制结构以与所述多个第一模制绝缘膜和所述多个第一牺牲图案相交的绝缘填充件；以及
在第一模制结构中形成字线沟槽，使得字线沟槽在第一方向上延伸并且沿着第一方向与绝缘填充件交替地布置，
其中，第一模制结构形成通过绝缘填充件和字线沟槽电分离的第一块区域和第二块区域。
19.根据权利要求18所述的方法，其中，形成字线沟槽的步骤包括形成字线沟槽以在平面图中与绝缘填充件的至少一部分叠置。
20.根据权利要求18所述的方法，所述方法还包括在形成字线沟槽之后，利用字线沟槽用多个栅电极替换所述多个第一牺牲图案。
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