CN111354735A - 半导体装置 - Google Patents

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CN111354735A CN201910752389.8A CN201910752389A CN111354735A CN 111354735 A CN111354735 A CN 111354735A CN 201910752389 A CN201910752389 A CN 201910752389A CN 111354735 A CN111354735 A CN 111354735A
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权俊瑛
李呈焕
成政泰
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Abstract

提供了一种半导体装置。所述半导体装置包括：基底，具有单元区域和扩展区域；沟道结构，设置在单元区域中且在基本垂直于基底的上表面的第一方向上延伸；栅电极层，围绕沟道结构，并且堆叠成在第一方向上彼此分隔开且在基本垂直于第一方向的第二方向上延伸；以及字线切口，在第一方向上切割栅电极层且在第二方向上连续延伸。至少一个字线切口是具有扩展部分的扩展字线切口，该扩展部分在沿第二方向延伸的预定区域中具有位于与至少一个字线切口同一水平处的剩余的字线切口的面积不同的面积。

Description

半导体装置
本申请要求于2018年12月24日提交的第10-2018-0168796号韩国专利申请的优先权，该韩国专利申请的公开通过引用其全部包括于此。
技术领域
本发明构思的示例性实施例涉及一种包括垂直堆叠的栅电极层以及字线切口的垂直型半导体装置。
背景技术
为了实现存储器装置的高集成度，已经开发出其中存储器单元从基底的表面垂直堆叠的垂直型存储器装置。在垂直型存储器装置中，设置有从基底的上表面垂直突出的柱状或圆柱状沟道，并且会堆叠有与沟道接触的多条栅极线和多层绝缘膜。为了进一步增大垂直型存储器装置的容量，会在垂直方向上堆叠更大数量的栅极线和绝缘膜。
发明内容
发明构思的示例性实施例旨在提供能够防止会发生在字线切口处的未敞开缺陷现象(not-open defect phenomenon)的垂直型半导体装置。
根据示例性实施例，半导体装置包括具有单元区域和扩展区域的基底、设置在单元区域中且在基本垂直于基底的上表面的第一方向上延伸的多个沟道结构以及围绕沟道结构的多个栅电极层。栅电极层在第一方向上彼此分隔开且在基本垂直于第一方向的第二方向上延伸。半导体装置还包括在第一方向上切割栅电极层且在第二方向上连续延伸的多个字线切口。至少一个字线切口是在沿第二方向延伸的第一预定区域中包括扩展部分的扩展字线切口，该扩展部分具有与位于与所述至少一个字线切口同一水平处的除了所述至少一个字线切口之外的剩余的字线切口中的每个的面积不同的面积。
根据示例性实施例，半导体装置包括基底、在基本垂直于基底的上表面的第一方向上延伸的多个沟道结构以及围绕沟道结构的栅电极层。栅电极层以递阶形状的形式堆叠，以在第一方向上彼此分隔开并且在基本垂直于第一方向的第二方向上延伸。半导体装置还包括在第一方向上切割栅电极层且在第二方向上延伸的多个字线切口以及连接设置在同一层上的栅电极层且从栅电极层中的每个突出的连接件。字线切口包括具有扩展部分的扩展字线切口和被连接件分离的分离字线切口。
根据示例性实施例，半导体装置包括基底、在基本垂直于基底的上表面的第一方向上延伸的多个沟道结构以及围绕沟道结构的多个栅电极层。栅电极层在第一方向上彼此分隔开且在基本垂直于第一方向的第二方向上延伸。半导体装置还包括在第一方向上切割栅电极层且在第二方向上延伸的多条共源极线以及连接设置在同一层上的栅电极层且从栅电极层中的每个突出的连接件。共源极线中的至少一条共源极线被连接件分离，并且所述至少一条共源极线的宽度在第二方向上逐渐增大。
附图说明
通过参照附图对本发明构思的示例性实施例进行详细描述，本发明构思的上述和其他特征将变得更加明显，在附图中：
图1A是示意性地示出根据发明构思的示例性实施例的半导体装置的布局。
图1B是示意性地示出根据发明构思的示例性实施例的半导体装置的布局。
图2是沿图1A的线I-I'截取的剖视图。
图3是沿图1A的线II-II'截取的剖视图。
图4是沿图1A的线III-III'截取的剖视图。
图5是图3的区域E的放大视图。
图6、图7、图8A和图8B是示出图1A中示出的栅电极层的一部分的平面视图。
图9A是示意性地示出根据发明构思的示例性实施例的半导体装置的布局。
图9B是图9A的区域F的透视图。
图10是沿图9A的线IV-IV'截取的剖视图。
图11是沿图9A的线V-V'截取的剖视图。
图12是示意性地示出根据发明构思的示例性实施例的半导体装置的布局。
具体实施方式
将在下文中参照附图更充分地对本发明构思的示例性实施例进行描述。同样的附图标记可以贯穿附图指示同样的元件。
应当理解的是，除非上下文另外明确指出，否则通常应当认为每个示例性实施例中的特征或方面的描述可用于其他示例性实施例中的其他相似的特征或方面。
如在这里使用的，除非上下文另外明确指出，否则单数形式“一”、“一个(种/者)”、“所述(该)”也意图包括复数形式。
为了易于描述，诸如“在……之下”、“在……下方”、“下(面)”、“在……下面”、“在……上方”、“上(面)”等的空间相对术语可以在这里使用以描述如在附图中示出的一个元件或特征与另外的元件或特征的关系。将理解的是，除了在附图中描绘的方位之外，空间相对术语意图还包含装置在使用或操作中的不同方位。例如，如果将附图中的装置翻转，那么被描述为“在”其他元件或特征“下方”或“之下”或“下面”的元件然后将定向为“在”所述其他元件或特征“上方”。因此，示例性术语“在…下方”和“在……下面”可包含上方和下方的两个方位。
将理解的是，当诸如膜、区域、层或元件的组件被称为“在”另一组件“上”、“连接到”、“结合到”或“相邻于”另一组件时，该组件可以直接在所述另一组件上、直接连接到、直接结合到或直接相邻于所述另一组件，或者可以存在中间组件。也将理解的是，当组件被称为“在”两个组件“之间”时，该组件可以是在所述两个组件之间的唯一组件，或者也可以存在一个或更多个中间组件。
图1A是示意性地示出根据发明构思的示例性实施例的半导体装置的布局。图1B是示意性地示出根据发明构思的示例性实施例的半导体装置的布局。图2是沿图1A的线I-I'截取的剖视图。图3是沿图1A的线II-II'截取的剖视图。图4是沿图1A的线III-III'截取的剖视图。图5是图3的区域E的放大视图。
参照图1A，半导体装置100可以包括其中形成有存储器单元的单元区域CEL和其中存储器单元连接到线的扩展区域(extension region，或称为延伸区域)EXT。图1A示出了单元区域CEL的一部分。尽管扩展区域EXT被示出为设置在单元区域CEL的一侧上，但发明构思不限于此。例如，在示例性实施例中，扩展区域EXT可以设置在单元区域CEL的两侧上。外围电路区域可以设置在扩展区域EXT的外侧上，并且构成驱动电路、读/写电路和控制电路的多个晶体管可以设置在外围电路区域中。可选地，外围电路区域可以设置在单元区域CEL和扩展区域EXT的下方。
参照图1A、图1B、图2至图4，半导体装置100可以包括基底101、栅极结构GS、单元沟道结构CH、虚设沟道结构DCH、字线切口WLC、共源极线50、绝缘间隔件52、接触件CNT、分离绝缘图案SSC、模制绝缘层40、上绝缘层41、42、43和44、位线BL以及连接线CL。
基底101可以是半导体基底。基底101可以包括例如硅晶圆、外延生长SiGe晶圆或绝缘体上硅(SOI)晶圆。
栅极结构GS可以设置在基底101上。可以形成栅极结构GS，使得栅电极层10(10a到10l)和层间绝缘层20在基本垂直于基底101的方向上交替地且重复地堆叠。栅电极层10可以通过层间绝缘层20来彼此电分离。
在这里，当第一组件被描述为在基本垂直或平行于第二组件或方向的方向上延伸时，将理解为第一组件在精确地垂直或平行于第二组件或方向的方向上延伸，或者在通过本领域普通技术人员将理解的测量误差内在近似垂直或平行于第二组件或方向的方向上延伸。
栅电极层10和层间绝缘层20可以是成对的，并且栅电极层10可以在第一方向上以不同的长度延伸，从而提供具有台阶的垫区域PAD。在示例性实施例中，垫区域PAD可以在第一方向上形成阶梯结构。接触件CNT可以连接到垫区域PAD。单元沟道结构CH可以在基本垂直于基底101的上表面的第一方向上延伸。
栅电极层10可以提供最靠近基底101的最下面的地选择线GSL、设置在地选择线GSL上的字线WL(10b至10j)和设置在字线WL上的串选择线SSL。地选择线GSL和串选择线SSL均可以形成为多层结构。栅电极层10还可以包括设置在最远离基底101的最上面的字线10j与串选择线SSL(10k)之间和/或设置在最靠近基底101的最下面的字线10b与地选择线GSL(10a)之间的虚设字线。
栅电极层10均可以包括诸如以钨、铜、金属硅化物等为例的金属材料。层间绝缘层20可以包括诸如以氧化硅、碳氧化硅或氮氧化硅为例的氧化物基材料。
单元沟道结构CH可以在单元区域CEL中基本垂直于基底101的上表面延伸，使得其穿过栅电极层10和层间绝缘层20。单元沟道结构CH可以在第二方向上设置为使得其限定多个垫行，并且多个垫行可以设置在第三方向上。单元沟道结构CH可以在平坦表面上设置为之字形形式。在示例性实施例中，半导体图案还可以设置在单元沟道结构CH和基底101的上表面之间。半导体图案可以包括例如单晶硅或多晶硅。
将理解的是，术语“第一”、“第二”、“第三”等在这里用于将一个元件与另一元件区分开，并不通过这些术语来限制元件。因此，示例性实施例中的“第一”元件可以描述为另一示例性实施例中的“第二”元件。
栅电极层10可以围绕单元沟道结构CH。此外，栅电极层10可以在第一方向上彼此分隔开。此外，栅电极层10可以在基本垂直于第一方向的第二方向上延伸。
参照图5，单元沟道结构CH可以包括沟道31、介电膜结构32和埋置绝缘图案33。沟道31可以具有中空圆柱形状或中空杯形状。例如，沟道31可以包括在其中形成敞开内部空间的外表面。沟道31可以包括多晶硅或单晶硅，并且在一些区域中可以包括诸如以硼(B)为例的p型杂质。埋置绝缘图案33可以以柱状或实心圆柱状设置在沟道31的内部空间中。在示例性实施例中，埋置绝缘图案33可以填充沟道31的内部空间。埋置绝缘图案33可以包括诸如以二氧化硅为例的绝缘材料。在示例性实施例中，沟道31可以具有柱状或实心圆柱状。例如，沟道31可以不在其中包括敞开内部空间。在这种情况下，可以省略埋置绝缘图案33。介电膜结构32可以围绕沟道31的外壁并且可以具有基本的吸管形状或圆柱壳形状。
介电膜结构32可以包括从沟道31的外壁顺序地堆叠的隧道绝缘膜32T、电荷存储膜32E和阻挡膜32B。阻挡膜32B可以包括诸如以氧化硅、氧化铪或氧化铝为例的金属氧化物。电荷存储膜32E可以包括诸如以氮化硅为例的氮化物或者金属氧化物，并且隧道绝缘膜32T可以包括诸如以氧化硅为例的氧化物。在示例性实施例中，介电膜结构32可以具有其中氧化物膜、氮化物膜和氧化物膜顺序地堆叠的氧化物-氮化物-氧化物(ONO)堆叠结构。
在示例性实施例中，栅极结构GS还可以包括围绕栅电极层10的外壁的界面图案32BK2。界面图案32BK2可以包括诸如以氧化铝为例的金属氧化物，和/或诸如以氮化钨、氮化钛、氮化钽等为例的金属氮化物。
再次参照图1A、图1B、图2至图4，垫34可以形成在单元沟道结构CH上。例如，垫34可以电连接到位线BL并且可以用作用于将电荷转移到沟道31中的源极/漏极。垫34可以包括多晶硅或单晶硅，并且还可以包括诸如以磷(P)、砷(As)等为例的n型杂质。
虚设沟道结构DCH可以在扩展区域EXT中在基本垂直于基底101的上表面的方向上延伸，使得其穿过栅电极层10和模制绝缘层40。虚设沟道结构DCH可以具有与单元沟道结构CH的结构相似的结构。然而，与单元沟道结构CH不同，在示例性实施例中，虚设沟道结构DCH不电连接到位线BL。可以设置虚设沟道结构DCH，从而保证在制造工艺期间结构的稳定性。即，在示例性实施例中，单元沟道结构CH电连接到位线BL，虚设沟道结构DCH不电连接到位线BL并且提供结构的稳定性。
字线切口WLC可以基本平行于第三方向设置。例如，字线切口WLC可以在第三方向上彼此相邻地设置。字线切口WLC之中的至少一些可以具有相同的形状，并且字线切口WLC的在第三方向上彼此对应的部分可以在第三方向上具有相同的宽度。
字线切口WLC可以在第二方向上延伸为使得它们在第二方向上切割栅极结构GS和模制绝缘层40。例如，字线切口WLC可以在第二方向上纵向地延伸。字线切口WLC可以在第二方向上连续地延伸。例如，字线切口WLC可以在其中没有任何间断或开口的情况下沿第二方向连续地延伸。可以通过字线切口WLC将栅电极层10和层间绝缘层20分为多个块BK1和BK2。可以通过字线切口WLC将在块BK1和BK2中提供字线的栅电极层10分为两个单元电极UA1和UA2以及两个单元电极UA3和UA4。例如，九个沟道行可设置在一个单元电极中。字线切口WLC可以在第一方向上切割栅电极层10。
在示例性实施例中，等同的扩展字线切口WLC1可以在第三方向上与除了扩展字线切口WLC1之外的剩余的字线切口WLC基本平行地交替设置。
共源极线50可以设置在字线切口WLC内侧。绝缘间隔件53可以形成在共源极线50的侧壁上并且可以与共源极线50一起在第二方向上延伸。共源极线50可以连接到基底101的源区。源区可以通过将具有特定导电类型的杂质注入到基底101中来形成。例如，源区可以是掺杂有n型杂质的区域。
分离绝缘图案SSC使栅电极层10之中的设置在栅电极层10的上部中的一些栅电极层10在第三方向上分离。例如，分离绝缘图案SSC可以使两个最上面的栅电极层10K和10l在第三方向上分离。分离绝缘图案SSC可以将一个单元电极UA1、UA2、UA3或UA4分离为两个下单元电极。包括两个单元电极UA1和UA2的块BK1和包括两个单元电极UA3和UA4的BK2可以包括四个下单元电极。彼此分离的四个下单元电极可以为块BK1和BK2中的每个提供四条串选择线SSL。
接触件CNT可以设置在扩展区域EXT中。接触件CNT可以通过穿过模制绝缘层40和层间绝缘层20而连接到栅电极层10的垫区域PAD。在图1A和图1B中，接触件CNT示出为设置在每个垫区域PAD中。然而，发明构思不限于此。例如，在示例性实施例中，可以省略一些接触件CNT。因此，在示例性实施例中，一些垫区域PAD具有设置在其中的接触件CNT，一个或更多个垫区域PAD不具有设置在其中的接触件CNT。
字线切口WLC可以包括至少一个第一字线切口WLC1和多个第二字线切口WLC2。在一些区域中，第一字线切口WLC1可以包括沿第三方向在宽度上延伸的扩展部分60。例如，第一字线切口WLC1在第二方向上纵向地延伸，并且它的宽度在第三方向上延伸。除了宽度与第一字线切口WLC1的剩余部分不同的扩展部分60之外，第一字线切口WLC1可以在第二方向上基本具有相同的宽度。例如，扩展部分60在第三方向上的宽度可以大于第一字线切口WLC1的剩余部分在第三方向上的宽度。在示例性实施例中，多个字线切口WLC的扩展部分60可以在第二方向上彼此对齐。在示例性实施例中，扩展部分60在靠近扩展区域EXT的区域中设置在单元区域CEL中。例如，扩展部分60可以在与扩展区域EXT相邻的区域中设置在单元区域CEL中。单元区域CEL中的其中设置有扩展部分60的区域可以与扩展区域EXT直接相邻，或者该区域与扩展区域EXT之间可以存在空间。如图1A和图1B中所示，扩展部分60可以设置在单元区域CEL中并且在第二方向上从单元区域CEL延伸到扩展区域EXT中。在下文中，第一字线切口WLC1可以被称为扩展字线切口WLC1。
在这里，当两个或更多个元件或值描述为彼此基本相同或大约相等时，将理解为这些元件或值彼此等同、彼此不可区分，或者彼此可区分但却如本领域普通技术人员将理解的在功能上彼此相同。例如，当两个或更多个元件或值彼此基本相同或基本相等但却彼此不等同时，将理解为两个或更多个元件或值在如本领域普通技术人员将理解的测量误差内彼此近似相同或相等。
在示例性实施例中，如图1A中所示，包括扩展部分60的第一字线切口WLC1可以与栅极结构GS的两个侧壁相邻设置。未敞开现象会容易发生在与栅极结构GS的两个侧壁相邻设置的字线切口WLC处。未敞开现象可以指其中字线切口WLC意图在相邻的结构之间提供开口(或空间)，但是开口(或空间)在制造期间和/或之后没有形成或保持的现象。在图1A中，一个扩展字线切口WLC1被示出为设置在栅极结构GS的两个侧壁中的每个上。然而，发明构思不限于此。扩展字线切口WLC1可以以预定图案或不规则图案设置在第三方向上。例如，参照图1B，在半导体装置100中，包括扩展部分60的扩展字线切口WLC1和不包括扩展部分60的第二字线切口WLC2可以平行于第三方向交替设置。
在示例性实施例中，在平面图中，扩展字线切口WLC1设置为与栅电极层10中的每个的在基本垂直于第二方向的第三方向上彼此分隔开的两个侧壁相邻。
在示例性实施例中，共源极线50可以包括至少一条第一共源极线51和多条第二共源极线52。第一共源极线51可以设置在第一字线切口WLC1中并且第二共源极线52可以设置在第二字线切口WLC2中。第一共源极线51可以包括在预定位置处具有与其他共源极线50的面积(或在第三方向上的宽度)不同的面积(或在第三方向上的宽度)的扩展图案。
在示例性实施例中，字线切口WLC的扩展部分60和第一共源极线51的设置在扩展部分60内的扩展图案可以设置在单元区域CEL和扩展区域EXT在其处彼此接触的位置的附近。其处形成有字线切口WLC的扩展部分60的位置可以是在形成字线切口WLC的蚀刻工艺期间会在其处容易出现未敞开现象的位置。
图6、图7、图8A和图8B是示出图1A中示出的栅电极层的一部分的平面视图。在图1A、图1B、图2至图7、图8A和图8B中，相同的附图标记指示相同的组件。为了便于解释，将在以下省略先前描述的组件或技术方面的进一步的描述。
参照图6，字线切口WLC1l和WLC2l、设置在字线切口WLC1l和WLC2l中的共源极线50以及分离绝缘图案SSC可以将作为串选择线SSL设置的最上面的栅电极层10l划分为多个下单元电极11l、12l和13l。在示例性实施例中，扩展字线切口WLC1可以包括在第三方向上具有不同宽度的第一部分和第二部分。例如，第一部分可以具有相对窄的第一宽度W1，第二部分可以具有相对宽的第二宽度W2。例如，第一宽度W1可以小于第二宽度W2。具有第二宽度W2的第二部分与上述的扩展部分60对应。
栅极结构GS可以划分为其中设置有第一部分的第一区域和其中设置有第二部分的第二区域。例如，扩展字线切口WLC1的具有第二宽度W2的第二部分(即，扩展部分60)可以设置在第二区域中，并且扩展字线切口WLC1的具有第一宽度W1的剩余部分可以设置在第一区域中。第一部分(即，剩余部分)的第一宽度W1(或第一部分的面积)可以基本等于设置在不包括扩展部分60的第二字线切口WLC2的第一区域中的部分的宽度Wkl(或面积)。第二部分的第二宽度W2(或第二部分的面积)可以与设置在第二字线切口WLC2的第二区域中的部分的宽度Wkl(或面积)不同。例如，扩展字线切口WLC1的第二部分的面积可以相对大于第二字线切口WLC2的在第三方向上的对应部分的面积。
在示例性实施例中，最上面的扩展字线切口WLC1可以包括位于与栅电极层10之中的位于最上面的水平处的最上面的栅电极层10的水平相等的水平处的最上面的扩展部分60。此外，最下面的扩展字线切口WLC1可以包括位于与栅电极层10之中的位于最下面的水平处的最下面的栅电极层10的水平相等的水平处并且具有比最上面的扩展部分60的面积相对小的面积的最下面的扩展部分60。最下面的扩展部分60可以具有宽度，该宽度大于或等于设置在除了位于与最下面的扩展部分60同一水平处的字线切口WLC之中的预定区域之外的区域中的部分的宽度。
参照图7，字线切口WLC1k和WLC2k、共源极线50和分离绝缘图案SSC可以将作为串连接线SSL设置的上栅电极层10k划分为多个下单元电极11k、12k和13k。与图6相类似，扩展字线切口WLC1k可以包括在第三方向上具有不同宽度的第三部分和第四部分。第三部分可以设置在第一区域中，第四部分可以设置在第二区域中。第三部分可以具有相对窄的第三宽度W3，第四部分可以具有相对宽的第四宽度W4。具有第四宽度W4的第四部分可以与上述的扩展部分60对应。例如，第三宽度W3可以小于第四宽度W4。参照图6和图7，W4/W3的值可以基本小于或等于W2/W1的值。
参照图1A和图8A，字线切口WLC1a和WLC2a以及共源极线50可以将作为地选择线GSL设置的最下栅电极层10a划分为多个单元电极UA1(11a)和UA2。在示例性实施例中，扩展字线切口WLC1a可以包括在第三方向上具有不同宽度的第五部分和第六部分。第五部分可以设置在第一区域中，第六部分可以设置在第二区域中。例如，第五部分可以具有相对窄的第五宽度W5，第六部分可以具有相对宽的第六宽度W6。具有第六宽度W6的第六部分可以与上述的扩展部分60对应。第五宽度W5可以小于第六宽度W6。第五宽度W5可以基本小于或等于第一宽度W1(见图6)和/或第三宽度W3(见图7)。第六宽度W6可以小于第二宽度W2(见图6)和/或第四宽度W4(见图7)。第五宽度W5可以基本等于宽度Wka。参照图6和图8A，W6/W5的值可以小于W2/W1。
参照图8B，在示例性实施例中，位于与最下面的栅电极层10a的水平相等的水平处的扩展字线切口WLC1a可以形成为使得设置在第一区域中的部分的第七宽度W7基本等于设置在第二区域中的部分的第八宽度W8。第七宽度W7和第八宽度W8可以基本等于宽度Wka。
图9A是示意性地示出根据发明构思的示例性实施例的半导体装置的布局。图9B是图9A的区域F的透视图。图10是沿图9A的线IV-IV'截取的剖视图。图11是沿图9A的线V-V'截取的剖视图。在图9B中，为了便于描述，省略了在图9A的区域F中示出的一些组件。在图1A、图1B、图2至图7、图8A、图8B、图9A、图9B、图10和图11中，相同的附图标记指示相同的组件。为了便于描述，将在下面省略先前描述的组件和技术方面的进一步描述。
参照图9A、图9B、图10和图11，半导体装置100可以包括栅极结构GS、连接件70、单元沟道结构CH、虚设沟道结构DCH、扩展字线切口WLC1、分离字线切口WLC3、共源极线50和接触件CNT。
在示例性实施例中，栅极结构GS可以形成为使得栅电极层10和层间绝缘层20在基本垂直于基底101的第一方向上交替地堆叠。栅极结构GS可以被在第一方向上延伸的字线切口WLC1和WLC3划分为多个块BK1和BK2。共源极线50和绝缘间隔件53可以设置在字线切口WLC1和WLC3中的每个中。
栅电极层10和层间绝缘层20可以是成对的，栅电极层10可以在第二方向上以不同长度延伸，使得提供均具有台阶的垫区域PAD(PAD1至PAD4)。一些垫区域PAD可以在第二方向和第三方向两者上具有台阶。垫区域PAD可以在第二方向上形成第一递阶结构。如图9B和图11中所示，第三垫区域PAD3可以与同其相邻设置的另一第三垫区域PAD3具有台阶并且可以在第三方向上形成第二阶梯结构。第四垫区域PAD4也可以与同其相邻设置的另一第四垫区域PAD4具有台阶并且可以在第三方向上形成第二阶梯结构。
栅极结构GS可以包括第一块BK1和第二块BK2。第一块BK1和第二块BK2均可以具有其中多个垫区域PAD(PAD1至PAD4)中的每个镜像对称设置的结构。在示例性实施例中，在第一块BK1中的垫区域PAD的结构与在第二块BK2中的垫区域PAD的结构等同。
分离字线切口WLC3可以包括第一分离字线切口WLC3a和第二分离字线切口WLC3b。连接件70可以设置在第一分离字线切口WLC3a和第二分离字线切口WLC3b之间。第一分离字线切口WLC3a可以在第二方向上从连接件70纵向地延伸到扩展区域EXT，并且第二分离字线切口WLC3b可以在第二方向上从连接件70纵向地延伸到单元区域CEL。扩展字线切口WLC1可以设置在沿第三方向相邻的两个分离字线切口之间(例如，第一分离字线切口WLC3a之间和第二分离字线切口WLC3b之间)。
连接件70可以将分离字线切口WLC3划分为第一分离字线切口WLC3a和第二分离字线切口WLC3b。连接件70可以形成为在第三方向上从在第二方向上延伸的栅电极层(10a至10j)突出。连接件70可以连接栅电极层10a至10j之中的彼此位于同一水平处的两个单元电极UA1和UA2以及彼此位于同一水平处的两个单元电极UA3和UA4。在示例性实施例中，连接件70可以在其平面视图中沿第三方向设置在与第二垫区域PAD2对应的区域中。在示例性实施例中，连接件70没有连接到在栅极结构GS中作为串选择线SSL设置的栅电极层10l和10k。
扩展字线切口WLC1可以包括扩展部分60。扩展部分60可以在第三方向上具有比分离字线切口WLC3的与扩展部分60对应的部分在第三方向上的宽度和面积大的宽度和面积。当半导体装置100不包括扩展字线切口WLC1时(即，当不存在扩展部分60时)，在形成字线切口的工艺期间，负载效应(loading effect)会由于设置在连接件70上的掩模图案而发生。由于负载效应，导致最下栅电极层(地选择线GSL)的未敞开现象会发生。因此，根据发明构思的示例性实施例的半导体装置100可以通过在由于连接件70而在其处发生负载效应的位置处形成具有大面积的扩展部分60来防止未敞开现象。
如图9B中所示，在示例性实施例中，扩展字线切口WLC1的扩展部分60在第二方向上的预定区域中具有与位于同一水平处的不是扩展字线切口的剩余字线切口(例如，WLC3b)的面积(或宽度)不同的面积(或宽度)。这种构造也可以应用于图1A、图1B、图2至图7、图8A和图8B中示出的字线切口。
还如在图9B中所示，在示例性实施例中，栅电极层10可以以递阶形状的形式堆叠，以在第一方向上彼此分隔开并且在基本垂直于第一方向的第二方向上延伸。
图12是示意性地示出根据发明构思的示例性实施例的半导体装置的布局。在图1A、图1B、图2至图7、图8A、图8B、图9A、图9B以及图10至图12中，相同的附图标记指示相同的组件。为了便于解释，将在下面省略先前描述的组件或技术方面的进一步描述。
参照图12，半导体装置100可以包括均具有在第三方向上逐渐增大的宽度的扩展分离字线切口WLC4、设置在扩展字线切口WLC4中的共源极线50，以及绝缘间隔件53。扩展分离字线切口WLC4可以包括第一扩展分离字线切口WLC4a和第二扩展分离字线切口WLC4b。连接件70可以设置在第一扩展分离字线切口WLC4a与第二扩展分离字线切口WLC4b之间。第一扩展分离字线切口WLC4a可以在第二方向上从连接件70纵向地延伸到单元区域CEL，并且第二扩展分离字线切口WLC4b可以在第二方向上从连接件70纵向地延伸到扩展区域EXT。
在示例性实施例中，第一扩展分离字线切口WLC4a和第二扩展分离字线切口WLC4b中的至少一个的宽度可以随着它们在第二方向上变得更靠近连接件70而在第三方向上逐渐增大。例如，随着第一扩展分离字线切口WLC4a和第二扩展分离字线切口WLC4b中的至少一个在第二方向上朝向连接件70纵向地延伸，其宽度在第三方向上逐渐增大。在图12中，尽管只有第一扩展分离字线切口WLC4a的宽度被示出为在第三方向上逐渐增大，但是发明构思不限于此。例如，在示例性实施例中，第二扩展分离字线切口WLC4b的宽度也可以在第三方向上逐渐增大。台阶可以形成在扩展分离字线切口WLC4上，并且与台阶有关的在第三方向上与连接件70相邻的部分的宽度可以大于在第三方向上离连接件70较远的部分的宽度。
设置在具有在第三方向上逐渐增大的宽度的扩展分离字线切口WLC4中的共源极线50的宽度也可以随着共源极线50在第二方向上更靠近连接件70而逐渐增大。台阶也可以形成在共源极线50的侧壁上，并且与台阶相关的在第三方向上与连接件70相邻的部分的宽度可以大于在第三方向上离连接件70较远的部分的宽度。
根据发明构思的示例性实施例，形成在半导体装置的同一层上的多条字线可以通过连接件彼此连接。在形成字线切口的工艺期间，半导体装置能够通过在受因连接件所致的负载效应影响的位置处包括扩展部分来防止未敞开现象。结果，通过连接件来减少半导体装置的接触件和/或线结构，使得改善了半导体装置的稳定性，同时也增大了半导体装置的容量和集成密度。此外，仅增大了扩展部分的面积而不增大字线切口的整体面积，使得能够通过完全保证字线切口和沟道之间的分离距离来保证半导体装置的可靠性。
在本发明构思的示例性实施例中，提供了三维(3D)存储器阵列。3D存储器阵列在存储器单元的阵列的一个或更多个物理水平中单片式地形成，该存储器单元具有设置在硅基底上方的有源区域和与那些存储器单元的操作关联的电路，而无论这样的关联电路是在这样的基底的上方还是在这样的基底内。术语“单片式”是指阵列的每个水平的层直接沉积在阵列的每个下面的水平的层上。
在本发明构思的示例性实施例中，3D存储器阵列包括垂直NAND串，这些垂直NAND串垂直定向而使得至少一个存储器单元位于另一存储器单元之上。所述至少一个存储器单元可以包括电荷捕获层。通过引用包括于此的以下专利文件描述了其中对于三维存储器阵列的适合的构造，其中，三维存储器阵列被构造为多个水平并使字线和/或位线在水平之间共用：第7679133号美国专利、第8553466号美国专利、第8654587号美国专利、第8559235号美国专利以及第2011/0233648号美国专利公布。
尽管已经参照本发明构思的示例性实施例具体地示出和描述了本发明构思，但本领域普通技术人员将理解的是，在不脱离如权利要求所限定的本发明构思的精神和范围的情况下，可以在其中做出形式上和细节上的各种改变。

Claims (20)

1.一种半导体装置，所述半导体装置包括：
基底，包括单元区域和扩展区域；
多个沟道结构，设置在单元区域中并且在基本垂直于基底的上表面的第一方向上延伸；
多个栅电极层，围绕所述多个沟道结构，其中，所述多个栅电极层在第一方向上彼此分隔开并且在基本垂直于第一方向的第二方向上延伸；以及
多个字线切口，在第一方向上切割所述多个栅电极层并且在第二方向上连续延伸；
其中，所述多个字线切口中的至少一个字线切口是包括扩展部分的扩展字线切口，扩展部分在沿第二方向延伸的第一预定区域中的面积与位于与所述至少一个字线切口同一水平处的除了所述至少一个字线切口之外的剩余字线切口中的每个的面积不同。
2.根据权利要求1所述的半导体装置，其中，在第一预定区域中，扩展部分的面积大于除了所述至少一个字线切口之外的所述剩余字线切口中的每个的面积。
3.根据权利要求1所述的半导体装置，其中，扩展部分在与扩展区域相邻的区域中设置在单元区域中。
4.根据权利要求1所述的半导体装置，其中，扩展部分设置在单元区域中并且在第二方向上延伸到扩展区域中。
5.根据权利要求1所述的半导体装置，其中，在平面视图中，扩展字线切口与所述多个栅电极层中的每个的在基本垂直于第二方向的第三方向上彼此分隔开的两个侧壁相邻设置。
6.根据权利要求1所述的半导体装置，其中，扩展字线切口是多个等同的扩展字线切口中的一个，并且扩展字线切口在垂直于第二方向的第三方向上与除了扩展字线切口之外的剩余字线切口基本平行地交替设置。
7.根据权利要求1所述的半导体装置，所述半导体装置还包括：
绝缘的共源极线间隔件，设置在所述多个字线切口中的每个中；以及
导电的共源极线，设置在所述多个字线切口中的每个中。
8.根据权利要求1所述的半导体装置，其中，扩展部分包括：
最上面的扩展部分，位于与所述多个栅电极层之中的位于最上面的水平处的最上面的栅电极层的水平相等的水平处；以及
最下面的扩展部分，位于与所述多个栅电极层之中的位于最下面的水平处的最下面的栅电极层的水平相等的水平处，并且具有相对小于最上面的扩展部分的面积的面积。
9.根据权利要求8所述的半导体装置，其中，最下面的扩展部分的宽度大于或等于设置在与最下面的扩展部分位于同一水平处的多个字线切口之中的除了第二预定区域之外的区域中的部分的宽度。
10.一种半导体装置，所述半导体装置包括：
基底；
多个沟道结构，在基本垂直于基底的上表面的第一方向上延伸；
多个栅电极层，围绕所述多个沟道结构，其中，所述多个栅电极层以递阶形状的形式堆叠以在第一方向上彼此分隔开并且在基本垂直于第一方向的第二方向上延伸；
多个字线切口，在第一方向上切割所述多个栅电极层并且在第二方向上延伸；以及
连接件，将设置在同一层上的栅电极层连接并且从所述多个栅电极层中的每个突出，
其中，所述多个字线切口包括具有扩展部分的扩展字线切口以及被连接件分离的分离字线切口。
11.根据权利要求10所述的半导体装置，其中，扩展部分设置在沿基本垂直于第二方向的第三方向延伸的预定区域中，并且具有比分离字线切口之中的设置在所述预定区域中的部分的面积大的面积。
12.根据权利要求10所述的半导体装置，其中，在垂直于第二方向的第三方向上，扩展字线切口中的至少一个设置在相邻的分离字线切口之间。
13.根据权利要求10所述的半导体装置，其中：
基底包括其中设置有多个单元沟道结构的单元区域和其中以阶梯形状的形式设置有多个垫区域的扩展区域；并且
扩展部分设置在单元区域中并且连接件设置在扩展区域中。
14.根据权利要求13所述的半导体装置，其中，扩展部分在第二方向上从单元区域延伸到扩展区域中。
15.根据权利要求14所述的半导体装置，其中：
所述多个栅电极层中的每个包括在第一方向上从基底的上表面顺序地堆叠的地选择线、字线和串选择线；
串选择线彼此分离并且在同一层上延伸；并且
字线通过连接件连接并且在同一层上延伸。
16.根据权利要求15所述的半导体装置，其中，在平面视图中，扩展部分延伸到串选择线的垫区域。
17.根据权利要求15所述的半导体装置，其中，位于与串选择线的水平相等的水平处的扩展部分的面积相对大于位于与地选择线的水平相等的水平处的扩展部分的面积。
18.根据权利要求17所述的半导体装置，其中，位于与地选择线的水平相等的水平处的扩展部分的面积大于或等于位于与串选择线的水平相等的水平处且在基本垂直于第二方向的第三方向上位于分离字线切口上的与扩展部分对应的部分的面积。
19.根据权利要求10所述的半导体装置，其中：
基底包括其中设置有单元沟道结构的单元区域和其中设置有连接到栅电极层的接触件的扩展区域；
分离字线切口包括在第二方向上相对于连接件朝向单元区域延伸的第一分离字线切口和在第二方向上相对于连接件朝向扩展区域延伸的第二分离字线切口；并且
扩展部分在第二方向上设置在与第一分离字线切口对应的位置处。
20.一种半导体装置，所述半导体装置包括：
基底；
多个沟道结构，在基本垂直于基底的上表面的第一方向上延伸；
多个栅电极层，围绕所述多个沟道结构，其中，所述多个栅电极层在第一方向上彼此分隔开并且在基本垂直于第一方向的第二方向上延伸；
多条共源极线，在第一方向上切割栅电极层并且在第二方向上延伸；以及
连接件，将设置在同一层上的栅电极层连接并且从所述多个栅电极层中的每个突出，
其中，所述多条共源极线中的至少一条共源极线被连接件分离，并且
所述至少一条共源极线的宽度在第二方向上逐渐增大。
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