KR20220142067A - 타원형 채널 플러그를 갖는 반도체 메모리 장치 - Google Patents

타원형 채널 플러그를 갖는 반도체 메모리 장치 Download PDF

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KR20220142067A
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Abstract

반도체 메모리 장치가 설명된다. 상기 반도체 메모리 장치는 제1 방향으로 서로 평행하게 연장하도록 배치된 슬릿 패턴 및 트렌치 패턴; 및 상기 슬릿 패턴과 상기 트렌치 패턴 사이에 배치된 채널 플러그들을 포함할 수 있다. 상기 채널 플러그들 중 상기 슬릿 패턴과 인접한 제1 채널 플러그는 타원형 상면 또는 횡단면 모양을 가질 수 있다. 상기 제1 채널 플러그의 장축 방향은 상기 제1 방향과 1° 내지 90° 각도를 형성할 수 있다.

Description

타원형 채널 플러그를 갖는 반도체 메모리 장치{Semiconductor Memory Device Having an Oval Channel Plug}
본 개시는 회전된 타원형 채널 플러그를 갖는 반도체 메모리 장치에 관한 것이다.
수직 방향으로 연장하는 채널 플러그들 및 수직 방향으로 배열된 복수의 셀들을 포함하는 반도체 메모리 장치가 제안되었다.
본 발명의 실시예들이 해결하고자 하는 과제는 회전된 채널 플러그를 갖는 반도체 메모리 장치를 제공하는 것이다.
상기 과제를 해결하기 위한 본 개시의 일 실시예에 따른 반도체 메모리 장치는 제1 방향으로 서로 평행하게 연장하도록 배치된 슬릿 패턴 및 트렌치 패턴; 및 상기 슬릿 패턴과 상기 트렌치 패턴 사이에 배치된 채널 플러그들을 포함할 수 있다. 상기 채널 플러그들 중 상기 슬릿 패턴과 인접한 제1 채널 플러그는 타원형 상면 또는 횡단면 모양을 가질 수 있다. 상기 제1 채널 플러그의 장축 방향은 상기 제1 방향과 1° 내지 90° 각도를 형성할 수 있다.
상기 과제를 해결하기 위한 본 개시의 일 실시예에 따른 반도체 메모리 장치는 제1 방향으로 서로 평행하게 연장하도록 배치된 슬릿 패턴 및 트렌치 패턴; 및 상기 슬릿 패턴과 상기 트렌치 패턴 사이에 배치된 채널 플러그들을 포함할 수 있다. 상기 채널 플러그들은 상기 슬릿 패턴과 인접하고, 타원 상면 또는 횡단면 모양을 가진 제1 채널 플러그; 상기 제1 채널 플러그와 상기 트렌치 패턴 사이에 배치된 제2 채널 플러그; 상기 제2 채널 플러그와 상기 트렌치 패턴 사이에 배치된 제3 채널 플러그; 및 상기 제3 채널 플러그와 상기 트렌치 패턴 사이에 배치된 제4 채널 플러그를 포함할 수 있다. 상기 슬릿 패턴과 상기 제1 채널 플러그 사이의 제1 간격은 상기 제1 채널 플러그와 상기 제2 채널 플러그의 제2 간격보다 클 수 있다.
본 발명의 실시예들에 의하면, 최외측 채널 플러그들과 슬릿 패턴들의 간격이 넓어지므로, 공정 마진이 향상될 수 있다. 또한, 워드 라인들 및 선택 라인들의 폭들이 넓어질 수 있으므로, 워드 라인들 및 선택 라인들의 저항이 낮아질 수 있다. 따라서, 반도체 메모리 장치의 성능이 개선될 수 있다.
도 1a 내지 1f는 본 개시의 실시예들에 의한 반도체 메모리 장치들의 셀 영역들을 보이는 개략적인 레이아웃들이다.
도 2a 내지 2c는 도 1a의 'A' 영역을 확대한 도면들이다.
도 3a는 도 1b의 'B' 영역을 확대한 도면이다.
도 3b는 도 1c의 'C' 영역을 확대한 도면이다.
도 4a는 도 2a의 I-I' 선을 따라 취해진 개략적인 종단면도이다.
도 4b는 도 3b의 II-II' 선을 따라 취해진 개략적인 종단면도이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다. 도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
도 1a 내지 1f는 본 개시의 실시예들에 의한 반도체 메모리 장치들의 셀 영역들을 보이는 개략적인 레이아웃들이다. 도 1a 내지 1f를 참조하면, 본 개시의 실시예들에 의한 반도체 메모리 장치들은 각각, 셀 영역 내에 배치된 슬릿 패턴들(11), 트렌치 패턴(21), 및 채널 플러그들(30)을 포함할 수 있다.
슬릿 패턴들(11)은 제1 방향(D1)으로 평행하게 연장할 수 있다. 슬릿 패턴들(11)은 채널 플러그들(30)이 배치될 영역을 정의할 수 있다. 예를 들어, 평행하는 두 개의 슬릿 패턴들(11) 사이에 복수의 채널 플러그들(30)이 배치될 수 있다. 일 실시예에서, 슬릿 패턴들(11)은 전도체를 포함할 수 있다. 예를 들어, 슬릿 패턴들(11)은 공통 소스 층(도 4a 및 4b의 참조 부호 91)과 연결되기 위한 전도성 플러그(도 4a 및 4b의 참조 부호 11b)를 제공할 수 있다.
채널 플러그들(30)은 슬릿 패턴들(11) 사이에 제1 방향(D1) 및 제2 방향(D2)으로 지그재그형 매트릭스 형태 또는 사선 매트릭스 형태로 배열될 수 있다. 제1 방향(D1)과 제2 방향(D2)은 직교할 수 있다.
트렌치 패턴(21)은 슬릿 패턴들(11) 사이에 배치될 수 있다. 트렌치 패턴(21)은 슬릿 패턴들(11)과 제1 방향(D1)으로 평행하게 연장할 수 있다. 트렌치 패턴(21)은 채널 플러그들(30) 중 일부들과 중첩할 수 있다. 트렌치 패턴(21)은 절연체를 포함할 수 있다.
도 1a를 참조하면, 채널 플러그들(30)은 슬릿 패턴(11)으로부터 트렌치 패턴(21)을 향하도록 지그재그 형태로 배치된 최외측 채널 플러그들(31), 외측 채널 플러그들(32), 내측 채널 플러그들(33), 최내측 채널 플러그들(32), 및 더미 패턴 플러그들(35)을 포함할 수 있다. 예를 들어, 채널 플러그들(30)은 슬릿 패턴들(11)과 인접하도록 제1 방향(D1)으로 나란하게 배치된 최외측(outermost) 채널 플러그들(31), 트렌치 패턴(21)과 교차하도록 제1 방향(D1)으로 나란하게 배열된 더미 채널 플러그들(35), 트렌치 패턴(21) 또는 더미 채널 플러그들(35)과 상대적으로 가깝도록 제1 방향(D1)으로 나란하게 배치된 최내측(innermost) 채널 플러그들(34), 최외측 채널 플러그들(31)과 상대적으로 가깝도록 제1 방향(D1)으로 나란하게 배치된 외측(outer) 채널 플러그들(32) 및 최내측 채널 플러그들(34)과 외측 채널 플러그들(32) 사이에 제1 방향(D1)으로 나란하게 배치된 내측(inner) 채널 플러그들(33)을 포함할 수 있다. 트렌치 패턴(21)은 더미 채널 플러그들(35)을 제1 방향(D1)으로 가로지를 수 있다. 더미 채널 플러그들(35)은 트렌치 패턴(31)에 의해 분리된 원형의 상면 모양을 가질 수 있다. 예를 들어, 더미 채널 플러그들(35)은 반원(semi-circle or half-circle)형 또는 활꼴(circular segment)형의 상면 모양 또는 횡단면 모양을 가질 수 있다. 외측 채널 플러그들(32), 내측 채널 플러그들(33), 및 최내측 채널 플러그들(34)은 원(circle)형의 상면 모양 또는 횡단면 모양을 가질 수 있다. 최외측 채널 플러그들(31)은 타원형의 상면 모양 또는 횡단면 모양을 가질 수 있다.
도 1b를 참조하면, 채널 플러그들(30)은 슬릿 패턴(11)으로부터 트렌치 패턴(21)을 향하도록 지그재그 형태로 배치된 최외측 채널 플러그들(31), 외측 채널 플러그들(32), 내측 채널 플러그들(33), 및 최내측 채널 플러그들(32)을 포함할 수 있다. 예를 들어, 채널 플러그들(30)은 슬릿 패턴들(11)과 인접한 최외측 채널 플러그들(31), 최외측 채널 플러그들(31)과 트렌치 패턴(21) 사이의 외측 채널 플러그들(32), 외측 채널 플러그들(32)과 트렌치 패턴(21) 사이의 내측 채널 플러그들(33), 및 내측 채널 플러그들(33)과 트렌치 패턴(21) 사이의 최내측 채널 플러그들(34)을 포함할 수 있다. 도 1a와 비교하여, 더미 채널 플러그들(35)이 생략될 수 있다. 예를 들어, 채널 플러그들(30) 중 어느 것도 트렌치 패턴(21)과 교차하지 않을 수 있다.
도 1c를 참조하면, 채널 플러그들(30)은 슬릿 패턴들(11)과 인접한 최외측 채널 플러그들(31), 최외측 채널 플러그들(31)과 트렌치 패턴(21) 사이의 외측 채널 플러그들(32), 외측 채널 플러그들(32)과 트렌치 패턴(21) 사이의 내측 채널 플러그들(33), 및 내측 채널 플러그들(33)과 트렌치 패턴(21) 사이의 최내측 채널 플러그들(34)을 포함할 수 있다. 트렌치 패턴(21)은 제1 방향(D1)으로 지그재그 형태 또는 물결 무늬(wavy) 형태로 연장할 수 있다. 더미 채널 플러그들(35)이 생략될 수 있다. 채널 플러그들(30) 중 어느 것도 트렌치 패턴(21)과 교차하지 않을 수 있다.
도 1d 내지 1f를 참조하면, 슬릿 패턴들(11) 사이에 복수의 트렌치 패턴들(21)이 배치될 수 있고, 슬릿 패턴들(11)과 트렌치 패턴(21) 사이에 도 1a 내지 1c에 도시된 수보다 많은 채널 플러그들(30)이 배치될 수 있다. 예를 들어, 제1 방향(D1)으로 서로 평행하게 연장하는 두 개의 슬릿 패턴들(11) 사이에 둘 이상의 트렌치 패턴들(21) 및 채널 플러그들(30)이 배치될 수 있다.
도 1d를 참조하면, 트렌치 패턴들(21)은 두 개의 슬릿 패턴들(11) 사이의 중앙에 배치된 메인 트렌치 패턴(22), 슬릿 패턴들(11)과 메인 트렌치 패턴(22) 사이에 배치된 서브 트렌치 패턴들(23, 24)을 포함할 수 있다. 도 1a를 참조하여, 트렌치 패턴들(21)은 더미 채널 플러그들(35)과 교차할 수 있다.
도 1e를 참조하면, 트렌치 패턴들(21)은 물결 모양의 메인 트렌치 패턴(22), 및 직선 또는 레일 모양의 서브 트렌치 패턴들(23, 24)을 포함할 수 있다. 도 1a를 참조하여, 서브 트렌치 패턴들(23, 24)은 더미 채널 플러그들(35)과 교차할 수 있다. 도 1c를 참조하여, 메인 트렌치 패턴(22)은 채널 플러그들(30) 중 어느 것과도 교차하지 않을 수 있다. 예를 들어, 메인 트렌치 패턴(22)과 교차하는 더미 채널 플러그들(35)이 생략될 수 있다.
도 1f를 참조하면, 트렌치 패턴들(21)은 물결 모양의 메인 트렌치 패턴(22), 및 물결 모양의 서브 트렌치 패턴들(23, 24)을 포함할 수 있다. 도 1c를 참조하여, 메인 트렌치 패턴(22) 및 서브 트렌치 패턴들(23, 24)은 채널 플러그들(30) 중 어느 것과도 교차하지 않을 수 있다. 예를 들어, 더미 채널 플러그들(35)이 생략될 수 있다.
도 2a 내지 2c는 도 1a의 'A' 영역을 확대한 도면들이다. 도 2a를 참조하면, 최외측 채널 플러그(31)의 장축(Lx1) 방향의 지름은 단축(Sx1) 방향의 지름보다 클 수 있다. 예를 들어, 최외측 채널 플러그(31)의 단축 방향(Sx1)의 지름은 외측 채널 플러그(32), 내측 채널 플러그(33), 및 최내측 채널 플러그(34)의 지름들과 유사하거나 실질적으로 동일할 수 있다. 최외측 채널 플러그들(31)의 장축 방향(Lx1)의 지름은 외측 채널 플러그(32), 내측 채널 플러그(33), 및 최내측 채널 플러그(34)의 지름보다 클 수 있다.
최외측 채널 플러그(31)는 회전(rotate)하여 배치될 수 있다. 예를 들어, 최외측 채널 플러그(31)의 장축 방향(Lx1) 또는 단축 방향(Sx1)은 제1 방향(D1) 또는 제2 방향(D2)과 (+)1°내지 (+)90° 또는 (-)1° 내지 (-)90° 사이의 각도를 형성할 수 있다. 일 실시예에서, 최외측 채널 플러그(31)의 장축 방향(Lx1) 또는 단축 방향(Sx1)은 제1 방향(D1) 또는 제2 방향(D2)과 (+)1°내지 (+)45° 또는 (-)1° 내지 (-)45° 사이의 각도를 형성할 수 있다. 최외측 채널 플러그(31)의 회전에 의해 최외측 채널 플러그(31)와 슬릿 패턴(11) 간의 최단 거리가 더 커질 수 있다. 최외측 채널 플러그(31)와 슬릿 패턴(11)의 간격이 넓어지므로, 최외측 채널 플러그(31)와 슬릿 패턴(11)을 패터닝하는 공정의 마진이 향상될 수 있다. 또한, 슬릿 패턴들(11) 사이에서 채널 플러그들(30)을 감싸는 부분들 - 예를 들어, 도 4a 및 4b의 워드 라인 스택(92) - 은 워드 라인들(도 4a 및 4b의 94) 및 선택 라인들(도 4a 및 4b의 95)이 형성되는 영역이므로, 워드 라인들(94) 및 선택 라인들(95)의 폭들이 넓어질 수 있다. 따라서, 워드 라인들(94) 및 선택 라인들(95)의 저항이 낮아질 수 있고, 동작이 빨라질 수 있고, 전력 소모가 줄어들 수 있고, 성능이 개선될 수 있다.
트렌치 패턴(21)으로부터 슬릿 패턴(11) 방향으로, 채널 플러그들(30) 사이의 간격들(S1-S5)이 점차 넓어질 수 있다. 예를 들어, 슬릿 패턴(11)과 최외측 채널 플러그(31) 사이의 제1 간격(S1)은 최외측 채널 플러그(31)와 외측 채널 플러그(32) 사이의 제2 간격(S2)보다 클 수 있다. 최외측 채널 플러그(31)와 외측 채널 플러그(32) 사이의 제2 간격(S2)은 외측 채널 플러그(32)와 내측 채널 플러그(33) 사이의 제3 간격(S3)보다 클 수 있다. 외측 채널 플러그(32)와 내측 채널 플러그(33) 사이의 제3 간격(S3)은 내측 채널 플러그(33)와 최내측 채널 플러그(34) 사이의 제4 간격(S4)보다 클 수 있다. 내측 채널 플러그(33)와 최내측 채널 플러그(34) 사이의 제4 간격(S4)은 최내측 채널 플러그(34)와 더미 채널 플러그(35) 사이의 제5 간격(S5)보다 클 수 있다. (S1 > S2 > S3 > S4 > S5) 제1 내지 제5 간격들(S1-S5)은 각각 두 구성 요소들 사이의 최소 간격들 또는 평균 간격들이다. 따라서, 채널 플러그들(30)을 형성하기 위한 식각 공성의 부하 효과(loading effect)에 의한 균일성 저하가 완화될 수 있다. 즉, 채널 플러그들(30)의 공정 마진 및 식각 정합성(consistency)이 향상될 수 있다.
도 2b를 참조하면, 최외측 채널 플러그(31) 및 외측 채널 플러그(32)은 타원형의 상면 모양 또는 횡단면 모양을 가질 수 있다. 최외측 채널 플러그(31) 및 외측 채널 플러그(32)의 단축 방향(Sx1, Sx2)의 지름들은 내측 채널 플러그(33) 및 최내측 채널 플러그(34)의 지름들과 유사하거나 실질적으로 동일할 수 있다. 최외측 채널 플러그(31) 및 외측 채널 플러그(32)의 장축 방향들(Lx1, Lx2)의 지름들은 내측 채널 플러그(33) 및 최내측 채널 플러그(34)의 지름들보다 클 수 있다. 최외측 채널 플러그(31)의 단축 방향(Sx1)의 지름은 외측 채널 플러그(32)의 단축 방향(Sx2)의 지름과 실질적으로 동일할 수 있다. 최외측 채널 플러그(31)의 장축 방향(Lx1)의 지름은 외측 채널 플러그(32)의 장축 방향(Lx2)의 지름과 실질적으로 동일할 수 있다.
최외측 채널 플러그(31) 및 외측 채널 플러그(32)은 각각, 회전하여 배치될 수 있다. 예를 들어, 최외측 채널 플러그(31) 및 외측 채널 플러그(32)의 장축 방향들(Lx1, Lx2) 또는 단축 방향들(Sx1, Sx2)은 제1 방향(D1) 또는 제2 방향(D2)과 각각, (+)15°내지 (+)45° 또는 (-)15° 내지 (-)45° 사이의 각도를 형성할 수 있다. 최외측 채널 플러그(31)와 외측 채널 플러그(32)는 동일한 각도로 회전하여 배치될 수 있다. 예를 들어, 최외측 채널 플러그들(31)의 장축 방향(Lx1) 또는 단축 방향(Sx1)은 외측 채널 플러그(32)의 장축 방향(Lx2) 또는 단축 방향(Sx2)과 각각, 실질적으로 평행할 수 있다. 일 실시예에서, 최외측 채널 플러그(31)의 장축 방향(Lx1) 또는 단축 방향(Sx1)은 외측 채널 플러그(32)의 장축 방향(Lx2) 또는 단축 방향(Sx2)과 각각, 예각들을 형성할 수 있다.
도 2c를 참조하면, 도 2b와 비교하여, 최외측 채널 플러그(31)와 외측 채널 플러그(32)는 서로 다른 각도로 회전하여 배치될 수 있다. 예를 들어, 최외측 채널 플러그들(31)의 장축 방향(Lx1) 또는 단축 방향(Sx1)은 외측 채널 플러그(32)의 장축 방향(Lx2) 또는 단축 방향(Sx2)과 각각, (+)1°내지 (+)45° 또는 (-)1° 내지 (-)45° 사이의 각도를 형성할 수 있다. 도 2b와 비교하여, 최외측 채널 플러그(31)과 최외측 채널 플러그들(32) 사이의 제2 간격(S2)이 위치에 따라 더 커질 수 있다.
도 3a는 도 1b의 'B' 영역을 확대한 도면이다. 도 3a를 참조하면, 도 2a와 비교하여, 더미 채널 플러그(35)가 생략되었다. 예를 들어, 트렌치 패턴(21)은 채널 플러그들(30) 중 어느 것과도 교차하지 않을 수 있다. 최내측 채널 플러그(34)와 트렌치 패턴(21) 사이의 제6 간격(S6)은 제1 내지 제5 간격들(S1-S5)보다 작을 수 있다. 도 2b 및 2c를 참조하여 설명된 기술적 사상들이 도 3a를 참조하여 설명된 기술적 사상과 조합될 수 있다.
도 3b는 도 1c의 'C' 영역을 확대한 도면이다. 도 3c를 참조하면, 트렌치 패턴(21)이 제1 방향(D1)으로 물결 무늬로 연장할 수 있다. 트렌치 패턴(21)은 채널 플러그들(30) 중 어느 것과도 교차하지 않을 수 있다. 더미 채널 플러그들(35)이 생략될 수 있다. 최내측 채널 플러그(34)와 트렌치 패턴(21) 사이의 제6 간격(S6)은 제1 내지 제5 간격들(S1-S5)보다 작을 수 있다.
도 4a는 도 2a의 I-I' 선을 따라 취해진 개략적인 종단면도이다. 도 4a를 참조하면, 본 발명의 일 실시예에 의한 반도체 메모리 장치는 기판(70) 상에 적층된 페리 영역(80) 및 셀 영역(90)을 포함할 수 있다. 기판(70)은 실리콘 웨이퍼 같은 반도체 물질층을 포함할 수 있다. 페리 영역(80)은 페리 회로들을 포함할 수 있다. 예를 들어, 페리 영역(80)은 페리 트랜지스터들(81), 페리 배선들(82), 및 페리 절연층(83)을 포함할 수 있다. 페리 트랜지스터들(81)은 기판(70) 상에 직접적으로 배치될 수 있고, NMOS 및 PMOS를 포함할 수 있다. 페리 배선들(82)은 수평 방향으로 전기적 신호를 전달할 수 있다. 페리 배선들(82)은 금속 같은 전도체를 포함할 수 있다. 페리 절연층(83)은 페리 트랜지스터들(81) 및 페리 배선들(80)을 덮을 수 있다. 페리 절연층(83)은 실리콘 산화물 같은 절연체를 포함할 수 있다. 셀 영역(90)은 공통 소스 층(91), 워드 라인 스택(92), 채널 플러그들(31, 32, 33, 34, 35), 슬릿 패턴(11), 트렌치 패턴(21), 및 캡핑 절연층(96)을 포함할 수 있다. 공통 소스층(91)은 페리 영역(80)의 페리 절연층(83) 상에 플레이트(plate) 또는 레일(rail) 모양으로 배치될 수 있다. 공통 소스층(91)은 N-도핑된 실리콘, 금속 실리사이드, 금속 화합물, 또는 금속 같은 전도체를 포함할 수 있다. 워드 라인 스택(92)은 교대로 적층된 층간 절연층들(93), 워드 라인들(94), 및 선택 라인들(95)을 포함할 수 있다. 층간 절연층들(93)은 실리콘 산화물 같은 절연체를 포함할 수 있다. 워드 라인들(94)은 금속 또는 금속 화합물 같은 전도체를 포함할 수 있다. 선택 라인들(95)은 워드 라인 스택(92)의 상부에 배치될 수 있고, 워드 라인들(94)과 동일한 구성을 가질 수 있다. 채널 플러그들(31, 32, 33, 34, 35)은 워드 라인 스택(92)을 수직으로 관통하여 공통 소스층(91)과 연결될 수 있다. 채널 플러그들(31, 32, 33, 34, 35)은 최외측 채널 플러그(31), 외측 채널 플러그(32), 내측 채널 플러그(33), 최내측 채널 플러그(34), 및 더미 채널 플러그(35)를 포함할 수 있다. 채널 플러그들(31, 32, 33, 34, 35)은 각각, 절연성 필라들(31a, 32a, 33a, 34a, 35a), 채널 층들(31b, 32b, 33b, 34b, 35b), 및 메모리 층들(31c, 32c, 33c, 34c, 35c)을 포함할 수 있다. 절연성 필라들(31a, 32a, 33a, 34a, 35a)은 실리콘 산화물 같은 절연체를 포함할 수 있다. 채널 층들(31b, 32b, 33b, 34b, 35b)은 절연성 필라들(31a, 32a, 33a, 34a, 35a)의 측면들을 둘러쌀 수 있다. 채널 층들(31b, 32b, 33b, 34b, 35b)은 실리콘 같은 반도체성 물질을 포함할 수 있다. 채널 층들(31b, 32b, 33b, 34b, 35b)은 공통 소스 층(91)과 전기적으로 연결될 수 있다. 메모리 층들(31c, 32c, 33c, 34c, 35c)은 채널 층들(31b, 32b, 33b, 34b, 35b)을 둘러쌀 수 있다. 메모리 층들(31c, 32c, 33c, 34c, 35c)은 터널링 절연층 및 전하 트랩층을 포함할 수 있다.
슬릿 패턴(11)은 슬릿 측벽(11a) 및 슬릿 플러그(11b)를 포함할 수 있다. 슬릿 측벽(11a)은 인접한 워드 라인들(94) 및 선택 라인들(95)과 슬릿 플러그(11b)를 절연할 수 있다. 슬릿 측벽(11a)은 실리콘 산화물 또는 실리콘 질화물 같은 절연체를 포함할 수 있다. 슬릿 플러그(11b)는 전도체를 포함할 수 있다. 슬릿 플러그(11b)는 공통 소스층(91)과 연결될 수 있다.
트렌치 패턴(21)은 더미 채널 플러그(35)의 상부를 분리하도록 리세스될 수 있다. 트렌치 패턴(21)은 선택 라인들(95)을 전기적 및 구조적으로 분리할 수 있다. 트렌치 패턴(21)은 실리콘 산화물 같은 절연체를 포함할 수 있다.
최외측 채널 플러그(31)는 제1 폭(W1)을 가질 수 있고, 외측 채널 플러그(32)는 제2 폭(W2)을 가질 수 있고, 내측 채널 플러그(33)는 제3 폭(W3)을 가질 수 있고, 최내측 채널 플러그(34)는 제4 폭(W4)을 가질 수 있고, 더미 채널 플러그(35)는 제5 폭(W5)을 가질 수 있다. 제1 폭(W1)은 제2 폭(W2), 제3 폭(W3), 제4 폭(W4), 및 제5 폭(W5)보다 클 수 있다. 제2 폭(W2), 제3 폭(W4), 제4 폭(W4), 및 제5 폭(W5)은 서로 동일할 수 있다. (W1 > W2 = W3 = W4 = W5)
언급되었듯이, 슬릿 패턴(11)과 최외측 채널 플러그(31) 사이의 제1 간격(S1)은 최외측 채널 플러그(31)와 외측 채널 플러그(32) 사이의 제2 간격(S2)보다 클 수 있다(S1 > S2). 제2 간격(S2)은 외측 채널 플러그(32)와 내측 채널 플러그(33) 사이의 제3 간격(S3)보다 클 수 있다(S2 > S3). 제3 간격(S3)은 내측 채널 플러그(33)와 최내측 채널 플러그(33) 사이의 제4 간격(S4)보다 작을 수 있다(S3 > S4). 제4 간격(S4)은 최내측 채널 플러그(34)와 더미 채널 플러그(35) 사이의 제5 간격(S5)보다 작을 수 있다(S4 > S5).
일 실시예에서, 제2 폭(W2)은 제3 폭(W3), 제4 폭(W4), 및 제5 폭(W5)보다 클 수 있다(W2 > W3, W4, W5). 제3 폭(W3), 제4 폭(W4), 및 제5 폭(W5)은 서로 동일할 수 있다(W3 = W4 = W5). 제1 폭(W1)은 제2 폭(W2)보다 클 수 있다(W1 > W2).
도 4b는 도 3b의 II-II' 선을 따라 취해진 개략적인 종단면도이다. 도 4b를 참조하면, 본 발명의 일 실시예에 의한 반도체 메모리 장치는 기판(70) 상에 적층된 하부 소자층(80) 및 상부 소자층(90)을 포함할 수 있다. 하부 소자층(80)은 페리 트랜지스터들(81), 페리 배선들(82), 및 페리 절연층(83)을 포함할 수 있다. 상부 소자층(90)은 공통 소스 층(91), 워드 라인 스택(92), 채널 플러그들(31, 32, 33, 34), 슬릿 패턴(11), 트렌치 패턴(21), 및 캡핑 절연층(96)을 포함할 수 있다. 도 4a와 비교하여, 더미 채널 플러그들(35)이 생략될 수 있다. 예를 들어, 트렌치 패턴(21)은 채널 플러그들(31, 32, 33, 34) 중 어느 것과도 교차 및 중첩하지 않을 수 있다. 최내측 채널 플러그(34)와 트렌치 패턴(21) 사이의 제6 간격(S6)은 다른 간격들(S1, S2, S3, S4, S5)보다 작을 수 있다. 기타 설명되지 않은 구성 요소들은 도 4a를 참조하면 이해될 수 있을 것이다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
11: 슬릿 패턴 11a: 슬릿 측벽
11b: 슬릿 플러그 21: 트렌치 패턴
22: 메인 트렌치 패턴 23. 24: 서브 트렌치 패턴
30: 채널 플러그 31: 최외측 채널 플러그
32: 외측 채널 플러그 33: 내측 채널 플러그
34: 최내측 채널 플러그 35: 더미 채널 플러그
70: 기판 80: 하부 소자층
81: 페리 트랜지스터 82: 페리 배선
83: 페리 절연층 90: 상부 소자층
91: 공통 소스 층 92: 워드 라인 스택
93: 층간 절연층 94: 워드 라인
95: 선택 라인 96: 캡핑 절연층

Claims (20)

  1. 제1 방향으로 연장하도록 배치된 슬릿 패턴 및 트렌치 패턴; 및
    상기 슬릿 패턴과 상기 트렌치 패턴 사이에 배치된 채널 플러그들을 포함하고,
    상기 채널 플러그들 중 상기 슬릿 패턴과 인접한 제1 채널 플러그는 타원형 상면 또는 횡단면 모양을 갖고,
    상기 제1 채널 플러그의 장축 방향은 상기 제1 방향과 1°내지 90° 각도를 형성하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 채널 플러그는 상기 제1 채널 플러그와 상기 트렌치 패턴 사이에 배치된 제2 채널 플러그;
    상기 제2 채널 플러그와 상기 트렌치 패턴 사이에 배치된 제3 채널 플러그; 및
    상기 제3 채널 플러그와 상기 트렌치 패턴 사이에 배치된 제4 채널 플러그를 포함하고,
    상기 제3 채널 플러그 및 상기 제4 채널 플러그는 원형 상면 또는 횡단면 모양을 갖는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 트렌치 패턴과 교차하는 제5 채널 플러그를 더 포함하고,
    상기 제5 채널 플러그는 상기 트렌치 패턴에 의해 분리된 원형 상면 모양을 갖는 반도체 메모리 장치.
  4. 제2항에 있어서,
    상기 트렌치 패턴은 상기 제1 방향으로 물결 모양으로 연장하는 반도체 메모리 장치.
  5. 제2항에 있어서,
    상기 슬릿 패턴과 상기 제1 채널 플러그 사이의 제1 간격은 상기 제1 채널 플러그와 상기 제2 채널 플러그 사이의 제2 간격보다 큰 반도체 메모리 장치.
  6. 제5항에 있어서,
    상기 제2 간격은 상기 제2 채널 플러그와 상기 제3 채널 플러그 사이의 제3 간격보다 큰 반도체 메모리 장치.
  7. 제6항에 있어서,
    상기 제3 간격은 상기 제3 채널 플러그와 상기 제4 채널 플러그 사이의 제4 간격보다 큰 반도체 메모리 장치.
  8. 제7항에 있어서,
    상기 제4 간격은 상기 제4 채널 플러그와 상기 트렌치 패턴 사이의 간격보다 큰 반도체 메모리 장치.
  9. 제1항에 있어서,
    상기 제2 채널 플러그는 원형 상면 또는 횡단면 모양을 갖는 반도체 메모리 장치.
  10. 제9항에 있어서,
    상기 제1 채널 플러그의 상기 장축 방향의 지름은 상기 제2 채널 플러그의 지름보다 크고,
    상기 제1 채널 플러그의 단축 방향의 지름은 상기 제2 채널 플러그의 상기 지름과 실질적으로 동일한 반도체 메모리 장치.
  11. 제9항에 있어서,
    상기 최내각 이너 채널 플러그의 지름, 상기 중간 이너 채널 플러그의 지름, 및 상기 외각 이너 플러그의 지름은 실질적으로 동일한 반도체 메모리 장치.
  12. 제2항에 있어서,
    상기 제2 채널 플러그는 타원형 상면 또는 횡단면 모양을 갖는 반도체 메모리 장치.
  13. 제12항에 있어서,
    상기 제1 채널 플러그의 상기 장축 방향과 상기 제2 채널 플러그의 장축 방향은 평행하는 반도체 메모리 장치.
  14. 제12항에 있어서,
    상기 제1 채널 플러그의 상기 장축 방향과 상기 제2 채널 플러그의 장축 방향은 1° 내지 45°사이의 각도를 형성하는 반도체 메모리 장치.
  15. 제1 방향으로 서로 연장하도록 배치된 슬릿 패턴 및 트렌치 패턴; 및
    상기 슬릿 패턴과 상기 트렌치 패턴 사이에 배치된 채널 플러그들을 포함하고,
    상기 채널 플러그들은:
    상기 슬릿 패턴과 인접하고, 타원 상면 또는 횡단면 모양을 가진 제1 채널 플러그;
    상기 제1 채널 플러그와 상기 트렌치 패턴 사이에 배치된 제2 채널 플러그;
    상기 제2 채널 플러그와 상기 트렌치 패턴 사이에 배치된 제3 채널 플러그; 및
    상기 제3 채널 플러그와 상기 트렌치 패턴 사이에 배치된 제4 채널 플러그를 포함하고,
    상기 슬릿 패턴과 상기 제1 채널 플러그 사이의 제1 간격은 상기 제1 채널 플러그와 상기 제2 채널 플러그의 제2 간격보다 큰 반도체 메모리 장치.
  16. 제15항에 있어서,
    상기 최외각 채널 플러그의 장축 방향은 상기 로우 방향과 1° 내지 45°사이의 각도를 형성하는 반도체 메모리 장치.
  17. 제15항에 있어서,
    상기 제2 간격은 상기 제2 채널 플러그와 상기 제3 채널 플러그 사이의 제3 간격보다 크고,
    상기 제3 간격은 상기 제3 채널 플러그와 상기 제4 채널 플러그 사이의 제4 간격보다 큰 반도체 메모리 장치.
  18. 제15항에 있어서,
    상기 트렌치 패턴과 교차하는 제5 채널 플러그를 더 포함하는 반도체 메모리 장치.
  19. 제15항에 있어서,
    상기 트렌치 패턴은 물결 모양으로 상기 제1 방향으로 연장하는 반도체 메모리 장치.
  20. 제1 방향으로 평행하게 연장하는 슬릿 패턴들; 및
    상기 슬릿 패턴들 사이에 배치된 채널 플러그들을 포함하고,
    상기 채널 플러그들 중 상기 슬릿 패턴들과 인접한 제1 채널 플러그들 및 상기 제1 채널 플러그들 사이에 배치된 제2 채널 플러그들을 포함하고,
    상기 제1 채널 플러그들은 타원형 상면 또는 횡단면 모양을 갖고,
    상기 제2 채널 플러그들은 원형 상면 또는 횡단면 모양을 갖고,
    상기 제1 채널 플러그들의 장축 방향은 상기 제1 방향과 1° 내지 90° 각도를 형성하는 반도체 메모리 장치.
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