CN117715440A - 一种半导体结构及其制备方法 - Google Patents
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Abstract
本公开提供了一种半导体结构及其制备方法，其中，所述半导体结构包括：衬底；多个阻变器件，位于所述衬底上，其中，每个所述阻变器件包括：下电极，位于所述衬底上；多个阻变层，分别位于所述下电极的四周，并与所述下电极的侧壁接触；多个上电极，被所述阻变层包裹，并通过所述阻变层与所述下电极隔离。
Description
技术领域
本公开涉及半导体技术领域，尤其涉及一种半导体结构及其制备方法。
背景技术
阻变式随机存取存储器(Resistive Random Access Memory，RRAM)是一种利用材料的可变电阻特性来存储信息的非易失性(Non-volatile)存储器，具有功耗低、密度高、读写速度快、耐久性好等优点。
现有的RRAM为平面型RRAM，阻变面积由RRAM平面面积决定，阻变面积受限于RRAM本身面积大小，不利于在获得大尺寸阻变面积的情况下微缩RRAM尺寸，并且要实现1TnR的器件结构会使面积显著增大。
发明内容
本公开提供了一种半导体结构及其制备方法，以至少解决现有技术中存在的以上技术问题。
根据本公开的第一方面，提供了一种半导体结构，包括：
衬底；
多个阻变器件，位于所述衬底上，其中，每个所述阻变器件包括：
下电极，位于所述衬底上；
多个阻变层，分别位于所述下电极的四周，并与所述下电极的侧壁接触；
多个上电极，被所述阻变层包裹，并通过所述阻变层与所述下电极隔离。
在一可实施方式中，多个所述阻变器件沿第一方向和第二方向排布，其中，多个所述阻变器件沿所述第一方向排布构成一列，多个所述阻变器件沿所述第二方向排布构成一行，相邻列和相邻行的所述阻变器件交错排布，间隔一列和间隔一行的所述阻变器件分别相互对齐；
所述半导体结构还包括：
多条沿所述第一方向延伸且沿所述第二方向排布的第一位线，每条所述第一位线与每列的多个所述阻变器件的一个上电极连接，相邻列的所述阻变器件的相对的上电极连接至同一条所述第一位线；
多条沿所述第二方向延伸且沿所述第一方向排布的第二位线，每条所述第二位线与每行的多个所述阻变器件的一个上电极连接，相邻行的所述阻变器件的相对的上电极连接至同一条所述第二位线。
在一可实施方式中，还包括：
位于所述衬底上的依次堆叠的第一介质层和第二介质层；所述下电极贯穿所述第一介质层和所述第二介质层，所述阻变层贯穿所述第二介质层，并位于所述第一介质层上；其中，所述第一介质层和所述第二介质层的材料具有高选择比。
在一可实施方式中，还包括：
位于所述下电极上的第三介质层，所述第三介质层完全覆盖所述下电极；
第四介质层，所述第四介质层至少覆盖所述第三介质层、所述阻变层和所述上电极的表面；其中，所述第三介质层和所述第四介质层的材料具有高选择比。
在一可实施方式中，在垂直于所述衬底平面方向的投影中，所述下电极的形状包括矩形或圆形，所述上电极的形状包括矩形、圆形或椭圆形。
根据本公开的第二方面，提供了一种半导体结构的制备方法，所述方法包括：
提供衬底；
在所述衬底上形成多个阻变器件，其中，形成每个所述阻变器件包括：
在所述衬底上形成下电极；
在所述下电极的四周形成多个阻变层，所述阻变层与所述下电极的侧壁接触；
形成多个被所述阻变层包裹的上电极，所述上电极通过所述阻变层与所述下电极隔离。
在一可实施方式中，多个所述阻变器件沿第一方向和第二方向排布，其中，多个所述阻变器件沿所述第一方向排布构成一列，多个所述阻变器件沿所述第二方向排布构成一行，相邻列和相邻行的所述阻变器件交错排布，间隔一列和间隔一行的所述阻变器件分别相互对齐；
所述方法还包括：
在形成所述阻变器件后，形成多条沿所述第一方向延伸且沿所述第二方向排布的第一位线，每条所述第一位线与每列的多个所述阻变器件的一个上电极连接，相邻列的所述阻变器件的相对的上电极连接至同一条所述第一位线；
形成多条沿所述第二方向延伸且沿所述第一方向排布的第二位线，每条所述第二位线与每行的多个所述阻变器件的一个上电极连接，相邻行的所述阻变器件的相对的上电极连接至同一条所述第二位线。
在一可实施方式中，所述方法还包括：
在提供所述衬底后，在所述衬底上形成依次堆叠的第一介质层和第二介质层；其中，所述第一介质层和所述第二介质层的材料具有高选择比。
在一可实施方式中，形成所述下电极，包括：形成贯穿所述第一介质层和所述第二介质层的第一沟槽；形成填充所述第一沟槽的下电极；
形成所述阻变层，包括：形成贯穿所述第二介质层的第二沟槽，所述第二沟槽停止在所述第一介质层上；形成覆盖所述第二沟槽的侧壁和底部的阻变层。
在一可实施方式中，所述方法还包括：
在所述下电极上形成第三介质层，所述第三介质层完全覆盖所述下电极；
形成第四介质层，所述第四介质层至少覆盖所述第三介质层、所述阻变层和所述上电极的表面；其中，所述第三介质层和所述第四介质层的材料具有高选择比。
在一可实施方式中，在垂直于所述衬底平面方向的投影中，所述下电极的形状包括矩形或圆形，所述上电极的形状包括矩形、圆形或椭圆形。
本公开的半导体结构及其制备方法，通过在下电极的四周形成多个阻变层，然后在阻变层内形成上电极，如此阻变面积由阻变层与下电极接触的区域的面积决定，因为本公开中形成了多个阻变层，相当于形成1TnR结构，因此增大了阻变面积，同时减小了RRAM所占平面面积，有利于RRAM密度提高。
应当理解，本部分所描述的内容并非旨在标识本公开的实施例的关键或重要特征，也不用于限制本公开的范围。本公开的其它特征将通过以下的说明书而变得容易理解。
附图说明
通过参考附图阅读下文的详细描述，本公开示例性实施方式的上述以及其他目的、特征和优点将变得易于理解。在附图中，以示例性而非限制性的方式示出了本公开的若干实施方式，其中：
在附图中，相同或对应的标号表示相同或对应的部分。
图1为本公开实施例提供的半导体结构的俯视图；
图2为沿图1中A-A’方向的剖视图；
图3为沿图1中B-B’方向的剖视图；
图4a至图4d为本公开实施例提供的阻变器件的俯视图；
图5为本公开实施例提供的半导体结构的制备方法的流程图；
图6a至图18c为本公开实施例提供的半导体结构在制备过程中的示意图。
具体实施方式
为使本公开的目的、特征、优点能够更加的明显和易懂，下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而非全部实施例。基于本公开中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。
本公开实施例提供了一种半导体结构，图1为本公开实施例提供的半导体结构的俯视图，图2为沿图1中A-A’方向的剖视图，图3为沿图1中B-B’方向的剖视图。
如图1至图3所示，半导体结构包括：
衬底10；
多个阻变器件20，位于衬底10上，其中，每个阻变器件20包括：
下电极21，位于衬底10上；
多个阻变层22，分别位于下电极21的四周，并与下电极21的侧壁接触；
多个上电极23，被阻变层22包裹，并通过阻变层22与下电极21隔离。
在一实施例中，衬底10可以为单质半导体材料衬底(例如为硅衬底、锗衬底等)、复合半导体材料衬底(例如为锗硅衬底等)，或绝缘体上硅衬底(Silicon on Insulator，SOI)、绝缘体上锗(Germanium on Insulator，GOI)衬底等。
衬底10内形成有多个有源区101。
如图2和图3所示，半导体结构还包括：位于衬底10上的依次堆叠的第一层间介质层31和第二层间介质层32。第一层间介质层31的材料包括但不限于氧化硅、氮化硅或氮氧化硅等绝缘材料，第二层间介质层32可以为金属层间介质层，例如氧化铝、氧化锌等材料。
半导体结构还包括：位于第一层间介质层31内的第一接触插塞40；位于第二层间介质层32内的金属层51和源极线52，金属层51和源极线52通过第一接触插塞40与衬底10连接，金属层51与阻变器件20的下电极21连接，源极线52与阻变器件20隔离。
如图2所示，半导体结构还包括：位于衬底10表面的栅极结构102，栅极结构102位于第一层间介质层31内，栅极结构80包括栅介质层(图中未示出)和位于栅介质层上的栅极导电层(图中未示出)，栅极结构102的侧壁处还可以覆盖侧墙结构(图中未示出)。
在一实施例中，半导体结构还包括：位于衬底10上的依次堆叠的第一介质层61和第二介质层62；下电极21贯穿第一介质层61和第二介质层62，阻变层22贯穿第二介质层62，并位于第一介质层61上；其中，第一介质层61和第二介质层62的材料具有高选择比。
如图2所示，具体的，第一介质层61位于第二层间介质层32上。
本公开实施例中，第一介质层和第二介质层的材料具有高选择比，如此，在第二介质层内刻蚀出用于形成阻变层的沟槽时，第一介质层可以作为刻蚀停止层，不会过刻蚀到底下的金属层，又能有效控制沟槽的深度一致。
在一实施例中，第一介质层61的材料包括但不限于氮化硅，第二介质层62的材料包括但不限于二氧化硅，但是需要解释的是，第一介质层61和第二介质层62的材料并不仅限于此，只要第一介质层61和第二介质层62的材料具有高选择比，并且具有绝缘作用即可。
如图2所示，每个阻变器件20包括下电极21、多个阻变层22和多个上电极23。
下电极21和上电极23的材料包括氮化钛或钨等导电材料，阻变层22的材料包括过渡金属氧化物，具体的，例如氧化铪、一氧化铝等。
图4a为本公开实施例提供的阻变器件的俯视图。
在一实施例中，如图4a所示，阻变器件20为1T4R结构，即包括4个阻变层22，也即形成了4个电阻。在另一些实施例中，阻变器件可以为1T3R结构或1T2R结构，即可以在下电极的四周只形成3个或2个阻变层。在其他一些实施例中，阻变器件的阻变层也可以大于4个。
在传统的平面型RRAM中，如果要形成nR结构，则需要搭配n个晶体管(Tansistor)，如此几乎增加了n倍器件结构面积，而本公开实施例中，在一个晶体管(T)上可以集成多个电阻(R)，相当于同样形成nR结构，本公开中的RRAM的面积只有平面型RRAM的面积的n分之一，减小了RRAM所占平面面积，有利于RRAM密度提高。
如图4a所示，多个阻变器件20沿第一方向和第二方向排布，其中，多个阻变器件20沿第一方向排布构成一列，多个阻变器件20沿第二方向排布构成一行，相邻列和相邻行的阻变器件20交错排布，间隔一列和间隔一行的阻变器件20分别相互对齐。
如图4a所示，相邻两列或者相邻两行成对角排布的两个阻变器件20之间的距离h1与相邻两个源极线52之间的距离h2相等。
相邻两列或者相邻两行成对角排布的两个阻变器件20的延伸方向与第一方向的夹角为a，a的范围为30°～60°，在一优选实施例中，a为45°。夹角a在此范围内时，能够提高阻变器件的堆积密度。
图4b至图4d为本公开其他实施例提供的阻变器件的俯视图。
在一实施例中，在垂直于衬底10平面方向的投影中，下电极21的形状包括矩形或圆形，上电极23的形状包括矩形、圆形或椭圆形。
具体的，如图4a所示，下电极21的形状为矩形，上电极23的形状也为矩形；如图4b所示，下电极21的形状为圆形，上电极23的形成为矩形；如图4c所示，下电极21到的形状为矩形，上电极23的形状为椭圆形；如图4d所示，下电极21的形成为圆形，上电极23的形状为圆形。
在一实施例中，阻变层22的形状与上电极23的形状相同。
如图2所示，半导体结构还包括：位于下电极21上的第三介质层63，第三介质层63完全覆盖下电极21；
第四介质层64，第四介质层64至少覆盖第三介质层63、阻变层22和上电极23的表面；其中，第三介质层63和第四介质层64的材料具有高选择比。
因为阻变层的厚度一般较薄，因此如果没有第三介质层，上电极与下电极容易接触导致短路，而本实施例中，第三介质层完全覆盖下电极，如此，可以将上电极与下电极进行隔离，避免短路。
第三介质层与第四介质层具有高选择比，如此，在第四介质层内刻蚀出用于形成第一位线的沟槽时，不会刻蚀掉第三介质层，因此第三介质层依然能够将上电极和下电极进行隔离。
在一实施例中，第三介质层63的材料包括但不限于氮化硅，第四介质层64的材料包括但不限于二氧化硅，但是需要解释的是，第三介质层63和第四介质层64的材料并不仅限于此，只要第三介质层63和第四介质层64的材料具有高选择比，并且具有绝缘作用即可。
在一实施例中，第四介质层64还覆盖第二介质层62的表面。
如图1至图2所示，半导体结构还包括：多条沿第一方向延伸且沿第二方向排布的第一位线71，每条第一位线71与每列的多个阻变器件20的一个上电极23连接，相邻列的阻变器件20的相对的上电极23连接至同一条第一位线71。
第一位线71贯穿第四介质层64。
第一位线71的材料包括但不限于钨、铜等金属。
如图1和图3所示，半导体结构还包括：多个第二接触插塞80，第二接触插塞80位于未与第一位线71接触的上电极23上。
在一实施例中，第二接触插塞80的上表面高于第一位线71的上表面，如此能保证在第二接触插塞上形成的第二位线，与第一位线之间存在一定空隙，不会接触导致短路。
如图1和图3所示，半导体结构还包括：第五介质层65，位于第四介质层64上；
多条沿第二方向延伸且沿第一方向排布的第二位线72，每条第二位线72与每行的多个阻变器件20的一个上电极23连接，相邻行的阻变器件20的相对的上电极23连接至同一条第二位线72。
具体地，第二位线72贯穿第五介质层65，并位于第二接触插塞80上。
第二位线72的材料包括但不限于钨、铜等金属。
在一实施例中，第一位线71和第二位线72可以实现阻变器件20的互联和阵列操作。
本公开实施例中形成了1TnR的结构，器件密度极大的提高，但n个RRAM的互联却需要n层的金属互联。为保证每个阻变器件都能连接出去，不发生短路行为，1TnR结构通常需要n层位线互联。以形成1T4R结构为例，通常4个电阻就需要形成4层位线，也就需要4层互联。而本公开中的1T4R结构，因为第一位线和第二位线采用分层错位排布，只需要两层位线就可以将4个电阻连接出去，且不会发生短路，因为减少了n/2层位线的数量，即减少了n/2层互联的数量，而一层互联包含了整层步骤繁多、光罩成本高的工艺流程，因此减少互联也就极大减少了工艺流程和成本。
本公开实施例还提供了一种半导体结构的制备方法，图5为本公开实施例提供的半导体结构的制备方法的流程图，参见图5，方法包括以下步骤：
步骤501：提供衬底；
步骤502：在衬底上形成多个阻变器件，其中，形成每个阻变器件包括：在衬底上形成下电极；在下电极的四周形成多个阻变层，阻变层与下电极的侧壁接触；形成多个被阻变层包裹的上电极，上电极通过阻变层与下电极隔离。
下面结合具体实施例对本公开实施例提供的半导体结构的制备方法作进一步详细的说明。图6a至图18c为本公开实施例提供的半导体结构在制备过程中的示意图，其中，图6a、图7a、图8a至图18a为半导体结构在制备过程中的俯视图，图6b、图7b、图8b至图17b、图17c、图18b和图18c为半导体结构在制备过程中的剖视图。
首先，参见图6a和图6b，执行步骤501，提供衬底10。
如图3所示，衬底10内形成有多个有源区101。
在一实施例中，衬底10可以为单质半导体材料衬底(例如为硅衬底、锗衬底等)、复合半导体材料衬底(例如为锗硅衬底等)，或绝缘体上硅衬底(Silicon on Insulator，SOI)、绝缘体上锗(Germanium on Insulator，GOI)衬底等。
继续参见图6b，方法还包括：在衬底表面形成栅极结构102，栅极结构80包括栅介质层(图中未示出)和位于栅介质层上的栅极导电层(图中未示出)，栅极结构102的侧壁处还可以覆盖侧墙结构(图中未示出)。
在衬底10表面形成第一层间介质层31，第一层间介质层31覆盖栅极结构102。第一层间介质层31的材料包括但不限于氧化硅、氮化硅或氮氧化硅等绝缘材料。
在第一层间介质层31内形成第一接触插塞40。
在第一层间介质层31上形成第二层间介质层32，第二层间介质层32可以为金属层间介质层，例如氧化铝、氧化锌等材料。
在第二层间介质层32内形成金属层51和源极线52，金属层51和源极线52通过第一接触插塞40与衬底10连接，金属层51与后续形成的阻变器件的下电极连接，源极线52与阻变器件隔离。
继续参见图6b，方法还包括：在提供衬底10后，在衬底10上形成依次堆叠的第一介质层61和第二介质层62；其中，第一介质层61和第二介质层62的材料具有高选择比。
具体的，第一介质层61位于第二层间介质层32上。
本公开实施例中，第一介质层和第二介质层的材料具有高选择比，如此，后续在第二介质层内刻蚀出用于形成阻变层的沟槽时，第一介质层可以作为刻蚀停止层，不会过刻蚀到底下的金属层，又能有效控制沟槽的深度一致。
在一实施例中，第一介质层61的材料包括但不限于氮化硅，第二介质层62的材料包括但不限于二氧化硅，但是需要解释的是，第一介质层61和第二介质层62的材料并不仅限于此，只要第一介质层61和第二介质层62的材料具有高选择比，并且具有绝缘作用即可。
接着，参见图7a至图13b，执行步骤502，在衬底10上形成多个阻变器件20，其中，形成每个阻变器件20包括：在衬底10上形成下电极21；在下电极21的四周形成多个阻变层22，阻变层22与下电极21的侧壁接触；形成多个被阻变层22包裹的上电极23，上电极23通过阻变层22与下电极21隔离。
参见图7a至图9b，形成下电极21，包括：形成贯穿第一介质层61和第二介质层62的第一沟槽201；形成填充第一沟槽201的下电极21。
参见图7a和图7b，先形成第一沟槽201。
在实际操作中，可以在第二介质层62上形成掩模层，接着光刻图案化掩模层，以形成位于掩模层上的第一沟槽位置，根据第一沟槽位置，刻蚀第二介质层62和第一介质层61，将第一沟槽位置转移至第二介质层62和第一介质层61内，以形成第一沟槽201。
在一实施例中，刻蚀工艺可以是湿法刻蚀工艺，也可以是干法刻蚀工艺。优选为干法刻蚀工艺。干法刻蚀工艺包括但不限定于离子铣刻蚀、等离子刻蚀、反应离子刻蚀、激光烧蚀中的至少之一。
接着，参见图8a和图8b，在第一沟槽201内和第二介质层62表面形成初始下电极210。
参见图9a和图9b，刻蚀去除位于第二介质层62表面的初始下电极210，以形成位于第一沟槽201内的下电极21。
下电极21的材料包括氮化钛或钨等导电材料。
接着，参见图10a至图13b，形成阻变层22，包括：形成贯穿第二介质层62的第二沟槽202，第二沟槽202停止在第一介质层61上；形成覆盖第二沟槽202的侧壁和底部的阻变层22。
具体地，先参见图10a和图10b，形成第二沟槽202，第二沟槽202位于下电极21的四周。
在实际操作中，可以在第二介质层62上形成掩模层，接着光刻图案化掩模层，以形成位于掩模层上的第二沟槽位置，根据第二沟槽位置，刻蚀第二介质层62，将第二沟槽位置转移至第二介质层62内，以形成第二沟槽202。
在一实施例中，刻蚀工艺可以是湿法刻蚀工艺，也可以是干法刻蚀工艺。优选为干法刻蚀工艺。干法刻蚀工艺包括但不限定于离子铣刻蚀、等离子刻蚀、反应离子刻蚀、激光烧蚀中的至少之一。
在一实施例中，第二介质层62和下电极21的材料具有高选择比，如此，在刻蚀第二沟槽时，不会刻蚀掉下电极。
接着，参见图11a和图11b，形成初始阻变层220，初始阻变层22覆盖第二沟槽202的侧壁和底部，以及第二介质层62的表面。
接着，参见图12a和图12b，形成初始上电极230，初始上电极230覆盖初始阻变层220的表面，且填充第二沟槽202。
接着，参见图13a和图13b，去除位于第二介质层62表面的初始阻变层220和初始上电极230，以形成位于第二沟槽202内的阻变层22和上电极23，至此，形成阻变器件20。
上电极23的材料包括氮化钛或钨等导电材料，阻变层22的材料包括过渡金属氧化物，具体的，例如氧化铪、一氧化铝等。
在一实施例中，如图13a所示，阻变器件20为1T4R结构，即包括4个阻变层22。在另一些实施例中，阻变器件可以为1T3R结构或1T2R结构，即可以在下电极的四周只形成3个或2个阻变层。在其他一些实施例中，阻变器件的阻变层也可以大于4个。
如图4a所示，多个阻变器件20沿第一方向和第二方向排布，其中，多个阻变器件20沿第一方向排布构成一列，多个阻变器件20沿第二方向排布构成一行，相邻列和相邻行的阻变器件20交错排布，间隔一列和间隔一行的阻变器件20分别相互对齐。
如图4a所示，相邻两列或者相邻两行成对角排布的两个阻变器件20之间的距离h1与相邻两个源极线52之间的距离h2相等。
相邻两列或者相邻两行成对角排布的两个阻变器件20的延伸方向与第一方向的夹角为a，a的范围为30°～60°，在一优选实施例中，a为45°。夹角a在此范围内时，能够提高阻变器件的堆积密度。
在一实施例中，在垂直于衬底10平面方向的投影中，下电极21的形状包括矩形或圆形，上电极23的形状包括矩形、圆形或椭圆形。
具体的，如图4a所示，下电极21的形状为矩形，上电极23的形状也为矩形；如图4b所示，下电极21的形状为圆形，上电极23的形成为矩形；如图4c所示，下电极21到的形状为矩形，上电极23的形状为椭圆形；如图4d所示，下电极21的形成为圆形，上电极23的形状为圆形。
在一实施例中，阻变层22的形状与上电极23的形状相同。
本公开实施例中，阻变面积由阻变层与下电极接触的区域的面积决定，因为本公开中形成了多个阻变层，相当于形成1TnR结构，因此增大了阻变面积，同时减小了RRAM所占平面面积，有利于RRAM密度提高。
接着，参见图14a至图15b，方法还包括：在下电极21上形成第三介质层63，第三介质层63完全覆盖下电极21。
具体地，先形成覆盖第二介质层62、下电极21、阻变层22和上电极23的第三介质层63，然后去除部分第三介质呢个63，使得剩余的第三介质层63完全覆盖下电极21，但不覆盖或者部分覆盖上电极23。
因为阻变层的厚度一般较薄，因此如果没有第三介质层，上电极与下电极容易接触导致短路，而本实施例中，第三介质层完全覆盖下电极，如此，可以将上电极与下电极进行隔离，避免短路。
接着，参见图16a河图16b，形成第四介质层64，第四介质层64至少覆盖第三介质层63、阻变层22和上电极23的表面；其中，第三介质层63和第四介质层64的材料具有高选择比。
第三介质层与第四介质层具有高选择比，如此，在第四介质层内刻蚀出用于形成第一位线的沟槽时，不会刻蚀掉第三介质层，因此第三介质层依然能够将上电极和下电极进行隔离。
在一实施例中，第三介质层63的材料包括但不限于氮化硅，第四介质层64的材料包括但不限于二氧化硅，但是需要解释的是，第三介质层63和第四介质层64的材料并不仅限于此，只要第三介质层63和第四介质层64的材料具有高选择比，并且具有绝缘作用即可。
在一实施例中，第四介质层64还覆盖第二介质层62的表面。
接着，参见图17a至图17c，其中，图17b为沿图17a中A-A’方向的剖视图，图17c为沿图17a中B-B’方向的剖视图。方法还包括：在形成阻变器件20后，形成多条沿第一方向延伸且沿第二方向排布的第一位线71，每条第一位线71与每列的多个阻变器件20的一个上电极23连接，相邻列的阻变器件20的相对的上电极23连接至同一条第一位线71。
在实际操作中，可以在第四介质层64上形成掩模层，接着光刻图案化掩模层，以形成位于掩模层上的第一位线沟槽位置，根据第一位线沟槽位置，刻蚀第四介质层64，将第一位线沟槽位置转移至第四介质层64内，以形成第一位线沟槽，然后在第一位线沟槽内填充金属材料，以形成第一位线71。
第一位线71贯穿第四介质层64。
第一位线71的材料包括但不限于钨、铜等金属。
如图17a和图17c所示，方法还包括：在形成第一位线71的同时，形成第二接触插塞80，第二接触插塞80位于未与第一位线71接触的上电极23上。
在一实施例中，第二接触插塞80的上表面高于第一位线71的上表面，如此能保证后续在第二接触插塞上形成的第二位线，与第一位线之间存在一定空隙，不会接触导致短路。
接着，参见图18a至图18c，其中，图18b为沿图18a中A-A’方向的剖视图，图18c为沿图18a中B-B’方向的剖视图。方法还包括：形成多条沿第二方向延伸且沿第一方向排布的第二位线72，每条第二位线72与每行的多个阻变器件20的一个上电极23连接，相邻行的阻变器件20的相对的上电极23连接至同一条第二位线72。
在实际操作中，可以在第五介质层65上形成掩模层，接着光刻图案化掩模层，以形成位于掩模层上的第二位线沟槽位置，根据第二位线沟槽位置，刻蚀第五介质层65，将第二位线沟槽位置转移至第五介质层65内，以形成第二位线沟槽，然后在第二位线沟槽内填充金属材料，以形成第二位线72。
具体地，第二位线72贯穿第五介质层65，并位于第二接触插塞80上。
第二位线72的材料包括但不限于钨、铜等金属。
在一实施例中，第一位线71和第二位线72可以实现阻变器件20的互联和阵列操作。
应该理解，可以使用上面所示的各种形式的流程，重新排序、增加或删除步骤。例如，本发公开中记载的各步骤可以并行地执行也可以顺序地执行也可以不同的次序执行，只要能够实现本公开公开的技术方案所期望的结果，本文在此不进行限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或隐含地包括至少一个该特征。在本公开的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。
Claims (11)
1.一种半导体结构，其特征在于，包括：
衬底；
多个阻变器件，位于所述衬底上，其中，每个所述阻变器件包括：
下电极，位于所述衬底上；
多个阻变层，分别位于所述下电极的四周，并与所述下电极的侧壁接触；
多个上电极，被所述阻变层包裹，并通过所述阻变层与所述下电极隔离。
2.根据权利要求1所述的半导体结构，其特征在于，
多个所述阻变器件沿第一方向和第二方向排布，其中，多个所述阻变器件沿所述第一方向排布构成一列，多个所述阻变器件沿所述第二方向排布构成一行，相邻列和相邻行的所述阻变器件交错排布，间隔一列和间隔一行的所述阻变器件分别相互对齐；
所述半导体结构还包括：
多条沿所述第一方向延伸且沿所述第二方向排布的第一位线，每条所述第一位线与每列的多个所述阻变器件的一个上电极连接，相邻列的所述阻变器件的相对的上电极连接至同一条所述第一位线；
多条沿所述第二方向延伸且沿所述第一方向排布的第二位线，每条所述第二位线与每行的多个所述阻变器件的一个上电极连接，相邻行的所述阻变器件的相对的上电极连接至同一条所述第二位线。
3.根据权利要求1所述的半导体结构，其特征在于，还包括：
位于所述衬底上的依次堆叠的第一介质层和第二介质层；所述下电极贯穿所述第一介质层和所述第二介质层，所述阻变层贯穿所述第二介质层，并位于所述第一介质层上；其中，所述第一介质层和所述第二介质层的材料具有高选择比。
4.根据权利要求1所述的半导体结构，其特征在于，还包括：
位于所述下电极上的第三介质层，所述第三介质层完全覆盖所述下电极；
第四介质层，所述第四介质层至少覆盖所述第三介质层、所述阻变层和所述上电极的表面；其中，所述第三介质层和所述第四介质层的材料具有高选择比。
5.根据权利要求1所述的半导体结构，其特征在于，
在垂直于所述衬底平面方向的投影中，所述下电极的形状包括矩形或圆形，所述上电极的形状包括矩形、圆形或椭圆形。
6.一种半导体结构的制备方法，其特征在于，所述方法包括：
提供衬底；
在所述衬底上形成多个阻变器件，其中，形成每个所述阻变器件包括：
在所述衬底上形成下电极；
在所述下电极的四周形成多个阻变层，所述阻变层与所述下电极的侧壁接触；
形成多个被所述阻变层包裹的上电极，所述上电极通过所述阻变层与所述下电极隔离。
7.根据权利要求6所述的方法，其特征在于，
多个所述阻变器件沿第一方向和第二方向排布，其中，多个所述阻变器件沿所述第一方向排布构成一列，多个所述阻变器件沿所述第二方向排布构成一行，相邻列和相邻行的所述阻变器件交错排布，间隔一列和间隔一行的所述阻变器件分别相互对齐；
所述方法还包括：
在形成所述阻变器件后，形成多条沿所述第一方向延伸且沿所述第二方向排布的第一位线，每条所述第一位线与每列的多个所述阻变器件的一个上电极连接，相邻列的所述阻变器件的相对的上电极连接至同一条所述第一位线；
形成多条沿所述第二方向延伸且沿所述第一方向排布的第二位线，每条所述第二位线与每行的多个所述阻变器件的一个上电极连接，相邻行的所述阻变器件的相对的上电极连接至同一条所述第二位线。
8.根据权利要求6所述的方法，其特征在于，所述方法还包括：
在提供所述衬底后，在所述衬底上形成依次堆叠的第一介质层和第二介质层；其中，所述第一介质层和所述第二介质层的材料具有高选择比。
9.根据权利要求8所述的方法，其特征在于，
形成所述下电极，包括：形成贯穿所述第一介质层和所述第二介质层的第一沟槽；形成填充所述第一沟槽的下电极；
形成所述阻变层，包括：形成贯穿所述第二介质层的第二沟槽，所述第二沟槽停止在所述第一介质层上；形成覆盖所述第二沟槽的侧壁和底部的阻变层。
10.根据权利要求6所述的方法，其特征在于，所述方法还包括：
在所述下电极上形成第三介质层，所述第三介质层完全覆盖所述下电极；
形成第四介质层，所述第四介质层至少覆盖所述第三介质层、所述阻变层和所述上电极的表面；其中，所述第三介质层和所述第四介质层的材料具有高选择比。
11.根据权利要求6所述的方法，其特征在于，
在垂直于所述衬底平面方向的投影中，所述下电极的形状包括矩形或圆形，所述上电极的形状包括矩形、圆形或椭圆形。
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