CN111312685A - 集成电路（ic）器件 - Google Patents

集成电路（ic）器件 Download PDF

Info

Publication number
CN111312685A
CN111312685A CN201910776525.7A CN201910776525A CN111312685A CN 111312685 A CN111312685 A CN 111312685A CN 201910776525 A CN201910776525 A CN 201910776525A CN 111312685 A CN111312685 A CN 111312685A
Authority
CN
China
Prior art keywords
conductive
insulating
fence
lower insulating
width
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
CN201910776525.7A
Other languages
English (en)
Inventor
安浚爀
李明东
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN111312685A publication Critical patent/CN111312685A/zh
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76243—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using silicon implanted buried insulating layers, e.g. oxide layers, i.e. SIMOX techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H01L21/28141—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects insulating part of the electrode is defined by a sidewall spacer, e.g. dummy spacer, or a similar technique, e.g. oxidation under mask, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7687—Thin films associated with contacts of capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一种集成电路(IC)器件，包括：线结构，包括形成在衬底上的导线和下绝缘覆盖图案；绝缘间隔物，覆盖线结构的侧壁；导电插塞，沿第一水平方向与所述导线间隔开；下绝缘围栏，在第一水平方向上与所述导线间隔开，下绝缘围栏具有与所述导电插塞接触的侧壁；以及上绝缘围栏，包括覆盖所述下绝缘覆盖图案的第一部分和覆盖所述下绝缘围栏的第二部分，其中所述第二部分在垂直于所述第一水平方向的第二水平方向上的宽度不同于所述下绝缘围栏在所述第二水平方向上的宽度。

Description

集成电路（IC）器件
相关申请的交叉引用
本申请要求于2018年12月12日在韩国知识产权局提交的韩国专利申请No.10-2018-0160350的优先权，该申请的公开内容通过引用全部并入本文中。
技术领域
本发明构思涉及集成电路(IC)器件，更具体地，涉及包括彼此相邻的多个导电图案的IC器件。
背景技术
最近，随着集成电路器件迅速小型化，多个布线之间的间隔被减小。因此，由于布置在多个布线之间的多个接触插塞所占据的面积逐渐减小，因此难以确保集成电路器件包括足够的接触面积。因此，需要开发一种集成电路器件，其具有可以防止在有限面积内以高密度布置的导电图案之间发生不希望的短路并且还可以确保足够的接触面积的结构。
发明内容
本发明构思提供了一种集成电路(IC)器件，其具有可以通过以下手段来改善可靠性的结构：确保足够的绝缘距离，所述绝缘距离能够防止由于IC器件的小型化而导致的在具有较小单位单元尺寸的IC 器件中的有限面积内形成的多个导电图案之间发生短路；并还确保了多个导电图案的足够的接触面积。
根据一个方面，本公开涉及一种集成电路(IC)器件，包括：线结构，包括形成在衬底上的导线和覆盖所述导线的下绝缘覆盖图案；绝缘间隔物，覆盖线结构的侧壁；导电插塞，在第一水平方向上与所述导线间隔开，在所述导电插塞与所述导线之间具有绝缘间隔物；下绝缘围栏，在第一水平方向上与所述导线间隔开，在所述下绝缘围栏和所述导线之间具有绝缘间隔物，下绝缘围栏具有与所述导电插塞接触的侧壁；以及上绝缘围栏，包括覆盖所述下绝缘覆盖图案的上表面的第一部分和覆盖所述下绝缘围栏的上表面的第二部分，其中所述第二部分在垂直于所述第一水平方向的第二水平方向上的宽度不同于所述下绝缘围栏在所述第二水平方向上的宽度。
根据一个方面，本公开涉及一种集成电路(IC)器件，包括：一对线结构，包括在衬底上彼此平行延伸并在第一水平方向上彼此相邻的一对导线和覆盖所述一对导线的一对下绝缘覆盖图案；多个导电插塞，插入在所述一对线结构之间；多个下绝缘围栏，与所述一对导线之间的所述多个导电插塞交替，使得一个下绝缘围栏位于两个相邻的导电插塞之间；以及上绝缘围栏，具有网状结构，该网状结构与所述一对下绝缘覆盖图案中的每一个的上表面和所述多个下绝缘围栏中的每一个的上表面接触。
根据一个方面，本公开涉及一种集成电路(IC)器件，包括：多条导线，在衬底上彼此平行地延伸；多个下绝缘覆盖图案，覆盖多条导线；多个导电插塞，插入在多条导线之间，使得一个导电插塞位于两条相邻的导线之间；多个导电接地焊盘，形成在所述多个导电插塞上；多个下绝缘围栏，插入在所述多条导线之间，使得一个下绝缘围栏位于两条相邻的导线之间，所述多个下绝缘围栏包括与所述多个导电插塞的相应侧壁接触的侧壁；和上绝缘围栏，具有覆盖所述多个下绝缘覆盖图案和所述多个下绝缘围栏的网状结构，并包括多个孔，所述多个导电接地焊盘穿透所述多个孔。
附图说明
根据以下结合附图进行的详细描述，将更清楚地理解本发明构思的实施例，在附图中：
图1是用于解释根据本发明构思的一些示例实施例的集成电路 (IC)器件的存储器单元阵列区域的主要组件的示意性平面布局；
图2A是用于解释根据本发明构思的示例实施例的IC器件的横截面图，且图2B是图2A的一些区域的放大的横截面图；
图3是用于解释根据本发明构思的其他示例实施例的IC器件的横截面图；
图4A至图4Q是用于解释根据本发明构思的示例实施例的制造 IC器件的方法的横截面图；
图5A至图5D是示出形成图4G中所示的多个绝缘间隔物的方法的顺序工艺的横截面图；
图6A至图6H分别是图4J至图4Q的一些区域的放大的横截面图；
图7A至图7D是用于解释根据本发明构思的其他示例实施例的制造IC器件的方法的横截面图；
图8和图9分别是用于解释根据本发明构思的其他示例实施例的制造IC器件的方法的横截面图；和
图10A至图10E是用于解释根据本发明构思的其他示例实施例的制造IC器件的方法的横截面图。
具体实施方式
下文中，将参考其中示出本发明构思的示例性实施例的附图来更全面地描述本发明构思。附图中类似的附图标记表示类似的要素，并且将因此将省去它们的描述。
图1是用于解释根据本发明构思的一些示例实施例的集成电路 (IC)器件10的存储器单元阵列区域的主要组件的示意性平面布局。
参考图1，在IC器件10中，多个有源区ACT可以布置为在平面上在相对于X方向和Y方向的倾斜方向上纵向延伸。多条字线WL 可以跨越多个有源区ACT在X方向上彼此平行地纵向延伸。
在多条字线WL上，多条位线BL可以在与X方向相交的Y方向上彼此平行地纵向延伸。多条位线BL可以经由直接接触部DC连接到多个有源区ACT。被描述为在特定方向上“纵向”延伸的物品、层或者物品或层的部分具有在特定方向上的长度和与该方向垂直的宽度，其中长度大于宽度。
多个掩埋接触部BC可以形成在多条位线BL中彼此相邻的两条位线BL之间。可以在多个掩埋接触部BC上形成多个导电接地焊盘 LP。多个掩埋接触部BC和多个导电接地焊盘LP可以将形成在多条位线BL上的电容器的底部电极(未示出)连接到有源区ACT。多个导电接地焊盘LP中的每一个可以布置成至少部分地覆盖掩埋接触部 BC。
图2A是用于解释根据本发明构思的示例实施例的IC器件的横截面图，且图2B是图2A的一些区域的放大的横截面图。在图2A中， (a)是对应于沿图1的线A-A′截取的横截面的部分的一些组件的横截面图，并且(b)是与沿图1的线B-B′截取的横截面对应的部分的一些组件的横截面图。在图2B中，(a-1)是图2A中的点划线区域SP1 的放大横截面图，并且(a-2)是图2A中的点划线区域SP1的Y方向上的一部分的一些组件的放大横截面图，例如，对应于沿图1的线Y-Y′截取的横截面的部分。
图2A和图2B中所示的IC器件100可以构成图1所示的IC器件 10的一部分。IC器件100包括衬底110，其中多个有源区ACT由隔离层112限定。在形成于衬底110中的隔离沟槽T1内形成隔离层112。
根据一些示例实施例，衬底110可以包括硅，例如，单晶硅、多晶硅或非晶硅。根据一些其他示例实施例，衬底110可以包括选自Ge、 SiGe、SiC、GaAs、InAs和InP中的至少一种。根据一些示例实施例，衬底110可以包括导电区域，例如杂质掺杂阱或杂质掺杂结构。
在衬底110中形成多个字线沟槽T2，每个字线沟槽T2在第一水平方向(X方向)上纵向延伸，并且在多个字线沟槽T2内形成多个栅极介电层116、多条字线118和掩埋绝缘层120。多条字线118可以对应于图1的多条字线WL。
按照所述顺序在衬底110上形成第一绝缘层122、第二绝缘层124 和第三绝缘层126。第三绝缘层126在X方向上的宽度可以小于第一绝缘层122和第二绝缘层124中的每一个在X方向上的宽度。第一栅极绝缘层122、第二栅极绝缘层124和第三栅极绝缘层126中的每一个可以包括氧化物层、氮化物层或它们的组合。例如，第一绝缘层122 和第三绝缘层126均可以包括氧化硅层，且第二绝缘层124可以包括氮化硅层。
多个直接接触部DC可以分别布置在多个有源区ACT的相应部分上。多个线结构均可以在第三绝缘层126上和在多个直接接触部DC 上沿第二水平方向(Y方向)延伸。多个线结构中的每一个可以包括位线BL和覆盖位线BL的下绝缘覆盖图案136L。多个导电插塞160和多个下绝缘围栏144L可以在多条位线BL中的彼此相邻的一对位线 BL之间沿Y方向对准。多个导电插塞160可以填充形成在衬底110 中的多个第一凹陷空间R1，并且均可以在彼此相邻的一对位线BL之间沿竖直方向延伸。多个下绝缘围栏144L可以填充形成在掩埋绝缘层120的上表面中的多个第二凹陷空间R2，并且可以与多个导电插塞 160交替，使得一个下绝缘围栏144L位于两个相邻的导电插塞160之间。多个导电插塞160中的每一个在Y方向上的两个侧壁可以接触下绝缘围栏144L。沿Y方向对准的多个导电插塞160可以通过多个下绝缘围栏144L彼此绝缘。多个导电插塞160可以构成图1的多个掩埋接触部BC。下绝缘围栏144L的侧壁可以是基本竖直的。例如，下绝缘围栏144L的侧壁可以相对于衬底110的顶表面基本垂直。当涉及朝向、布局、位置、形状、尺寸、量或其他度量时本文所用术语(例如，“相同”、“相等”、“平面”、“共面”、“垂直”或“水平”)不必表示完全相同的朝向、布局、位置、形状、尺寸、量或其他度量，而是意在包含例如在由于制造工艺而可能发生的可接受变化内的几乎相同的朝向、布局、位置、形状、尺寸、量或其他度量。除非上下文或其他陈述另有说明，否则术语“基本上”在本文中可以用于强调该含义。
金属硅化物层172和导电接地焊盘LP可以按照所述顺序形成在多个线结构中的两个相邻线结构之间的导电插塞160上，每个线结构包括位线BL和下绝缘覆盖图案136L。例如，金属硅化物层172的底表面可以接触导电插塞160的顶表面，并且金属硅化物层172的顶表面可以接触导电接地焊盘LP的底表面。导电插塞160、金属硅化物层 172和导电接地焊盘LP可以构成在竖直方向(Z方向)上以柱形状延伸的接触结构。
多条位线BL可以经由直接接触部DC连接到有源区ACT。一个直接接触部DC和一对面向彼此的导电插塞160可以连接到多个有源区ACT中的不同有源区ACT，其中直接接触部DC位于该对面向彼此的导电插塞160之间。在一些实施例中，每个直接接触部DC的底表面可以相对于衬底110具有凸起形状。根据一些实施例，直接接触部DC可以包括Si、Ge、W、WN、Co、Ni、Al、Mo、Ru、Ti、TiN、 Ta、TaN、Cu或其组合。根据一些其他示例实施例，每个直接接触部DC可以包括外延硅层。
多条位线BL中的每一条可以包括按照所述顺序形成在衬底110 上的下导电层130、中间导电层132和上导电层134。例如，下导电层 130可以形成在第三绝缘层126上，中间导电层132可以形成在下导电层130上，且上导电层134可以形成在中间导电层132上。下导电层130的上表面和直接接触部DC的上表面可以在相同的水平面上延伸。尽管多条位线BL中的每一条具有图2A中的包括下导电层130、中间导电层132和上导电层134的三层结构，然而本发明构思不限于此。例如，多条位线BL中的每一条可以形成为单层、双层或多层(例如，四层或更多层)的堆叠。下导电层130可以包括导电多晶硅。中间导电层132和上导电层134中的每一个可以包括TiN、TiSiN、钨(W)、 W硅化物或其组合。例如，中间导电层132可以包括TiN和/或TiSiN，且上导电层134可以是钨(W)。下绝缘覆盖图案136L可以是氮化硅层。
多个导电插塞160均可以具有在位于衬底110上的位线BL之间的空间中沿竖直方向(Z方向)延伸的柱状。多个导电插塞160中的每一个的下表面可以接触有源区ACT。多个导电插塞160中的每一个的一部分可以位于比衬底110的上表面低的高度上，以便被掩埋在衬底110内。本文中使用的术语“高度”或“水平高度”是指沿竖直方向(Z方向或-Z方向)距衬底110的上表面的距离。多个接触插塞160 均可以包括杂质掺杂的半导体材料、金属、导电金属氮化物或其组合。
多条位线BL的两个侧壁、多个下绝缘覆盖图案136L的两个侧壁以及多个直接接触部DC的两个侧壁可以被多个绝缘间隔物SPC1覆盖。例如，绝缘间隔物SPC1可以接触多条位线BL的两个侧壁、多个绝缘覆盖图案136的两个侧壁以及多个直接接触部DC的两个侧壁。多个绝缘间隔物SPC1中的每一个可以在Y方向上延伸，以与多条位线BL平行。绝缘间隔物SPC1的顶表面可以与多个下绝缘覆盖图案 136L的顶表面处于相同的竖直高度。多个绝缘间隔物SPC1中的每一个可以是氧化物层、空气间隔物或它们的组合。本文中使用的术语“空气”是指包括大气或在制造过程中可能存在的其他气体在内的空间。
多个导电插塞160可以在X方向上与位线BL间隔开，其间具有绝缘间隔物SPCI，并且多个下绝缘围栏144L也可以在X方向上与位线BL间隔开，其间具有绝缘间隔物SPC1。
根据一些实施例，如图2B的(a-1)所示，多个绝缘间隔物SPC1 中的每一个可以包括绝缘衬里140、第一绝缘间隔物142A和第二绝缘间隔物142B，其按照所述顺序覆盖每条位线BL的侧壁。在一些实施例中，绝缘衬里140可以接触多条位线BL的整个侧壁和多个绝缘覆盖图案136的整个侧壁。第一绝缘间隔物142A可以形成在绝缘衬里 140上，且第二绝缘间隔物142B可以形成在第一绝缘间隔物142A上。绝缘衬里140、第一绝缘间隔物142A和第二绝缘间隔物142B可以在位线BL和多个导电插塞160之间平行于位线BL延伸。绝缘衬里140 可以是氮化硅层。第一绝缘间隔物142A可以是氧化硅层或空气间隔物。第二绝缘间隔物142B可以是氮化硅层。
上绝缘围栏154可以沿着平面(例如，XY平面)延伸，以覆盖多个下绝缘覆盖图案136L的上表面、多个绝缘间隔物SPC1的上表面以及多个下绝缘围栏144L的上表面。上绝缘围栏154可以具有网状结构，该网状结构接触多个下绝缘覆盖图案136L的上表面、多个绝缘间隔物SPC1的上表面以及多个下绝缘围栏144L的上表面。上绝缘围栏154包括多个孔154H。多个孔154H可以形成在分别与多个导电插塞160对应的位置处。上绝缘围栏154的侧壁可以是基本竖直的。例如，上绝缘围栏154的侧壁可以相对于衬底110的顶表面基本垂直。
在水平方向(例如，X方向或Y方向)上，形成在上绝缘围栏154 中的多个孔154H中的每一个的宽度可以大于每个导电插塞160的宽度。例如，形成在上绝缘围栏154中的多个孔154H中的每一个的Y 方向上的宽度可以大于多个导电插塞160中的每一个的宽度。
多个导电接地焊盘LP中的每一个包括第一部分和第二部分，第一部分在多个下绝缘围栏144L中彼此相邻的两个下绝缘围栏144L之间，且第二部分穿透多个孔154H之一，第二部分在Y方向上的宽度可以大于第一部分在Y方向上的宽度。每个第二部分在Y方向上的宽度可以大于每个导电插塞160的宽度。
上绝缘围栏154的下表面可以包括与多个下绝缘围栏144L的上表面接触的部分，以及与多个下绝缘覆盖图案136L的上表面接触的部分。上绝缘围栏154的下表面还可以包括与多个绝缘间隔物SPC1 的上表面接触的部分。例如，上绝缘围栏154的下表面的部分可以接触绝缘衬里140的上表面和第一绝缘间隔物142A的上表面的部分。
多个金属硅化物层172中的每一个可以插入每个导电插塞160和每个导电接地焊盘LP之间，并且可以与位线BL间隔开，在金属硅化物层172和位线BL之间具有绝缘间隔物SPC1。金属硅化物层172的第一侧表面可以与下绝缘围栏144L的侧表面接触，并且金属硅化物层172的第二侧表面可以与绝缘间隔物SPC1的侧表面接触。根据一些实施例，每个金属硅化物层172可以包括硅化钴、硅化镍或硅化锰。
多个导电接地焊盘LP中的每一个可以经由每个金属硅化物层 172连接到每个导电插塞160。多个导电接地焊盘LP均可以经由形成在上绝缘围栏154中的多个孔154H从多个下绝缘覆盖图案136L之间的空间延伸到上绝缘围栏154的上部空间，以覆盖上绝缘围栏154的上表面。多个导电接地焊盘LP中的每一个可以包括由上绝缘围栏154 围绕的部分和覆盖上绝缘围栏154的上表面的部分。多个导电接地焊盘LP的覆盖上绝缘围栏154的上表面的部分可以在竖直方向上与位线BL的相应部分和上绝缘围栏154的一部分重叠。
金属硅化物层172和导电接地焊盘LP可以布置成与导电插塞160 竖直地重叠。多个导电接地焊盘LP可以分别接触金属硅化物层172，并且可以穿过上绝缘围栏154的孔154H且均沿垂直方向(Z方向) 延伸。多个导电接地焊盘LP中的每一个可以包括导电阻挡层174和导电层176。导电阻挡层174可以包括Ti、TiN或其组合。导电层176 可以包括金属、金属氮化物，导电多晶硅或其组合。例如，导电层176 可以包括W。
多个下绝缘覆盖图案136L和上绝缘围栏154之间的多个第一界面192以及多个下绝缘围栏144L和上绝缘围栏154之间的多个第二界面194均可以在基本相同的水平高度上延伸。
多个导电插塞160中的每一个的上表面的高度可以低于多个第一界面192中的每一个的高度，并且还可以低于多个第二界面194中的每一个的高度。然而，本发明构思不限于此。根据一些示例实施例，IC器件100可以包括图8的多个导电插塞560来代替多个导电插塞160。多个导电插塞560中的每一个的上表面可以处于与每个第一界面192 的高度相同或相似的高度，或可以低于每个第一界面192的高度。根据一些其他实施例，IC器件100可以包括图9的多个导电插塞660来代替多个导电插塞160。多个导电插塞660中的每一个的上表面可以高于每个第一界面192的高度。根据多个导电插塞160、560和660 的上表面高度，覆盖多个导电插塞160、560和660的上表面的金属硅化物层172的高度可以变化。
多个下绝缘围栏144L均可以具有在衬底110上沿竖直方向(Z 方向)延伸的柱状。多个下绝缘围栏144L中的每一个可以具有与导电插塞160接触的侧壁。虽然在图2B的(a-2)中示出了多个下绝缘围栏144L中的每一个在Y方向上的两个侧壁均沿竖直方向(Z方向) 延伸的情况，但是本发明构思不限于此。例如，IC器件100可以包括多个下绝缘围栏444L来代替多个下绝缘围栏144L，每个下绝缘围栏 444L在Y方向上的两侧包括倾斜侧壁444SW，倾斜侧壁444SW从竖直方向(Z方向)倾斜，如图7D中的(a-2)所示。
上绝缘围栏154可以由与包括在多个下绝缘围栏144L中的材料具有相同或相似的蚀刻选择性的材料形成。例如，上绝缘围栏154可以是氮化硅、SiCN、SiBN或其组合。
上绝缘围栏154的覆盖每个下绝缘覆盖图案136L的上表面的部分在X方向上的宽度可以与下绝缘覆盖图案136L的宽度不同。上绝缘围栏154的面对每个导电接地焊盘LP的侧壁可以不与每个下绝缘覆盖图案136L的面对导电接地焊盘LP的侧壁直线对准。例如，如图2A的(a)和图2B的(a-1)所示，上绝缘围栏154的面对每个导电接地焊盘LP的侧壁可以朝向导电接地焊盘LP突出，即，沿X方向，比每个下绝缘覆盖图案136L的面对导电接地焊盘LP的侧壁更远。
上绝缘围栏154的下表面可以接触多个绝缘间隔物SPC1的上表面、多个下绝缘覆盖图案136L的上表面以及多个下绝缘围栏144L的上表面。多个绝缘间隔物SPC1的最上部高度可以不高于上绝缘围栏 154的下表面高度。
上绝缘围栏154的覆盖每个下绝缘围栏144L的上表面的部分在Y 方向上的宽度可以与下绝缘围栏144L的宽度不同。每个上绝缘围栏 154的侧壁和每个下绝缘围栏144L的侧壁可以不在竖直方向上以直线彼此对准。例如，如图2B的(a-2)所示，上绝缘围栏154的覆盖每个下绝缘围栏144L的上表面的部分在Y方向上的宽度W1可以小于下绝缘围栏144L在Y方向上的宽度W2。每个下绝缘围栏144L在Y 方向上的两个侧壁相比于上绝缘围栏154在Y方向上的两个侧壁可以在Y方向上突出的更远。
根据一些示例实施例，上绝缘围栏154可以由与多个下绝缘覆盖图案136L和多个下绝缘围栏144L中的至少一个的材料相同的材料形成。根据一些其他示例实施例，上绝缘围栏154可以由与多个下绝缘覆盖图案136L和多个下绝缘围栏144L中的至少一个的材料不同的材料形成。例如，上绝缘围栏154、多个下绝缘覆盖图案136L和多个下绝缘围栏144L均可以为氮化硅、SiCN、SiBN或其组合。根据一些实施例，多个下绝缘围栏144L和上绝缘围栏154可以由相同的材料形成。根据一些其他示例实施例，多个下绝缘围栏144L和上绝缘围栏154可以由彼此不同的材料形成。例如，上绝缘围栏154、多个下绝缘覆盖图案136L和多个下绝缘围栏144L均可以由氮化硅形成。作为另一示例，多个下绝缘覆盖图案136L和多个下绝缘围栏144L均可以是氮化硅，并且上绝缘围栏154可以是SiCN、SiBN或其组合。
如图1中所示，多个导电接地焊盘LP在平面图中可以是多个岛型图案的形状。多个导电接地焊盘LP可以通过绝缘层180彼此电绝缘，绝缘层180填充多个导电接地焊盘LP周围的绝缘空间180S。绝缘层180可以包括氮化硅层、氧化硅层或其组合。
根据一些实施例，多个导电接地焊盘LP中在Y方向上彼此相邻的两个导电接地焊盘LP之间的间隔可以小于多个导电接地焊盘LP中在X方向上彼此相邻的两个导电接地焊盘LP之间的间隔。因此，在 Y方向上彼此相邻的两个导电接地焊盘LP之间的绝缘空间180S的深度(参见图2B的(a-2))可以小于在X方向上彼此相邻的两个导电接地焊盘LP之间的绝缘空间180S的深度(参见图2A的(a))。因此，填充绝缘空间180S的绝缘层180的下表面高度可以根据衬底110上的位置而变化。如图2B中所示，绝缘层180的与每个下绝缘围栏144L 竖直重叠的部分的下表面的高度可以高于绝缘层180的与每个下绝缘覆盖图案136L竖直重叠的部分的下表面的高度。
如图2B的(a-2)所示，上绝缘围栏154的一部分可以插入下绝缘围栏144L和绝缘层180之间，并且下绝缘围栏144L的一部分、上绝缘围栏154的一部分和绝缘层180的一部分可以布置成彼此竖直重叠。上绝缘围栏154的上表面可以包括接触多个导电接地焊盘LP的部分和接触绝缘层180的部分。
以上参考图2A和图2B描述的IC器件100包括上绝缘围栏154 和多个下绝缘围栏144L，上绝缘围栏154具有形成在多个下绝缘覆盖图案136L上的网状结构。具有网状结构的上绝缘围栏154可以具有由单层形成的集成结构。因为上绝缘围栏154在水平方向(例如，Y方向)上具有比多个下绝缘围栏144L小的宽度，并且在上绝缘围栏 154中形成多个孔154H(参见图4O)，所述多个孔154H在水平方向上具有比多个接触空间CS大的宽度，所以可以增加多个导电接地焊盘 LP在水平方向上的横截面积，其中所述多个导电接地焊盘LP每个延伸通过多个孔154H。因此，可以减小多个导电接地焊盘LP的接触电阻，并且因此，可以改善可靠性。
图3是根据本发明构思的其它示例实施例的IC器件的横截面图。在图3的(a-1)和(a-2)中，示出了对应于图2B的(a-1)和(a-2) 中所示的横截面的部分的一些组件。图3中的与图1至图2B中的参考符号和数字相同的参考符号和数字表示相同的元件，因此本文中将省略它们的描述。
图3中所示的IC器件200可以构成图1中所示的IC器件10的一部分。IC器件200具有与图2A和图2B的IC器件100大部分相同的结构。然而，IC器件200包括上绝缘围栏754。上绝缘围栏754具有网状结构，其沿着平面(例如，X-Y平面)延伸，以覆盖多个下绝缘覆盖图案136L的上表面、多个绝缘间隔物SPC1的上表面以及多个下绝缘围栏144L的上表面。上绝缘围栏754包括多个孔754H。在水平方向(例如，Y方向)上，形成在上绝缘围栏754中的多个孔754H 中的每一个的宽度可以小于多个导电插塞760中的每一个的宽度。
上绝缘围栏754的覆盖每个下绝缘围栏144L的上表面的部分在Y 方向上的宽度3可以大于下绝缘围栏144L在Y方向上的宽度W2。上绝缘围栏754在Y方向上的两个侧壁相比于每个下绝缘围栏144L 在Y方向上的两个侧壁可以在Y方向上突出的更远。
在X方向上，上绝缘围栏754的宽度可以大于每个下绝缘覆盖图案136L的宽度。上绝缘围栏754的面对每个导电接地焊盘LP2的侧壁可以不与每个下绝缘覆盖图案136L的面对导电接地焊盘LP2的侧壁直线对准。例如，如图3的(a-1)所示，上绝缘围栏754的面对导电接地焊盘LP2的侧壁可以朝向导电接地焊盘LP2突出，即，沿X 方向，比下绝缘覆盖图案136L的面对导电接地焊盘LP2的侧壁更远。上绝缘围栏754的覆盖每个下绝缘覆盖图案136L的上表面的部分在X 方向上的宽度可以大于下绝缘覆盖图案136L的宽度。
多个导电接地焊盘LP2中的每一个可以经由每个金属硅化物层 772连接到每个导电插塞760。多个导电接地焊盘LP2均可以经由形成在上绝缘围栏754中的多个孔754H从多个下绝缘覆盖图案136L之间的空间延伸到上绝缘围栏754的上部空间，以覆盖上绝缘围栏154 的上表面。多个导电接地焊盘LP2中的每一个可以包括导电阻挡层 774和导电层776。导电阻挡层774和导电层776的详细结构分别与上面参考图2A和图2B描述的导电阻挡层174和导电层176的结构相同。
如图3的(a-2)所示，上绝缘围栏754的一部分可以插入下绝缘围栏144L和绝缘层780之间，并且下绝缘围栏144L的一部分、上绝缘围栏754的一部分和绝缘层780的一部分可以布置成彼此竖直重叠。
多个下绝缘覆盖图案136L和上绝缘围栏754之间的多个第一界面792以及多个下绝缘围栏144L和上绝缘围栏754之间的多个第二界面794均可以在基本相同的水平高度上延伸。多个导电插塞760中的每一个的上表面的高度可以低于多个第一界面792中的每一个的高度，并且还可以低于多个第二界面794中的每一个的高度。
根据一些示例实施例，多个导电接地焊盘LP2中在Y方向上彼此相邻的两个导电接地焊盘LP2之间的间隔可以小于多个导电接地焊盘 LP2中在X方向上彼此相邻的两个导电接地焊盘LP2之间的间隔。因此，在Y方向上彼此相邻的两个导电接地焊盘LP2之间的绝缘空间 780S的深度(参见图3的(a-2))可以小于在X方向上彼此相邻的两个导电接地焊盘LP3之间的绝缘空间780S的深度(参见图3的(a))。
上绝缘围栏754、多个导电插塞760、多个金属硅化物层772和绝缘层780的具体结构与分别在上面参考图2A和图2B描述的上绝缘围栏154、多个导电插塞160、多个金属硅化物层172和绝缘层180的具体结构大部分相同。
以上参考图3描述的IC器件200包括上绝缘围栏754和多个下绝缘围栏144L，上绝缘围栏754具有形成在多个下绝缘覆盖图案136L 上的网状结构。上绝缘围栏754可以在水平方向上具有比多个下绝缘围栏144L更大的宽度。因此，当由于IC器件的高度集成而在有限面积内形成占据相对大面积的多个导电接地焊盘LP2时，即使当多个导电接地焊盘LP2之间的距离减小时，也通过上绝缘围栏754确保了多个导电接地焊盘LP2之间的足够的绝缘距离，并且因此可以防止不希望的短路。相应地，可以提高IC器件200的可靠性。
图4A至图4Q是用于解释根据本发明构思的示例实施例的制造 IC器件的方法的横截面图。在图4A至图4Q中，(a)是对应于沿图1 的线A-A′截取的横截面的部分的一些组件的横截面图，并且(b)是与沿图1的线B-B′截取的横截面对应的部分的一些组件的横截面图。在图4G、图4K和图4P中，(c)是示出在对应的过程中获得的所得结构的一些组件的平面配置的平面图，并且可以对应于沿(a)和(b) 的线LV1-LV1′截取的平面配置。沿着图4G、图4K和图4P的(c)中的线Y-Y′截取的横截面可以对应于沿着图1的线Y-Y′截取的横截面。
图6A至图6H分别是图4J至图4Q的一些区域的放大的横截面图。在图6A至图6H中，(a-1)是图4J至图4Q中的(a)内的点划线区域SP1的放大横截面图，并且(a-2)是图4J至图4Q中的(a) 内的点划线区域SP1的Y方向上的一部分的一些组件的放大横截面图，例如，对应于沿图1的线Y-Y′截取的横截面的部分。
现在将参考图4A至图4Q和图6A至图6H描述制造图2A和图 2B的IC器件100的方法。
参考图4A，在衬底110中形成隔离沟槽T1，并且在隔离沟槽T1 中形成隔离层112。可以通过隔离层112在衬底110中限定有源区ACT。隔离层112可以包括氧化物层、氮化物层或其组合。
可以在衬底110中形成多个字线沟槽T2。多个字线沟槽T2可以在X方向上彼此平行地延伸，并且可以具有跨越有源区ACT延伸的线形。如图4A中的横截面图(b)所示，为了形成多个字线沟槽T2，其中每个字线沟槽T2在其底表面处具有台阶，隔离层112和衬底110 可以分别通过单独的蚀刻工艺蚀刻，因此具有不同的蚀刻深度。可以清洁其中形成多个字线沟槽T2的所得结构，然后可以在所述多个字线沟槽T2中的每一个中按照所述顺序形成栅极介电层116、字线118 和掩埋绝缘层120。根据一些实施例，在形成多条字线118之前或之后，可以在多条字线118中的每一个的两侧将杂质离子注入到衬底110 中，从而在多个有源区ACT的上部中形成多个源/漏区114。
栅极介电层116可以包括选自氧化硅层、氮化硅层、氮氧化硅层、氧化物/氮化物/氧化物(ONO)或具有比氧化硅层更高的介电常数的高k介电层中的至少一种。例如，栅极介电层116可以具有约10至约 25的介电常数。根据一些实施例，栅极介电层116可以是HfO2、Al2O3、 HfAlO3、Ta2O3、TiO2或其组合。多条字线118中的每一个可以是Ti、TiN、Ta、TaN、W、WN、TiSiN、WSiN或其组合。多个掩埋绝缘层 120中的每一个可以是氧化硅层、氮化硅层、氮氧化硅层或其组合。
按照所述顺序在多个掩埋绝缘层120和衬底110上形成第一绝缘层122、第二绝缘层124和第三绝缘层126。
参考图4B，在第三绝缘层126上形成下导电层130。下导电层130 可以包括掺杂的多晶硅。
参考图4C，在下导电层130上形成掩模图案MP1，接着蚀刻经由掩模图案MP1的开口MH暴露的下导电层130，然后，蚀刻所得到的暴露的衬底110的一部分和隔离层112的一部分，从而形成暴露衬底110的有源区ACT的直接接触孔DCH。掩模图案MP1可以包括氧化物层、氮化物层或其组合。可以使用光刻工艺来形成掩模图案MP1。
参考图4D，去除掩模图案MP1(参见图4C)，并且在直接接触孔DCH中形成直接接触部DC。
在形成直接接触部DC的工艺的示例中，可以在直接接触孔DCH 中和下导电层130上形成厚度足以填充直接接触孔DCH的导电层，并且导电层可以被回蚀，使得导电层仅保留在直接接触孔DCH中。用于形成直接接触部DC的导电层可以包括掺杂的多晶硅，但不限于此。
参考图4E，按照所述顺序在下导电层130和直接接触部DC上形成中间导电层132、上导电层134和绝缘覆盖层136A。
中间导电层132和上导电层134中的每一个可以是TiN、TiSiN、 W、W硅化物或其组合。根据一些实施例，中间导电层132可以是TiSiN，且上导电层134可以是W。绝缘覆盖层136A可以是氮化硅层。
参考图4F，使用蚀刻掩模(未示出)来部分地蚀刻在图4E的所得结构中的绝缘覆盖层136A、上导电层134、中间导电层132、下导电层130和直接接触部DC中的每一个，从而形成多条位线BL和覆盖多条位线BL的多个初步绝缘覆盖图案136。多条位线BL可以包括下导电层130、中间导电层132和上导电层134的相应其余部分。多条位线BL和多个初步绝缘覆盖图案136中的每一个可以形成为在Y 方向上纵向延伸的线图案。在形成多条位线BL之后，直接接触孔DCH 可以在直接接触部DC周围再次部分地暴露。
当蚀刻下导电层130以形成多条位线BL时，也可能由于过度蚀刻而蚀刻下导电层130正下方的第三绝缘层126，因此仅可以保留由多条位线BL覆盖的第三绝缘层126的一部分，并且第二绝缘层124 的上表面可以在多条位线BL的外围处被暴露。
参考图4G，形成多个绝缘间隔物SPC1以覆盖多条位线BL的侧壁、多个初步绝缘覆盖图案136的侧壁以及多个直接接触部DC的侧壁。多个绝缘间隔物SPC1可以形成为填充多个直接接触孔DCH的空的空间。
多个绝缘间隔物SPC1中的每一个可以在Y方向上平行于多条位线BL延伸，以覆盖多条位线BL中的每一条的两个侧壁。在图4G的平面图(c)中，为了更好地理解，多条字线118由虚线标记。
图5A至图5D是示出形成图4G中所示的多个绝缘间隔物SPC1 的方法的顺序工艺的横截面图。在图5A至图5D中，对应于图4G中的点划线区域SP的区域被放大并示出。
参考图4G和图5A，绝缘衬里140形成在图4F的所得结构的整个表面上以共形地覆盖图4F的所得结构中的多条位线BL的暴露表面、多个初步绝缘覆盖图案136的暴露表面、多个直接接触部DC的暴露表面和第二绝缘层124的暴露表面。绝缘衬里140可以是氮化硅层。
参考图5B，在绝缘衬里140上形成下绝缘掩埋图案(未示出)以填充直接接触孔DCH的其余空间并同时覆盖多个直接接触部DC的相应侧壁，然后形成覆盖下绝缘掩埋图案和绝缘衬里140的侧壁的第一绝缘间隔物层142AL。第一绝缘间隔物层142AL可以覆盖多条位线BL、多个初步绝缘覆盖图案136、多个直接接触部DC和第二绝缘层 124，其间具有绝缘衬里140。第一绝缘间隔物层142AL可以是氧化硅层。
参考图5C，通过在图5B的所得结构中回蚀第一绝缘间隔物层 142AL，形成覆盖多条位线BL的相应两个侧壁的多个第一绝缘间隔物142A。在回蚀第一绝缘间隔物层142AL的同时，还可能由于过度蚀刻而在第二绝缘层124(参见图4G)上部分地去除绝缘衬里140。绝缘衬里140可以保留在每条位线BL和每个第一绝缘间隔物142A 之间，以及在每个初步绝缘覆盖图案136和第一绝缘间隔物142A之间。
参考图5D，通过使用与形成多个第一绝缘间隔物142A的工艺类似的工艺，来在多个第一绝缘间隔物142A上形成多个第二绝缘间隔物 142B，从而获得多个绝缘间隔物SPC1。多个第二绝缘间隔物142B中的每一个可以是氮化硅层。
再次参考图4G，在形成多个绝缘间隔物SPC1之后，在Y方向上延伸的每个线空间LS可以被限定在包括多条位线BL和多个初步绝缘覆盖图案136的多个线结构之间的第二绝缘层124上。
参考图4H，通过多个线空间LS内的多个绝缘间隔物SPC1暴露的结构被部分地去除，从而形成多个第一凹陷空间R1和多个第二凹陷空间R2，第一凹陷空间R1暴露多条位线BL之间的衬底110的有源区ACT，且第二凹陷空间R2暴露多条位线BL之间的多个掩埋绝缘层120。
根据一些实施例，多个第一凹陷空间R1和多个第二凹陷空间R2 可以通过各向异性蚀刻、各向同性蚀刻或其组合形成。有源区ACT 可以经由多个第一凹陷空间R1的下表面暴露，并且掩埋绝缘层120 可以经由多个第二凹陷空间R2的下表面暴露。
参考图4I，在多条位线BL之间形成多个牺牲层330以填充多个线空间LS。
多个牺牲层330可以包括具有与多个初步绝缘覆盖图案136不同蚀刻选择性的材料。例如，多个初步绝缘覆盖图案136可以是氮化硅层，并且多个牺牲层330可以是氧化硅层。然而，本发明构思不限于此。
参考图4J，通过去除多个牺牲层330的覆盖多个掩埋绝缘层120 的相应部分，在多条位线BL之间形成多个绝缘围栏空间FS。结果，掩埋绝缘层120可以经由多个绝缘围栏空间FS暴露在多个第二凹陷空间R2的下表面处。此后，形成多个初步绝缘围栏144以填充多个第二凹陷空间R2和多个绝缘围栏空间FS。
图6A是图4J的所得结构的一些区域的放大的横截面图。
参考图4J和图6A，多个初步绝缘覆盖图案136的上表面、多个牺牲层330的上表面和多个初步绝缘围栏144的上表面均可以在基本相同的高度上延伸。用于形成多个初步绝缘围栏144的材料可以与用于形成多个初步绝缘覆盖图案136的材料具有相同或相似的蚀刻选择性，并且可以与用于形成多个牺牲层330的材料具有不同的蚀刻选择性。例如，多个牺牲层330可以是氧化硅层，并且多个初步绝缘围栏 144和多个初步绝缘覆盖图案136可以是氮化硅层。然而，本发明构思不限于此。
参考图4K，通过将多个牺牲层330周围的多个初步绝缘覆盖图案 136的上表面和多个初步绝缘围栏144的上表面去除一定厚度来形成多个下绝缘覆盖图案136L和多个下绝缘围栏144L。为此，可以执行使用多个牺牲层330的蚀刻选择性与多个初级绝缘覆盖图案136和多个初级绝缘围栏144的蚀刻选择性之间的差异的蚀刻工艺。
图6B是图4K的所得结构的一些区域的放大的横截面图。
参考图4K和图6B，多个下绝缘覆盖图案136L和多个下绝缘围栏144L中的每一个的上表面高度LV2可以低于多个牺牲层330的上表面高度LV3。
根据一些示例实施例，在用于将多个初步绝缘覆盖图案136和多个初步绝缘围栏144中的每一个去除一定厚度以形成多个下绝缘覆盖图案136L和多个下绝缘围栏144L的蚀刻工艺期间，多个绝缘间隔物 SPC1也可以从它们的上表面中的每一个去除一定厚度，因此可以具有减小的高度。根据一些示例实施例，在将多个绝缘间隔物SPC1中的每一个去除一定厚度之后，多个绝缘间隔物SPC1的上表面高度可以与多个下绝缘覆盖图案136L的上表面高度LV2几乎相同或相似。根据一些示例实施例，当如图5D所示多个绝缘间隔物SPC1中的每一个包括绝缘衬里140、第一绝缘间隔物142A和第二绝缘间隔物142B 时，绝缘衬里140和第二绝缘间隔物142B可以包括与多个初步绝缘覆盖图案136相同或相似的材料，并且第一绝缘间隔物142A可以包括与多个牺牲层330相同或相似的材料。在这种情况下，因为第一绝缘间隔物142A具有相对小的厚度，而绝缘衬里140和第二绝缘间隔物142B中的每一个的上部与多个初步绝缘覆盖图案136的相应上部一起被部分地去除，第一绝缘间隔物142A的上部也可以被部分地去除，因此具有减小的高度。
在正执行用于形成多个下绝缘覆盖图案136L和多个下绝缘围栏 144L的蚀刻工艺期间，可以部分地消耗在蚀刻气氛下暴露的多个牺牲层330的上突起。因此，在形成多个下绝缘覆盖图案136L和多个下绝缘围栏144L之后，多个牺牲层330中的每一个的横截面轮廓可以具有与在形成多个下绝缘覆盖图案136L和多个下绝缘围栏144L之前的多个牺牲层330中的每一个的横截面轮廓不同的形状。在形成多个下绝缘覆盖图案136L和多个下绝缘围栏144L之后，可以清洁所获得的所得结构。
参考图4L，在形成有多个下绝缘覆盖图案136L和多个下绝缘围栏144L的所得结构的整个表面上形成牺牲间隔物层340。
图6C是图4L的所得结构的一些区域的放大的横截面图。
参考图4L和图6C，牺牲间隔物层340可以延伸以共形地覆盖图 4K的所得结构中的多个下绝缘覆盖图案136L的暴露表面、多个下绝缘围栏144L的暴露表面以及多个绝缘间隔物SPC1的暴露表面。牺牲间隔物层340可以包括与多个牺牲层330相同或相似的材料，例如氧化硅。
参考图4M，回蚀牺牲间隔物层340以形成覆盖多个牺牲层330 的上侧壁的多个牺牲间隔物340S。
图6D是图4M的所得结构的一些区域的放大的横截面图。
参考图4M和图6D，在形成多个牺牲间隔物340S之后，可以通过多个牺牲间隔物340S限定暴露多个下绝缘覆盖图案136L的上表面和多个下绝缘围栏144L的上表面的上绝缘空间UIS。上绝缘空间UIS 可以具有沿着平面(例如，X-Y平面)的网状结构。
参考图4N，上绝缘围栏154形成为填充图4M的上绝缘空间UIS。
图6E是图4N的所得结构的一些区域的放大的横截面图。
参考图4N和图6E，上绝缘围栏154可以覆盖多个下绝缘覆盖图案136L的上表面、多个下绝缘围栏144L的上表面以及多个绝缘间隔物SPC1的上表面。上绝缘围栏154可以具有沿着平面(例如，X-Y 平面)的网状结构。
上绝缘围栏154可以是与用于形成多个牺牲层330和多个牺牲间隔物340S的材料不同的材料。上绝缘围栏154可以是用于形成多个下绝缘围栏144L的材料具有相同或相似的蚀刻选择性的材料。例如，上绝缘围栏154可以是氮化硅、SiCN、SiBN或其组合。
为了形成上绝缘围栏154，可以在图4M的所得结构上形成厚度足以填充上绝缘空间UIS的绝缘层，然后，可以去除一定厚度的绝缘层的上部，以暴露多个牺牲层330的相应上表面。上绝缘围栏154可以具有平坦化的上表面。
参考图4O，通过从图4N的所得结构中选择性地去除多个牺牲层 330和多个牺牲间隔物340S来形成多个接触空间CS。
图6F是图4O的所得结构的一些区域的放大的横截面图。
参考图4O和图6F，可以使用湿法蚀刻工艺来选择性地去除多个牺牲层330和多个牺牲间隔物340S。在选择性地去除多个牺牲层330 和多个牺牲间隔物340S的同时，可以部分地消耗在湿法蚀刻气氛下暴露的上绝缘围栏154的上突起。因此，在形成多个接触空间CS之后的上绝缘围栏154的横截面轮廓可以具有与其在去除多个牺牲层 330和多个牺牲间隔物340S之前的形状不同的形状。上绝缘围栏154 可以包括与多个接触空间CS连通的多个孔154H。例如，多个孔154H 可以与多个接触空间CS连接或对多个接触空间CS开放。
参考图4P，形成多个导电插塞160以填充多个第一凹陷空间R1，并且还填充多条位线BL之间的多个接触空间CS的部分。
图6G是图4P的所得结构的一些区域的放大的横截面图。
参考图4P和图6G，为了形成多个导电插塞160，形成填充多个第一凹陷空间R1和多个接触空间CS并覆盖图4O的所得结构中的上绝缘围栏154的上表面的导电层，然后通过回蚀部分地去除导电层的上部，因此可以暴露上绝缘围栏154，并且可以再次清空入口侧上的多个接触空间CS的相应上部空间。因为形成在上绝缘围栏154中的多个孔154H中的每一个的水平方向上的宽度大于多个接触空间CS 中的每一个的宽度，所以用于在多个接触空间CS内形成多个导电插塞160的沉积可以相对平滑地执行，并且可以获得具有优异掩埋结构的多个导电插塞160。多个导电插塞160可以包括掺杂的多晶硅。接地焊盘空间LPS可以保留在多个导电插塞160中的每一个的上表面上。形成在上绝缘围栏154中的多个孔154H可以与多个接地焊盘空间 LPS连通。例如，多个孔154H可以与多个接地焊盘空间LPS连接或对多个接地焊盘空间LPS开放。
参考图4Q，多个金属硅化物层172形成在经由形成在上绝缘围栏 154中的多个孔154H(参见图4P)暴露的多个导电插塞160上，并且多个导电接地焊盘LP形成在多个金属硅化物层172上以填充多个接地焊盘空间LPS和形成在上绝缘围栏154中的多个孔154H。
图6H是图4Q的所得结构的一些区域的放大的横截面图。
参考图4Q和图6H，多个导电接地焊盘LP可以在多条位线BL 和上绝缘围栏154上方延伸，以便与多条位线BL的一部分和上绝缘围栏154的一部分竖直地重叠。多个导电接地焊盘LP中的每一个可以包括导电阻挡层174和导电层176。
为了形成多个导电接地焊盘LP，在依次形成导电阻挡层174和导电层176以覆盖其上形成有金属硅化物层172的所得结构之后，暴露出导电层176的相应部分的掩模图案(未示出)可以形成在导电层176 上，并且可以使用掩模图案作为蚀刻掩模来蚀刻导电层176、导电阻挡层174以及在导电阻挡层174和导电层176周围的绝缘层。多个导电接地焊盘LP包括导电阻挡层174和导电层176的其余部分。掩模图案可以包括但不限于包括氮化物层、氧化物层、多晶硅层或其组合的硬掩模。
多个导电接地焊盘LP可以形成为多个岛状图案。当导电阻挡层 174、导电层176以及导电阻挡层174和导电层176周围的绝缘层被蚀刻以形成多个导电接地焊盘LP时，也可以在多个导电接地焊盘LP周围去除上绝缘围栏154的一部分、多个下绝缘覆盖图案136L的一部分、多个下绝缘围栏144L的一部分以及多个绝缘间隔物SPC1中的每一个的一部分，因此暴露多个导电接地焊盘LP的侧壁的绝缘空间 180S可以设置在多个导电接地焊盘LP周围。根据一些示例实施例，多个导电接地焊盘LP中在Y方向上彼此相邻的两个导电接地焊盘LP之间的距离D1可以小于多个导电接地焊盘LP中在X方向上彼此相邻的两个导电接地焊盘LP之间的距离D2。因此，在Y方向上彼此相邻的两个导电接地焊盘LP之间的绝缘空间180S的深度(参见图6H 的(a-2))可以小于在X方向上彼此相邻的两个导电接地焊盘LP之间的绝缘空间180S的深度(参见图4Q的(a))。
多个导电接地焊盘LP周围的绝缘空间180S可以填充有绝缘层 180并且使多个导电接地焊盘LP彼此电绝缘。绝缘层180在Y方向上的宽度可以小于绝缘层180在X方向上的宽度。绝缘层180的下表面高度可以根据衬底110上的位置而变化。根据一些实施例，如图6H所示，绝缘层180的与多个下绝缘围栏144L竖直重叠的部分的下表面的高度可以高于绝缘层180的与多个导电插塞160竖直重叠的部分的下表面的高度。
此后，可以在绝缘层180上形成能够电连接到多个导电接地焊盘 LP的多个电容器下电极。
根据一些示例实施例，在形成多个导电接地焊盘LP之后并且在绝缘空间180S填充有绝缘层180之前，多个绝缘间隔物SPC1的相应部分(例如，多个第一绝缘间隔物142A)可以通过湿法蚀刻被去除，并且因此多个第一绝缘间隔物142A中的每一个的至少一部分可以用空气间隔代替。此后，绝缘空间180S可以填充有绝缘层180，以限定空气间隔的相应上限。
根据上面参考图4A至图4Q、图5A至图5D和图6A至图6H描述的制造IC器件100的方法，在形成多个导电插塞160之前，通过如上参考图4K和图6B所述将多个初步绝缘覆盖图案136和多个初步绝缘围栏144中的每一个的上表面去除一定深度来形成多个下绝缘覆盖图案136L和多个下绝缘围栏144L，并且如上参考图4O和图6F所述形成具有集成网状结构的上绝缘围栏154，所述集成网状结构覆盖多个下绝缘覆盖图案136L和多个下绝缘围栏144L。因为上绝缘围栏154 包括多个孔154H，每个孔154H在水平方向上具有比多个接触空间 CS中的每一个更大的宽度，所以可以平滑地执行多个导电插塞160 的形成工艺、多个金属硅化物层172的形成工艺以及多个导电接地焊盘LP的形成工艺，并且可以形成具有优异掩埋结构的导电层。因此，多个导电插塞160、多个金属硅化物层172和多个导电接地焊盘LP 可以有助于降低接触电阻。
图7A至图7D是用于解释根据本发明构思的其他示例实施例的制造IC器件的方法的横截面图。图7A至图7D示出了根据顺序工艺对应于图6A至图6H的横截面(a-1)和(a-2)的部分的一些组件。图 7A至图7D中的与图6A至图6H中的参考符号和数字相同的参考符号和数字表示相同的元件，因此本文中将省略它们的描述。
参考图7A，执行如上参考图4A至图4J所述的工艺。然而，在本实施例中，当通过根据与上面参考图4J描述的方法类似的方法蚀刻多个牺牲层330来形成多个孔时，倾斜侧壁330W可以形成在多个牺牲层330上。此后，可以在由牺牲层330的倾斜侧壁330W限定的多个孔内形成多个初步绝缘围栏444。多个初步绝缘围栏444可以具有面对多个牺牲层330的倾斜侧壁330W的倾斜侧壁444SW。多个初步绝缘围栏444均可以具有如下形状：Y方向上的宽度沿自Z方向远离衬底110的方向逐渐增加。多个初步绝缘围栏444的具体结构与多个初步绝缘围栏144的上述具体结构大部分相同。
参考图7B，根据与上面参考图4K描述的方法类似的方法，多个牺牲层330周围的多个初步绝缘覆盖图案136、多个绝缘间隔物SPCI 和多个初步绝缘围栏444从其各自的上表面去除一定厚度，从而形成多个下绝缘覆盖图案136L和多个下绝缘围栏444L。此时，可以部分地去除图7A的多个初步绝缘围栏444中的每一个在Y方向具有相对较大宽度的上部，并且可以保留图7A的多个初步绝缘围栏444中的每一个在Y方向具有相对较小宽度的下部以用作多个下绝缘围栏 444L中的每一个。
参考图7C，通过执行与上面参考图4L和图4M描述的工艺类似的工艺，相对于图7B的所得结构形成覆盖多个牺牲层330的相应上侧壁的多个牺牲间隔物440S。多个牺牲间隔物440S可以具有与上面参考图4M描述的多个牺牲间隔物340S的结构大部分相同的结构。
参考图7D，类似于上面参考图4N和图4O给出的描述，通过选择性地去除多个牺牲层330和多个牺牲间隔物440S，在衬底110上形成多个接触空间CS，并且形成上绝缘围栏454以覆盖多个下绝缘覆盖图案136L的上表面和多个下绝缘围栏444L的上表面。上绝缘围栏454 可以具有沿着平面(例如，X-Y平面)的网状结构。上绝缘围栏454 的具体结构与上面参考图4N描述的上绝缘围栏154的结构大部分相同。
图8和图9是用于解释根据本发明构思的其他示例实施例的制造 IC器件的方法的横截面图。图8和图9示出了对应于图6A至图6H 的横截面(a-1)和(a-2)的部分的一些组件。图8和图9中的与图 6A至图6H中的参考符号和数字相同的参考符号和数字表示相同的元件，因此本文中将省略它们的描述。
参考图8，可以形成多个导电插塞560来代替上面参考图4P和图6G描述的多个导电插塞160。多个导电插塞560中的每一个的上表面高度LV4可以接近多个下绝缘覆盖图案136L和多个下绝缘围栏144L 中的每一个的上表面高度LV2。例如，上表面高度LV4可以与上表面高度LV2相同或相似，或者可以略低于上表面高度LV2。因此，当如上参考图4Q和图6H所述在多个导电插塞560上形成多个金属硅化物层172时，多个金属硅化物层172可以形成在接近上表面高度LV2的高度上。
因为多个导电插塞560的相应上表面与上绝缘围栏154的孔154H 相邻，其中每个孔在水平方向上具有相对较大的宽度，所以可以平滑地执行如上参考图4Q和图6H所述的形成多个金属硅化物层172的工艺和形成多个导电接地焊盘LP的工艺。
参考图9，可以形成多个导电插塞660来代替上面参考图4P和图 6G描述的多个导电插塞160。多个导电插塞660中的每一个的上表面高度LV5可以高于多个下绝缘覆盖图案136L和多个下绝缘围栏144L 中的每一个的上表面高度LV2。因此，多个导电插塞660的相应上表面可以布置在上绝缘围栏154的孔154H内，其中所述孔154H中的每一个在水平方向上具有相对较大的宽度。因此，可以平滑地执行如上参考图4Q和图6H所述的形成多个金属硅化物层172的工艺和形成多个导电接地焊盘LP的工艺。
本发明构思不限于图4P和图6G中所示的多个导电插塞160的形成、图8中所示的多个导电插塞560的形成或图9中所示的多个导电插塞660的形成。例如，可以在多个接触空间CS和多个孔154H内不同地选择多个导电插塞中的每一个的上表面高度，其中如图4O和图6F所示多个孔154H与多个接触空间CS连通。
图10A至图10E是用于解释根据本发明构思的其他示例实施例的制造IC器件的方法的横截面图。图10A至图10E示出了对应于图6A 至图6H的横截面(a-1)和(a-2)的部分的一些组件。图10A至图 10E中的与图6A至图6H中的参考符号和数字相同的参考符号和数字表示相同的元件，因此本文中将省略它们的描述。
参考图10A，在根据与上面参考图4J和图6A描述的方法相同的方法执行形成多个初步绝缘围栏144的工艺之后，根据上面参考图4K 和图6B给出的相同描述，将多多个牺牲层330周围的个初步绝缘覆盖图案136和多个初步绝缘围栏144从其各自的上表面去除一定厚度，从而形成多个下绝缘覆盖图案136L和多个下绝缘围栏144L。
此后，通过减小多个牺牲层330中的每一个的上部330U的水平方向上的宽度来形成多个牺牲图案330P，其中上部330U突出得比多个下绝缘覆盖图案136L和多个下绝缘围栏144L高。为了减小多个牺牲层330中的每一个的上部330U的宽度，可以选择性地各向同性地蚀刻上部330U的表面的一部分。多个牺牲图案330P中的每一个的上部330U的水平方向(例如，X和Y方向)上的宽度小于多个牺牲图案330P中的每一个的下部330L的水平方向上的宽度。在图10A中，为了更好地理解，多个牺牲图案330P由虚线标记。
在形成多个牺牲图案330P之后，可以通过多个牺牲图案330P在多个下绝缘覆盖图案136L中的每一个上限定第一上绝缘空间710A，并且可以通过多个牺牲图案330P在多个下绝缘围栏144L中的每一个上限定第二上绝缘空间710B。多个第一上绝缘空间710A可以与多个第二上绝缘空间710B连通。每个第一上绝缘空间710A在X方向上的宽度可以大于每个下绝缘覆盖图案136L在X方向上的宽度，并且每个第二上绝缘空间710B在Y方向上的宽度可以大于每个下绝缘围栏144L在Y方向上的宽度。
参考图10B，在图10A的所得结构上形成上绝缘围栏754，以填充多个第一上绝缘空间710A和多个第二上绝缘空间710B。
上绝缘围栏754可以使用与上面参考图4N和图6E描述的形成上绝缘围栏154的工艺类似的工艺来形成。上绝缘围栏754的具体结构与上绝缘围栏154的上述具体结构大部分相同。然而，上绝缘围栏754 可以在X方向上具有比每个下绝缘覆盖图案136L更大的宽度，并且在Y方向上具有比每个下绝缘围栏144L更大的宽度。
参考图10C，通过使用与上面参考图4O和图6F描述的方法类似的方法，从图10B的所得结构中选择性地去除多个牺牲图案330P来在衬底110上形成多个接触空间CS2。上绝缘围栏754可以具有与多个接触空间CS2连通的多个孔754H，并且可以沿着平面(例如，X-Y 平面)形成网状结构。在水平方向(例如，X方向或Y方向)上，形成在上绝缘围栏754中的多个孔754H中的每一个的宽度可以小于多个导电空间CS2中的每一个的宽度。
参考图10D，根据与上面参考图4P和图6G描述的形成多个导电插塞160的方法类似的方法，在图10C的所得结构中的多条位线BL 之间形成多个导电插塞760。
在形成多个导电插塞760之后，接地焊盘空间LPS2可以保留在多个导电插塞760中的每一个的上表面上。形成在上绝缘围栏754中的多个孔754H可以与多个接地焊盘空间LPS2连通。多个导电插塞 760可以包括掺杂的多晶硅。
尽管图10D示出了多个导电插塞760中的每一个的上表面高度低于多个下绝缘覆盖图案136L和多个下绝缘围栏144L中的每一个的上表面高度，然是本发明构思不限于此。例如，类似于上面参考图8和图9给出的多个导电插塞560的上表面高度和多个导电插塞660的上表面高度的描述，多个导电插塞760的上表面高度可以变化。
参考图10E，以与上面参考图4Q和图6H描述的方法类似的方法，多个金属硅化物层772形成在经由形成在上绝缘围栏754中的多个孔 754H(参见图10D)暴露的多个导电插塞760上，在多个金属硅化物层772上形成多个导电接地焊盘LP2以填充多个接地焊盘空间LPS2 和多个孔754H，并且形成绝缘层780以填充多个导电接地焊盘LP2 周围的绝缘空间780S。多个导电接地焊盘LP2中的每一个可以包括导电阻挡层774和导电层776。
多个金属硅化物层772、多个导电接地焊盘LP2和绝缘层780的具体结构与上述多个金属硅化物层172、多个导电接地焊盘LP和绝缘层180的具体结构大部分相同。绝缘层780的下表面高度可以根据衬底110上的位置而变化。根据一些实施例，绝缘层780的与多个下绝缘围栏144L竖直重叠的部分的下表面的高度可以高于绝缘层780的与多个导电插塞760竖直重叠的部分的下表面的高度。
此后，可以在绝缘层780上形成能够电连接到多个导电接地焊盘 LP2的多个电容器下电极。
根据以上参考图10A至图10E所述的制造IC器件200的方法，当由于IC器件的高度集成而在有限面积内形成占据相对大面积的多个导电接地焊盘LP2时，即使当多个导电接地焊盘LP2之间的距离减小时，也可以通过上绝缘围栏754确保了多个导电接地焊盘LP2之间的足够的绝缘距离。相应地，可以提高IC器件200的可靠性。
尽管已经参考本发明构思的示例性实施例具体示出和描述了本发明构思，但本领域普通技术人员将理解，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以进行形式和细节上的多种改变。

Claims (20)

1.一种集成电路IC器件，包括：
线结构，包括形成在衬底上的导线和覆盖所述导线的下绝缘覆盖图案；
绝缘间隔物，覆盖所述线结构的侧壁；
导电插塞，在第一水平方向上与所述导线间隔开，在所述导电插塞与所述导线之间具有所述绝缘间隔物；
下绝缘围栏，在所述第一水平方向上与所述导线间隔开，在所述下绝缘围栏和所述导线之间具有所述绝缘间隔物，所述下绝缘围栏具有与所述导电插塞接触的侧壁；以及
上绝缘围栏，包括覆盖所述下绝缘覆盖图案的上表面的第一部分和覆盖所述下绝缘围栏的上表面的第二部分，其中所述第二部分在垂直于所述第一水平方向的第二水平方向上的宽度不同于所述下绝缘围栏在所述第二水平方向上的宽度。
2.根据权利要求1所述的IC器件，其中所述上绝缘围栏的所述第二部分在所述第二水平方向上的宽度小于所述下绝缘围栏在所述第二水平方向上的宽度。
3.根据权利要求1所述的IC器件，其中所述上绝缘围栏的所述第二部分在所述第二水平方向上的宽度大于所述下绝缘围栏在所述第二水平方向上的宽度。
4.根据权利要求1所述的IC器件，其中所述下绝缘围栏和所述上绝缘围栏由相同材料形成。
5.根据权利要求1所述的IC器件，其中所述下绝缘围栏和所述上绝缘围栏由不同材料形成。
6.根据权利要求1所述的IC器件，其中所述导电插塞的上表面的高度低于所述下绝缘栅和所述上绝缘围栏之间的界面的高度。
7.根据权利要求1所述的IC器件，其中所述导电插塞的上表面的高度高于所述下绝缘栅和所述上绝缘围栏之间的界面的高度。
8.根据权利要求1所述的IC器件，还包括：
导电接地焊盘，布置在所述导电插塞上，以与所述导电插塞竖直重叠，
其中所述导电接地焊盘包括被所述上绝缘围栏围绕的部分。
9.根据权利要求8所述的IC器件，其中所述导电接地焊盘包括覆盖所述上绝缘围栏的上表面的部分。
10.一种集成电路IC器件，包括：
一对线结构，包括在衬底上彼此平行延伸并在第一水平方向上彼此相邻的一对导线和覆盖所述一对导线的一对下绝缘覆盖图案；
多个导电插塞，插入在所述一对线结构之间；
多个下绝缘围栏，与所述一对导线之间的所述多个导电插塞交替，使得一个下绝缘围栏位于两个相邻的导电插塞之间；以及
上绝缘围栏，具有网状结构，所述网状结构与所述一对下绝缘覆盖图案中的每一个的上表面和所述多个下绝缘围栏中的每一个的上表面接触。
11.根据权利要求10所述的IC器件，其中所述上绝缘围栏的与所述多个下绝缘围栏接触的部分的宽度小于所述下绝缘围栏在垂直于所述第一水平方向的第二水平方向上的宽度。
12.根据权利要求10所述的IC器件，
其中所述上绝缘围栏包括形成在分别对应于所述多个导电插塞的位置处的多个孔；以及
其中所述多个孔中的每一个在垂直于所述第一水平方向的第二水平方向上的宽度大于所述多个导电插塞中的每一个在所述第二水平方向上的宽度。
13.根据权利要求12所述的IC器件，还包括：
多个金属硅化物层，覆盖所述多个导电插塞的相应上表面；以及
多个导电接地焊盘，接触所述多个金属硅化物层，并且每个导电接地焊盘在竖直方向上延伸穿过所述多个孔。
14.根据权利要求13所述的IC器件，
其中所述多个导电接地焊盘中的每一个包括第一部分和第二部分，所述第一部分插入在所述多个下绝缘围栏中的两个相邻的下绝缘围栏之间，且所述第二部分穿透选自所述多个孔中的一个孔，以及
其中所述第二部分在所述第二水平方向上的宽度大于所述第一部分在所述第二水平方向上的宽度。
15.根据权利要求10所述的IC器件，其中所述一对下绝缘覆盖图案和所述上绝缘围栏之间的界面以及所述多个下绝缘围栏和所述上绝缘围栏之间的界面均在基本相同的水平高度上延伸。
16.一种集成电路IC器件，包括：
多条导线，在衬底上彼此平行地延伸；
多个下绝缘覆盖图案，覆盖所述多条导线；
多个导电插塞，插入在所述多条导线之间，使得一个导电插塞位于两条相邻的导线之间；
多个导电接地焊盘，形成在所述多个导电插塞上；
多个下绝缘围栏，插入在所述多条导线之间，使得一个下绝缘围栏位于两条相邻的导线之间，所述多个下绝缘围栏包括与所述多个导电插塞的相应侧壁接触的侧壁；以及
上绝缘围栏，具有覆盖所述多个下绝缘覆盖图案和所述多个下绝缘围栏的网状结构，并包括多个孔，所述多个导电接地焊盘穿透所述多个孔。
17.根据权利要求16所述的IC器件，其中在与所述多条导线中的每一条纵向延伸的方向平行的方向上，所述上绝缘围栏的覆盖所述多个下绝缘围栏的部分的宽度小于所述多个下绝缘围栏中的每一个的宽度。
18.根据权利要求16所述的IC器件，其中在与所述多条导线中的每一条延伸的方向平行的方向上，所述上绝缘围栏的覆盖所述多个下绝缘围栏的部分的宽度大于所述多个下绝缘围栏中的每一个的宽度。
19.根据权利要求16所述的IC器件，其中所述上绝缘围栏由与所述多个下绝缘覆盖图案和所述多个下绝缘围栏中的至少一个中包括的材料相同的材料形成。
20.根据权利要求16所述的IC器件，其中所述上绝缘围栏由与形成所述多个下绝缘覆盖图案和所述多个下绝缘围栏中的至少一个的材料不同的材料形成。
CN201910776525.7A 2018-12-12 2019-08-21 集成电路（ic）器件 Withdrawn CN111312685A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020180160350A KR20200072313A (ko) 2018-12-12 2018-12-12 집적회로 소자
KR10-2018-0160350 2018-12-12

Publications (1)

Publication Number Publication Date
CN111312685A true CN111312685A (zh) 2020-06-19

Family

ID=71072892

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910776525.7A Withdrawn CN111312685A (zh) 2018-12-12 2019-08-21 集成电路（ic）器件

Country Status (3)

Country Link
US (1) US10840127B2 (zh)
KR (1) KR20200072313A (zh)
CN (1) CN111312685A (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210157673A (ko) * 2020-06-22 2021-12-29 삼성전자주식회사 가변 저항 메모리 소자
KR20220032738A (ko) * 2020-09-08 2022-03-15 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법
KR20230105140A (ko) * 2022-01-03 2023-07-11 삼성전자주식회사 반도체 메모리 장치의 제조 방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140086648A (ko) 2012-12-28 2014-07-08 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법
KR102001493B1 (ko) 2013-04-16 2019-07-18 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102004242B1 (ko) 2013-12-13 2019-07-26 삼성전자주식회사 반도체 소자 및 그의 형성 방법
JP2016009801A (ja) 2014-06-25 2016-01-18 マイクロン テクノロジー， インク． 半導体装置の製造方法
US9704871B2 (en) 2014-09-18 2017-07-11 Micron Technology, Inc. Semiconductor device having a memory cell and method of forming the same
KR102255834B1 (ko) 2015-03-20 2021-05-26 삼성전자주식회사 반도체 장치 및 이의 제조방법
KR102468781B1 (ko) 2015-07-01 2022-11-22 삼성전자주식회사 반도체 소자의 제조방법
KR102406663B1 (ko) * 2016-07-06 2022-06-08 삼성전자주식회사 집적회로 소자의 제조 방법
KR102606784B1 (ko) * 2018-07-13 2023-11-28 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법

Also Published As

Publication number Publication date
US10840127B2 (en) 2020-11-17
KR20200072313A (ko) 2020-06-22
US20200194302A1 (en) 2020-06-18

Similar Documents

Publication Publication Date Title
JP7478512B2 (ja) 垂直型メモリ装置及びその製造方法
US20210408004A1 (en) Semiconductor device and method of fabricating the same
CN110970441B (zh) 垂直存储器装置
US8507980B2 (en) Semiconductor devices having bit line interconnections with increased width and reduced distance from corresponding bit line contacts and methods of fabricating such devices
US9953985B2 (en) Method of manufacturing integrated circuit device
US7411240B2 (en) Integrated circuits including spacers that extend beneath a conductive line
US11189570B2 (en) Integrated circuit (IC) device
US11658117B2 (en) Semiconductor devices having improved electrical characteristics and methods of fabricating the same
US20210125998A1 (en) Semiconductor memory device and a method of fabricating the same
KR20160049870A (ko) 반도체 소자 및 그 제조 방법
CN111312685A (zh) 集成电路（ic）器件
US7928494B2 (en) Semiconductor device
US12096615B2 (en) Semiconductor devices having contact plugs
TWI833400B (zh) 半導體裝置
CN118076103A (zh) 半导体器件及其制作方法
KR20240136072A (ko) 집적회로 소자 및 그 제조방법
KR20220143247A (ko) 에지 절연층을 갖는 반도체 소자
KR101097474B1 (ko) 콘택 형성 방법 및 이를 이용하는 수직 채널 트랜지스터를구비한 반도체 소자의 제조 방법
CN118695587A (zh) 集成电路器件及其制造方法
CN118693042A (zh) 集成电路装置
CN118042831A (zh) 半导体器件及其制作方法
CN114068428A (zh) 半导体存储装置及其形成方法
CN116364647A (zh) 制作包括接触插塞的半导体器件的方法及半导体器件
CN118695589A (zh) 半导体器件
CN118159022A (zh) 集成电路装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WW01 Invention patent application withdrawn after publication

Application publication date: 20200619

WW01 Invention patent application withdrawn after publication