CN118042831A - 半导体器件及其制作方法 - Google Patents

Abstract

本发明公开了半导体器件及其制作方法，包括衬底，位线，第一间隙壁结构以及第二间隙壁结构。衬底包括多个有源区。位线设置在衬底上，横跨有源区。第一间隙壁结构设置在位线的两相对侧壁上。第二间隙壁结构设置在衬底。第二间隙壁结构与第一间隙壁结构的端部相联接，并且，第一间隙壁结构与第二间隙壁结构至少部分材料不同。通过设置至少部分材料不同的两种间隙壁结构，可达到不同的隔绝效果，如此，有利于提升半导体器件的结构可靠性，进而增进其操作表现。

Description

半导体器件及其制作方法

技术领域

本发明涉及一种半导体器件及其制作方法，尤其是涉及一种包括位线以及位线间隙壁的半导体器件及其制作方法。

背景技术

随着各种电子产品朝小型化发展之趋势，动态随机存储器(dynamic randomaccess memory,DRAM)单元的设计也必须符合高集成度及高密度之要求。对于一具备凹入式闸极结构之DRAM单元而言，由于其可以在相同的半导体衬底内获得更长的载流子通道长度，以减少电容结构之漏电情形产生，因此在目前主流发展趋势下，其已逐渐取代仅具备平面闸极结构之DRAM单元。一般来说，具备凹入式闸极结构之DRAM单元会包括一晶体管组件与一电荷存储装置，以接收来自位线及字线的电压信号。然而，受限于工艺技术之故，现有具备凹入式闸极结构之DRAM单元仍存在有许多缺陷，还待进一步改良并有效提升相关存储器装置的效能及可靠度。

发明内容

本发明之一目的在于提供一种半导体器件及其制作方法，是在半导体器件的周边区(periphery region)及存储区(cell region)内分别设置至少部分材料不同的两种间隙壁结构，以达到不同的隔绝效果，有利于提升半导体器件的结构可靠性，进而增进其操作表现。

为达上述目的，本发明之一实施例提供一种半导体器件，其包括衬底、多条位线、多个第一间隙壁结构以及多个第二间隙壁结构。所述衬底包括多个有源区。所述位线设置在所述衬底上，横跨所述有源区。所述第一间隙壁结构分别设置在各所述位线的两相对侧壁上。所述第二间隙壁结构设置在所述衬底上。所述第二间隙壁结构与所述第一间隙壁结构的端部相联接，其中所述第一间隙壁结构与所述第二间隙壁结构至少部分材料不同。

为达上述目的，本发明之一实施例提供一种半导体器件的制作方法，其包括以下步骤。提供衬底，包括多个有源区。在所述衬底上形成多条位线，横跨所述有源区。在所述衬底上形成多个第一间隙壁结构，位在各所述位线的两相对侧壁上。在所述衬底上形成多个第二间隙壁结构，所述第二间隙壁结构与所述第一间隙壁结构的端部相联接，其中所述第一间隙壁结构与所述第二间隙壁结构至少部分材料不同。

附图说明

所附图示提供对于本发明实施例的更深入的了解，并纳入此说明书成为其中一部分。这些图示与描述，用来说明一些实施例的原理。需注意的是所有图示均为示意图，以说明和制图方便为目的，相对尺寸及比例都经过调整。相同的符号在不同的实施例中代表相对应或类似的特征。

图1至图3绘示本发明第一较佳实施例中半导体器件的示意图；其中：

图1为本发明的半导体器件的俯视示意图；

图2为图1中沿着切线A-A’的剖面示意图；以及

图3为图1中沿着切线B-B’的剖面示意图。

图4至图15绘示本发明第一较佳实施例中半导体器件的制作方法的示意图；其中：

图4为本发明的半导体器件在形成插塞孔后的剖面示意图；

图5为本发明的半导体器件在形成插塞孔后的另一剖面示意图；

图6为本发明的半导体器件在形成半导体材料层后的剖面示意图；

图7为本发明的半导体器件在形成半导体材料层后的另一剖面示意图；

图8为本发明的半导体器件在施行第一蚀刻工艺后的剖面示意图；

图9为本发明的半导体器件在施行第一蚀刻工艺后的另一剖面示意图；

图10为本发明的半导体器件在形成电介质材料层后的剖面示意图；

图11为本发明的半导体器件在形成电介质材料层后的另一剖面示意图；

图12为本发明的半导体器件在形成第一间隙壁结构后的剖面示意图；

图13为本发明的半导体器件在形成第一间隙壁结构后的另一剖面示意图；

图14为本发明的半导体器件在形成第二蚀刻工艺后的剖面示意图；以及

图15为本发明的半导体器件在形成第二蚀刻工艺后的另一剖面示意图。

图16绘示本发明第二较佳实施例中半导体器件的俯视示意图。

其中，附图标记说明如下：

10、30 半导体器件

100 衬底

100A 存储区

100B 周边区

102 有源区

104 浅沟渠隔离

110 绝缘层

112 氧化物层

114 氮化物层

116 氧化物层

120 字线

122 电介质层

124 闸极电介质层

126 闸极

128 盖层

130 位线

130a 位线插塞

132 半导体层

134 阻障层

136 金属层

138 封盖层

140、340 虚设位线

142、342 隔离结构

150 第一间隙壁结构

152 第一间隙壁层

154 绝缘的中间层

156 第二间隙壁层

160、360 第二间隙壁结构

162 第三间隙壁层

164 导电的中间层

166 第四间隙壁层

170 插塞

172 第一插塞

174 第三插塞

176 第二插塞

180 连接垫

182 导电阻障层

182a 第一导电材料

184 接触金属层

184a 第二导电材料

200 掩模层

202、204、206、212、220 插塞孔

202a 绝缘材料

208 半导体材料

210 开孔

214 电介质材料层

214a 第二电介质材料

216 电介质层

218 空隙层

254 第一材料层

254a 第一电介质材料

264 第二材料层

266 间隙壁材料层

342 第一虚设位线

344 第二虚设位线

D1 方向

D2 第一方向

D3 第二方向

E1 第一蚀刻工艺

E2 第二蚀刻工艺

Y 垂直方向

具体实施方式

为使熟习本发明所属技术领域之一般技艺者能更进一步了解本发明，下文特列举本发明之较佳实施例，并配合所附图示，详细说明本发明的构成内容及所欲达成之功效。须知悉的是，以下所举实施例可以在不脱离本发明的精神下，将数个不同实施例中的特征进行替换、重组、混合以完成其他实施例。

请先参照图1至图3，所绘示者为本发明第一实施例中半导体器件10的示意图，其中，图1为半导体器件10的俯视示意图，而图2及图3为半导体器件10的剖面示意图。如图1所示，半导体器件10包括衬底100、多条位线130、多个第一间隙壁结构150以及多个第二间隙壁结构160。衬底100例如包括硅衬底、含硅衬底(如SiC、SiGe)、外延硅衬底(epitaxialsilicon substrate)、绝缘体上硅衬底(silicon-on-insulator substrate)或其他合适的材料所构成的衬底，但不以此为限。衬底100内进一步设置多个浅沟渠隔离104(例如包括氧化硅)，以在衬底100内定义出在方向D1上延伸的多个有源区102。多条位线130，相互分隔地设置在衬底100上并沿着第一方向D2延伸，以同时与多个有源区102交错。第一间隙壁结构150，分别设置在各位线130的两相对侧壁上。第二间隙壁结构160则设置在衬底100上，并且，第二间隙壁结构160的端部与第一间隙壁结构150的端部彼此相联接。需特别说明的是，第一间隙壁结构150与第二间隙壁结构160中至少部分材料不同，例如分别包括绝缘材料及导电材料，以在不同的区域内达到不同的隔绝效果，有利于提升半导体器件10的结构可靠性，进而增进其操作表现。

在一实施例中，第二间隙壁结构160例如是分别设置在同样延伸在第一方向D2上的多条虚设位线140的侧壁上。其中，虚设位线140的一端在第一方向D2上分别连接位线130的端部，另一端则在第二方向D3相互连接，使得各个第二间隙壁结构160具有U型的俯视结构，如图1所示，但不以此为限。另一方面，各个第一间隙壁结构150则具有I型的俯视结构。需说明的是，本实施例的图1中为了清楚呈现特定组件(例如字线120、位线130等)之间的排列与相对关系而省略了部分组件的绘示，如第一间隙壁结构150与第二间隙壁结构160的细部组成，但本领域者应可通过图2或图3所示的剖面示意图清楚推知所述部分组件在图1上的位置。

如图2及图3所示，各个第一间隙壁结构150细部包括依序设置在各个位线130侧壁上的第一间隙壁层152(例如包括氮化硅、碳氮化硅)、绝缘的中间层154及第二间隙壁层156(例如包括氮化硅、碳氮化硅)，各个第二间隙壁结构160则细部包括依序设置在各个虚设位线140侧壁上的第三间隙壁层162(例如包括氮化硅、碳氮化硅)、导电的中间层164及第四间隙壁层166(例如包括氮化硅、碳氮化硅)。其中，绝缘的中间层154进一步包括在垂直方向Y上依序堆叠的第一电介质材料254a(例如包括氮化硅、碳氮化硅)与第二电介质材料214a(例如包括氧化硅、碳氧化硅)，而导电的中间层164则例如包括钛、氮化钛、钽、氮化钽等材料，但不以此为限。由于各条虚设位线140与各条位线130的端部相联接，各个第一间隙壁结构150的第一间隙壁层152的端部与各个第二间隙壁结构160的第三间隙壁层162的端部、以及各个第一间隙壁结构150的第二间隙壁层156的端部与各个第二间隙壁结构160的第四间隙壁层166的端部也相应地联接，但不以此为限。在一优选实施例中，第一间隙壁层152与第三间隙壁层162、及/或第二间隙壁层156与第四间隙壁层166例如包括相同的材料，使得第一间隙壁层152与第三间隙壁层162及/或第二间隙壁层156与第四间隙壁层166得以在第一方向D2上连续延伸，或一体成形。

再如图1所示，半导体器件10的衬底100上同时包括组件积集度相对较高的存储区(cell region)100A，及组件积集度相对较低的周边区100B，存储区100A与周边区100B例如是比邻设置，但不以此为限。并且，前述的有源区102、位线130及第一间隙壁结构150皆设置在存储区100A内，而虚设位线140及第二间隙壁结构160则设置在周边区100B内。此外，存储区100A内还包括设置在衬底100内的多条字线120，相互分隔地沿着第二方向D3延伸。本领域者应可轻易理解有源区102、字线120及位线130的延伸方向皆不相同，字线120的延伸方向(第二方向D3)应垂直位线130的延伸方向(第一方向D2)，并同时与多个有源区102与位线130交错。

细部来说，如图1及图2所示，各位线130细部包括依序堆叠的半导体层132(例如包含掺杂多晶硅、掺杂非晶硅等半导体材料)、阻障层134(例如包含钛及/或氮化钛、钽及/或氧化钽等导电阻障材料)、金属层136(例如包含钨、铝或铜等低阻值的金属材料)及封盖层138(例如包含氧化硅、氮化硅或氮氧化硅等绝缘材料)。位线130原则上设置在衬底100上的绝缘层110上，并且，部分的半导体层132伸入部分的衬底100内而组成位线插塞(bit linecontact，BLC)130a。如此，位线130即可通过与其一体成形的位线插塞130a电性连接至有源区102，接受或传送来自于衬底100的讯号。另一方面，如图1及图3所示，各字线120则细部包括依序堆叠的电介质层122、闸极电介质层124及闸极126、以及覆盖在闸极126上方的盖层128，其中，盖层128的表面可切齐衬底110的顶面，使得各条字线120作为半导体器件10的埋藏字线(buried word line,BWL)。字线120系藉由设置在衬底110上的绝缘层110而与位线130相互隔绝。在一实施例中，绝缘层110优选地具有一复合层结构，例如是包括依序堆叠的氧化物层112-氮化物层114-氧化物层116(oxide-nitride-oxide,ONO)，但不以此为限。

再如图1、图2及图3所示，半导体器件10还包括多个插塞170，分别设置在相邻的位线130及相邻的虚设位线140之间，并在第一方向D2上由多个隔离结构142电性隔绝邻近的各插塞170。插塞170进一步包括多个第一插塞172及多个第二插塞176。其中，各个第一插塞172在第二方向D3上与各个位线130交替设置，使得第一插塞172与位线130之间设有第一间隙壁结构150，而各个第二插塞176则在第二方向D3上与各个位线130、或各个虚设位线140交替设置，使得第二插塞176与位线130、虚设位线140之间设有第一间隙壁结构150或第二间隙壁结构160。

细部来说，各个第一插塞172的底部部分伸入衬底100内而电性连接各有源区102，而各个第一插塞172的顶部则进一步设置连接垫180，如图2所示。如此，第一插塞172可作为半导体器件10的存储节点插塞(storage node contact,SNC)，以分别电性连接后续设置的存储节点(storage node,SN)。在一实施例中，第一插塞172例如包括掺杂多晶硅、掺杂非晶硅等半导体材料或是包括铝(Al)、钛、铜(Cu)或钨(W)等低阻值的金属材料，并优选包括与各位线130的半导体层132相同的半导体材料208，但不以此为限。而在另一实施例中，连接垫180例如包括依序堆叠设置的导电阻障层(barrier layer)182以及接触金属层(contactmetal layer)184，其中，导电阻障层182例如包括钛、氮化钛、钽、氮化钽、氮化钨(WN)或其他适合的导电阻障材料，优选地包括相同于中间层164的导电材料，而接触金属层则例如包括铝、钛、铜或钨等低阻值的金属材料，优选包括钨，但不以此为限。

另一方面，第二插塞176则设置在衬底100的绝缘层110上，不接触任何有源区102，如图3所示。如此，第二插塞176则可作为半导体器件10的虚设插塞，在制作插塞170时，平衡存储区100A及周边区100B的组件集成度，提升其制作良率。细部来说，各个第二插塞176在第一方向D2上与各个隔离结构142交替设置，并包括上小下大的截面。也就是说，半导体器件10还包括分别设置在第二插塞176的上半部侧壁上的多个电介质层216。电介质层216物理性接触隔离结构142及第二间隙壁结构160的第三间隙壁层162的上半部，以进一步隔绝临近的第二插塞176，并限定出第二插塞176的截面结构。在一实施例中，第二插塞176例如包括依序堆叠设置的第一导电材料182a以及第二导电材料184a，其中，第一导电材料182a例如包括钛、氮化钛、钽、氮化钽、氮化钨或其他适合的导电阻障材料，优选地包括相同于导电的中间层164的导电材料，而第二导电材料184a则例如包括铝、钛、铜或钨等低阻值的金属材料，优选包括相同于接触金属层184的导电材料，但不以此为限。此外，在另一实施例中，插塞170还可进一步包括至少一第三插塞174，例如设置在第二插塞176与第一插塞172之间。第三插塞174同样设置在衬底100的绝缘层110上而不接触任何有源区102。在一实施例中，第三插塞174例如包括在垂直方向Y上依序堆叠的绝缘材料202a及半导体材料208，以同步作为半导体器件10的虚设插塞。其中，半导体材料208例如与第一插塞172的半导体材料208相同，但不以此为限。

根据本实施例的半导体器件10，通过在位线130及虚设位线140的侧壁上分别设置包括绝缘的中间层154的第一间隙壁结构150以及包括导电的中间层164的第二间隙壁结构160，使得第一间隙壁结构150与第二间隙壁结构160至少部分材料不同。据此，第一间隙壁结构150与第二间隙壁结构160可在半导体器件10的存储区100A与周边区100B内达到不同的隔绝效果，提升半导体器件10的结构可靠性，进而增进其操作表现。另一方面，绝缘的中间层154两侧的第一间隙壁层152及第二间隙壁层156，与导电的中间层164两侧的第三间隙壁层162及第四间隙壁层166则可包括相同材料或一体成形，而可简化第一间隙壁结构150与第二间隙壁结构160的制作工艺。在此设置下，本实施例的半导体器件10可作为一动态随机存取存储器(dynamic random access memory，DRAM)器件，并由后续设置在第一插塞172上方的至少一电容(未绘示)与设置在衬底100内的至少一晶体管组件(未绘示)组成动态随机存取存储器阵列中最小组成的存储单元(memory cell)，接收来自于位线130及字线120的电压信息。

为能使本发明所属技术领域的一般技术者轻易了解本发明的半导体器件10，下文将进一步针对本发明的半导体器件10的制作方法进行说明。

请参阅图4至图15所示，为本发明优选实施例中的半导体器件10的制作方法的示意图，其中，图4、图6、图8、图10、图12及图14为半导体器件10在制作过程中沿着切线A-A’的剖面示意图，而图5、图7、图9、图11、图13及图15为半导体器件10在制作过程中沿着切线B-B’的剖面示意图。本实施例中虽未绘出半导体器件10在制作过程中的俯视图，本领域者应可参考前述图1所示半导体器件10的俯视图清楚理解切线A-A’及切线B-B’在半导体器件10上的具体位置，以及半导体器件10在制作过程中的俯视态样。

首先，如图4及图5所示，提供衬底100，并且，在衬底100内形成浅沟渠隔离104而在衬底100内定义出多个有源区102。在一实施例中，浅沟渠隔离104的形成例如是先利用蚀刻工艺在衬底100中形成多个沟槽(未绘示)，之后在所述沟槽中填入至少一绝缘材料(如氧化硅等)，形成表面与衬底100顶面齐平的浅沟渠隔离104，但不以此为限。接着，在衬底100内形成沿着第二方向D3延伸的多条字线120。在一实施例中，字线120的制作方式包括但不限于以下步骤，例如先形成可同时穿过多个有源区102与浅沟渠隔离104的多条沟渠(未绘示)，然后，依序在所述沟渠内形成覆盖所述沟渠整体表面的电介质层122、覆盖所述沟渠下半部表面的闸极电介质层124、填满所述沟渠下半部的闸极126以及填满所述沟渠上半部的盖层128，但并不限于此。并且，在衬底100上形成绝缘层110、沿着第一方向D2延伸的多条位线130，以及分别连接各条位线130的端部的多条虚设位线140。各条位线130系藉由下方相对应形成的位线插塞130a而电性连接至有源区102。在一实施例中，位线130及位线插塞130a的制作工艺包括但不限于以下步骤。首先，通过掩模层(未绘示)形成贯穿绝缘层110并部分暴露出衬底100表面的开口(未绘示)，在衬底100上形成半导体材料(未绘示,例如包含多晶硅、掺杂非晶硅等半导体材料)填满所述开口，再依序形成阻障材料层(未绘示,例如包含钛及/或氮化钛、钽及/或氧化钽等导电阻障材料)、金属材料层(未绘示,例如包含钨、铝或铜等低阻值的金属材料)及封盖材料层(未绘示,例如包含氧化硅、氮化硅或氮氧化硅等绝缘材料)，最后通过图案化制作工艺，同时形成位线130及位线插塞130a。然后，在相邻的位线130、相邻的虚设位线140之间形成多个隔离结构142，再依序进行沉积与回蚀刻制作工艺，在绝缘层110上沉积绝缘材料层202，填满相邻的位线130、相邻的虚设位线140之间的剩余空间。在一实施例中，绝缘材料层202例如包括氧化硅、氮氧化硅等绝缘材料，但不以此为限。

然后，再如图4及图5所示，在绝缘材料层202上形成掩模层200，覆盖衬底100的周边区100B及部分的存储区100A，再通过掩模层200对绝缘材料层202施行蚀刻工艺，移除绝缘材料层202，形成下方可暴露出相应的有源区102的多个插塞孔204，同时形成未暴露出有源区102、且在底部部分保留绝缘材料层202的绝缘材料202a的至少一插塞孔206。插塞孔204及插塞孔206例如皆位在存储区100A内，但不以此为限。需说明的是，本实施例的图式中虽然仅绘出一个插塞孔206，但本领域者应可轻易理解若由如图1所示的一俯视图(未绘示)来看，本实施例的制作方法应可通过所述蚀刻工艺同时形成多个插塞孔206。然后，完全移除掩模层200。

另需说明的是，在形成隔离结构142之前，还先在位线130的侧壁依序形成第一间隙壁层152及第一材料层254、以及整体覆盖位线130、第一间隙壁层152及第一材料层254的间隙壁材料层(未绘示)，并且，还同步在虚设位线140的侧壁依序形成第三间隙壁层162及第二材料层264、以及整体覆盖虚设位线140、第三间隙壁层162及第二材料层264的间隙壁材料层266。在一实施例中，第一间隙壁层152及第三间隙壁层162(例如包括氮化硅、碳氮化硅)、第一材料层254及第二材料层264(例如包括氧化硅、碳氧化硅)、以及所述间隙壁材料层及间隙壁材料层266(例如包括氮化硅、碳氮化硅)例如是分别通过同一道沉积工艺形成，使得第一间隙壁层152及第三间隙壁层162、第一材料层254及第二材料层264、以及所述间隙壁材料层及间隙壁材料层266分别包括相同材料、连续延伸并一体成形。并且，第一间隙壁层152、第三间隙壁层162、所述间隙壁材料层及间隙壁材料层266优选包括相同材料，但不以此为限。需注意的是，所述蚀刻工艺施行时，会一并移除覆盖在位线130、第一间隙壁层152及第一材料层254顶面的所述间隙壁材料层，形成如图4所示的第二间隙壁层156。而覆盖在虚设位线140、第三间隙壁层162及第二材料层264顶面的间隙壁材料层266则因掩模层200覆盖，而不会被移除，仍维持覆盖在虚设位线140、第三间隙壁层162及第二材料层264的所述顶面上，如图5所示。

如图6及图7所示，在衬底100上进行沉积工艺，形成半导体材料层(未绘示)填入插塞孔204、插塞孔206并进一步覆盖位线130、虚设位线140、及隔离结构142等组件的顶面，再进行回蚀刻工艺，移除覆盖在位线130、虚设位线140、及隔离结构142等组件顶面的所述半导体材料层，保留填入插塞孔204、插塞孔206的半导体材料208。其中，填入插塞孔206的半导体材料208在垂直方向Y上直接位在绝缘材料202a上。

如图8及图9所示，施行第一蚀刻工艺E1，部分移除剩余的绝缘材料层202，形成未暴露出有源区102、且在底部部分保留绝缘材料层202的绝缘材料202a的多个插塞孔212。并且，同步通过第一蚀刻工艺E1部分移除与绝缘材料层202的材料相近的第一材料层254，而在第一间隙壁层152及第二间隙壁层156之间形成底部仍保留第一材料层254的电介质材料254a的多个开孔210。需说明的是，同样与绝缘材料层202的材料相近的间隙壁层264则因仍被间隙壁材料层266覆盖，而并未被部分移除，如图9所示。

如图10及图11所示，在衬底100上形成电介质材料层214，例如包括氮化硅、碳氮化硅等电介质材料，共型地覆盖在间隙壁材料层266、隔离结构142及插塞孔212等组件的暴露表面上，并且，还覆盖在第一间隙壁层152、第二间隙壁层156、位线130及相邻位线130之间的半导体材料208上，并进一步填满第一间隙壁层152及第二间隙壁层156之间的开孔210。

如图12及图13所示，在电介质材料层214(如图11所示)上施行平坦化工艺，移除覆盖在间隙壁材料层266、隔离结构142及半导体材料208等组件上的电介质材料层214，形成多个电介质层216，分别位在隔离结构142的上半部侧壁上。同时，通过所述平坦化工艺一并部分移除与电介质材料层214的材料相近的间隙壁材料层266(如图11所示)，形成第四间隙壁层166，并暴露出第三间隙壁层162与第四间隙壁层166之间的第二材料层264。另一方面，通过所述平坦化工艺还同步移除覆盖在第一间隙壁层152、第二间隙壁层156、位线130及半导体材料208上的电介质材料层214(如图10所示)，仅保留填入开孔210内的电介质材料层214的电介质材料214a。如此，依序堆叠在第一间隙壁层152及第二间隙壁层156之间的电介质材料254a、电介质材料214a共同组成绝缘的中间层154，并且，由绝缘的中间层154及其两侧的第一间隙壁层152、第二间隙壁层156共同组成如图1及图2所示的第一间隙壁结构150。

如图14及图15所示，施行第二蚀刻工艺E2，完全移除残留在相邻的隔离结构142之间的绝缘材料202a，以及材料相近的第二材料层264，形成暴露出绝缘层110的顶面的多个插塞孔220，并且，在第三间隙壁层162与第四间隙壁层166之间形成空隙层218。另一方面，通过第二蚀刻工艺E2，还进一步移除蚀刻选择相近的半导体材料208至未填满插塞孔204、插塞孔206的高度。

后续，则可在衬底100上继续施行至少一沉积制作工艺，依序形成导电阻障材料层(未绘示，例如包括钛、氮化钛、钽、氮化钽、氮化钨或其他适合的导电阻障材料)以及接触金属材料层(未绘示，例如包括铝、钛、铜或钨等低阻值的金属材料)，使得所述导电阻障材料层填满空隙层218、并共型地覆盖在虚设位线140、电介质层216、插塞孔220、插塞孔204、插塞孔206、及位线130的暴露表面上，而所述接触金属材料层则填满所有插塞孔220、204、206的剩余空间并进一步覆盖在虚设位线140、隔离结构142、及位线等组件的顶面上。然后，通过图案化制作工艺，部分移除覆盖在虚设位线140、隔离结构142、及位线等组件上的所述接触金属材料层及所述导电阻障材料层，使得填入空隙层218内的所述导电阻障材料层形成导电的中间层164，并且，由导电的中间层164及其两侧的第三间隙壁层162、第四间隙壁层166共同组成如图1及图3所示的第二间隙壁结构160。另一方面，填入插塞孔220内的所述接触金属材料层及所述导电阻障材料层形成多个第二插塞176，而填入插塞孔204、206的所述接触金属材料层及所述导电阻障材料层则形成多个连接垫180，分别物理性接触下方同步形成的多个第一插塞172及至少一第三插塞174。如此，即完成如图1、图2及图3所示的多个插塞170的制作。而后，在衬底100上进行沉积与回蚀刻制作工艺，在连接垫180之间填入绝缘材料(未绘示)，即完成如图1、图2及图3所示的半导体器件10的制作。

根据本实施例的半导体器件10的制作方法，是在衬底100上的不同的区域(存储区100A及周边区100B)内形成至少部分材料不同的第一间隙壁结构150与第二间隙壁结构160，例如是分别包括绝缘的中间层154及导电的中间层164，以在不同的区域内达到不同的隔绝效果。由于第一间隙壁结构150与第二间隙壁结构160的制作工艺系合理整合在插塞170的制作工艺中，无需额外操作多余步骤，因此，本实施例的半导体器件10的制作方法得以在简化整体制作工艺的前提下，形成具有更为优化的组件结构与效能的半导体器件10，从而提高半导体器件10的操作表现。而后，还能继续在半导体器件10的第一插塞172的上方形成多个电容(未绘示)，使得半导体器件10可作为所述动态随机存取存储器。

本发明所属技术领域的一般技术者应可轻易了解，为能满足实际产品需求的前提下，本发明的半导体器件及其制作方法也可能有其它态样而并不限于前述。下文将进一步针对本发明的半导体器件及其制作方法的其他实施例或变化型进行说明。且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明的各实施例中相同的组件系以相同的标号进行标示，以利于各实施例间互相对照。

请参照图16所示，所绘示者为本发明第二实施例中半导体器件30的俯视示意图。本实施例的半导体器件30的结构与前述实施例中的半导体器件10的结构大体相同，如前述实施例的图1至图3所示，相同之处于此不再赘述。本实施例的半导体器件30与前述实施例的主要差异在于，多条虚设位线340进一步包括延伸长度不同的多条第一虚设位线342及多条第二虚设位线344，使得设置在各条虚设位线340侧壁上的第二间隙壁结构360分别具有U型的俯视结构与I型的俯视结构。

细部来说，如图16所示，第一虚设位线342及第二虚设位线344分别延伸在第一方向D2上，并在第二方向D3上交替排列。其中，各条第一虚设位线342的一端分别连接位线130的端部，而另一端则连接一个隔离结构324。而各条第二虚设位线344的一端同样分别连接位线130的端部，而另一端则在第二方向D3相互连接。在此设置下，设置在第一虚设位线342及第二虚设位线344的侧壁上的第二间隙壁结构360则相应的具有U型的俯视结构与I型的俯视结构，并且，具有I型的俯视结构的第二间隙壁结构360在第二方向D3上刚好位在具有U型的俯视结构的第二间隙壁结构360的两相对侧壁之间，但不以此为限。除此之外，本实施例的第二间隙壁结构360的细部组成与截面结构等特征皆与前述实施例中第二间隙壁结构160相同，于此不再赘述，本领域者应可参考图3所示的剖面示意图清楚推知其具体特征。

根据本实施例的半导体器件30，同样通过在位线130及虚设位线340的侧壁上分别设置至少部分材料不同的第一间隙壁结构150与第二间隙壁结构360，在半导体器件30的不同区域内达到不同的隔绝效果，提升半导体器件30的结构可靠性，进而增进其操作表现。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (20)

1.一种半导体器件，其中，包括：

衬底，包括多个有源区；

多条位线，设置在所述衬底上，所述位线横跨所述有源区；

多个第一间隙壁结构，分别设置在各所述位线的两相对侧壁上；以及

多个第二间隙壁结构，设置在所述衬底上，所述第二间隙壁结构与所述第一间隙壁结构的端部相联接，其中所述第一间隙壁结构与所述第二间隙壁结构至少部分材料不同。

2.根据权利要求1所述的半导体器件，其特征在于，所述第二间隙壁结构中的一个具有U型的俯视结构。

3.根据权利要求2所述的半导体器件，其特征在于，所述第二间隙壁结构中的一个具有I型的俯视结构。

4.根据权利要求3所述的半导体器件，其特征在于，所述I型的俯视结构位在所述U型的俯视结构的两相对侧壁之间。

5.根据权利要求1所述的半导体器件，其特征在于，所述第二间隙壁结构包括导电的中间层，所述第一间隙壁结构包括绝缘的中间层。

6.根据权利要求5所述的半导体器件，其特征在于，所述第一间隙壁结构还包括设置在绝缘的所述中间层两侧的第一间隙壁层及第二间隙壁层，所述第二间隙壁结构还包括设置在导电的所述中间层两侧的第三间隙壁层及第四间隙壁层，其中，所述第一间隙壁层与所述第三间隙壁层的端部相联接，所述第二间隙壁层与所述第四间隙壁层的端部相联接。

7.根据权利要求6所述的半导体器件，其特征在于，所述第一间隙壁层、所述第三间隙壁层、所述第二间隙壁层及所述第四间隙壁层包括相同材料。

8.根据权利要求5所述的半导体器件，其特征在于，绝缘的所述中间层包括在垂直方向依序堆叠的第一电介质材料与第二电介质材料。

9.根据权利要求5所述的半导体器件，其特征在于，还包括：

多个第一插塞，分别物理性接触各所述有源区，各所述第一插塞与各所述位线交替设置；以及

多个第二插塞，分别设置在所述衬底上且不接触所述有源区，各所述第二插塞与各所述位线交替设置，所述第一间隙壁结构分别设置在所述位线与所述插塞之间，所述第二间隙壁结构分别设置在所述位线与所述第二插塞之间。

10.根据权利要求9所述的半导体器件，其特征在于，各所述第二插塞包括上小下大的截面。

11.根据权利要求9所述的半导体器件，其特征在于，还包括：

多个电介质层，分别设置在各所述第二插塞的上半部侧壁上，并物理性接触所述第二间隙壁结构。

12.根据权利要求9所述的半导体器件，其特征在于，各所述第二插塞包括依序堆叠的第一导电材料与第二导电材料，其中，所述第一导电材料与导电的所述中间层包括相同的导电材料。

13.一种半导体器件的制作方法，其中，包括：

提供衬底，包括多个有源区；

在所述衬底上形成多条位线，横跨所述有源区；

在所述衬底上形成多个第一间隙壁结构，位在各所述位线的两相对侧壁上；以及

在所述衬底上形成多个第二间隙壁结构，所述第二间隙壁结构与所述第一间隙壁结构的端部相联接，其中所述第一间隙壁结构与所述第二间隙壁结构至少部分材料不同。

14.根据权利要求13所述的半导体器件的制作方法，其特征在于，还包括：

在所述衬底上形成多个第一插塞，分别物理性接触各所述有源区，并与各所述位线交替设置；

在所述衬底上形成多个第二插塞，不接触所述有源区，并与各所述位线交替设置；

在各所述位线与各所述第一插塞之间分别形成所述第一间隙壁结构，所述第一间隙壁结构包括绝缘的中间层；以及

在所述衬底上形成一端连接各所述位线的多条虚设位线，其中所述第二间隙壁结构形成在所述虚设位线的侧壁上，各所述第二间隙壁结构包括导电的中间层。

15.根据权利要求14所述的半导体器件的制作方法，其特征在于，形成所述第二间隙壁结构还包括：

在各所述虚设位线的所述侧壁上依序形成第三间隙壁层及第二材料层；

在各所述虚设位线的所述侧壁及顶面、及所述第三间隙壁层及所述第二材料层的顶面形成间隙壁材料层；以及

在所述衬底上形成绝缘材料层，填入各所述位线与各所述虚设位线之间。

16.根据权利要求15所述的半导体器件的制作方法，其特征在于，形成所述第一插塞还包括：

在所述绝缘材料层上形成掩模；

通过所述掩模层移除一部分的所述绝缘材料层，形成暴露出所述衬底的多个插塞孔；以及

在各所述插塞孔内形成各所述第一插塞。

17.根据权利要求16所述的半导体器件的制作方法，其特征在于，形成所述第一间隙壁结构还包括：

在各所述位线的所述侧壁上依序形成第一间隙壁层、第一材料层及第二间隙壁层；

部分移除所述第一材料层，形成第一电介质材料；以及

在所述第一电介质材料上形成第二电介质材料，其中依序堆叠的所述第一电介质材料与所述第二电介质材料形成绝缘的所述中间层。

18.根据权利要求15所述的半导体器件的制作方法，其特征在于，形成所述第二插塞还包括：

移除一部分的所述绝缘材料层，形成未暴露出所述衬底的多个插塞孔；以及

在各所述插塞孔内形成各所述第二插塞。

19.根据权利要求18所述的半导体器件的制作方法，其特征在于，形成所述第二间隙壁结构还包括：

施行第一蚀刻工艺，部分移除所述部分的所述绝缘材料层；

形成电介质材料层，覆盖在剩余的所述绝缘材料层；

部分移除所述电介质材料层，形成电介质层；

部分移除间隙壁材料层，暴露出所述第二材料层的顶面；以及

施行第二蚀刻工艺，再次移除所述部分的所述绝缘材料层且移除所述第二材料层，形成空隙层。

20.根据权利要求19所述的半导体器件的制作方法，其特征在于，形成所述第二插塞还包括：

在各所述插塞孔内形成第一导电材料，并且在所述空隙层内形成导电的所述中间层；以及

在各所述插塞孔内填满第二导电材料，其中，各所述第二插塞包括依序堆叠的所述第一导电材料与所述第二导电材料。