CN117596873A - 半导体器件及其制作方法 - Google Patents

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CN117596873A CN202311540903.4A CN202311540903A CN117596873A CN 117596873 A CN117596873 A CN 117596873A CN 202311540903 A CN202311540903 A CN 202311540903A CN 117596873 A CN117596873 A CN 117596873A
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Abstract

本发明公开了半导体器件及其制作方法，包括衬底、多条位线、绝缘层以及多个插塞。衬底包括多个有源区。多条位线相互分隔地设置在衬底上。绝缘层覆盖在衬底的顶面上。多个插塞分别设置在绝缘层的顶面上且与有源区隔离，其中，在第一方向上插塞与位线交替设置，且插塞包括多个第一插塞及至少一第二插塞。如此，可有效改善半导体器件可能衍生的结构缺陷，形成组件可靠度优化的半导体器件。

Description

半导体器件及其制作方法
技术领域
本发明涉及一种半导体器件及其制作方法，尤其是涉及一种包括位线以及插塞的半导体器件及其制作方法。
背景技术
随着各种电子产品朝小型化发展之趋势，动态随机存储器(dynamic randomaccess memory,DRAM)单元的设计也必须符合高集成度及高密度之要求。对于一具备凹入式闸极结构之DRAM单元而言，由于其可以在相同的半导体衬底内获得更长的载流子通道长度，以减少电容结构之漏电情形产生，因此在目前主流发展趋势下，其已逐渐取代仅具备平面闸极结构之DRAM单元。一般来说，具备凹入式闸极结构之DRAM单元会包括一晶体管组件与一电荷存储装置，以接收来自位线及字线的电压信号。然而，受限于工艺技术之故，现有具备凹入式闸极结构之DRAM单元仍存在有许多缺陷，还待进一步改良并有效提升相关存储器装置的效能及可靠度。
发明内容
本发明之一目的在于提供一种半导体器件及其制作方法，是在半导体器件的周边区(periphery region)设置位在绝缘层的顶面上的多个插塞，以有效改善半导体器件可能衍生的结构缺陷，使得半导体器件具有优化的组件可靠度。如此，可在插塞的光刻制作工艺进行时，在存储区(cell region)及周边区内维持相同的光通量，有利于提升半导体器件的制作良率。
为达上述目的，本发明之一实施例提供一种半导体器件，其包括衬底、多条位线、绝缘层以及多个插塞。所述衬底包括多个有源区。所述位线相互分隔地设置在所述衬底上。所述绝缘层覆盖在所述衬底的顶面上。所述插塞分别设置在所述绝缘层的顶面上且与所述有源区隔离，其中，在第一方向上各所述插塞与各所述位线交替设置，且所述插塞包括多个第一插塞及至少一第二插塞。
为达上述目的，本发明之一实施例提供一种半导体器件的制作方法包括以下步骤。提供衬底，所述衬底包括多个有源区。在所述衬底上形成多条位线，所述多条位线相互分隔地设置在所述衬底上。在所述衬底上形成绝缘层，覆盖所述衬底的顶面。在所述绝缘层上形成多个插塞，分别与所述有源区隔离，其中，在第一方向上，所述插塞与所述位线交替设置，且所述插塞包括多个第一插塞及至少一第二插塞。
附图说明
所附图示提供对于本发明实施例的更深入的了解，并纳入此说明书成为其中一部分。这些图示与描述，用来说明一些实施例的原理。需注意的是所有图示均为示意图，以说明和制图方便为目的，相对尺寸及比例都经过调整。相同的符号在不同的实施例中代表相对应或类似的特征。
图1至图3绘示本发明较佳实施例中半导体器件的示意图；其中：
图1为本发明的半导体器件的俯视示意图；
图2为图1中沿着切线A-A’的剖面示意图；以及
图3为图1中沿着切线B-B’的剖面示意图。
图4至图11绘示本发明较佳实施例中半导体器件的制作方法的示意图；其中：
图4为本发明的半导体器件在施行第一蚀刻工艺后的剖面示意图；
图5为本发明的半导体器件在施行第一蚀刻工艺后的另一剖面示意图；
图6为本发明的半导体器件在施行第二蚀刻工艺后的剖面示意图；
图7为本发明的半导体器件在施行第二蚀刻工艺后的另一剖面示意图；
图8为本发明的半导体器件在形成半导体材料层后的剖面示意图；
图9为本发明的半导体器件在半导体材料层后的另一剖面示意图；
图10为本发明的半导体器件在施行第三蚀刻工艺后的剖面示意图；以及
图11为本发明的半导体器件在施行第三蚀刻工艺后的另一剖面示意图。
其中，附图标记说明如下：
10 半导体器件
100 衬底
100A 周边区
100B 存储区
102 有源区
104 浅沟渠隔离
110 绝缘层
112 氧化物层
114 氮化物层
116 氧化物层
120 字线
122 电介质层
124 闸极电介质层
126 闸极
128 盖层
130、130a、130b、130c 位线
131 位线插塞
132 半导体层
134 阻障层
136 金属层
138 封盖层
140 位线间隙壁
142 间隙壁
144 间隙壁
146 间隙壁
150 插塞
152 第一插塞
154、156 第二插塞
158 第三插塞
160 存储插塞
162 连接垫
162a 部分
164 金属硅化物层
166 隔离结构
202 绝缘材料层
202a 绝缘材料
204 第一插塞孔
206 插塞孔
208 第二插塞孔
210 半导体材料层
210a 半导体材料
218 第三插塞孔
E1 第一蚀刻工艺
E2 第二蚀刻工艺
E3 第三蚀刻工艺
D1 第一方向
D2 第二方向
D3 第三方向
具体实施方式
为使熟习本发明所属技术领域之一般技艺者能更进一步了解本发明，下文特列举本发明之较佳实施例，并配合所附图示，详细说明本发明的构成内容及所欲达成之功效。须知悉的是，以下所举实施例可以在不脱离本发明的精神下，将数个不同实施例中的特征进行替换、重组、混合以完成其他实施例。
请先参照图1至图3，所绘示者为本发明第一实施例中半导体器件10的示意图，其中，图1为半导体器件10的俯视示意图，而图2及图3为半导体器件10的剖面示意图。半导体器件10包括衬底100、多条位线130、绝缘层110以及多个插塞150。如图1所示，衬底100例如包括硅衬底、含硅衬底(如SiC、SiGe)、外延硅衬底(epitaxial silicon substrate)、绝缘体上硅衬底(silicon-on-insulator substrate)或其他合适的材料所构成的衬底，但不以此为限。衬底100内进一步设置多个浅沟渠隔离104(例如包括氧化硅)以在衬底100定义出多个有源区102。多条位线130，相互分隔地设置在衬底100上并沿着第三方向D3延伸，以同时与多个有源区102交错。如图2及图3所示，绝缘层110覆盖在衬底100的顶面上，并且，多个插塞150分别设置在绝缘层110的顶面上并与有源区102相互隔离。需特别说明的是，在第一方向D1上，插塞150与位线130相互交替设置，且插塞150还进一步包括多个第一插塞152及至少一第二插塞154/156。如此，通过在半导体器件10的周边区(periphery region)100A设置位在绝缘层110的顶面上的第一插塞152及第二插塞154/156，可有效改善半导体器件10可能衍生的结构缺陷，并形成组件可靠度优化的半导体器件10。
在一实施例中，各第一插塞152例如包括设置在绝缘层110的所述顶面上的绝缘材料202a，例如包括氧化硅、氮氧化硅等，而第二插塞154例如包括设置在绝缘层110的所述顶面上的硅(Si)、硅磷(SiP)等半导体材料210a，或者，第二插塞156还可包括铝(aluminum，Al)、钛(titanium，Ti)、铜(copper，Cu)或钨(tungsten，W)等低阻值的金属材料，优选包括钨，但不以此为限。在另一实施例中，插塞150还可进一步包括至少一第三插塞158，例如包括依序堆叠在绝缘层110的所述顶面上的绝缘材料202a及半导体材料210a，其中，第三插塞158的绝缘材料202a及半导体材料210a例如分别与第一插塞152的绝缘材料202a、第二插塞154的半导体材料210a相同，但不以此为限。需说明的是，半导体器件10优选地同时包括多个第二插塞154/156，使得至少一条位线130a在第一方向D1上的两相对侧分别设置一个第二插塞154，或者另一条位线130b在第一方向D1上的两相对侧分别设置一个第一插塞152，或者在另一条位线130c的一侧设置一个第二插塞154，另一侧设置一个第一插塞152，如图1及图2所示，但不以此为限。
再如图1所示，半导体器件10的衬底100上除了组件积集度相对较低的周边区100A，还包括组件积集度相对较高的存储区(cell region)100B，存储区100B与周边区100A例如是比邻设置，但不以此为限。并且，前述的第一插塞152、第二插塞154/156及第三插塞158皆设置在周边区100A内，而存储区100B内则设置多个存储插塞160，分别电性连接相应的有源区102。在一实施例中，存储插塞160例如包括硅、硅磷等半导体材料，优选地相同于第二插塞154的半导体材料210a，但不以此为限。在本实施例中，各有源区102相互分隔地沿着第二方向D2延伸，并排列成一阵列，而存储插塞160及插塞150则排列成另一阵列，部分重叠下方相应的有源区102，并且，部分的插塞150不重叠任何有源区102。
半导体器件10还包括设置在衬底100内的多条字线120，相互分隔地沿着第一方向D1延伸，以及设置在衬底100上的多条位线间隙壁140及多个隔离结构166。本领域者应可轻易理解有源区102、字线120及位线130的延伸方向皆不相同，字线120的延伸方向(即第一方向D1)应垂直位线130的延伸方向(即第三方向D3)，并同时与多个有源区102和位线130交错。细部来说，如图1及图2所示，在第一方向D1上，插塞150或存储插塞160系与位线130呈现周期性的交替排列，并且，各条位线130与各插塞150之间，或者各条位线130与各存储插塞160之间系通过设置在各条位线130侧壁上的位线间隙壁140相互隔绝。
如图2所示，各位线130进一步包括依序堆叠的半导体层132(例如包含多晶硅、掺杂非晶硅等半导体材料)、阻障层134(例如包含钛及/或氮化钛、钽及/或氧化钽等导电阻障材料)、金属层136(例如包含钨、铝或铜等低阻值的金属材料)及封盖层138(例如包含氧化硅、氮化硅或氮氧化硅等绝缘材料)，并且，部分的半导体层132伸入部分的衬底100内而组成位线插塞(bit line contact，BLC)131。各条位线130系藉由下方相对应形成的位线插塞131而电性连接至有源区102。各位线间隙壁140则细部包括依序堆叠在各条位线130侧面上的间隙壁142(例如包括氮化硅、碳氮化硅)、间隙壁144(例如包括氧化硅、氮氧化硅)及间隙壁146(例如包括氮化硅、碳氮化硅)，但不以此为限。需说明的是，第二插塞154最底面低于各条位线130的金属层136的底面，第二插塞154的半导体材料210a的最顶面高于位线130的金属层136的顶面，并且，第三插塞158的半导体材料210a的最顶面同样高于位线130的金属层136的顶面。在一实施例中，各第一插塞152的绝缘材料202a的顶面高度可不一致，且绝缘材料202a的所述顶面皆高于位线130的金属层136的所述顶面。
再如图2所示，半导体器件10还包括分别设置在各插塞150及在各存储插塞160上方的多个连接垫162，各连接垫162物理性接触相应的插塞150及相应的存储插塞160，并且各连接垫162部分设置在各条位线130的封盖层138上，使得各连接垫162的一部分162a高于各条位线130的最顶面。需说明的是，本实施例的图1中为了清楚呈现插塞150及存储插塞160的排列而省略了连接垫162的绘示，但本领域者应可通过图2或图3所示的剖面示意图清楚推知连接垫162在图1上的位置。此外，在一实施例中，各第一插塞152、各第二插塞154及第三插塞158的上方还分别设置金属硅化物层164，例如是位在各第一插塞152或各第二插塞154与相应的连接垫162之间，或是位在第三插塞158的半导体材料210a与相应的连接垫162之间。在另一实施例中，连接垫162例如包括铝、钛、铜或钨等低阻值的金属材料，优选包括钨或是与第二插塞156相同的金属材料，使得第二插塞156以及设置在第二插塞156上方的连接垫162得以一体成型，但不以此为限。
另一方面，如图1及图3所示，在第三方向D3上，插塞150或存储插塞160系与衬底100内的字线120呈现周期性的交替排列，并且，各条字线120的正上方设置各隔离结构166，以电性隔绝邻近的插塞150及/或存储插塞160。在一实施例中，隔离结构166例如包括氮化硅或碳氮化硅等绝缘材料，但不以此为限。如图3所示，各字线120细部包括依序堆叠的电介质层122、闸极电介质层124及闸极126、以及覆盖在闸极126上方的盖层128，其中，盖层128的表面可切齐衬底110的所述顶面，使得各条字线120可作为半导体器件10的埋藏字线(buried word line,BWL)。各条字线120系藉由绝缘层110与衬底110上的各条位线130相互隔绝，在一实施例中，绝缘层110优选地具有一复合层结构，例如是包括依序堆叠的氧化物层112-氮化物层114-氧化物层116(oxide-nitride-oxide,ONO)，但不以此为限。
根据本实施例的半导体器件10，通过在周边区100A内设置位在绝缘层110的顶面上的第一插塞152及/或第二插塞154/156，可在插塞150的光刻制作工艺进行时，在组件积集度明显差异的存储区100B及周边区100A内维持相同的光通量，提升半导体器件的制作良率。据此，得以有效改善半导体器件10可能衍生的结构缺陷，使得半导体器件10具有更为优化的组件结构与效能，从而提高半导体器件10的操作表现。在此设置下，本实施例的半导体器件10可作为一动态随机存取存储器(dynamic random access memory，DRAM)器件，并由后续设置在存储插塞160上方的至少一电容(未绘示)与设置在衬底100内的至少一晶体管组件(未绘示)组成动态随机存取存储器阵列中最小组成的存储单元(memory cell)，接收来自于位线130及字线120的电压信息。
为能使本发明所属技术领域的一般技术者轻易了解本发明的半导体器件10，下文将进一步针对本发明的半导体器件10的制作方法进行说明。
请参阅图4至图11所示，为本发明优选实施例中的半导体器件10的制作方法的示意图，其中，图4、图6、图8及图10为半导体器件10在制作过程中沿着切线A-A’的剖面示意图，而图5、图7、图9及图11为半导体器件10在制作过程中沿着切线B-B’的剖面示意图。本实施例中虽未绘出半导体器件10在制作过程中的俯视图，本领域者应可参考前述图1所示半导体器件10的俯视图清楚理解切线A-A’及切线B-B’在半导体器件10上的具体位置，以及半导体器件10在制作过程中的俯视态样。
首先，如图4及图5所示，提供衬底100，并且，在衬底100内形成浅沟渠隔离104而在衬底100内定义出多个有源区102。在一实施例中，浅沟渠隔离104的形成例如是先利用蚀刻工艺在衬底100中形成多个沟槽(未绘示)，之后在所述沟槽中填入至少一绝缘材料(如氧化硅等)，形成表面与衬底100顶面齐平的浅沟渠隔离104，但不以此为限。接着，在衬底100内形成沿着第一方向D1延伸的多条字线120。在一实施例中，字线120的制作方式包括但不限于以下步骤，例如先形成可同时穿过多个有源区102与浅沟渠隔离104的多条沟渠(未绘示)，然后，依序在所述沟渠内形成覆盖所述沟渠整体表面的电介质层122、覆盖所述沟渠下半部表面的闸极电介质层124、填满所述沟渠下半部的闸极126以及填满所述沟渠上半部的盖层128，但并不限于此。并且，在衬底100上形成绝缘层110及沿着第三方向D3延伸的多条位线130，其中，各条位线130系藉由下方相对应形成的位线插塞131而电性连接至有源区102。在一实施例中，位线130及位线插塞131的制作工艺包括但不限于以下步骤。首先，通过掩模层(未绘示)形成贯穿绝缘层110并部分暴露出衬底100表面的开口(未绘示)，在衬底100上形成半导体材料(未绘示,例如包含多晶硅、掺杂非晶硅等半导体材料)填满所述开口，再依序形成阻障材料层(未绘示,例如包含钛及/或氮化钛、钽及/或氧化钽等导电阻障材料)、金属材料层(未绘示,例如包含钨、铝或铜等低阻值的金属材料)及封盖材料层(未绘示,例如包含氧化硅、氮化硅或氮氧化硅等绝缘材料)，最后通过图案化制作工艺，同时形成位线130及位线插塞131。然后，依序进行沉积与回蚀刻制作工艺，在绝缘层110上沉积绝缘材料层202，填满位线130之间的空间。绝缘材料层202例如包括氧化硅、氮氧化硅等绝缘材料，但不以此为限。
再如图4及图5所示，在绝缘材料层202上形成第一掩模层(未绘示)，并通过所述第一掩模层对绝缘材料层202施行第一蚀刻工艺E1，形成下方可暴露出相应的有源区102的至少一第一插塞孔204，以及未暴露出有源区102、且在底部部分保留绝缘材料层202的绝缘材料202a的插塞孔206。需说明的是，本实施例的图式中虽然仅绘出一个第一插塞孔204及一个插塞孔206，但本领域者应可轻易理解若由如图1所示的一俯视图(未绘示)来看，本实施例的制作方法可通过第一蚀刻工艺E1同时形成多个第一插塞孔204及/或多个插塞孔206。然后，完全移除所述第一掩模层。
如图6及图7所示，在绝缘材料层202上形成第二掩模层(未绘示)，并通过所述第二掩模层对绝缘材料层202施行第二蚀刻工艺E2，形成下方可暴露出绝缘层110的部分顶面的多个第二插塞孔208。然后，完全移除所述第二掩模层。
如图8及图9所示，在第二蚀刻工艺E2之后，形成半导体材料层210填入第一插塞孔204、插塞孔206及第二插塞孔208。
如图10及图11所示，在绝缘材料层202上施行回蚀刻制作工艺，根据绝缘材料层202与半导体材料层210之间不同的蚀刻选择比，部分移除填入第一插塞孔204、插塞孔206内的半导体材料层210，使得填入第一插塞孔204内的半导体材料层210分别形成前述的存储插塞160，使得填入插塞孔206内的半导体材料层210与其下方的绝缘材料202a共同形成前述的第三插塞158，并且，使得填入第二插塞孔208内的半导体材料层210形成前述的第二插塞154。并且，使得填入部分位线130之间的半导体材料层210同步形成前述的第一插塞152。
然后，再如图10及图11所示，形成第三掩模层(未绘示)，并通过所述第三掩模层对剩余的绝缘材料层202施行第三蚀刻工艺E3，形成下方可暴露出绝缘层110的部分顶面的至少一第三插塞孔218。后续，则可在衬底100上继续施行至少一沉积制作工艺，在存储插塞160、第一插塞152、第二插塞154及第三插塞158上分别形成金属硅化物层164，以及在金属硅化物层164上形成导电材料层(未绘示)，并使导电材料层填入第三插塞孔218。然后，通过图案化制作工艺，形成分别电性连接存储插塞160、第一插塞152、第二插塞154及第三插塞158的多个连接垫162，并且，填入第三插塞孔218的所述导电材料层则同步形成第二插塞156。如此，第二插塞156与其电性连接的连接垫162包括整体连续的膜层，而呈现一体成形的态样，但不以此为限。在一实施例中，所述导电材料层例如包括铝、钛、铜或钨等低阻值的金属材料，优选包括钨，但不以此为限。而后，继续进行沉积与回蚀刻制作工艺，在连接垫162之间填入绝缘材料(未绘示)后，即可形成如图1、图2及图3所示的半导体器件10。
根据前述制作工艺，即完成本实施例中半导体器件10的制作方法。根据本实施例的半导体器件10的制作方法，在周边区100A内形成位在绝缘层110的顶面上的第一插塞152及/或第二插塞154/156，可在插塞150的光刻制作工艺进行时，在组件积集度明显差异的存储区100B及周边区100A内维持相同的光通量，提升半导体器件的制作良率。据此，得以有效改善半导体器件10可能衍生的结构缺陷，形成具有更为优化的组件结构与效能的半导体器件10，从而提高半导体器件10的操作表现。
本发明所属技术领域的一般技术者应可轻易了解，在能满足实际产品需求的前提下，本发明的半导体器件及其制作方法也可能有其它态样而并不限于前述。举例来说，在其他实施例的制作方法中，也可依据实际器件需求而仅进行在存储插塞160形成之前所施行的第二蚀刻工艺E2，也就是省略在存储插塞160形成后所施行的第三蚀刻工艺E3，如此，只在周边区100A形成后续可组成第二插塞154(包括半导体材料210a)的第二插塞孔208；或者，也可仅进行在存储插塞160形成后所施行的第三蚀刻工艺E3，也就是省略在存储插塞160形成之前所施行的第二蚀刻工艺E2，如此，只在周边区100A形成后续可组成第二插塞156(包括金属材料)的第三插塞孔218。在此操作下，同样得以在不增加额外操作步骤的前提下，在周边区100A内形成位在绝缘层110的顶面上的插塞150，以改善半导体器件10可能衍生的结构缺陷，形成具有更为优化的组件结构与效能的半导体器件10。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (20)

1.一种半导体器件，其特征在于，包括：
衬底，包括多个有源区；
多条位线，相互分隔地设置在所述衬底上；
绝缘层，覆盖在所述衬底的顶面上；以及
多个插塞，分别设置在所述绝缘层的顶面上且与所述有源区隔离，其中，在第一方向上所述插塞与所述位线交替设置，且所述插塞包括多个第一插塞及至少一第二插塞。
2.根据权利要求1所述的半导体器件，其特征在于，所述第一插塞包括绝缘材料，所述至少一第二插塞包括金属材料或半导体材料。
3.根据权利要求2所述的半导体器件，其特征在于，所述插塞包括多个所述第二插塞，至少一条所述位线的两侧分别设置一个所述第二插塞。
4.根据权利要求1所述的半导体器件，其特征在于，还包括多个连接垫，分别设置在各所述插塞的上方，所述至少一第二插塞与设置在所述至少一第二插塞上方的所述连接垫一体成型，且所述连接垫的一部分高于所述位线的最顶面。
5.根据权利要求1所述的半导体器件，其特征在于，还包括：
多个连接垫，分别设置在各所述插塞的上方；以及
多个金属硅化物层，设置在所述第一插塞及所述第一插塞与上方的所述连接垫之间。
6.根据权利要求1所述的半导体器件，其特征在于，所述位线包括依序堆叠的半导体层、金属层及封盖层，所述第二插塞最底面低于所述位线的所述金属层。
7.根据权利要求6所述的半导体器件，其特征在于，所述插塞还包括至少一第三插塞，所述至少一第三插塞包括依序堆叠的绝缘材料及半导体材料。
8.根据权利要求7所述的半导体器件，其特征在于，所述至少一第三插塞的所述半导体材料的最顶面高于所述位线的所述金属层。
9.根据权利要求6所述的半导体器件，其特征在于，所述第一插塞的所述绝缘材料的顶面高度不一致，且皆高于所述位线的所述金属层。
10.一种半导体器件的制作方法，其特征在于，包括：
提供衬底，所述衬底包括多个有源区；
在所述衬底上形成多条位线，所述多条位线相互分隔地设置在所述衬底上；
在所述衬底上形成绝缘层，覆盖所述衬底的顶面；以及
在所述绝缘层上形成多个插塞，分别与所述有源区隔离，其中，在第一方向上，所述插塞与所述位线交替设置，且所述插塞包括多个第一插塞及至少一第二插塞。
11.根据权利要求10所述的半导体器件的制作方法，其特征在于，还包括：
在所述衬底上形成多个存储插塞，分别贯穿所述绝缘层且物理性接触所述有源区。
12.根据权利要求11所述的半导体器件的制作方法，其特征在于，在所述绝缘层上沉积绝缘材料层，填入所述位线之间；
在所述绝缘材料层上形成第一掩模层；
通过所述第一掩模层对所述绝缘材料层及所述绝缘层进行第一蚀刻工艺，形成暴露出所述有源区的多个第一插塞孔；
在所述第一插塞孔内分别形成所述存储插塞；以及
形成所述第一插塞及所述至少一第二插塞。
13.根据权利要求12所述的半导体器件的制作方法，其特征在于，还包括：
在所述绝缘材料层上形成第二掩模层；以及
在形成所述存储插塞形成之前，通过所述第二掩模层对所述绝缘材料层进行所述第二蚀刻工艺，形成暴露出所述绝缘层的至少一第二插塞孔。
14.根据权利要求13所述的半导体器件的制作方法，其特征在于，还包括：
在进行所述第二蚀刻工艺之前移除所述第一掩模层；以及
形成半导体材料层填入所述第一插塞孔及所述至少一第二插塞孔。
15.根据权利要求14所述的半导体器件的制作方法，其特征在于，形成所述插塞还包括：
在所述第一蚀刻工艺中，部分移除至少一所述位线一侧的所述绝缘材料层，形成未暴露出所述绝缘层的插塞孔；以及
在所述插塞孔内填入所述半导体材料层，形成第三插塞。
16.根据权利要求13所述的半导体器件的制作方法，其特征在于，还包括：
在所述绝缘材料层上形成第三掩模层；以及
在形成所述存储插塞之后，通过所述第三掩模层对所述绝缘材料层进行所述第三蚀刻工艺，形成暴露出所述绝缘层的至少一第三插塞孔。
17.根据权利要求16所述的半导体器件的制作方法，其特征在于，还包括：
在进行所述第二蚀刻工艺之后，形成导电材料层填入所述至少一第三插塞孔。
18.根据权利要求12所述的半导体器件的制作方法，其特征在于，还包括：
形成多个连接垫，分别位在所述第一插塞及所述至少一第二插塞的上方，
所述连接垫的一部分覆盖各所述位线的最顶面。
19.根据权利要求18所述的半导体器件的制作方法，其特征在于，在形成所述连接垫之前，还包括：
在所述第一插塞上形成金属硅化物层，位在所述第一插塞与所述连接垫之间。
20.根据权利要求12所述的半导体器件的制作方法，其特征在于，形成所述插塞还包括：
保留部分的所述位线之间的所述绝缘材料层，形成所述第一插塞。
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