KR20090052508A - 반도체 메모리 소자 및 이의 형성 방법 - Google Patents

반도체 메모리 소자 및 이의 형성 방법 Download PDF

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Abstract

본 발명은 반도체 메모리 소자 및 이의 형성 방법에 관한 것으로, 반도체 기판 상에 평행하게 형성된 제1 트랜지스터 패턴 및 제2 트랜지스터 패턴과, 상기 제1 트랜지스터 패턴 및 상기 제2 트랜지스터 패턴 사이의 상기 반도체 기판 내에 형성된 접합 영역, 및 상기 접합 영역 상에 지그재그 배열로 형성된 다수의 콘택을 포함하는 반도체 메모리 소자 및 이의 형성 방법 형성 방법을 개시한다.
드레인 콘택, 브릿지, 지그재그, 콘택홀

Description

반도체 메모리 소자 및 이의 형성 방법{Semicontactor memory device and method of forming thereof}
본 발명은 반도체 메모리 소자 및 이의 형성 방법에 관한 것으로, 특히 드레인 콘택의 브릿지 현상을 억제할 수 있는 반도체 소자 및 이의 형성 방법에 관한 것이다.
일반적으로, 다층 구조의 금속 배선 구조에서 하부 금속 배선과 상부 금속 배선은 층간 절연막에 의하여 전기적으로 격리되어 있으며, 상부 금속 배선과 하부 금속 배선의 연결이 필요한 부분은 상부 금속 배선의 금속을 증착하기 전에 층간 절연막에 금속층간 콘택홀을 통하여 형성하고 플러그를 형성하여 두층의 금속 배선을 연결한다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 메모리 소자의 콘택 플러그 형성 방법을 설명하기 위한 소자의 단면도 및 평면도이다.
도 1a를 참조하면, 반도체 기판(10) 상에 셀렉트 트랜지스터(11)를 형성한 다. 셀렉트 트랜지스터(11)는 셀 게이트(미도시) 형성 공정시 형성할 수 있다. 이 후, 셀렉트 트랜지스터(11)를 포함한 전체 구조 상에 제1 및 제2 절연막(12, 13)을 형성한다. 이 후, 제1 절연막(12) 및 제2 절연막(14)을 식각하여 셀렉트 트랜지스터(11)들 사이의 영역이 노출되는 콘택홀을 형성한 후 이를 매립하여 드레인 콘택 플러그(14)를 형성한다. 이 후, 드레인 콘택 플러그(14)를 포함한 전체 구조 상에 금속 배선(15을 형성한다.
도 1b를 참조하면, 드레인 콘택 플러그(14)는 다수의 메모리 셀 어레이의 배치에 의하여 다수개가 형성된다. 따라서 드레인 콘택 플러그(14)의 크기(A) 및 인접한 드레인 콘택 플러그(14)과의 거리(A')로 인하여 소자의 집적화에 장애가 된다. 드레인 콘택 플러그(14)의 크기(A) 및 인접한 드레인 콘택 플러그(14)과의 거리(A')를 감소시키면 인접한 드레인 콘택 플러그들이 서로 접촉되는 브릿지 현상이 발생하여 소자의 불량이 발생한다.
본 발명이 이루고자 하는 기술적 과제는 반도체 메모리 소자의 콘택 형성시, 다수의 콘택이 배열되어 있는 드레인 콘택을 홀수 번째 그룹과 짝수 번째 그룹으로 나누어 홀수 번째 그룹은 제1 선택 트랜지스터에 인접하도록 형성하고, 짝수 번째 그룹은 제2 선택 트랜지스터에 인접하도록 즉, 다수의 드레인 콘택을 지그재그 배열로 형성함으로써, 인접한 드레인 콘택과의 거리를 증가시켜 소자의 불량을 억제하는 반도체 메모리 소자 및 이의 제조 방법을 제공한다.
본 발명의 일실시 예에 따른 반도체 메모리 소자는 반도체 기판 상에 평행하게 형성된 제1 트랜지스터 패턴 및 제2 트랜지스터 패턴과, 상기 제1 트랜지스터 패턴 및 상기 제2 트랜지스터 패턴 사이의 상기 반도체 기판 내에 형성된 접합 영역, 및 상기 접합 영역 상에 지그재그 배열로 형성된 다수의 콘택을 포함한다.
상기 다수의 콘택 중 홀수 그룹의 콘택은 상기 제1 트랜지스터 패턴과 인접하게 형성되고, 상기 다수의 콘택 중 짝수 그룹의 콘택은 상기 제2 트랜지스터 패턴과 인접하게 형성된다.
상기 제1 트랜지스터 패턴 및 상기 제2 트랜지스터 패턴은 드레인 선택 트랜지스터 패턴이다.
본 발명의 일실시 예에 따른 반도체 메모리 소자의 제조 방법은 반도체 기판 상에 제1 트랜지스터 패턴 및 제2 트랜지스터 패턴을 형성하는 단계와, 상기 제1 트랜지스터 패턴 및 상기 제2 트랜지스터 패턴 사이의 상기 반도체 기판 내에 접합 영역을 형성하는 단계와, 상기 접합 영역을 포함하는 전체 구조 상부에 절연막을 형성하는 단계, 및 상기 절연막을 식각하여 지그재그 배열된 다수의 콘택홀을 형성하는 단계를 포함한다.
상기 제1 트랜지스터 패턴 및 상기 제2 트랜지스터 패턴을 형성한 후, 상기 제1 트랜지스터 패턴 및 상기 제2 트랜지스터 패턴 측벽에 스페이서를 형성하는 단계, 및 상기 스페이서를 포함한 전체 구조 상부에 SAC 보호막을 형성하는 단계를 더 포함한다.
상기 다수의 콘택홀 중 홀수 그룹의 콘택홀은 상기 제1 트랜지스터 패턴과 인접하게 형성하고, 상기 다수의 콘택홀 중 짝수 그룹의 콘택홀은 상기 제2 트랜지스터 패턴과 인접하게 형성한다.
본 발명의 일실시 예에 따르면, 반도체 메모리 소자의 콘택 형성시, 다수의 콘택이 배열되어 있는 드레인 콘택을 홀수 번째 그룹과 짝수 번째 그룹으로 나누어 홀수 번째 그룹은 제1 선택 트랜지스터에 인접하도록 형성하고, 짝수 번째 그룹은 제2 선택 트랜지스터에 인접하도록 즉, 다수의 드레인 콘택을 지그재그 배열로 형성함으로써, 인접한 드레인 콘택과의 거리를 증가시켜 소자의 불량을 억제할 수 있 다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2 내지 도 6은 본 발명의 일실시 예에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도 및 평면도이다.
도 2를 참조하면, 반도체 기판(100) 상에 제1 드레인 선택 트랜지스터 패턴(101), 및 제2 드레인 선택 트랜지스터 패턴(102)을 형성한다.
제1 선택 트랜지스터 패턴(101), 및 제2 선택 트랜지스터 패턴(102)은 터널 절연막, 도전막, 게이트막, 및 하드 마스크막이 순차적으로 적층된 구조로 형성하는 것이 바람직하다. 또한 제1 선택 트랜지스터 패턴(101), 및 제2 선택 트랜지스터 패턴(102)은 반도체 메모리 소자 중 드레인 선택 트랜지스터를 형성하기 위한 게이트 패턴으로 서로 인접하게 형성된다.
도 3을 참조하면, 제1 선택 트랜지스터 패턴(101), 및 제2 선택 트랜지스터 패턴(102)의 측벽에 스페이서막(103)을 형성한다. 스페이서막(103)은 산화막으로 형성하는 것이 바람직하다.
이 후, 이온 주입 공정을 실시하여 제1 선택 트랜지스터 패턴(101)과 제2 선택 트랜지스터 패턴(102) 사이에 노출된 반도체 기판(100) 내에 접합 영역(104)을 형성한다.
도 4를 참조하면, 접합 영역(104)을 포함한 전체 구조 상에 SAC(Self aligned Contact)막(105)을 형성한다. SAC막(105)은 질화막으로 형성하는 것이 바람직하다. 이후, SAC막(105)을 포함한 전체 구조 상에 절연막(106)을 형성한다. 절연막(106)은 산화막으로 형성하는 것이 바람직하다.
도 5a 및 도 5b는 워드라인 방향으로 서로 인접한 콘택홀을 나타내는 도면이다. 도 5a를 참조하면, 절연막(106), 및 SAC막(105)을 식각하여 접합 영역(104)이 노출 되는 제1 콘택홀(107)을 형성한다. 이때 제1 콘택홀(107)은 제2 선택 트랜지스터 패턴(102)과 인접하도록 형성한다.
도 5b를 참조하면, 제1 콘택홀(107) 형성 공정시 워드라인 방향으로 인접한 제2 콘택홀(108)은 제1 선택 트랜지스터 패턴(101)과 인접하도록 형성한다. 즉, 워드라인 방향으로 서로 인접한 제1 및 제2 콘택홀(107, 및 108)은 대각선 방향으로 형성된다.
제1 및 제2 콘택홀(107, 및 108)은 인접한 제1 선택 트랜지스터 패턴(101) 및 제2 선택 트랜지스터 패턴(102)와 인접하게 형성되는 것이 바람직하며, 제1 및 제2 콘택홀(107, 및 108)의 일부가 제1 선택 트랜지스터 패턴(101) 및 제2 선택 트랜지스터 패턴(102)의 상부에 형성될 수 있다. 즉, 제1 콘택홀(107)은 제1 선택 트랜지스터 패턴(101)과 접합 영역(104)의 일부가 노출되도록 형성되며, 제2 콘택 홀(108)은 제2 선택 트랜지스터 패턴(102)과 접합 영역(104)의 일부가 노출되도록 형성될 수 있다.
도 6을 참조하면, 다수의 메모리 셀 어레이 형성 과정에서 다수개의 드레인 콘택홀을 형성할 경우, 짝수 그룹의 콘택홀(예를 들어 제1 콘택홀 그룹(107))과 홀수 그룹의 콘택홀(예를 들어 제2 콘택홀 그룹(108))은 서로 지그재그 배치를 갖도록 형성된다.
이로 인하여 서로 인접한 제1 및 제2 콘택홀(107, 108)의 거리(C)는 서로 대각선으로 배치되어 종래의 일열로 배치되었을때 보다 증가하게 된다. 이로 인하여 반도체 소자가 고집적화되어도 공정 마진이 확보되어 소자의 불량률을 감소시킬 수 있다.
이 후, 제1 및 제2 콘택홀(107, 108)을 도전 물질로 매립하여 콘택홀을 형성한다.
상기에서 설명한 본 발명의 기술적 사상이 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 메모리 소자의 콘택 플러그 형성 방법을 설명하기 위한 소자의 단면도 및 평면도이다.
도 2 내지 도 6은 본 발명의 일실시 예에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도 및 평면도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 반도체 기판 101 : 제1 드레인 선택 트랜지스터 패턴
102 : 제2 드레인 선택 트랜지스터 패턴 103 :스페이서막
104 : 접합 영역 105 : SAC막
106 : 절연막 107 : 제1 콘택홀
108 : 제2 콘택홀

Claims (7)

  1. 반도체 기판 상에 평행하게 형성된 제1 트랜지스터 패턴 및 제2 트랜지스터 패턴;
    상기 제1 트랜지스터 패턴 및 상기 제2 트랜지스터 패턴 사이의 상기 반도체 기판 내에 형성된 접합 영역; 및
    상기 접합 영역 상에 지그재그 배열로 형성된 다수의 콘택을 포함하는 반도체 메모리 소자.
  2. 제 1 항에 있어서,
    상기 다수의 콘택 중 홀수 그룹의 콘택은 상기 제1 트랜지스터 패턴과 인접하게 형성되고, 상기 다수의 콘택 중 짝수 그룹의 콘택은 상기 제2 트랜지스터 패턴과 인접하게 형성된 반도체 메모리 소자.
  3. 제 1 항에 있어서,
    상기 제1 트랜지스터 패턴 및 상기 제2 트랜지스터 패턴은 드레인 선택 트랜지스터 패턴인 반도체 메모리 소자.
  4. 제 1 항에 있어서,
    상기 다수의 콘택은 상기 접합 영역의 일부와 상기 제1 트랜지스터 패턴 또는 상기 제2 트랜지스터 패턴의 상부 일부에 형성된 반도체 메모리 소자.
  5. 반도체 기판 상에 제1 트랜지스터 패턴 및 제2 트랜지스터 패턴을 형성하는 단계;
    상기 제1 트랜지스터 패턴 및 상기 제2 트랜지스터 패턴 사이의 상기 반도체 기판 내에 접합 영역을 형성하는 단계;
    상기 접합 영역을 포함하는 전체 구조 상부에 절연막을 형성하는 단계; 및
    상기 절연막을 식각하여 지그재그 배열된 다수의 콘택홀을 형성하는 단계를 포함하는 반도체 메모리 소자의 제조 방법.
  6. 제 5 항에 있어서,
    상기 제1 트랜지스터 패턴 및 상기 제2 트랜지스터 패턴을 형성한 후,
    상기 제1 트랜지스터 패턴 및 상기 제2 트랜지스터 패턴 측벽에 스페이서를 형성하는 단계; 및
    상기 스페이서를 포함한 전체 구조 상부에 SAC 보호막을 형성하는 단계를 더 포함하는 반도체 메모리 소자의 제조 방법.
  7. 제 5 항에 있어서,
    상기 다수의 콘택홀 중 홀수 그룹의 콘택홀은 상기 제1 트랜지스터 패턴과 인접하게 형성하고, 상기 다수의 콘택홀 중 짝수 그룹의 콘택홀은 상기 제2 트랜지스터 패턴과 인접하게 형성하는 반도체 메모리 소자의 제조 방법.
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