CN113497062A - 半导体存储器装置 - Google Patents

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CN113497062A CN202110194102.1A CN202110194102A CN113497062A CN 113497062 A CN113497062 A CN 113497062A CN 202110194102 A CN202110194102 A CN 202110194102A CN 113497062 A CN113497062 A CN 113497062A
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柳孝俊
孙荣晥
姜书求
全政勳
金森宏治
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Abstract

公开了一种半导体存储器装置。所述半导体存储器装置包括位于基底上的金属线，并且包括：最上面的金属线；半导体导线，位于最上面的金属线上；垂直结构，穿透半导体导线和金属线并且包括沟道膜，沟道膜包括上沟道膜、第一下沟道膜以及在半导体导线的底部与最上面的金属线的底部之间将上沟道膜和第一下沟道膜连接的上连接沟道膜；以及第一切割线，通过金属线和半导体导线，并且包括穿过半导体导线的第一上切割线和通过多条金属线的第一下切割线，第一上切割线的宽度比第一下切割线的侧壁的延伸线的宽度大。

Description

半导体存储器装置
于2020年4月6日在韩国知识产权局提交且题为“半导体存储器装置及其制造方法”的第10-2020-0041461号韩国专利申请通过引用全部包含于此。
技术领域
实施例涉及一种半导体存储器装置以及一种制造半导体存储器装置的方法，更具体地，涉及包括垂直沟道结构的三维半导体存储器装置以及制造三维半导体存储器装置的方法。
背景技术
为了满足消费者期望的优异性能和低价格，需要增加半导体存储器装置的集成度。例如，在二维或平面半导体存储器装置的情况下，由于集成度主要由单位存储器单元所占据的面积决定，所以集成度受到精细图案形成技术水平的极大影响。然而，由于为了图案的小型化需要非常昂贵的设备，并且二维半导体存储器装置的集成度被限制，所以已经提出了配备有三维布置的存储器单元的三维半导体存储器装置。
发明内容
根据本公开的方面，提供了一种半导体存储器装置，所述半导体存储器装置包括：堆叠结构，包括在基底上沿第一方向堆叠的多条金属线；半导体导线，在堆叠结构上由半导体材料形成；垂直结构，穿透半导体导线和堆叠结构，并且包括沟道膜；以及第一切割线，切割所述多条金属线和半导体导线，其中，沟道膜包括：上沟道膜；第一下沟道膜，在第一方向上延伸；以及上连接沟道膜，将上沟道膜和第一下沟道膜连接并且在不同于第一方向的第二方向上延伸，所述多条金属线包括最靠近半导体导线的最上面的金属线，在半导体导线的下表面与最上面的金属线的下表面之间，上连接沟道膜连接到上沟道膜和第一下沟道膜，第一切割线包括切割半导体导线的第一上切割线和切割所述多条金属线的第一下切割线，并且在半导体导线的下表面上，第一上切割线的宽度比第一下切割线的侧壁的延伸线的宽度大。
根据本公开的另一方面，提供了一种半导体存储器装置，所述半导体存储器装置包括：堆叠结构，包括在基底上沿第一方向堆叠的多条金属线；半导体导线，在堆叠结构上由半导体材料形成；垂直结构，穿透半导体导线和堆叠结构并且包括沟道膜和垂直绝缘图案，垂直绝缘图案填充由沟道膜限定的空间；以及切割线，切割所述多条金属线和半导体导线，其中，所述多条金属线包括最靠近半导体导线的最上面的金属线，沟道膜包括：上沟道膜，沿第一方向延伸并且放置在半导体导线中；以及下沟道膜，沿第一方向延伸并且放置在堆叠结构中，上沟道膜和下沟道膜均包括面对垂直绝缘图案的外壁以及与外壁背对的内壁，上沟道膜的内壁位于下沟道膜的外壁的穿透最上面的金属线的延伸线之间，切割线包括切割半导体导线的上切割线和切割所述多条金属线的下切割线，并且在半导体导线的下平面上，上切割线的宽度比下切割线的侧壁的延伸线的宽度大。
根据本公开的另一方面，提供了一种半导体存储器装置，所述半导体存储器装置包括：外围逻辑结构，包括位于基底上的外围电路；水平导电基底，沿着外围逻辑结构的上表面延伸；堆叠结构，包括在水平导电基底上沿第一方向堆叠的多条金属线；半导体导线，在堆叠结构上由半导体材料形成；垂直结构，穿透半导体导线和堆叠结构，并且包括沟道膜，沟道膜电连接到水平导电基底；以及第一切割线，切割所述多条金属线和半导体导线，并且由绝缘材料形成，其中，沟道膜包括：上沟道膜和第一下沟道膜，沿第一方向延伸；以及上连接沟道膜，将上沟道膜和第一下沟道膜连接，并且在不同于第一方向的第二方向上延伸，所述多条金属线包括最靠近半导体导线的最上面的金属线，在半导体导线的下表面与最上面的金属线的下表面之间，上连接沟道膜连接到上沟道膜和第一下沟道膜，第一切割线包括切割半导体导线的第一上切割线和切割所述多条金属线的第一下金属线，并且在半导体导线的下表面上，第一上切割线的宽度比第一下切割线的侧壁的延伸线的宽度大。
根据本公开的另一方面，存在一种制造半导体存储器装置的方法，所述方法包括：在其中交替地堆叠的模制绝缘膜和牺牲绝缘膜的模制结构中形成包括第一沟道膜的下垂直结构；在模制结构上形成半导体膜；在半导体膜中形成上切割开口以在模制结构上形成半导体导线；形成穿透半导体导线并与下垂直结构垂直叠置的上沟道孔；形成沿着上沟道孔的侧壁延伸并连接到第一沟道膜的第二沟道膜；形成与上切割开口垂直叠置并切割模制结构的切割线沟槽；使用切割线沟槽通过可替代的金属栅极工艺来用金属线代替牺牲绝缘膜；以及形成填充切割线沟槽的切割线。
附图说明
通过参照附图详细描述示例性实施例，特征对于本领域技术人员将变得明显，在附图中：
图1是根据一些实施例的半导体存储器装置的电路图；
图2是根据一些实施例的非易失性存储器装置的布局图；
图3是沿着图2中的线A-A截取的剖视图；
图4是图3中的区域P的图；
图5A至图5E是图3中的区域Q的各种视图；
图6是图3中的区域R的图；
图7A和图7B是图3中的区域S的各种视图；
图8是沿着图2中的线B-B截取的剖视图；
图9A和图9B是根据一些实施例的半导体存储器装置的图；
图10和图11是根据一些实施例的半导体存储器装置的图；
图12和图13是根据一些实施例的半导体存储器装置的图；
图14是根据一些实施例的半导体存储器装置的图；
图15和图16是根据一些实施例的半导体存储器装置的图；
图17是用于解释根据一些实施例的半导体存储器装置的图；
图18是根据一些实施例的半导体存储器装置的图；
图19是根据一些实施例的半导体存储器装置的图；
图20是根据一些实施例的半导体存储器装置的图；
图21是根据一些实施例的非易失性存储器装置的布局图；
图22是根据一些实施例的非易失性存储器装置的布局图；
图23是根据一些实施例的非易失性存储器装置的布局图；以及
图24至图30是根据一些实施例的半导体存储器装置的中间阶段图。
具体实施方式
图1是用于解释根据一些实施例的半导体存储器装置的示例性电路图。
参照图1，根据一些实施例的半导体存储器装置的存储器单元阵列可以包括共源极线CSL、多条位线(例如，位线BL0至BL2)以及放置在共源极线CSL与位线BL0至BL2之间的多个单元串CSTR。
多个单元串CSTR可以并联连接到位线BL0至BL2中的每条。多个单元串CSTR可以共同连接到共源极线CSL。也就是说，多个单元串CSTR可以放置在多条位线BL0至BL2与单条共源极线CSL之间。多条共源极线CSL可以二维地布置。这里，可以将相同的电压电施加到共源极线CSL，或者可以电控制共源极线CSL中的每条。
例如，每个单元串CSTR可以由串选择晶体管SST、串联连接的存储器单元MCT和地选择晶体管GST组成。另外，存储器单元MCT中的每个包括数据存储元件。
作为示例，每个单元串CSTR可以包括与位线BL0至BL2串联连接的串选择晶体管SST。地选择晶体管GST可以连接到共源极线CSL。存储器单元MCT可以串联连接在串选择晶体管SST与地选择晶体管GST之间。
例如，每个单元串CSTR还可以包括连接在串选择晶体管SST与存储器单元MCT之间的虚设单元DMCT。在另一示例中，虚设单元DMCT也可以连接在地选择晶体管GST与存储器单元MCT之间。作为又一示例，每个单元串CSTR中的地选择晶体管GST可以由多个串联连接的MOS晶体管组成。作为又一示例，每个单元串CSTR可以包括多个串联连接的串选择晶体管SST。作为又一示例，每个单元串CSTR还可以包括放置在位线BL0至BL2与串选择晶体管SST之间的擦除控制晶体管。擦除控制晶体管可以与串选择晶体管SST串联连接。
根据一些实施例，串选择晶体管SST可以由串选择线SSL控制。存储器单元MCT可以由多条字线WL0至WLn控制，并且虚设单元DMCT可以由虚设字线DWL控制。此外，地选择晶体管GST可以由地选择线GSL控制。共源极线CSL可以共同连接到地选择晶体管GST的源极。
一个单元串CSTR可以由具有距共源极线CSL不同距离的多个存储器单元MCT组成。多条字线WL0至WLn和虚设字线DWL可以放置在共源极线CSL与位线BL0至BL2之间。
存储器单元MCT的放置在距共源极线CSL的距离基本相同距离处的栅电极共同连接到字线WL0至WLn和虚设字线DWL中的一条，并且可以处于等电位状态。与此不同，即使存储器单元MCT的栅电极放置在距共源极线CSL的水平基本相同的水平处，也可以独立地控制放置在不同行或列中的栅电极。
地选择线GSL0至GSL2和串选择线SSL可以例如在与字线WL0至WLn和虚设字线DWL的方向相同的方向上延伸。放置在距共源极线CSL的水平基本相同的水平处的地选择线GSL0至GSL2和串选择线SSL可以彼此电分离。
如果单元串CSTR包括擦除控制晶体管，则擦除控制晶体管可以由共擦除控制线控制。擦除控制晶体管在存储器单元阵列的擦除操作时引起栅极感生漏极泄漏(GIDL)。也就是说，擦除控制晶体管可以是GIDL晶体管。
图2是根据一些实施例的非易失性存储器装置的布局图。图3是沿着图2的线A-A截取的剖视图。图4是图3的区域P的放大视图。图5A至图5E是图3的区域Q的各种放大视图。图6是图3的区域R的放大视图。图7A和图7B是图3的区域S的各种视图。图8是沿着图2的线B-B截取的剖视图。
参照图2至图8，根据一些实施例的半导体存储器装置可以包括基底100、堆叠结构ST、半导体导线SSL、多个垂直结构VS、切割线WLC、子切割线SLC和多条位线BL。
例如，基底100可以包括例如硅基底、硅锗基底、锗基底、SGOI(绝缘体上硅锗)、SOI(绝缘体上硅)和GOI(绝缘体上锗)中的一种。在另一示例中，基底100可以包括半导体材料，例如，锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓。
如图3中所示，水平导电基底150可以放置在基底100上。水平导电基底150可以是共源极板。也就是说，水平导电基底150可以用作图1的共源极线CSL。
水平导电基底150可以包括例如导电半导体膜、金属硅化物膜和金属膜中的至少一种。当水平导电基底150包括导电半导体膜时，水平导电基底150可以包括例如硅(Si)、锗(Ge)、硅锗(SiGe)、砷化镓(GaAs)、砷化铟镓(InGaAs)、砷化铝镓(AlGaAs)和它们的组合中的至少一种。水平导电基底150可以具有包括例如单晶、非晶和多晶中的至少一种的晶体结构。水平导电基底150可以包括例如包含在半导体膜中的p型杂质、n型杂质和碳中的至少一种。
堆叠结构ST可以放置在水平导电基底150上。堆叠结构ST可以包括在第三方向D3上堆叠的多条金属线GSL、WL0至WLn和DWL以及多个电极间绝缘膜120和125。电极间绝缘膜120和125放置在沿第三方向D3彼此间隔开的金属线GSL、WL0至WLn和DWL之间。
多条金属线GSL、WL0至WLn和DWL可以包括先前参照图1描述的地选择线GSL、多条字线WL0至WLn和虚设字线DWL，例如，地选择线GSL可以是图1中的地选择线GSL0至GSL2中的一条。地选择线GSL、多条字线WL0至WLn和虚设字线DWL可以顺序堆叠在基底100上。
尽管在图3中在地选择线GSL上示出了仅六条字线WL0至WLn，但这仅是为了便于解释，并且实施例不限于此。此外，尽管放置在堆叠结构ST的最上面的部分处的金属线被示出为虚设字线DWL，但是实施例不限于此。如果图1的单元串CSTR不包括虚设单元DMCT，则放置在堆叠结构ST的最上面的部分处的金属线可以是字线WLn。
堆叠结构ST可以包括第一子堆叠结构ST_1和位于第一子堆叠结构ST_1上的第二子堆叠结构ST_2。第一子堆叠结构ST_1可以包括地选择线GSL和一些字线WL0至WLk。第二子堆叠结构ST_2可以包括剩余的字线WLk+1至WLn和虚设字线DWL。这里，n是大于k的自然数。
位于第一子堆叠结构ST_1的最上面的部分处的字线WLk与位于第二子堆叠结构ST_2的最下面的部分处的字线WLk+1之间的电极间绝缘膜125的厚度比第一子堆叠结构ST_1和第二子堆叠结构ST_2中的电极间绝缘膜120的厚度厚。
半导体导线SSL可以放置在堆叠结构ST上。作为示例，半导体导线SSL是图1的串选择线。半导体导线SSL可以被包括在图1的串选择晶体管SST中。作为另一示例，半导体导线SSL的仅一部分可以用作图1的串选择线，并且半导体导线SSL的其余部分还可以用作包括在擦除控制晶体管中的擦除控制线。
如图4中所示，半导体导线SSL可以包括在第三方向D3上彼此背对的上表面SSL_US和下表面SSL_BS。半导体导线SSL的下表面SSL_BS面对虚设字线DWL。结构间绝缘膜126可以放置在半导体导线SSL的下表面SSL_BS与虚设字线DWL的上表面之间。结构间绝缘膜126比第一子堆叠结构ST_1和第二子堆叠结构ST_2中的电极间绝缘膜120的厚度厚。
金属线GSL、WL0至WLn和DWL以及半导体导线SSL可以以阶梯式形状堆叠。在图8中，金属线GSL、WL0至WLn和DWL以及半导体导线SSL可以在第二方向D2上以阶梯式形状堆叠，但是实施例不限于此，例如，金属线GSL、WL0至WLn和DWL以及半导体导线SSL可以在第一方向D1上以阶梯式形状堆叠。
金属线GSL、WL0至WLn和DWL包括与半导体导线SSL的材料不同的材料。例如，金属线GSL、WL0至WLn和DWL可以包括金属材料，而半导体导线SSL可以包括半导体材料。金属线GSL、WL0至WLn和DWL可以在与半导体导线SSL的制造工艺不同的制造工艺中形成。
尽管金属线GSL、WL0至WLn和DWL可以包括金属，例如，钨(W)、钴(Co)和镍(Ni)，但是金属的类型不限于此。在图3中，尽管金属线GSL、WL0至WLn和DWL被示出为由单个膜形成，但这仅是为了便于解释，实施例不限于此。例如，金属线GSL、WL0至WLn和DWL中的每条还可以包括阻挡导电膜。阻挡导电膜可以包括例如金属、金属氮化物、金属碳氮化物和二维(2D)材料中的至少一种。例如，二维材料可以是金属材料和/或半导体材料。2D材料可以包括2D同素异形体或2D化合物。
例如，半导体导线SSL可以包括硅(Si)、锗(Ge)和硅锗(SiGe)中的至少一种。在另一实施例中，半导体导线SSL可以包括III-V族化合物半导体中的至少一种。半导体导线SSL可以具有包括例如单晶、非晶和多晶中的至少一种的晶体结构。半导体导线SSL还可以包括例如包含在半导体膜中的p型杂质、n型杂质和碳中的至少一种。
电极间绝缘膜120和125以及结构间绝缘膜126可以包括例如氧化硅。
如图3至图4中所示，切割线WLC可以放置在半导体导线SSL和堆叠结构ST中。切割线WLC可以穿透半导体导线SSL和堆叠结构ST。相邻的切割线WLC可以在第一方向D1上彼此间隔开。
如图2中所示，切割线WLC可以在第二方向D2上延伸以切割半导体导线SSL和堆叠结构ST。切割线WLC可以切割金属线GSL、WL0至WLn和DWL以及半导体导线SSL。
切割线WLC可以包括用于切割堆叠结构ST的下切割线WLC_B和用于切割半导体导线SSL的上切割线WLC_U。下切割线WLC_B可以切割多条金属线GSL、WL0至WLn和DWL。可以基于堆叠结构ST与结构间绝缘膜126之间的边界对下切割线WLC_B和上切割线WLC_U进行分类。
参照图4，下切割线的侧壁WLC_BSW可以面对多条金属线GSL、WL0至WLn和DWL。然而，上切割线的侧壁WLC_USW不面对多条金属线GSL、WL0至WLn和DWL。
切割线WLC可以包括芯切割线WLC_C和侧壁切割线WLC_P。芯切割线WLC_C可以穿透金属线GSL、WL0至WLn和DWL以及半导体导线SSL。侧壁切割线WLC_P放置在半导体导线SSL中，但不穿透金属线GSL、WL0至WLn和DWL。例如，如图3中所示，侧壁切割线WLC_P可以在第一方向D1上比芯切割线WLC_C宽，并且芯切割线WLC_C可以穿透通过侧壁切割线WLC_P的中心。
芯切割线WLC_C穿透第一层间绝缘膜121和第二层间绝缘膜122，并穿过包括在半导体导线SSL中的字线切割开口SSL_WH。芯切割线WLC_C穿过结构间绝缘膜126并穿透堆叠结构ST。
侧壁切割线WLC_P可以填充包括在半导体导线SSL中的字线切割开口SSL_WH。侧壁切割线WLC_P可以放置在芯切割线WLC_C的侧壁的一部分中。侧壁切割线WLC_P放置在芯切割线WLC_C与半导体导线SSL之间。然而，侧壁切割线WLC_P不放置在芯切割线WCL_C与金属线GSL、WL0至WLn和DWL之间。
下切割线WLC_B包括芯切割线WLC_C的一部分，但不包括侧壁切割线WLC_P。上切割线WLC_U包括芯切割线WLC_C的其余部分和侧壁切割线WLC_P。
在图4中，在半导体导线SSL的下表面SSL_BS上，上切割线WLC_U的宽度W11比下切割线WLC_B的侧壁WLC_BSW的延伸线WLC_BEX的宽度W12大。换句话说，在半导体导线SSL的下表面SSL_BS上，字线切割开口SSL_WH的宽度W11比下切割线的侧壁WLC_BSW的延伸线WLC_BEX的宽度W12大。
由于在形成芯切割线WLC_C之前形成字线切割开口SSL_WH，所以可能发生上述宽度差。由于在形成字线切割开口SSL_WH之后形成用于形成芯切割线WLC_C的切割沟槽(图29的WLC_PH)，所以可以防止由于半导体导线SSL的未蚀刻而可能发生的可靠性问题和性能劣化问题。
作为示例，如图4中所示，下切割线的侧壁WLC_BSW的延伸线WLC_BEX可以不与半导体导线SSL相交(例如，接触)。换句话说，芯切割线WLC_C可以不与半导体导线SSL相交(例如，接触)。作为另一示例，下切割线的侧壁WLC_BSW的延伸线WLC_BEX可以与位于切割线WLC的两侧上的半导体导线SSL中的一条相交，例如，芯切割线WLC_C可以相对于侧壁切割线WLC_P不居中，以使侧壁WLC_BSW的延伸线WLC_BEX中的一条接触位于切割线WLC的两侧处的两条半导体导线SSL中的一条。换句话说，芯切割线WLC_C可以与位于切割线WLC的两侧上的半导体导线SSL中的一条相交。
尽管下切割线的侧壁WLC_BSW的延伸线WLC_BEX被示出为与上切割线的侧壁WLC_USW重合，但这仅是为了便于解释，实施例不限于此。
芯切割线WLC_C和侧壁切割线WLC_P中的每条可以包括例如氧化硅、氮化硅、氮氧化硅和低介电常数材料中的至少一种。低介电常数材料可以包括例如氟化原硅酸四乙酯(FTEOS)、氢倍半硅氧烷(HSQ)、双苯并环丁烯(BCB)、原硅酸四甲酯(TMOS)、八甲基环四硅氧烷(OMCTS)、六甲基二硅氧烷(HMDS)、硼酸三甲硅烷酯(TMSB)、二乙酰氧基二叔丁氧基硅氧烷(DADBS)、三甲基硅磷酸酯(TMSP)、聚四氟乙烯(PTFE)、TOSZ(TonenSilaZen)、FSG(氟硅酸盐玻璃)、聚酰亚胺纳米泡沫(诸如聚环氧丙烷)、CDO(碳掺杂的氧化硅)、OSG(有机硅酸盐玻璃)、蚕丝、无定形氟化碳、二氧化硅气凝胶、二氧化硅干凝胶、介孔二氧化硅或它们的组合。
在根据一些实施例的半导体存储器装置中，切割线WLC可以不包括导电材料。也就是说，切割线WLC可以仅由绝缘材料组成。例如，芯切割线WLC_C和侧壁切割线WLC_P中的每条可以由绝缘材料形成。作为示例，芯切割线WLC_C和侧壁切割线WLC_P中的每条可以均包括氧化物类材料。在另一示例中，芯切割线WLC_C和侧壁切割线WLC_P中的每条可以包括多个膜。
在图4中，尽管芯切割线WLC_C和侧壁切割线WLC_P被示出为彼此区分的膜，但这仅是为了便于解释，实施例不限于此。作为示例，当芯切割线WLC_C和侧壁切割线WLC_P包括彼此不同的材料时，芯切割线WLC_C与侧壁切割线WLC_P之间的边界可以彼此区分。作为另一示例，当芯切割线WLC_C和侧壁切割线WLC_P包括相同的材料时，芯切割线WLC_C与侧壁切割线WLC_P之间的边界可以不彼此区分。作为又一示例，当芯切割线WLC_C和侧壁切割线WLC_P包括相同的材料但是制造方法等彼此不同时，芯切割线WLC_C与侧壁切割线WLC_P之间的边界可以彼此区分。
如图2至图3中所示，子切割线SLC可以放置在相邻的切割线WLC之间。至少一条或更多条子切割线SLC可以放置在相邻的切割线WLC之间。
子切割线SLC可以在第二方向D2上延伸。例如，子切割线SLC可以具有直线的形式。
子切割线SLC放置在半导体导线SSL中。然而，子切割线SLC不放置在堆叠结构ST中，例如，子切割线SLC可以仅在半导体导线SSL中延伸，而不在半导体导线SSL上方或下方延伸。换句话说，子切割线SLC切割半导体导线SSL。然而，子切割线SLC不切割金属线GSL、WL0至WLn和DWL。
子切割线SLC可以包括例如氧化硅、氮化硅、氮氧化硅和低介电常数材料中的至少一种。例如，子切割线SLC可以包括多个膜。
如图2至图3中所示，垂直结构VS在第三方向D3上延伸。垂直结构VS可以穿透半导体导线SSL和堆叠结构ST。垂直结构VS可以包括放置在半导体导线SSL中的上垂直结构VS_U和放置在堆叠结构ST中的下垂直结构VS_B。
在图2中，上垂直结构VS_U的尺寸(例如，直径)比下垂直结构VS_B的尺寸(例如，直径)小。也就是说，上垂直结构VS_U在第一方向D1上的宽度比下垂直结构VS_B在第一方向D1上的宽度小。上垂直结构VS_U在第二方向D2上的宽度比下垂直结构VS_B在第二方向D2上的宽度小。
例如，上垂直结构VS_U的中心可以不与下垂直结构VS_B的中心重合，例如，上垂直结构VS_U的中心和下垂直结构VS_B的中心可以沿着第一方向D1彼此偏移。例如，当在沿着第一方向D1彼此相邻的下垂直结构VS_B之间限定在第二方向D2上延伸的假想中心线CEN_L时，上垂直结构VS_U的中心可以比对应的下垂直结构VS_B的中心靠近中心线CEN_L。
位线垫(pad，称为焊盘或焊垫)BL_PAD放置在垂直结构VS上。位线垫BL_PAD可以包括导电材料。例如，位线垫BL_PAD可以包括掺杂有n型杂质的半导体材料。
在根据一些实施例的半导体存储器装置中，随着垂直结构VS远离位线垫BL_PAD，垂直结构VS可以包括在第一方向D1上宽度增大的多个宽度延伸区域W_EXR1和W_EXR2。例如，如图3中所示，随着在第三方向D3上距位线垫BL_PAD的距离增大，垂直结构VS可以包括位于位线垫BL_PAD与基底100之间的第一宽度延伸区域W_EXR1和第二宽度延伸区域W_EXR2。
第一宽度延伸区域W_EXR1可以被限定在半导体导线SSL与堆叠结构ST之间，例如，可以在半导体导线SSL与堆叠结构ST之间延伸。例如，第一宽度延伸区域W_EXR1可以被限定(例如，定位)在半导体导线SSL的下表面SSL_BS与虚设字线DWL的上表面之间。
第二宽度延伸区域W_EXR2可以被限定在堆叠结构ST中，例如，可以在堆叠结构ST中延伸。第二宽度延伸区域W_EXR2可以被限定(例如，定位)在第一子堆叠结构ST_1与第二子堆叠结构ST_2之间。
参照图3和图5A，第一宽度延伸区域W_EXR1可以具有比上垂直结构VS_U在第一方向D1上的宽度W21大的宽度W22。宽度W22也是下垂直结构VS_B在第一方向D1上的宽度。
此外，参照图3、图5A和图6，随着距位线垫BL_PAD的距离在第三方向D3上增大，下垂直结构VS_B在第二子堆叠结构ST_2中的在第一方向D1上的宽度从W22减小到W23。在第二宽度延伸区域W_EXR2中，下垂直结构VS_B在第一方向D1上的宽度从W23增大到W24。此后，随着下垂直结构VS_B远离位线垫BL_PAD，下垂直结构VS_B在第一子堆叠结构ST_1中的在第一方向D1上的宽度可以逐渐减小。
在图3中，尽管示出了两个宽度延伸区域W_EXR1和W_EXR2，但是实施例不限于此。当堆叠结构ST包括三个或很多个子堆叠结构时，宽度延伸区域可以根据子堆叠结构的数量而增加。
垂直结构VS可以包括在第三方向D3上延伸的垂直沟道膜130和填充由垂直沟道膜130限定的空间的垂直绝缘图案134。垂直沟道膜130可以电连接到用作共源极线的水平导电基底150。垂直沟道膜130可以与位线垫BL_PAD接触。垂直沟道膜130可以包括在第三方向D3上延伸的侧壁部分和连接垂直沟道膜130的侧壁部分的底部部分。垂直沟道膜130的侧壁部分可以具有内部呈中空空间的管形状，例如，圆柱形形状或通心粉形状。
垂直沟道膜130可以包括上垂直沟道膜130_UV、第一下垂直沟道膜130_BV1、第二下垂直沟道膜130_BV2、上连接沟道膜130_HC1和下连接沟道膜130_HC2。上垂直沟道膜130_UV可以放置在上垂直结构VS_U中。第一下垂直沟道膜130_BV1、第二下垂直沟道膜130_BV2、上连接沟道膜130_HC1和下连接沟道膜130_HC2可以放置在下垂直结构VS_B内。
上垂直沟道膜130_UV、第一下垂直沟道膜130_BV1和第二下垂直沟道膜130_BV2中的每个可以在第三方向D3上延伸。
上垂直沟道膜130_UV可以放置在半导体导线SSL中。上垂直沟道膜130_UV可以沿着半导体导线SSL的侧壁在半导体导线SSL的下表面SSL_BS与半导体导线SSL的上表面SSL_US之间延伸。
第一下垂直沟道膜130_BV1可以放置在第二子堆叠结构ST_2中。第一下垂直沟道膜130_BV1可以沿着包括在第二子堆叠结构ST_2中的字线WLk+1至WLn的侧壁和虚设字线DWL的侧壁延伸。
第二下垂直沟道膜130_BV2可以放置在第一子堆叠结构ST_1中。第二下垂直沟道膜130_BV2可以沿着包括在第一子堆叠结构ST_1中的地选择线GSL的侧壁和字线WL0至WLk的侧壁延伸。
上连接沟道膜130_HC1和下连接沟道膜130_HC2中的每个可以在第一方向D1上延伸。在图5A至图6中，尽管上连接沟道膜130_HC1和下连接沟道膜130_HC2被示出为平行于与基底100的上表面对齐的第一方向D1，但这仅是为了便于解释，实施例不限于此。例如，上连接沟道膜130_HC1和下连接沟道膜130_HC2可以在相对于第一方向D1具有倾斜度的斜方向上延伸。
上连接沟道膜130_HC1连接上垂直沟道膜130_UV和第一下垂直沟道膜130_BV1。在放置在堆叠结构ST的最上面的部分处的虚设字线DWL的下表面DWL_BS(如图5C中所示)与半导体导线SSL的下表面SSL_BS之间，上连接沟道膜130_HC1可以连接上垂直沟道膜130_UV和第一下垂直沟道膜130_BV1。
上连接沟道膜130_HC1可以包括第一上连接沟道膜130_HC11和第二上连接沟道膜130_HC12。第一上连接沟道膜130_HC11和第二上连接沟道膜130_HC12可以在第三方向D3上彼此间隔开。在虚设字线DWL的下表面DWL_BS与半导体导线SSL的下表面SSL_BS之间，第一上连接沟道膜130_HC11可以直接连接上垂直沟道膜130_UV和第一下垂直沟道膜130_BV1。第二上连接沟道膜130_HC12直接连接到第一下垂直沟道膜130_BV1，但不直接连接到上垂直沟道膜130_UV。换句话说，垂直沟道膜130包括在半导体导线SSL的下表面SSL_BS下方沿第一方向D1弯曲的第一上连接沟道膜130_HC11。
第一宽度延伸区域W_EXR1被限定在形成上连接沟道膜130_HC1的位置处。在形成上连接沟道膜130_HC1的位置处，垂直结构VS的宽度可以从W21延伸到W22。更具体地，在形成第一上连接沟道膜130_HC11的位置处，垂直结构VS的宽度可以从W21延伸到W22。
在图5A中，上垂直沟道膜130_UV包括面对垂直绝缘图案134的外壁130os_UV以及与上垂直沟道膜130_UV的外壁130os_UV背对的内壁130is_UV。第一下垂直沟道膜130_BV1包括面对垂直绝缘图案134的外壁130os_BV1以及与第一下垂直沟道膜130_BV1的外壁130os_BV1背对的内壁130is_BV1。
上垂直沟道膜130_UV的内壁130is_UV可以放置在第一下垂直沟道膜130_BV1的穿透虚设字线DWL的外壁130os_BV1的延伸线130os_EX之间。换句话说，从平面图的角度来看，上垂直结构VS_U中的上垂直沟道膜130_UV可以被完全包括在下垂直结构VS_B中的第一下垂直沟道膜130_BV1内部。
上连接沟道膜130_HC1可以将垂直绝缘图案134划分成两部分。更具体地，尽管第一上连接沟道膜130_HC11可以不将垂直绝缘图案134划分成两部分，例如，第一上连接沟道膜130_HC11可以位于垂直绝缘图案134上方，但是第二上连接沟道膜130_HC12可以将垂直绝缘图案134划分成两部分，例如，通过第二上连接沟道膜130_HC12沿着第三方向D3彼此分离的两部分。
如图6中所示，下连接沟道膜130_HC2连接第一下垂直沟道膜130_BV1和第二下垂直沟道膜130_BV2。在放置在第一子堆叠结构ST_1的最上面的部分上的字线WLk的上表面与放置在第二子堆叠结构ST_2的最下面的部分上的字线WLk+1的下表面之间，下连接沟道膜130_HC2直接连接第一下垂直沟道膜130_BV1和第二下垂直沟道膜130_BV2。换句话说，在第一子堆叠结构ST_1与第二子堆叠结构ST_2之间的电极间绝缘膜125中，垂直沟道膜130包括在第一方向D1上弯曲的下连接沟道膜130_HC2。
第二宽度延伸区域W_EXR2被限定在形成下连接沟道膜130_HC2的位置处。在形成下连接沟道膜130_HC2的位置处，垂直结构VS的宽度可以从W23延伸到W24。
垂直沟道膜130可以包括半导体材料，例如，硅(Si)、锗(Ge)或它们的混合物。可选地，垂直沟道膜130可以包括半导体材料，例如，金属氧化物半导体材料、有机半导体材料和碳纳米结构。在根据一些实施例的半导体存储器装置中，垂直沟道膜130可以包括多晶硅。
参照图5A，在垂直绝缘图案134中可以不形成气隙。垂直绝缘图案134可以包括例如氧化硅、氮氧化硅和低介电常数材料中的至少一种。
参照图5B，可以在垂直绝缘图案134中形成气隙AG。例如，气隙AG可以形成在第一上连接沟道膜130_HC11与第二上连接沟道膜130_HC12之间。
参照图5C和图5D，第二上连接沟道膜130_HC12可以具有向下突出的弯曲表面形状。例如，如图5C中所示，第二上连接沟道膜130_HC12可以具有对称曲线。在另一示例中，如图5D中所示，第二上连接沟道膜130_HC12可以具有不对称曲线。
详细地，如图5C中所示，基于虚设字线DWL的下表面DWL_BS，第二上连接沟道膜130_HC12的位于垂直绝缘图案134的一侧上的最上面的部分的高度H11可以与第二上连接沟道膜130_HC12的位于垂直绝缘图案134的另一侧上的最上面的部分的高度H12基本相同。
详细地，如图5D中所示，基于虚设字线DWL的下表面DWL_BS，第二上连接沟道膜130_HC12的位于垂直绝缘图案134的一侧上的最上面的部分的高度H11比第二上连接沟道膜130_HC12的位于垂直绝缘图案134的另一侧上的最上面的部分的高度H12高。
垂直结构VS可以包括上垂直沟道膜130_UV和放置在半导体导线SSL上的上沟道绝缘膜132_UGI。垂直结构VS可以包括放置在下垂直沟道膜130_BV1和130_BV2与金属线GSL、WL0至WLn和DWL之间以及在下垂直沟道膜130_BV1和130_BV2与电极间绝缘膜120之间的下沟道绝缘膜132_BGI。上沟道绝缘膜132_UGI和下沟道绝缘膜132_BGI可以沿着上垂直沟道膜130_UV和下垂直沟道膜130_BV1和130_BV2延伸。
在图3和图5A至图7B中，下沟道绝缘膜132_BGI可以包括例如顺序地放置在垂直沟道膜130上的隧道绝缘膜132a、电荷存储膜132b和阻挡绝缘膜132c。隧道绝缘膜132a、电荷存储膜132b和阻挡绝缘膜132c仅是示例，实施例不限于此。
隧道绝缘膜132a可以包括例如氧化硅或高介电常数材料(例如，氧化铝(Al2O3)或氧化铪(HfO2))。电荷存储膜132b可以包括例如氮化硅。阻挡绝缘膜132c可以包括例如氧化硅或高介电常数材料(例如，氧化铝(Al2O3)或氧化铪(HfO2))。在根据一些实施例的半导体存储器装置中，隧道绝缘膜132a和阻挡绝缘膜132c可以包括例如氧化硅。
例如，水平绝缘图案HP可以放置在金属线GSL、WL0至WLn和DWL与下沟道绝缘膜132_BGI之间。水平绝缘图案HP可以包括例如氧化硅或高介电常数材料(例如，氧化铝(Al2O3)或氧化铪(HfO2))。在另一示例中，水平绝缘图案HP可以不放置在金属线GSL、WL0至WLn和DWL与下沟道绝缘膜132_BGI之间。
在图7A中，隧道绝缘膜132a、电荷存储膜132b和阻挡绝缘膜132c可以在第二下垂直沟道膜130_BV2的下部分中分离。分离的隧道绝缘膜132a、电荷存储膜132b和阻挡绝缘膜132c可以暴露第二下垂直沟道膜130_BV2的一部分。垂直结构支撑膜110可以放置在分离的隧道绝缘膜132a、电荷存储膜132b和阻挡绝缘膜132c之间。垂直结构支撑膜110可以使水平导电基底150和垂直沟道膜130电连接。垂直结构支撑膜110可以包括半导体材料，例如，硅(Si)、锗(Ge)或它们的混合物。
在图7B中，垂直结构支撑膜110可以不放置在水平导电基底150与堆叠结构ST之间。在这种情况下，第二下垂直沟道膜130_BV2的侧壁部分不被暴露，并且第二下垂直沟道膜130_BV2的底部部分可以被暴露。可以去除在第二下垂直沟道膜130_BV2的底部部分与水平导电基底150之间的隧道绝缘膜132a、电荷存储膜132b和阻挡绝缘膜132c。垂直沟道膜130可以通过第二下垂直沟道膜130_BV2的底部部分电连接到水平导电基底150。
在图5A至图5E中，与下沟道绝缘膜132_BGI不同，上沟道绝缘膜132_UGI可以包括例如氧化硅。在根据一些实施例的半导体存储器装置中，上沟道绝缘膜132_UGI的堆叠结构可以与下沟道绝缘膜132_BGI的结构不同。
上沟道绝缘膜132_UGI可以与半导体导线SSL接触。也就是说，金属导电材料可以不放置在上沟道绝缘膜132_UGI与半导体导线SSL之间。此外，下沟道绝缘膜132_BGI可以不直接连接到上沟道绝缘膜132_UGI。
在图5E中，可以蚀刻下沟道绝缘膜132_BGI的放置在结构间绝缘膜126中的一部分。在制造工艺期间，可以部分地蚀刻隧道绝缘膜132a和电荷存储膜132b。因此，下沟道绝缘膜132_BGI的最上面的部分可以具有楔形形状。也就是说，第一下垂直沟道膜130_BV1可以覆盖隧道绝缘膜132a的最上面的表面和电荷存储膜132b的最上面的表面。然而，与所示的不同，毋庸置言，阻挡绝缘膜132c的一部分也被蚀刻，或者可以蚀刻隧道绝缘膜132a的仅一部分。
第一层间绝缘膜至第三层间绝缘膜121、122和123可以顺序地放置在半导体导线SSL上。覆盖堆叠结构ST的阶梯部分的第四层间绝缘膜127可以放置在基底100上。
位线垫BL_PAD可以放置在第一层间绝缘膜121中。切割线WLC可以穿透第一层间绝缘膜121和第二层间绝缘膜122。第一层间绝缘膜至第四层间绝缘膜121、122、123和127可以均包括例如氧化硅、氮氧化硅和低介电常数材料中的至少一种。
位线BL可以放置在半导体导线SSL上。位线BL可以在第一方向D1上延伸。位线BL可以电连接到垂直沟道膜130中的至少一个。位线BL可以形成在第三层间绝缘膜123上。位线BL可以经由位线插塞BLPG电连接到位线垫BL_PAD。
选择线布线SSL_WR和字线布线WL_WR可以放置在第三层间绝缘膜123上。选择线布线SSL_WR可以经由选择线插塞SSL_PG电连接到半导体导线SSL。字线布线WL_WR可以经由字线插塞WL_PG电连接到金属线GSL、WL0至WLn。虚设字线DWL连接到字线插塞WL_PG，但是可以不连接到字线布线WL_WR。
位线BL、选择线布线SSL_WR、字线布线WL_WR、位线插塞BLPG、选择线插塞SSL_PG和字线插塞WL_PG均包括导电材料。
图9A和图9B是用于解释根据一些实施例的半导体存储器装置的图。为了便于解释，将主要描述与使用图2至图8描述的那些的不同之处。
参照图9A，在根据一些实施例的半导体存储器装置中，上沟道绝缘膜132_UGI的堆叠结构可以与下沟道绝缘膜132_BGI的结构相同。上沟道绝缘膜132_UGI可以包括顺序地放置在上垂直沟道膜130_UV上的隧道绝缘膜132a、电荷存储膜132b和阻挡绝缘膜132c。
参照图9B，在根据一些实施例的半导体存储器装置中，上沟道绝缘膜132_UGI可以包括顺序地放置在上垂直沟道膜130_UV上的界面绝缘膜132e和高介电常数绝缘膜132d。界面绝缘膜132e可以放置在高介电常数绝缘膜132d与上垂直沟道膜130_UV之间。
界面绝缘膜132e可以包括例如氧化硅。高介电常数绝缘膜132d可以包括例如氮化硼、氧化铪、氧化铪硅、氧化铪铝、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽和铌酸铅锌中的一种或更多种。
图10和图11是用于解释根据一些实施例的半导体存储器装置的图。为了便于解释，将主要描述与使用图2至图8描述的那些的不同之处。作为参照，图11是图10的部分Q的放大视图。
参照图10和图11，在根据一些实施例的半导体存储器装置中，上垂直沟道膜130_UV和第一下垂直沟道膜130_BV1可以通过将垂直绝缘图案134划分成两部分的上连接沟道膜130_HC1彼此直接连接。上连接沟道膜130_HC1可以覆盖下沟道绝缘膜132_BGI的上表面。
图12和图13是用于解释根据一些实施例的半导体存储器装置的图。为了便于解释，将主要描述与使用图2至图8描述的那些的不同之处。作为参照，图13是图12的部分Q的放大视图。
参照图12和图13，在根据一些实施例的半导体存储器装置中，垂直绝缘图案134不被上连接沟道膜130_HC1划分成两部分。上沟道绝缘膜132_UGI的堆叠结构与下沟道绝缘膜132_BGI的结构相同。由于上沟道绝缘膜132_UGI和下沟道绝缘膜132_BGI沿着垂直沟道膜130的轮廓连续形成，所以上沟道绝缘膜132_UGI和下沟道绝缘膜132_BGI彼此直接连接。
图14是用于解释根据一些实施例的半导体存储器装置的图。为了便于解释，将主要描述与使用图2至图8描述的那些的不同之处。
参照图14，在根据一些实施例的半导体存储器装置中，芯切割线WLC_C可以包括插塞图案138和间隔件136。
插塞图案138穿透半导体导线SSL和堆叠结构ST，并且可以连接到基底100。在一些实施例中，插塞图案138可以设置在图1的半导体存储器装置的共源极线CSL上。例如，插塞图案138可以包括导电材料。此外，插塞图案138可以连接到基底100中的杂质区150L。杂质区150L可以例如在第二方向D2上延伸。
间隔件136可以置于插塞图案138与半导体导线SSL之间以及在插塞图案138与堆叠结构ST之间。例如，间隔件136可以沿着插塞图案138的侧表面延伸。间隔件136可以包括绝缘材料。因此，插塞图案138可以与半导体导线SSL以及堆叠结构ST的金属线GSL、WL0至WLn和DWL间隔开。
图15和图16是用于解释根据一些实施例的半导体存储器装置的图。为了便于解释，将主要描述与使用图2至图8描述的那些的不同之处。
作为参照，图15是沿着图2的线A-A截取的剖视图，图16是沿着图2的线B-B截取的剖视图。
参照图15和图16，根据一些实施例的半导体存储器装置还可以包括放置在第二层间绝缘膜122与半导体导线SSL之间的防冲压膜128。例如，防冲压膜128可以与半导体导线SSL接触。防冲压膜128可以沿着半导体导线SSL的上表面SSL_US延伸。
作为示例，防冲压膜128的上表面可以与位线垫BL_PAD的上表面放置位于同一平面上。与所示出的不同，位线垫BL_PAD的上表面可以从防冲压膜128的上表面向上突出。
切割线WLC可以穿透防冲压膜128。芯切割线WLC_C穿透第二层间绝缘膜122和防冲压膜128，并且穿过包括在半导体导线SSL中的字线切割开口(图4的SSL_WH)。芯切割线WLC_C不与防冲压膜128接触。
侧壁切割线WLC_P可以放置在芯切割线WLC_C与半导体导线SSL之间以及在芯切割线WLC_C与防冲压膜128之间。在制造工艺中，由于在形成字线切割开口SSL_WH的同时也在第二方向D2上切割防冲压膜128，所以字线切割开口SSL_WH可以延伸到防冲压膜128的上表面。子切割线SLC可以延伸到防冲压膜128的上表面。
在图16中，防冲压膜128可以以阶梯式形式堆叠在半导体导线SSL上。也就是说，半导体导线SSL的一部分未被防冲压膜128覆盖。
防冲压膜128包括与第二层间绝缘膜122的材料不同的材料。防冲压膜128包括具有比第二层间绝缘膜122的耐蚀刻性高的耐蚀刻性的材料。例如，如果第二层间绝缘膜122包括氧化硅，则防冲压膜128可以包括例如氮化硅。
如果在形成位线插塞BLPG的工艺期间位线插塞BLPG未对准，则位线插塞BLPG会电连接到半导体导线SSL。防冲压膜128可以防止位线插塞BLPG与半导体导线SSL之间的连接。
图17是用于解释根据一些实施例的半导体存储器装置的图。为了便于解释，将主要描述与使用图15和图16描述的那些的不同之处。
参照图17，根据一些实施例的半导体存储器装置还可以包括放置在防冲压膜128与半导体导线SSL之间的插入绝缘膜129。半导体导线SSL不与防冲压膜128接触。插入绝缘膜129包括与防冲压膜128的材料不同的材料。
图18是用于解释根据一些实施例的半导体存储器装置的图。图19是用于解释根据一些实施例的半导体存储器装置的图。为了便于解释，将主要描述与使用图2至图8描述的那些的不同之处。
参照图18，在根据一些实施例的半导体存储器装置中，下垂直结构VS_B可以不包括其中在堆叠结构ST内宽度在第一方向D1上延伸的宽度延伸区域。随着下垂直结构VS_B远离位线垫BL_PAD，下垂直结构VS_B可以在第一方向D1上的宽度逐渐减小。垂直结构VS可以仅包括限定在半导体导线SSL与堆叠结构ST之间的第一宽度延伸区域W_EXR1。
参照图19，在根据一些实施例的半导体存储器装置中，半导体导线SSL包括在第三方向D3上顺序堆叠的下半导体导线SSL1和上半导体导线SSL2。下半导体导线SSL1和上半导体导线SSL2可以在第三方向D3上彼此间隔开。上半导体导线SSL2比下半导体导线SSL1靠近位线垫BL_PAD。
电极间绝缘膜120可以放置在下半导体导线SSL1与上半导体导线SSL2之间。作为示例，下半导体导线SSL1和上半导体导线SSL2用作图1的串选择线，并且可以被包括在串选择晶体管SST中。作为另一示例，下半导体导线SSL1可以用作图1的串选择线。尽管在图1中未示出，但是上半导体导线SSL2也可以用作擦除控制晶体管中包括的擦除控制线。作为又一示例，下半导体导线SSL1和上半导体导线SSL2的一些部分可以用作图1的串选择线。尽管在图1中未示出，但上半导体导线SSL2的其余部分也可以用作擦除控制晶体管中包括的擦除控制线。
图20是用于解释根据一些实施例的半导体存储器装置的图。为了便于解释，将主要描述与使用图2至图8描述的那些的不同之处。
参照图20，根据一些实施例的半导体存储器装置可以包括外围逻辑结构PS和单元阵列结构CS。外围逻辑结构PS可以包括外围电路PTR、下连接布线体PW和外围逻辑绝缘膜101。外围电路PTR可以形成在基底100上。外围电路PTR可以是用于操作单元阵列结构CS的电路。
外围逻辑绝缘膜101可以形成在基底100上。外围逻辑绝缘膜101可以包括例如氧化硅、氮化硅、氮氧化硅和低介电常数材料中的至少一种。
下连接布线体PW可以形成在外围逻辑绝缘膜101中。下连接布线体PW可以连接到外围电路PTR。
单元阵列结构CS可以放置在外围逻辑结构PS上。单元阵列结构CS可以包括堆叠结构ST、半导体导线SSL、多个垂直结构VS、切割线WLC和多条位线BL。
水平导电基底150可以沿着外围逻辑结构PS的上表面延伸。
图21是用于解释根据一些实施例的非易失性存储器装置的布局图。图22是用于解释根据一些实施例的非易失性存储器装置的布局图。图23是用于解释根据一些实施例的非易失性存储器装置的布局图。为了便于解释，将主要描述与使用图2至图8描述的那些的不同之处。
参照图21，在根据一些实施例的半导体存储器装置中，子切割线SLC可以具有在第二方向D2上延伸的波状形式。
参照图22，在根据一些实施例的半导体存储器装置中，上垂直结构VS_U的中心可以与下垂直结构VS_B的中心重合。
参照图23，在根据一些实施例的半导体存储器装置中，多条子切割线SLC可以放置在相邻的切割线WLC之间。由于放置了多条子切割线SLC，所以半导体导线SSL可以被划分为三条或更多条子半导体导线。尽管示出了三条子切割线SLC放置在相邻的切割线WLC之间，但这仅是为了便于解释，实施例不限于此。
图24至图30是用于解释根据一些实施例的制造半导体存储器装置的方法的中间阶段图。
参照图24，可以在基底100上顺序地形成水平导电基底150和替代绝缘膜ILD_RP。可以在替代绝缘膜ILD_RP上形成其中电极间绝缘膜120和125与牺牲绝缘膜ILD_SC交替地堆叠的模制结构MS。
接下来，可以在模制结构MS中形成包括下沟道膜130_BCL的下垂直结构VS_B。下沟道膜130_BCL可以包括图5A至图6中描述的第一下垂直沟道膜130_BV1的一部分、第二下垂直沟道膜130_BV2和下连接沟道膜130_HC2。
更具体地，可以在替代绝缘膜ILD_RP上形成模制结构MS的其中电极间绝缘膜120与牺牲绝缘膜ILD_SC交替地堆叠的一部分。接下来，在形成用于形成下垂直结构VS_B的第一下沟道孔之后，牺牲图案可以填充第一下沟道孔。
在形成牺牲图案之后，可以形成模制结构MS的其中电极间绝缘膜120和125与牺牲绝缘膜ILD_SC交替地堆叠的剩余部分。接下来，可以在模制结构MS的其余部分中形成第二下沟道孔，第二下沟道孔与第一下沟道孔垂直地叠置并暴露第一下沟道孔中的牺牲图案。
在去除第一下沟道孔中的牺牲图案之后，可以在第一下沟道孔和第二下沟道孔中形成下沟道膜130_BCL和垂直绝缘图案134。在下沟道膜130_BCL与模制结构MS之间形成下沟道绝缘膜132_BGI。例如，下沟道膜130_BCL可以包括多晶硅膜。
因此，可以在模制结构MS中形成下垂直结构VS_B。随后，可以在其上形成有下垂直结构VS_B的模制结构MS上形成结构间绝缘膜126和半导体膜SCL。
参照图25，可以在半导体膜SCL中形成字线切割开口SSL_WH，并且可以在模制结构MS上形成半导体导线SSL。可以在相邻的字线切割开口SSL_WH之间形成至少一个或更多个选择线切割开口SSL_CH。可以同时形成字线切割开口SSL_WH和选择线切割开口SSL_CH。
参照图26，可以形成填充字线切割开口SSL_WH的预侧壁切割线WLC_PP。可以形成填充选择线切割开口SSL_CH的子切割线SLC。
此外，可以在半导体导线SSL上形成第一层间绝缘膜121。作为示例，在形成预侧壁切割线WLC_PP和子切割线SLC的工艺中，可以形成第一层间绝缘膜121。作为另一示例，在形成预侧壁切割线WLC_PP和子切割线SLC之后，可以形成覆盖半导体导线SSL、预侧壁切割线WLC_PP和子切割线SLC的第一层间绝缘膜121。
接下来，可以在半导体导线SSL中形成上沟道孔CHH_U。上沟道孔CHH_U可以暴露下垂直结构VS_B中的垂直绝缘图案134。
上沟道孔CHH_U可以穿透半导体导线SSL和第一层间绝缘膜121。上沟道孔CHH_U可以在第三方向D3上与下垂直结构VS_B叠置。与所示的不同，可以在半导体导线SSL上形成防冲压膜128。
参照图26和图27，可以沿着上沟道孔CHH_U的侧壁形成上沟道绝缘膜132_UGI。可以沿着上沟道绝缘膜132_UGI形成牺牲多晶硅。
接下来，可以去除由上沟道孔CHH_U暴露的垂直绝缘图案134的一部分，以在下垂直结构VS_B中形成空间。通过去除垂直绝缘图案134的一部分，可以暴露下沟道膜130_BCL的一部分。
在暴露下沟道膜130_BCL的一部分之后，可以去除牺牲多晶硅。在去除牺牲多晶硅的同时，也可以去除下沟道膜130_BCL的暴露部分。
接下来，可以在上沟道绝缘膜132_UGI上形成上沟道膜130_UCL。上沟道膜130_UCL可以沿着上沟道孔CHH_U的侧壁延伸。上沟道膜130_UCL可以连接到下垂直结构VS_B中的下沟道膜130_BCL。
上沟道膜130_UCL可以包括图5A至图6中描述的第一下垂直沟道膜130_BV1的一部分、上垂直沟道膜130_UV和上连接沟道膜130_HC1。可以在上沟道膜130_UCL上形成填充上沟道孔CHH_U的一部分的垂直绝缘图案134。
接下来，可以在垂直绝缘图案134和上沟道膜130_UCL上形成与上沟道膜130_UCL接触的位线垫BL_PAD。
参照图28，可以在第一层间绝缘膜121上形成覆盖位线垫BL_PAD的第二层间绝缘膜122。随后，可以形成穿过第一层间绝缘膜121和第二层间绝缘膜122以及半导体导线SSL的切割线沟槽WCL_PH。切割线沟槽WCL_PH也切割模制结构MS。
切割线沟槽WCL_PH可以在第三方向D3上与字线切割开口SSL_WH叠置。切割线沟槽WCL_PH可以切割字线切割开口SSL_WH中的预侧壁切割线WLC_PP以形成侧壁切割线WLC_P。切割线沟槽WCL_PH暴露牺牲绝缘膜ILD_SC和替代绝缘膜ILD_RP。
参照图29，可以去除由切割线沟槽WCL_PH暴露的替代绝缘膜ILD_RP。
作为示例，在去除替代绝缘膜ILD_RP的同时，可以去除下沟道绝缘膜132_BGI的一部分以暴露下沟道膜130_BCL。作为另一示例，在去除替代绝缘膜ILD_RP之后，可以去除下沟道绝缘膜132_BGI的一部分以暴露下沟道膜130_BCL。
可以在去除替代绝缘膜ILD_RP的空间中形成垂直结构支撑膜110。此外，可以去除由切割线沟槽WCL_PH暴露的牺牲绝缘膜ILD_SC。可以在去除牺牲绝缘膜ILD_SC的空间中形成金属线GSL、WL0至WLn和DWL。换句话说，可以使用切割线沟槽WCL_PH通过替换金属栅极工艺来用金属线GSL、WL0至WLn和DWL替换牺牲绝缘膜ILD_SC。
参照图30，可以形成填充切割线沟槽WCL_PH的芯切割线WLC_C。因此，可以形成包括芯切割线WLC_C和侧壁切割线WLC_P的切割线WLC。
参照图3，可以在切割线WLC和第二层间绝缘膜122上形成第三层间绝缘膜123。可以在第三层间绝缘膜123上形成位线BL。
与上述构造不同，在图24中，可以另外形成覆盖垂直绝缘图案134的上表面的下沟道膜130_BCL。在这种情况下，可以形成如图10和图11中所示的垂直沟道膜130。
此外，在图24中，可以不形成下沟道膜130_BCL。在这种情况下，可以通过图27中描述的工艺一次形成垂直沟道膜130。在这种情况下，可以形成如图12和13所示的垂直沟道膜130。
通过总结和回顾，实施例的各方面提供了一种包括具有改善的元件性能和集成度的垂直沟道结构的半导体存储器装置。实施例的各方面还提供了包括具有改善的元件性能和集成度的垂直沟道结构的半导体存储器装置的制造方法。也就是说，根据实施例，预先去除半导体导线SSL以形成侧壁切割线WLC_P，从而降低在蚀刻字线时的风险。
在此已经公开了示例实施例，尽管采用了特定的术语，但是仅以一般的和描述性的含义来使用并解释它们，而不是出于限制的目的。在某些情况下，如对于本领域普通技术人员将明显的，自提交本申请之时起，结合具体实施例描述的特征、特性和/或元件可以单独使用，或者可以与结合其它实施例描述的特征、特性和/或元件组合起来使用，除非另外具体地指出。因此，本领域技术人员将理解的是，在不脱离本发明的由权利要求阐述的精神和范围的情况下，可以做出形式上和细节上的各种改变。

Claims (20)

1.一种半导体存储器装置，所述半导体存储器装置包括：
堆叠结构，包括在基底上沿第一方向堆叠的多条金属线，所述多条金属线包括最上面的金属线；
半导体导线，位于所述多条金属线的最上面的金属线上，半导体导线包括半导体材料；
垂直结构，穿透半导体导线和堆叠结构，垂直结构包括沟道膜，并且沟道膜包括：上沟道膜；第一下沟道膜，在第一方向上延伸；以及上连接沟道膜，在半导体导线的下表面与最上面的金属线的下表面之间将上沟道膜和第一下沟道膜连接，上连接沟道膜在不同于第一方向的第二方向上延伸；以及
第一切割线，穿过所述多条金属线和半导体导线，第一切割线包括：第一上切割线，穿过半导体导线；以及第一下切割线，穿过所述多条金属线，在半导体导线的下表面上第一上切割线的宽度比第一下切割线的侧壁的延伸线的宽度大。
2.根据权利要求1所述的半导体存储器装置，其中，第一切割线不包括导电材料。
3.根据权利要求2所述的半导体存储器装置，其中，第一切割线包括：
第一芯切割线，穿透半导体导线和所述多条金属线；以及
第一侧壁切割线，位于第一芯切割线与半导体导线之间，第一侧壁切割线不位于第一芯切割线与所述多条金属线之间。
4.根据权利要求1所述的半导体存储器装置，其中，第一切割线包括：
源极插塞图案，穿透半导体导线和所述多条金属线；以及
源极绝缘间隔件，沿着源极插塞图案的侧壁延伸。
5.根据权利要求1所述的半导体存储器装置，其中，垂直结构还包括填充由沟道膜限定的空间的垂直绝缘图案，垂直绝缘图案被上连接沟道膜划分成两部分。
6.根据权利要求5所述的半导体存储器装置，其中：
上连接沟道膜包括在第一方向上彼此间隔开的第一上连接沟道膜和第二上连接沟道膜，
第二上连接沟道膜比第一上连接沟道膜靠近半导体导线，并且
垂直绝缘图案被第一上连接沟道膜划分成两部分。
7.根据权利要求1所述的半导体存储器装置，其中，垂直结构包括：
下沟道绝缘膜，位于第一下沟道膜与所述多条金属线之间，下沟道绝缘膜沿着第一下沟道膜延伸；以及
上沟道绝缘膜，位于上沟道膜与半导体导线之间，上沟道绝缘膜沿着上沟道膜延伸，并且下沟道绝缘膜的堆叠结构不同于上沟道绝缘膜的堆叠结构。
8.根据权利要求7所述的半导体存储器装置，其中，半导体导线与上沟道绝缘膜接触。
9.根据权利要求1所述的半导体存储器装置，其中，垂直结构还包括沿着沟道膜的轮廓连续的沟道绝缘膜。
10.根据权利要求1所述的半导体存储器装置，其中，沟道膜还包括：
第二下沟道膜，在基底与第一下沟道膜之间沿第一方向延伸；以及
下连接沟道膜，连接第一下沟道膜和第二下沟道膜并在第二方向上延伸。
11.根据权利要求1所述的半导体存储器装置，所述半导体存储器装置还包括：
连接垫，位于垂直结构上并与沟道膜接触；
防冲压膜和层间绝缘膜，顺序地放置在半导体导线上，防冲压膜包括与层间绝缘膜的材料不同的材料，并且防冲压膜的上表面与连接垫的上表面位于同一平面上；以及
连接插塞，穿透层间绝缘膜并连接到连接垫。
12.一种半导体存储器装置，所述半导体存储器装置包括：
堆叠结构，包括在基底上沿第一方向堆叠的多条金属线，所述多条金属线包括最上面的金属线；
半导体导线，位于所述多条金属线的最上面的金属线上，半导体导线包括半导体材料；
垂直结构，穿透半导体导线和堆叠结构并且包括沟道膜和垂直绝缘图案，垂直绝缘图案填充由沟道膜限定的空间，并且沟道膜包括：上沟道膜，在半导体导线中沿第一方向延伸；以及下沟道膜，在堆叠结构中沿第一方向延伸，其中，上沟道膜和下沟道膜中的每个包括面对垂直绝缘图案的外壁以及与外壁背对的内壁，并且上沟道膜的内壁位于下沟道膜的外壁的穿透最上面的金属线的延伸线之间；以及
切割线，穿过所述多条金属线和半导体导线，切割线包括：上切割线，穿过半导体导线；以及下切割线，穿过所述多条金属线，在半导体导线的下表面上上切割线的宽度比下切割线的侧壁的延伸线的宽度大。
13.根据权利要求12所述的半导体存储器装置，其中，切割线不包括导电材料。
14.根据权利要求12所述的半导体存储器装置，其中，垂直绝缘图案被沟道膜在空间上划分成两部分。
15.根据权利要求12所述的半导体存储器装置，其中，垂直结构还包括：
下沟道绝缘膜，位于下沟道膜与所述多条金属线之间，并且沿着下沟道膜延伸；以及
上沟道绝缘膜，位于上沟道膜与半导体导线之间，并且沿着上沟道膜延伸，下沟道绝缘膜的堆叠结构不同于上沟道绝缘膜的堆叠结构。
16.一种半导体存储器装置，所述半导体存储器装置包括：
外围逻辑结构，包括位于基底上的外围电路；
水平导电基底，沿着外围逻辑结构的上表面延伸；
堆叠结构，包括在水平导电基底上沿第一方向堆叠的多条金属线，所述多条金属线包括最上面的金属线；
半导体导线，位于所述多条金属线的最上面的金属线上，半导体导线包括半导体材料；
垂直结构，穿透半导体导线和堆叠结构，并且包括电连接到水平导电基底的沟道膜，沟道膜包括：上沟道膜和第一下沟道膜，沿第一方向延伸；以及上连接沟道膜，在半导体导线的下表面与最上面的金属线的下表面之间将上沟道膜和第一下沟道膜连接，上连接沟道膜在不同于第一方向的第二方向上延伸；以及
第一切割线，穿过所述多条金属线和半导体导线，第一切割线包括绝缘材料并包括：第一上切割线，穿过半导体导线；以及第一下切割线，穿过所述多条金属线，在半导体导线的下表面上第一上切割线的宽度比第一下切割线的侧壁的延伸线的宽度大。
17.根据权利要求16所述的半导体存储器装置，其中，沟道膜还包括：
第二下沟道膜，在基底与第一下沟道膜之间沿第一方向延伸；以及
下连接沟道膜，连接第一下沟道膜和第二下沟道膜并在第二方向上延伸。
18.根据权利要求16所述的半导体存储器装置，所述半导体存储器装置还包括位于水平导电基底与堆叠结构之间且与沟道膜接触的垂直结构支撑膜，垂直结构支撑膜使水平导电基底和沟道膜电连接。
19.根据权利要求16所述的半导体存储器装置，其中，垂直结构还包括填充由沟道膜限定的空间的垂直绝缘图案，垂直绝缘图案被上连接沟道膜划分成两部分。
20.根据权利要求16所述的半导体存储器装置，其中，垂直结构还包括：
下沟道绝缘膜，位于第一下沟道膜与所述多条金属线之间，下沟道绝缘膜沿着第一下沟道膜延伸；以及
上沟道绝缘膜，位于上沟道膜与半导体导线之间，上沟道绝缘膜与半导体导线接触，并且下沟道绝缘膜的堆叠结构不同于上沟道绝缘膜的堆叠结构。
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US10403639B2 (en) 2017-07-18 2019-09-03 Sandisk Technologies Llc Three-dimensional memory device having on-pitch drain select gate electrodes and method of making the same
US10290650B1 (en) 2018-02-05 2019-05-14 Sandisk Technologies Llc Self-aligned tubular electrode portions inside memory openings for drain select gate electrodes in a three-dimensional memory device
US10381450B1 (en) 2018-02-27 2019-08-13 Sandisk Technologies Llc Three-dimensional memory device with self-aligned drain select level isolation structures and method of making thereof
KR20210011789A (ko) * 2019-07-23 2021-02-02 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20210076686A (ko) * 2019-12-16 2021-06-24 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR20210115646A (ko) * 2020-03-16 2021-09-27 삼성전자주식회사 반도체 메모리 장치 및 이의 제조 방법
WO2021261744A1 (ko) * 2020-06-23 2021-12-30 한양대학교 산학협력단 백 게이트를 포함하는 3차원 플래시 메모리

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