KR20210123804A - 반도체 메모리 장치 및 이의 제조 방법 - Google Patents
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Abstract
소자 성능 및 집적도가 향상된 수직 채널 구조체를 포함하는 반도체 메모리 장치를 제공하는 것이다. 반도체 메모리 장치는 기판 상에, 제1 방향으로 적층된 복수의 금속성 라인은 포함하는 적층 구조체, 적층 구조체 상에, 반도체 물질로 형성된 반도체 도전 라인, 반도체 도전 라인 및 적층 구조체를 관통하고, 채널막을 포함하는 수직 구조체, 및 복수의 금속성 라인 및 반도체 도전 라인을 절단하는 제1 절단 라인을 포함하고, 채널막은 제1 방향으로 연장되는 상부 채널막 및 제1 하부 채널막과, 상부 채널막 및 제1 하부 채널막을 연결하고 제1 방향과 다른 제2 방향으로 연장되는 상부 연결 채널막을 포함하고, 복수의 금속성 라인은 반도체 도전 라인에 최인접하는 최상부 금속성 라인을 포함하고, 반도체 도전 라인의 하면과 최상부 금속성 라인의 하면 사이에서, 상부 연결 채널막은 상부 채널막 및 제1 하부 채널막에 연결되고, 제1 절단 라인은 반도체 도전 라인을 절단하는 제1 상부 절단 라인과, 복수의 금속성 라인을 절단하는 제1 하부 절단 라인을 포함하고, 반도체 도전 라인의 하면에서, 제1 상부 절단 라인의 폭은 제1 하부 절단 라인의 측벽의 연장선의 폭보다 크다.
Description
본 발명은 반도체 메모리 장치 및 이의 제조 방법에 관한 것으로, 좀 더 구체적으로, 수직 채널 구조체를 포함하는 3차원 반도체 메모리 장치 및 이의 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다.
하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적 이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본 발명이 해결하려는 과제는, 소자 성능 및 집적도가 향상된 수직 채널 구조체를 포함하는 반도체 메모리 장치를 제공하는 것이다.
본 발명이 해결하려는 과제는, 소자 성능 및 집적도가 향상된 수직 채널 구조체를 포함하는 반도체 메모리 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 메모리 장치의 일 태양(aspect)은 기판 상에, 제1 방향으로 적층된 복수의 금속성 라인은 포함하는 적층 구조체, 적층 구조체 상에, 반도체 물질로 형성된 반도체 도전 라인, 반도체 도전 라인 및 적층 구조체를 관통하고, 채널막을 포함하는 수직 구조체, 및 복수의 금속성 라인 및 반도체 도전 라인을 절단하는 제1 절단 라인을 포함하고, 채널막은 제1 방향으로 연장되는 상부 채널막 및 제1 하부 채널막과, 상부 채널막 및 제1 하부 채널막을 연결하고 제1 방향과 다른 제2 방향으로 연장되는 상부 연결 채널막을 포함하고, 복수의 금속성 라인은 반도체 도전 라인에 최인접하는 최상부 금속성 라인을 포함하고, 반도체 도전 라인의 하면과 최상부 금속성 라인의 하면 사이에서, 상부 연결 채널막은 상부 채널막 및 제1 하부 채널막에 연결되고, 제1 절단 라인은 반도체 도전 라인을 절단하는 제1 상부 절단 라인과, 복수의 금속성 라인을 절단하는 제1 하부 절단 라인을 포함하고, 반도체 도전 라인의 하면에서, 제1 상부 절단 라인의 폭은 제1 하부 절단 라인의 측벽의 연장선의 폭보다 크다.
상기 과제를 해결하기 위한 본 발명의 반도체 메모리 장치의 다른 태양은 기판 상에, 제1 방향으로 적층된 복수의 금속성 라인은 포함하는 적층 구조체, 적층 구조체 상에, 반도체 물질로 형성된 반도체 도전 라인, 반도체 도전 라인 및 적층 구조체를 관통하고, 채널막 및 수직 절연 패턴을 포함하는 수직 구조체로, 수직 절연 패턴은 채널막에 의해 정의된 공간을 채우는 수직 구조체, 및 복수의 금속성 라인 및 반도체 도전 라인을 절단하는 절단 라인을 포함하고, 복수의 금속성 라인은 반도체 도전 라인에 최인접하는 최상부 금속성 라인을 포함하고, 채널막은 제1 방향으로 연장되고 반도체 도전 라인 내에 배치되는 상부 채널막과, 제1 방향으로 연장되고 적층 구조체 내에 배치되는 하부 채널막을 포함하고, 상부 채널막 및 하부 채널막은 각각 수직 절연 패턴과 마주보는 외측벽과, 외측벽과 대향되는 내측벽을 포함하고, 최상부 금속성 라인을 관통한 하부 채널막의 외측벽의 연장선 사이에, 상부 채널막의 내측벽은 위치하고, 절단 라인은 반도체 도전 라인을 절단하는 상부 절단 라인과, 복수의 금속성 라인을 절단하는 하부 절단 라인을 포함하고, 반도체 도전 라인의 하면에서, 상부 절단 라인의 폭은 하부 절단 라인의 측벽의 연장선의 폭보다 크다.
상기 과제를 해결하기 위한 본 발명의 반도체 메모리 장치의 또 다른 태양은 기판 상의 주변 회로를 포함하는 주변 로직 구조체, 주변 로직 구조체의 상면을 따라 연장되는 수평 도전 기판, 수평 도전 기판 상에, 제1 방향으로 적층된 복수의 금속성 라인은 포함하는 적층 구조체, 적층 구조체 상에, 반도체 물질로 형성된 반도체 도전 라인, 반도체 도전 라인 및 적층 구조체를 관통하고, 채널막을 포함하는 수직 구조체로, 채널막은 수평 도전 기판과 전기적으로 연결되는 수직 구조체, 및 복수의 금속성 라인 및 반도체 도전 라인을 절단하고, 절연 물질로 형성된 제1 절단 라인을 포함하고, 채널막은 제1 방향으로 연장되는 상부 채널막 및 하부 채널막과, 상부 채널막 및 제1 하부 채널막을 연결하고 제1 방향과 다른 제2 방향으로 연장되는 상부 연결 채널막을 포함하고, 복수의 금속성 라인은 반도체 도전 라인에 최인접하는 최상부 금속성 라인을 포함하고, 반도체 도전 라인의 하면과 최상부 금속성 라인의 하면 사이에서, 상부 연결 채널막은 상부 채널막 및 제1 하부 채널막에 연결되고, 제1 절단 라인은 반도체 도전 라인을 절단하는 제1 상부 절단 라인과, 복수의 금속성 라인을 절단하는 제1 하부 절단 라인을 포함하고, 반도체 도전 라인의 하면에서, 제1 상부 절단 라인의 폭은 제1 하부 절단 라인의 측벽의 연장선의 폭보다 크다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 메모리 장치의 제조 방법의 일 태양은 몰드 절연막 및 희생 절연막이 교대로 적층된 몰드 구조체 내에, 제1 채널막을 포함하는 하부 수직 구조체를 형성하고, 몰드 구조체 상에, 반도체막을 형성하고, 반도체막에 상부 절단 개구부를 형성하여, 몰드 구조체 상에 반도체 도전 라인을 형성하고, 반도체 도전 라인을 관통하고, 하부 수직 구조체와 수직으로 중첩되는 상부 채널 홀을 형성하고, 상부 채널 홀의 측벽을 따라 연장되고, 제1 채널막과 연결되는 제2 채널막을 형성하고, 상부 절단 개구부와 수직 방향으로 중첩되고, 몰드 구조체를 절단하는 절단 라인 트렌치를 형성하고, 절단 라인 트렌치를 이용한 대체 금속 게이트 공정을 통해, 희생 절연막을 금속성 라인으로 교체하고, 절단 라인 트렌치를 채우는 절단 라인을 형성하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 예시적인 회로도이다.
도 2는 몇몇 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 레이아웃도이다.
도 3은 도 2의 A - A를 따라 절단한 단면도이다.
도 4는 도 3의 P 영역을 설명하기 위한 도면이다.
도 5a 내지 도 5e는 도 3의 Q 영역을 설명하기 위한 다양한 도면들이다.
도 6은 도 3의 R 영역을 설명하기 이한 도면이다.
도 7a 및 도 7b는 도 3의 S 영역을 설명하기 위한 다양한 도면들이다.
도 8은 도 2의 B - B를 따라 절단한 단면도이다.
도 9a 및 도 9b는 각각 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면이다.
도 10 및 도 11은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면들이다.
도 12 및 도 13은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면들이다.
도 14는 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면이다.
도 15 및 도 16은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면들이다.
도 17은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면이다.
도 18은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면이다.
도 19는 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면이다.
도 20은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면이다.
도 21은 몇몇 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 레이아웃도이다.
도 22는 몇몇 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 레이아웃도이다.
도 23은 몇몇 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 레이아웃도이다.
도 24 내지 도 30은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 중간단계 도면들이다.
도 2는 몇몇 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 레이아웃도이다.
도 3은 도 2의 A - A를 따라 절단한 단면도이다.
도 4는 도 3의 P 영역을 설명하기 위한 도면이다.
도 5a 내지 도 5e는 도 3의 Q 영역을 설명하기 위한 다양한 도면들이다.
도 6은 도 3의 R 영역을 설명하기 이한 도면이다.
도 7a 및 도 7b는 도 3의 S 영역을 설명하기 위한 다양한 도면들이다.
도 8은 도 2의 B - B를 따라 절단한 단면도이다.
도 9a 및 도 9b는 각각 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면이다.
도 10 및 도 11은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면들이다.
도 12 및 도 13은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면들이다.
도 14는 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면이다.
도 15 및 도 16은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면들이다.
도 17은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면이다.
도 18은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면이다.
도 19는 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면이다.
도 20은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면이다.
도 21은 몇몇 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 레이아웃도이다.
도 22는 몇몇 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 레이아웃도이다.
도 23은 몇몇 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 레이아웃도이다.
도 24 내지 도 30은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 중간단계 도면들이다.
도 1은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 예시적인 회로도이다.
도 1을 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치의 메모리 셀 어레이는 공통 소오스 라인(CSL), 복수의 비트 라인들(BL0-BL2) 및 공통 소오스 라인(CSL)과 비트 라인들(BL0-BL2) 사이에 배치되는 복수의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들(BL0-BL2) 각각에 복수의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 복수의 셀 스트링들(CSTR)은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들(BL0-BL2)과 하나의 공통 소오스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 공통 소오스 라인(CSL)은 복수로 2차원적으로 배열될 수 있다. 여기서, 공통 소오스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있거나, 또는 공통 소오스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
예를 들어, 각각의 셀 스트링들(CSTR)은 스트링 선택 트랜지스터(SST), 직렬 연결된 메모리 셀들(MCT), 접지 선택 트랜지스터(GST)로 구성될 수 있다. 또한, 메모리 셀들(MCT) 각각은 데이터 저장 요소(data storage element)를 포함한다.
일 예로, 각각의 셀 스트링들(CSTR)은 비트 라인(BL0-BL2)과 직렬로 연결된 스트링 선택 트랜지스터(SST)을 포함할 수 있다. 접지 선택 트랜지스터(GST)는 공통 소오스 라인(CSL)에 접속될 수 있다. 메모리 셀들(MCT)은 스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST) 사이에 직렬 연결될 수 있다.
나아가, 각각의 셀 스트링들(CSTR)은 스트링 선택 트랜지스터(SST)와 메모리 셀(MCT) 사이에 연결된 더미 셀(DMCT)을 더 포함할 수 있다.
도면에는 도시하지 않았으나, 더미 셀(DMCT)은 접지 선택 트랜지스터(GST)와 메모리 셀(MCT) 사이에도 연결될 수 있다. 다른 예로, 각각의 셀 스트링들(CSTR)에서 접지 선택 트랜지스터(GST)는 직렬 연결된 복수 개의 모오스(MOS) 트랜지스터들로 구성될 수도 있다. 또 다른 예로, 각각의 셀 스트링들(CSTR)은 직렬 연결된 복수의 스트링 선택 트랜지스터를 포함할 수도 있다. 또 다른 예로, 각각의 셀 스트링들(CSTR)는 비트 라인(BL0-BL2)과 스트링 선택 트랜지스터(SST) 사이에 배치되는 소거 제어 트랜지스터를 더 포함할 수 있다. 소거 제어 트랜지스터는 스트링 선택 트랜지스터(SST)와 직렬로 연결될 수 있다.
몇몇 실시예들에 따르면, 스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL)에 의해 제어될 수 있다. 메모리 셀들(MCT)은 복수 개의 워드 라인들(WL0-WLn)에 의해 제어 될 수 있으며, 더미 셀들(DMCT)은 더미 워드 라인(DWL)에 의해 제어될 수 있다. 또한, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 의해 제어될 수 있다. 공통 소오스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소오스들에 공통으로 연결될 수 있다.
하나의 셀 스트링(CSTR)은 공통 소오스 라인들(CSL)로부터의 거리가 서로 다른 복수개의 메모리 셀들(MCT)로 구성될 수 있다. 그리고, 공통 소오스 라인들(CSL)과 비트 라인들(BL0-BL2) 사이에는 복수 개의 워드 라인들(WL0-WLn, DWL)이 배치될 수 있다.
공통 소오스 라인들(CSL)로부터 실질적으로 동일한 거리에 배치되는, 메모리 셀들(MCT)의 게이트 전극들은 워드 라인들(WL0-WLn, DWL) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 이와 달리, 메모리 셀들(MCT)의 게이트 전극들이 공통 소오스 라인들(CSL)로부터 실질적으로 동일한 레벨에 배치되더라도, 서로 다른 행 또는 열에 배치되는 게이트 전극들이 독립적으로 제어될 수 있다.
접지 선택 라인들(GSL0-GSL2) 및 스트링 선택 라인들(SSL)은 예를 들어, 워드 라인들(WL0-WLn, DWL)과 같은 방향으로 연장될 수 있다. 공통 소오스 라인들(CSL)로부터 실질적으로 동일한 레벨에 배치되는 접지 선택 라인들(GSL0-GSL2) 및 스트링 선택 라인(SSL)은 전기적으로 서로 분리될 수 있다.
도면에 도시되지 않았지만, 셀 스트링(CSTR)이 소거 제어 트랜지스터를 포함할 경우, 소거 제어 트랜지스터들은 공통의 소거 제어 라인에 의해 제어될 수 있다. 소거 제어 트랜지스터들은 메모리 셀 어레이의 소거 동작시 게이트 유도 드레인 누설(GIDL; Gate Induced Drain Leakage)을 발생시킨다. 즉, 소거 제어 트랜지스터들은 GIDL 트랜지스터일 수 있다.
도 2는 몇몇 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 레이아웃도이다. 도 3은 도 2의 A - A를 따라 절단한 단면도이다. 도 4는 도 3의 P 영역을 설명하기 위한 도면이다. 도 5a 내지 도 5e는 도 3의 Q 영역을 설명하기 위한 다양한 도면들이다. 도 6은 도 3의 R 영역을 설명하기 이한 도면이다. 도 7a 및 도 7b는 도 3의 S 영역을 설명하기 위한 다양한 도면들이다. 도 8은 도 2의 B - B를 따라 절단한 단면도이다.
도 2 내지 도 8을 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치는 기판(100), 적층 구조체(ST), 반도체 도전 라인(SSL), 복수의 수직 구조체(VS), 절단 라인(WLC), 서브 절단 라인(SLC) 및 복수의 비트 라인(BL)들을 포함할 수 있다.
기판(100)은 실리콘 기판, 실리콘게르마늄 기판, 게르마늄 기판, SGOI(silicon germanium on insulator), SOI(silicon-on-insulator), GOI(Germanium-On-Insulator) 중 하나를 포함할 수 있다. 또는, 기판(100)은 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨 등과 같은 반도체 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다.
수평 도전 기판(150)는 기판(100) 상에 배치될 수 있다. 수평 도전 기판(150)은 공통 소오스 플레이트일 수 있다. 즉, 수평 도전 기판(150)은 도 1의 공통 소오스 라인(CSL)의 역할을 할 수 있다.
수평 도전 기판(150)는 도전성의 반도체막, 금속 실리사이드막 및 금속막 중 적어도 하나를 포함할 수 있다. 수평 도전 기판(150)가 도전성의 반도체막을 포함할 경우, 수평 도전 기판(150)는 예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 조합 중 적어도 하나를 포함할 수 있다. 수평 도전 기판(150)은 단결정, 비정질 및 다결정 중에서 선택된 적어도 하나를 포함하는 결정 구조를 가질 수 있다. 수평 도전 기판(150)는 반도체막에 포함된 p형 불순물, n형 불순물 및 탄소 중 적어도 하나를 포함할 수 있다.
적층 구조체(ST)는 수평 도전 기판(150) 상에 배치될 수 있다. 적층 구조체(ST)는 제3 방향(D3)으로 적층된 복수의 금속성 라인들(GSL, WL0 - WLn, DWL)과 복수의 전극간 절연막(120, 125)을 포함할 수 있다. 전극간 절연막(120, 125)은 제3 방향(D3) 방향으로 이격된 금속성 라인들(GSL, WL0 - WLn, DWL) 사이에 배치된다.
복수의 금속성 라인들(GSL, WL0 - WLn, DWL)은 접지 선택 라인(GSL), 복수의 워드 라인들(WL0 - WLn), 더미 워드 라인(DWL)을 포함할 수 있다. 접지 선택 라인(GSL), 복수의 워드 라인들(WL0 - WLn), 더미 워드 라인(DWL)은 기판(100) 상에 순차적으로 적층될 수 있다.
도 3에서, 접지 선택 라인(GSL) 상에 6개의 워드 라인(WL0 - WLn)만을 도시하였지만, 이는 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 또한, 적층 구조체(ST)의 최상부에 배치된 금속성 라인은 더미 워드 라인(DWL)인 것으로 도시하였지만, 이에 제한되는 것은 아니다. 도 1의 셀 스트링(CSTR)이 더미 셀(DMCT)을 포함하지 않을 경우, 적층 구조체(ST)의 최상부에 배치된 금속성 라인은 워드 라인(WLn)일 수 있음은 물론이다.
적층 구조체(ST)는 제1 서브 적층 구조체(ST_1)과, 제1 서브 적층 구조체(ST_1) 상의 제2 서브 적층 구조체(ST_2)를 포함할 수 있다. 제1 서브 적층 구조체(ST_1)는 접지 선택 라인(GSL)과 일부의 워드 라인들(WL0 - WLk)을 포함할 수 있다. 제2 서브 적층 구조체(BST_2)는 나머지 워드 라인들(WLk+1 - WLn)과 더미 워드 라인(DWL)을 포함할 수 있다. 여기에서, n은 k보다 큰 자연수이다.
제1 서브 적층 구조체(ST_1)의 최상부에 위치하는 워드 라인(WLk)과, 제2 서브 적층 구조체(ST_2)의 최하부에 위치하는 워드 라인(WLk+1) 사이의 전극간 절연막(125)는 제1 서브 적층 구조체(ST_1) 및 제2 서브 적층 구조체(ST_2) 내의 전극간 절연막(120)의 두께보다 두껍다.
반도체 도전 라인(SSL)은 적층 구조체(ST) 상에 배치될 수 있다. 일 예로, 반도체 도전 라인(SSL)은 도 1의 스트링 선택 라인의 역할을 할 수 있다. 반도체 도전 라인(SSL)은 도 1의 스트링 선택 트랜지스터(SST)에 포함될 수 있다. 다른 예로, 반도체 도전 라인(SSL)의 일부는 도 1의 스트링 선택 라인의 역할을 할 수 있다. 반도체 도전 라인(SSL)의 나머지는 도 1에 도시되지 않았지만, 소거 제어 트랜지스터에 포함된 소거 제어 라인을 할 수도 있다.
반도체 도전 라인(SSL)은 제3 방향(D3)으로 대향되는 상면(SSL_US)과, 하면(SSL_BS)를 포함할 수 있다. 반도체 도전 라인의 하면(SSL_BS)는 더미 워드 라인(DWL)을 바라본다. 반도체 도전 라인의 하면(SSL_BS)과, 더미 워드 라인(DWL)의 상면 사이에, 구조체간 절연막(126)이 배치될 수 있다. 구조체간 절연막(126)은 제1 서브 적층 구조체(ST_1) 및 제2 서브 적층 구조체(ST_2) 내의 전극간 절연막(120)의 두께보다 두껍다.
금속성 라인(GSL, WL0 - WLn, DWL)과 반도체 도전 라인(SSL)은 계단형으로 적층될 수 있다. 도 8에서, 금속성 라인(GSL, WL0 - WLn, DWL)과 반도체 도전 라인(SSL)은 제2 방향(D2)에서 계단형으로 적층될 수 있다. 도시하지 않았지만, 금속성 라인(GSL, WL0 - WLn, DWL)과 반도체 도전 라인(SSL)은 제2 방향(D1)에서도 계단형으로 적층될 수 있음은 물론이다.
금속성 라인(GSL, WL0 - WLn, DWL)은 반도체 도전 라인(SSL)과 다른 물질을 포함한다. 예를 들어, 금속성 라인(GSL, WL0 - WLn, DWL)은 금속성 물질을 포함할 수 있고, 반도체 도전 라인(SSL)은 반도체 물질을 포함할 수 있다. 금속성 라인(GSL, WL0 - WLn, DWL)은 반도체 도전 라인(SSL)과 서로 다른 제조 공정에서 형성될 수 있다.
금속성 라인(GSL, WL0 - WLn, DWL)은 예를 들어, 텅스텐(W), 코발트(Co), 니켈(Ni) 등의 금속을 포함할 수 있지만, 금속의 종류는 이에 제한되지 않는다. 도 4에서, 금속성 라인(GSL, WL0 - WLn, DWL)은 단일막으로 형성되는 것으로 도시되었지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 금속성 라인(GSL, WL0 - WLn, DWL)은 배리어 도전막을 더 포함할 수 있다. 배리어 도전막은 금속, 금속 질화물, 금속 탄질화물 및 2차원 물질(Two-dimensional(2D) material) 중 적어도 하나를 포함할 수 있다. 예를 들어, 2차원 물질은 금속성 물질 및/또는 반도체성 물질일 수 있다. 2차원 물질(2D material)은 2차원 동소체(allotrope) 또는 2차원 화합물(compound)를 포함할 수 있다.
반도체 도전 라인(SSL)은 예를 들어, 실리콘(Si), 게르마늄(Ge) 및 실리콘 게르마늄(SiGe) 중 적어도 하나를 포함할 수 있다. 또는, 반도체 도전 라인(SSL)은 III-V 화합물 반도체 중 적어도 하나를 포함할 수 있다. 반도체 도전 라인은 단결정, 비정질 및 다결정 중에서 선택된 적어도 하나를 포함하는 결정 구조를 가질 수 있다. 반도체 도전 라인(SSL)은 반도체막에 포함된 p형 불순물, n형 불순물 및 탄소 중 적어도 하나를 더 포함할 수 있다.
전극간 절연막(120, 125)과, 구조체간 절연막(126)은 예를 들어, 실리콘 산화물을 포함할 수 있지만, 이에 제한되는 것은 아니다.
절단 라인(WLC)은 반도체 도전 라인(SSL) 및 적층 구조체(ST) 내에 배치될 수 있다. 절단 라인(WLC)은 반도체 도전 라인(SSL) 및 적층 구조체(ST)를 관통할 수 있다. 인접하는 절단 라인(WLC)은 제1 방향(D1)으로 이격될 수 있다.
절단 라인(WLC)는 제2 방향(D2)으로 연장되어, 반도체 도전 라인(SSL) 및 적층 구조체(ST)를 절단할 수 있다. 절단 라인(WLC)은 도전성 라인들(GSL, WL0 - WLn, DWL)과, 반도체 도전 라인(SSL)을 절단할 수 있다.
절단 라인(WLC)는 적층 구조체(ST)를 절단하는 하부 절단 라인(WLC_B)과, 반도체 도전 라인(SSL)을 절단하는 상부 절단 라인(WLC_U)을 포함할 수 있다. 하부 절단 라인(WLC_B)는 복수의 금속성 라인(GSL, WL0 - WLn, DWL)을 절단할 수 있다. 하부 절단 라인(WLC_B)과, 상부 절단 라인(WLC_U)은 적층 구조체(ST)와 구조체간 절연막(126)의 경계를 기준으로 구분될 수 있다.
하부 절단 라인의 측벽(WLC_BSW)은 복수의 금속성 라인(GSL, WL0 - WLn, DWL)을 바라볼 수 있다. 하지만, 상부 절단 라인의 측벽(WLC_USW)은 복수의 금속성 라인(GSL, WL0 - WLn, DWL)을 마주하지 못한다.
절단 라인(WLC)는 코어 절단 라인(WLC_C)과, 측벽 절단 라인(WLC_P)를 포함할 수 있다. 코어 절단 라인(WLC_C)는 도전성 라인들(GSL, WL0 - WLn, DWL)과, 반도체 도전 라인(SSL)을 관통할 수 있다. 측벽 절단 라인(WLC_P)는 반도체 도전 라인(SSL) 내에 배치되지만, 도전성 라인들(GSL, WL0 - WLn, DWL)을 관통하지 않는다.
코어 절단 라인(WLC_C)은 제1 및 제2 층간 절연막(121, 122)를 관통하여, 반도체 도전 라인(SSL)에 포함된 워드 라인 절단 개구부(SSL_WH)을 통과한다. 코어 절단 라인(WLC_C)은 구조체간 절연막(126)을 통과하여, 적층 구조체(ST)를 관통한다.
측벽 절단 라인(WLC_P)은 반도체 도전 라인(SSL)에 포함된 워드 라인 절단 개구부(SSL_WH)을 채울 수 있다. 측벽 절단 라인(WLC_P)은 코어 절단 라인(WLC_C)의 측벽 일부에 배치될 수 있다. 측벽 절단 라인(WLC_P)는 코어 절단 라인(WLC_C)와, 반도체 도전 라인(SSL) 사이에 배치된다. 하지만, 측벽 절단 라인(WLC_P)는 코어 절단 라인(WCL_C)와 도전성 라인들(GSL, WL0 - WLn, DWL) 사이에 배치되지 않는다.
하부 절단 라인(WLC_B)은 코어 절단 라인(WLC_C)의 일부를 포함하지만, 측벽 절단 라인(WLC_P)은 포함하지 않는다. 상부 절단 라인(WLC_U)는 코어 절단 라인(WLC_C)의 나머지와, 측벽 절단 라인(WLC_P)을 포함한다.
도 4에서, 반도체 도전 라인의 하면(SSL_BS)에서, 상부 절단 라인(WLC_U)의 폭(W11)은 하부 절단 라인의 측벽(WLC_BSW)의 연장선(WLC_BEX)의 폭(W12)보다 크다. 다르게 설명하면, 반도체 도전 라인의 하면(SSL_BS)에서, 워드 라인 절단 개구부(SSL_WH)의 폭(W11)은 하부 절단 라인의 측벽(WLC_BSW)의 연장선(WLC_BEX)의 폭(W12)보다 크다.
코어 절단 라인(WLC_C)를 형성하기 전에 워드 라인 절단 개구부(SSL_WH)이 형성되므로, 상술한 폭의 차이가 발생될 수 있다. 워드 라인 절단 개구부(SSL_WH)을 형성한 후 코어 절단 라인(WLC_C)을 형성하기 위한 절단 트렌치(도 29의 WLC_PH)가 형성됨으로써, 반도체 도전 라인(SSL)이 식각되지 않아 발생될 수 있는 신뢰성 문제 및 성능 저하 문제가 방지될 수 있다.
일 예로, 하부 절단 라인의 측벽(WLC_BSW)의 연장선(WLC_BEX)은 반도체 도전 라인(SSL)과 만나지 않을 수 있다. 다르게 설명하면, 코어 절단 라인(WLC_C)은 반도체 도전 라인(SSL)과 만나지 않을 수 있다. 다른 예로, 하부 절단 라인의 측벽(WLC_BSW)의 연장선(WLC_BEX)은 절단 라인(WLC)의 양측에 배치되는 반도체 도전 라인(SSL) 중 하나의 반도체 도전 라인(SSL)과 만날 수 있다. 다르게 설명하면, 코어 절단 라인(WLC_C)은 절단 라인(WLC)의 양측에 배치되는 반도체 도전 라인(SSL) 중 하나의 반도체 도전 라인(SSL)과 만날 수 있다.
하부 절단 라인의 측벽(WLC_BSW)의 연장선(WLC_BEX)은 상부 절단 라인의 측벽(WLC_USW)과 일치하는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
코어 절단 라인(WLC_C)과, 측벽 절단 라인(WLC_P)은 각각 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, Fluorinated TetraEthylOrthoSilicate (FTEOS), Hydrogen SilsesQuioxane (HSQ), Bis-benzoCycloButene (BCB), TetraMethylOrthoSilicate (TMOS), OctaMethyleyCloTetraSiloxane (OMCTS), HexaMethylDiSiloxane (HMDS), TriMethylSilyl Borate (TMSB), DiAcetoxyDitertiaryButoSiloxane (DADBS), TriMethylSilil Phosphate (TMSP), PolyTetraFluoroEthylene (PTFE), TOSZ(Tonen SilaZen), FSG(Fluoride Silicate Glass), polypropylene oxide와 같은 polyimide nanofoams, CDO(Carbon Doped silicon Oxide), OSG(Organo Silicate Glass), SiLK, Amorphous Fluorinated Carbon, silica aerogels, silica xerogels, mesoporous silica 또는 이들의 조합을 포함할 수 있지만, 이에 제한되는 것은 아니다.
몇몇 실시예들에 따른 반도체 메모리 장치에서, 절단 라인(WLC)는 도전성 물질을 포함하지 않을 수 있다. 즉, 절단 라인(WLC)는 절연성 물질로만 이뤄질 수 있다. 예를 들어, 코어 절단 라인(WLC_C)과, 측벽 절단 라인(WLC_P)는 각각 절연성 물질로 형성될 수 있다. 일 예로, 코어 절단 라인(WLC_C)과, 측벽 절단 라인(WLC_P)는 각각 산화 계열의 물질을 포함할 수 있다.
도시된 것과 달리, 각각의 코어 절단 라인(WLC_C)과, 측벽 절단 라인(WLC_P)은 복수의 막을 포함할 수 있다.
도 4에서, 코어 절단 라인(WLC_C)과, 측벽 절단 라인(WLC_P)는 구별되는 막으로 도시되었지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 일 예로, 코어 절단 라인(WLC_C)과, 측벽 절단 라인(WLC_P)이 서로 다른 물질을 포함할 경우, 코어 절단 라인(WLC_C)과, 측벽 절단 라인(WLC_P)사이의 경계는 구별될 수 있다. 다른 예로, 코어 절단 라인(WLC_C)과, 측벽 절단 라인(WLC_P)이 동일한 물질을 포함할 경우, 코어 절단 라인(WLC_C)과, 측벽 절단 라인(WLC_P)사이의 경계는 구별되지 않을 수 있다. 또 다른 예로, 코어 절단 라인(WLC_C)과, 측벽 절단 라인(WLC_P)이 동일한 물질을 포함하지만, 제조 방법 등이 상이할 경우, 코어 절단 라인(WLC_C)과, 측벽 절단 라인(WLC_P)사이의 경계는 구별될 수 있다.
서브 절단 라인(SLC)은 인접하는 절단 라인(WLC) 사이에 배치될 수 있다. 인접하는 절단 라인(WLC) 사이에, 적어도 하나 이상의 서브 절단 라인(SLC)이 배치될 수 있다.
서브 절단 라인(SLC)는 제2 방향(D2)으로 연장될 수 있다. 예를 들어, 서브 절단 라인(SLC)은 직선 형태를 가질 수 있다.
서브 절단 라인(SLC)은 반도체 도전 라인(SSL) 내에 배치된다. 하지만, 서브 절단 라인(SLC)은 적층 구조체(ST) 내에 배치되지 않는다. 다르게 설명하면, 서브 절단 라인(SLC)는 반도체 도전 라인(SSL)을 절단한다. 하지만, 서브 절단 라인(SLC)는 도전성 라인들(GSL, WL0 - WLn, DWL)을 절단하지 않는다.
서브 절단 라인(SLC) 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 도시된 것과 달리, 서브 절단 라인(SLC)은 복수의 막을 포함할 수 있다.
수직 구조체(VS)는 제3 방향(D3)으로 연장된다. 수직 구조체(VS)는 반도체 도전 라인(SSL) 및 적층 구조체(ST)를 관통할 수 있다. 수직 구조체(VS)는 반도체 도전 라인(SSL) 내에 배치되는 상부 수직 구조체(VS_U)와, 적층 구조체(ST) 내에 배치되는 하부 수직 구조체(VS_B)를 포함할 수 있다.
도 2에서, 상부 수직 구조체(VS_U)의 크기는 하부 수직 구조체(VS_B)의 크기보다 작다. 즉, 상부 수직 구조체(VS_U)의 제1 방향(D1)으로의 폭은 하부 수직 구조체(VS_B)의 제1 방향(D1)으로의 폭보다 작다. 상부 수직 구조체(VS_U)의 제2 방향(D2)으로의 폭은 하부 수직 구조체(VS_B)의 제2 방향(D2)으로의 폭보다 작다.
예를 들어, 상부 수직 구조체(VS_U)의 중심은 하부 수직 구조체(VS_B)의 중심과 일치하지 않을 수 있다. 인접하는 하부 수직 구조체(VS_B) 사이에 제2 방향(D2)으로 연장되는 중심선(CEN_L)이 정의될 때, 상부 수직 구조체(VS_U)의 중심은 하부 수직 구조체(VS_B)의 중심보다 중심선(CEN_L)에 더 가까울 수 있다.
비트 라인 패드(BL_PAD)는 수직 구조체(VS) 상에 배치된다. 비트 라인 패드(BL_PAD)는 도전성 물질을 포함할 수 있다. 예를 들어, 비트 라인 패드(BL_PAD)는 n형 불순물이 도핑된 반도체 물질을 포함할 수 있다.
몇몇 실시예들에 따른 반도체 메모리 장치에서, 비트 라인 패드(BL_PAD)에서 멀어짐에 따라, 수직 구조체(VS)는 제1 방향(D1)으로의 폭이 증가하는 복수의 폭 확장 영역(W_EXR1, W_EXR2)을 포함할 수 있다.
제1 폭 확장 영역(W_EXR1)은 반도체 도전 라인(SSL)와 적층 구조체(ST) 사이에 정의될 수 있다. 예를 들어, 제1 폭 확장 영역(W_EXR1)은 반도체 도전 라인의 하면(SSL_BS)과, 더미 워드 라인(DWL)의 상면 사이에 정의될 수 있다.
제2 폭 확장 영역(W_EXR2)은 적층 구조체(ST) 내에서 정의될 수 있다. 제2 폭 확장 영역(W_EXR2)은 제1 서브 적층 구조체(ST_1) 및 제2 서브 적층 구조체(ST_2) 사이에서 정의될 수 있다.
도 3 및 도 5a의 제1 폭 확장 영역(W_EXR1)에서, 상부 수직 구조체(VS_U)의 제1 방향(D1)으로의 폭(W21)은 하부 수직 구조체(VS_B)의 제1 방향(D1)으로의 폭(W22)보다 작다.
또한, 도 3, 도 5a 및 도 6에서, 비트 라인 패드(BL_PAD)에서 멀어짐에 따라, 제2 서브 적층 구조체(ST_2) 내의 하부 수직 구조체(VS_B)의 제1 방향(D1)으로 폭은 W22에서 W23까지 감소한다. 제2 폭 확장 영역(W_EXR2)에서, 하부 수직 구조체(VS_B)의 제1 방향(D1)으로 폭은 W23에서 W24로 증가한다. 이 후, 비트 라인 패드(BL_PAD)에서 멀어짐에 따라, 제1 서브 적층 구조체(ST_1) 내의 하부 수직 구조체(VS_B)의 제1 방향(D1)으로 폭은 점점 감소할 수 있다.
도 3에서, 폭 확장 영역(W_EXR1, W_EXR2)은 2개인 것으로 도시하였지만, 이에 제한되는 것은 아니다. 적층 구조체(ST)가 3개 이상의 서브 적층 구조체를 포함할 경우, 서브 적층체의 개수에 따라 폭 확장 영역은 증가할 수 있다.
수직 구조체(VS)는 제3 방향(D3)으로 연장되는 수직 채널막(130)과, 수직 채널막(130)에 의해 정의된 공간을 채우는 수직 절연 패턴(134)을 포함할 수 있다. 수직 채널막(130)은 공통 소스 라인의 역할을 하는 수평 도전 기판(150)과 전기적으로 연결될 수 있다. 수직 채널막(130)은 비트 라인 패드(BL_PAD)와 접촉할 수 있다. 수직 채널막(130)은 제3 방향(D3)으로 연장되는 측벽부와, 수직 채널막(130)의 측벽부를 연결하는 바닥부를 포함할 수 있다. 수직 채널막(130)의 측벽부는 내부에 할로우 공간(hollow space)를 갖는 파이프 형상, 예를 들어, 원통 형상 또는 마카로니 형상을 가질 수 있다.
수직 채널막(130)은 상부 수직 채널막(130_UV)과, 제1 하부 수직 채널막(130_BV1)과, 제2 하부 수직 채널막(130_BV2)과, 상부 연결 채널막(130_HC1)과, 하부 연결 채널막(130_HC2)을 포함할 수 있다. 상부 수직 채널막(130_UV)은 상부 수직 구조체(VS_U) 내에 배치될 수 있다. 제1 하부 수직 채널막(130_BV1)과, 제2 하부 수직 채널막(130_BV2)과, 상부 연결 채널막(130_HC1)과, 하부 연결 채널막(130_HC2)은 하부 수직 구조체(VS_B) 내에 배치될 수 있다.
상부 수직 채널막(130_UV)과, 제1 하부 수직 채널막(130_BV1)과, 제2 하부 수직 채널막(130_BV2)은 각각 제3 방향(D3)으로 연장될 수 있다.
상부 수직 채널막(130_UV)은 반도체 도전 라인(SSL) 내에 배치될 수 있다. 상부 수직 채널막(130_UV)은 반도체 도전 라인의 하면(SSL_BS)과 반도체 도전 라인의 상면(SSL_US) 사이의 반도체 도전 라인(SSL)의 측벽을 따라 연장될 수 있다.
제1 하부 수직 채널막(130_BV1)은 제2 서브 적층 구조체(ST_2) 내에 배치될 수 있다. 제1 하부 수직 채널막(130_BV1)은 제2 서브 적층 구조체(ST_2)에 포함된 워드 라인들(WLk+1 - WLn) 및 더미 워드 라인(DWL)의 측벽을 따라 연장될 수 있다.
제2 하부 수직 채널막(130_BV2)은 제1 서브 적층 구조체(ST_1) 내에 배치될 수 있다. 제2 하부 수직 채널막(130_BV2)은 제1 서브 적층 구조체(ST_2)에 포함된 접지 선택 라인(GSL)과 워드 라인들(WL0 - WLk)의 측벽을 따라 연장될 수 있다.
상부 연결 채널막(130_HC1)과, 하부 연결 채널막(130_HC2)은 각각 제1 방향(D1)으로 연장될 수 있다. 도 5a 내지 도 6에서, 상부 연결 채널막(130_HC1)과, 하부 연결 채널막(130_HC2)은 기판(100)의 상면과 나란한 제1 방향(D1)과 평행한 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 즉, 상부 연결 채널막(130_HC1)과, 하부 연결 채널막(130_HC2)은 제1 방향(D1)과 기울기를 갖는 비스듬한 방향으로 연장될 수 있음은 물론이다.
상부 연결 채널막(130_HC1)은 상부 수직 채널막(130_UV)과, 제1 하부 수직 채널막(130_BV1)을 연결한다. 적층 구조체(ST)의 최상부에 배치된 더미 워드 라인의 하면(DWL_BS)과, 반도체 도전 라인의 하면(SSL_BS) 사이에서, 상부 연결 채널막(130_HC1)은 상부 수직 채널막(130_UV)과, 제1 하부 수직 채널막(130_BV1)을 연결할 수 있다.
상부 연결 채널막(130_HC1)은 제1 상부 연결 채널막(130_HC11)과, 제2 상부 연결 채널막(130_HC12)를 포함할 수 있다. 제1 상부 연결 채널막(130_HC11)과, 제2 상부 연결 채널막(130_HC12)은 제3 방향(D3)으로 이격될 수 있다.
더미 워드 라인의 하면(DWL_BS)과, 반도체 도전 라인의 하면(SSL_BS) 사이에서, 제1 상부 연결 채널막(130_HC11)은 상부 수직 채널막(130_UV)과, 제1 하부 수직 채널막(130_BV1)을 직접 연결할 수 있다. 제2 상부 연결 채널막(130_HC12)은 제1 하부 수직 채널막(130_BV1)과 직접 연결되지만, 상부 수직 채널막(130_UV)과 직접 연결되지 않는다.
다르게 설명하면, 수직 채널막(130)은 반도체 도전 라인의 하면(SSL_BS)보다 아래에서, 제1 방향(D1)으로 꺾이는 제1 상부 연결 채널막(130_HC11)을 포함한다.
상부 연결 채널막(130_HC1)이 형성되는 위치에서, 제1 폭 확장 영역(W_EXR1)이 정의된다. 상부 연결 채널막(130_HC1)이 형성된 위치에서, 수직 구조체(VS)의 폭이 W21에서 W22로 확장될 수 있다. 좀 더 구체적으로, 제1 상부 연결 채널막(130_HC11)이 형성된 위치에서, 수직 구조체(VS)의 폭이 W21에서 W22로 확장될 수 있다.
도 5a에서, 상부 수직 채널막(130_UV)은 수직 절연 패턴(134)과 마주보는 외측벽(130os_UV)과, 상부 수직 채널막의 외측벽(130os_UV)과 대향되는 내측벽(130is_UV)을 포함한다. 제1 하부 수직 채널막(130_BV1)은 수직 절연 패턴(134)과 마주보는 외측벽(130os_BV1)과, 제1 하부 수직 채널막의 외측벽(130os_BV1)과 대향되는 내측벽(130is_BV1)을 포함한다.
상부 수직 채널막의 내측벽(130is_UV)는 더미 워드 라인(DWL)을 관통한 제1 하부 수직 채널막의 외측벽(130os_BV1)의 연장선(130os_EX) 사이에 배치될 수 있다. 다르게 설명하면, 평면도적인 관점에서, 상부 수직 구조체(VS_U) 내의 상부 수직 채널막(130_UV)은 하부 수직 구조체(VS_B) 내의 제1 하부 수직 채널막(130_BV1) 내부에 전체적으로 들어와 있을 수 있다.
상부 연결 채널막(130_HC1)은 수직 절연 패턴(134)을 2 부분으로 분리할 수 있다. 좀 더 구체적으로, 제1 상부 연결 채널막(130_HC11)은 수직 절연 패턴(134)을 2 부분으로 분리하지 못한다. 하지만, 제2 상부 연결 채널막(130_HC12)은 수직 절연 패턴(134)을 2 부분으로 분리할 수 있다.
하부 연결 채널막(130_HC2)은 제1 하부 수직 채널막(130_BV1)과, 제2 하부 수직 채널막(130_BV2)를 연결한다. 제1 서브 적층 구조체(ST_1)의 최상부에 배치된 워드 라인(WLk)의 상면과, 제2 서브 적층 구조체(ST_2)의 최하부에 배치된 워드 라인(WLk+1)의 하면 사이에서, 하부 연결 채널막(130_HC2)은 제1 하부 수직 채널막(130_BV1)과, 제2 하부 수직 채널막(130_BV2)를 직접 연결한다
다르게 설명하면, 제1 서브 적층 구조체(ST_1) 및 제2 서브 적층 구조체(ST_2) 사이의 전극간 절연막(125) 내에서, 수직 채널막(130)은 제1 방향(D1)으로 꺾이는 하부 연결 채널막(130_HC2)을 포함한다.
하부 연결 채널막(130_HC2)이 형성되는 위치에서, 제2 폭 확장 영역(W_EXR2)이 정의된다. 하부 연결 채널막(130_HC2)이 형성된 위치에서, 수직 구조체(VS)의 폭이 W23에서 W24로 확장될 수 있다.
수직 채널막(130)은 예를 들어, 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물과 같은 반도체 물질을 포함할 수 있다. 또는, 수직 채널막(130)는 금속 산화물 반도체 물질, 유기 반도체 물질 및 탄소 나노 구조체 등의 반도체 물질을 포함할 수도 있다. 몇몇 실시예들에 따른 반도체 메모리 장치에서, 수직 채널막(130)은 다결정 실리콘을 포함할 수 있다.
수직 절연 패턴(134)는 예를 들어, 실리콘 산화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
도 5a에서, 수직 절연 패턴(134) 내에 에어갭이 형성되지 않을 수 있다. 반면, 도 5b에서, 수직 절연 패턴(134) 내에 에어 갭(AG)이 형성될 수 있다.
도 5c 및 도 5d에서, 제2 상부 연결 채널막(130_HC12)은 아래로 볼록한 곡면 형태를 가질 수 있다.
도 5c에서, 더미 워드 라인의 하면(DWL_BS)를 기준으로, 수직 절연 패턴(134)의 일측에서 제2 상부 연결 채널막(130_HC12)의 최상부의 높이(H11)는 수직 절연 패턴(134)의 타측에서 제2 상부 연결 채널막(130_HC12)의 최상부의 높이(H12)와 실질적으로 동일할 수 있다.
도 5d에서, 더미 워드 라인의 하면(DWL_BS)를 기준으로, 수직 절연 패턴(134)의 일측에서 제2 상부 연결 채널막(130_HC12)의 최상부의 높이(H11)는 수직 절연 패턴(134)의 타측에서 제2 상부 연결 채널막(130_HC12)의 최상부의 높이(H12)보다 높다.
수직 구조체(VS)는 상부 수직 채널막(130_UV) 및 반도체 도전 라인(SSL)에 배치되는 상부 채널 절연막(132_UGI)을 포함할 수 있다. 수직 구조체(VS)는 하부 수직 채널막(130_BV1, 130_BV2) 및 금속성 라인들(GSL, WL0 - WLn, DWL) 사이와, 하부 수직 채널막(130_130_BV1, 130_BV2) 및 전극간 절연막(120) 사이에 배치되는 하부 채널 절연막(132_BGI)를 포함할 수 있다. 상부 채널 절연막(132_UGI) 및 하부 채널 절연막(132_BGI)은 상부 수직 채널막(130_UV) 및 하부 수직 채널막(130_BV1, 130_BV2)을 따라 연장될 수 있다.
도 3, 도 5a 내지 도 7b에서, 하부 채널 절연막(132_BGI)은 예를 들어, 수직 채널막(130) 상에 순차적으로 배치된 터널 절연막(132a), 전하 저장막(132b) 및 블로킹 절연막(132c)을 포함할 수 있다. 터널 절연막(132a), 전하 저장막(132b) 및 블로킹 절연막(132c)은 예시적인 것일 뿐, 이에 제한되는 것은 아니다.
터널 절연막(132a)은 예를 들어, 실리콘 산화물 또는 고유전율 물질(예를 들어, 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2))을 포함할 수 있다. 전하 저장막(132b)은 예를 들어, 실리콘 질화물을 포함할 수 있다. 블로킹 절연막(132c)은 예를 들어, 실리콘 산화물 또는 고유전율 물질(예를 들어, 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2))을 포함할 수 있다. 몇몇 실시예들에 따른 반도체 메모리 장치에서, 터널 절연막(132a) 및 블로킹 절연막(132c)은 실리콘 산화물을 포함할 수 있다.
금속성 라인들(GSL, WL0 - WLn, DWL)과, 하부 채널 절연막(132_BGI) 사이에, 수평 절연 패턴(HP)이 배치될 수 있다. 수평 절연 패턴(HP)은 예를 들어, 실리콘 산화물 또는 고유전율 물질(예를 들어, 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2))을 포함할 수 있다. 도시된 것과 달리, 수평 절연 패턴(HP)은 금속성 라인들(GSL, WL0 - WLn, DWL)과, 하부 채널 절연막(132_BGI) 사이에 배치되지 않을 수도 있다.
도 7a에서, 터널 절연막(132a), 전하 저장막(132b) 및 블로킹 절연막(132c)은 제2 하부 수직 채널막(130_BV2)의 하부에서 분리될 수 있다. 분리된 터널 절연막(132a), 전하 저장막(132b) 및 블로킹 절연막(132c)은 제2 하부 수직 채널막(130_BV2)의 일부를 노출시킬 수 있다. 분리된 터널 절연막(132a), 전하 저장막(132b) 및 블로킹 절연막(132c) 사이로, 수직 구조 지지막(110)이 배치될 수 있다. 수직 구조 지지막(110)은 수평 도전 기판(150)과 수직 채널막(130)을 전기적으로 연결시킬 수 있다. 수직 구조 지지막(110)은 예를 들어, 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물과 같은 반도체 물질을 포함할 수 있다.
도 7b에서, 수평 도전 기판(150)와 적층 구조체(ST) 사이에 수직 구조 지지막(110)이 배치되지 않을 수도 있다. 이와 같은 경우, 제2 하부 수직 채널막(130_BV2)의 측벽부가 노출되지 않고, 제2 하부 수직 채널막(130_BV2)의 바닥부가 노출될 수 있다. 제2 하부 수직 채널막(130_BV2)의 바닥부와 수평 도전 기판(150) 사이의 터널 절연막(132a), 전하 저장막(132b) 및 블로킹 절연막(132c)은 제거될 수 있다. 제2 하부 수직 채널막(130_BV2)의 바닥부를 통해, 수직 채널막(130)은 수평 도전 기판(150)과 전기적으로 연결될 수 있다.
도 5a 내지 도 5e에서, 하부 채널 절연막(132_BGI)과 달리, 상부 채널 절연막(132_UGI)은 예를 들어, 실리콘 산화물을 포함할 수 있다. 몇몇 실시예들에 따른 반도체 메모리 장치에서, 상부 채널 절연막(132_UGI)의 적층 구조는 하부 채널 절연막(132_BGI)의 구조와 다를 수 있다.
상부 채널 절연막(132_UGI)은 반도체 도전 라인(SSL)과 접촉할 수 있다. 즉, 상부 채널 절연막(132_UGI)과 반도체 도전 라인(SSL) 사이에, 금속성 도전 물질이 배치되지 않을 수 있다.
또한, 하부 채널 절연막(132_BGI)은 상부 채널 절연막(132_UGI)과 직접 연결되지 않을 수 있다.
도 5e에서, 구조체간 절연막(126) 내에 배치된 하부 채널 절연막(132_BGI)의 일부는 식각될 수 있다. 제조 공정 중, 터널 절연막(132a) 및 전하 저장막(132b)의 일부가 식각될 수 있다. 이를 통해, 하부 채널 절연막(132_BGI)의 최상부는 쐐기와 비슷한 모양을 가질 수 있다. 즉, 제1 하부 수직 채널막(130_BV1)은 터널 절연막(132a) 및 전하 저장막(132b)의 최상면을 덮을 수 있다. 다만, 도시된 것과 달리, 블로킹 절연막(132c)의 일부도 식각되거나, 터널 절연막(132a)의 일부만 식각될 수 있음은 물론이다.
반도체 도전 라인(SSL) 상에, 제1 내지 제3 층간 절연막(121, 122, 123) 이 순차적으로 배치될 수 있다. 적층 구조체(ST)의 계단 부분을 덮는 제4 층간 절연막(127)이 기판(100) 상에 배치될 수 있다.
제1 층간 절연막(121) 내에, 비트 라인 패드(BL_PAD)가 배치될 수 있다. 절단 라인(WLC)은 제1 층간 절연막(121) 및 제2 층간 절연막(122)을 관통할 수 있다. 제1 내지 제4 층간 절연막(121, 122, 123, 127)은 각각 예를 들어, 실리콘 산화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
비트 라인(BL)은 반도체 도전 라인(SSL) 상에 배치될 수 있다. 비트 라인(BL)은 제1 방향(D1)으로 길게 연장될 수 있다. 비트 라인(BL)은 수직 채널막(130) 중 적어도 하나와 전기적으로 연결될 수 있다. 비트 라인(BL)은 제3 층간 절연막(123) 상에 형성될 수 있다. 비트 라인(BL)은 비트 라인 플러그(BLPG)를 매개로 비트 라인 패드(BL_PAD)와 전기적으로 연결될 수 있다.
선택 라인 배선(SSL_WR) 및 워드 라인 배선(WL_WR)은 제3 층간 절연막(123) 상에 배치될 수 있다. 선택 라인 배선(SSL_WR)은 선택 라인 플러그(SSL_PG)를 매개로 반도체 도전 라인(SSL)과 전기적으로 연결될 수 있다. 워드 라인 배선(WL_WR)은 워드 라인 플러그(WL_PG)를 매개로 금속성 라인들(GSL, WL0 - WLn)과 전기적으로 연결될 수 있다. 더미 워드 라인(DWL)은 워드 라인 플러그(WL_PG)와 연결은 되지만, 워드 라인 배선(WL_WR)과 연결되지 않을 수 있다.
비트 라인(BL), 선택 라인 배선(SSL_WR), 워드 라인 배선(WL_WR), 비트 라인 플러그(BLPG), 선택 라인 플러그(SSL_PG) 및 워드 라인 플러그(WL_PG)는 각각 도전성 물질을 포함한다.
도 9a 및 도 9b는 각각 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 2 내지 도 8을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 9a를 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치에서, 상부 채널 절연막(132_UGI)의 적층 구조는 하부 채널 절연막(132_BGI)의 구조와 동일할 수 있다.
상부 채널 절연막(132_UGI)은 상부 수직 채널막(130_UV) 상에 순차적으로 배치된 터널 절연막(132a), 전하 저장막(132b) 및 블로킹 절연막(132c)을 포함할 수 있다.
도 9b를 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치에서, 상부 채널 절연막(132_UGI)은 상부 수직 채널막(130_UV) 상에 순차적으로 배치된 계면 절연막(132e)와, 고유전율 절연막(132d)을 포함할 수 있다.
계면 절연막(132e)은 고유전율 절연막(132d)과, 상부 수직 채널막(130_UV) 사이에 배치될 수 있다.
계면 절연막(132e)은 예를 들어, 실리콘 산화물을 포함할 수 있다. 고유전율 절연막(132d)은 예를 들어, 보론 질화물(boron nitride), 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
도 10 및 도 11은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 2 내지 도 8을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
참고적으로, 도 11은 도 10의 Q 부분을 확대한 도면이다.
도 10 및 도 11을 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치에서, 상부 수직 채널막(130_UV)과, 제1 하부 수직 채널막(130_BV1)은 수직 절연 패턴(134)을 2 부분으로 분리하는 상부 연결 채널막(130_HC1)에 의해 직접 연결될 수 있다.
상부 연결 채널막(130_HC1)은 하부 채널 절연막(132_BGI)의 상면을 덮을 수 있다.
도 12 및 도 13은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 2 내지 도 8을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
참고적으로, 도 13는 도 12의 Q 부분을 확대한 도면이다.
도 12 및 도 13을 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치에서, 수직 절연 패턴(134)은 상부 연결 채널막(130_HC1)에 의해 2 부분으로 분리되지 않는다.
상부 채널 절연막(132_UGI)의 적층 구조는 하부 채널 절연막(132_BGI)의 구조와 동일하다.
상부 채널 절연막(132_UGI) 및 하부 채널 절연막(132_BGI)은 수직 채널막(130)의 프로파일을 따라 연속적으로 형성되므로, 상부 채널 절연막(132_UGI) 및 하부 채널 절연막(132_BGI)은 직접 연결된다.
도 14는 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 2 내지 도 8을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 14를 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치에서, 코어 절단 라인(WLC_C)은 플러그 패턴(138) 및 스페이서(136)을 포함할 수 있다.
플러그 패턴(138)은 반도체 도전 라인(SSL)과 적층 구조체(ST)를 관통하여 기판(100)과 접속될 수 있다. 몇몇 실시예에서, 플러그 패턴(138)은 도 1의 반도체 메모리 장치의 공통 소오스 라인(CSL)으로 제공될 수 있다. 예를 들어, 플러그 패턴(138)은 도전 물질을 포함할 수 있다. 또한, 플러그 패턴(138)은 기판(100) 내의 불순물 영역(150L)과 접속될 수 있다. 불순물 영역(150L)은 예를 들어, 제2 방향(D2)으로 연장될 수 있다.
스페이서(136)는 플러그 패턴(138) 및 반도체 도전 라인(SSL) 사이와, 플러그 패턴(138) 및 적층 구조체(ST) 사이에 개재될 수 있다. 예를 들어, 스페이서(136)는 플러그 패턴(138)의 측면을 따라 연장될 수 있다. 스페이서(136)는 절연 물질을 포함할 수 있다. 이에 따라, 플러그 패턴(138)은 반도체 도전 라인(SSL)과 적층 구조체(ST)의 금속성 라인(GSL, WL0 - WLn, DWL)으로부터 이격될 수 있다.
도 15 및 도 16은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 2 내지 도 8을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
참고적으로, 도 15는 도 2의 A - A를 따라 절단한 단면도이고, 도 16은 도 2의 B - B를 따라 절단한 단면도이다.
도 15 및 도 16을 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치는 제2 층간 절연막(122)와 반도체 도전 라인(SSL) 사이에 배치되는 펀칭 방지막(128)을 더 포함할 수 있다.
예를 들어, 펀칭 방지막(128)은 반도체 도전 라인(SSL)과 접촉할 수 있다. 펀칭 방지막(128)은 반도체 도전 라인의 상면(SSL_US)을 따라 연장될 수 있다.
일 예로, 펀칭 방지막(128)의 상면은 비트 라인 패드(BL_PAD)의 상면과 동일 평면에 놓일 수 있다. 도시된 것과 달리, 비트 라인 패드(BL_PAD)의 상면은 펀칭 방지막(128)의 상면보다 위로 돌출될 수 있다.
절단 라인(WLC)은 펀칭 방지막(128)을 관통할 수 있다. 코어 절단 라인(WLC_C)은 제2 층간 절연막(122) 및 펀칭 방지막(128)을 관통하여, 반도체 도전 라인(SSL)에 포함된 워드 라인 절단 개구부(도 4의 SSL_WH)을 통과한다. 코어 절단 라인(WLC_C)은 펀칭 방지막(128)과 접촉하지 않는다.
측벽 절단 라인(WLC_P)은 코어 절단 라인(WLC_C) 및 반도체 도전 라인(SSL) 사이와, 코어 절단 라인(WLC_C) 및 펀칭 방지막(128) 사이에 배치될 수 있다.
제조 공정 상, 워드 라인 절단 개구부(SSL_WH)이 형성되는 동안 펀칭 방지막(128)도 제2 방향(D2)으로 절단되므로, 워드 라인 절단 개구부(SSL_WH)은 펀칭 방지막(128)의 상면까지 연장될 수 있다.
서브 절단 라인(SLC)은 펀칭 방지막(128)의 상면까지 연장될 수 있다.
도 16에서, 펀칭 방지막(128)은 반도체 도전 라인(SSL) 상에 계단형으로 적층될 수 있다. 즉, 반도체 도전 라인(SSL)의 일부는 펀칭 방지막(128)에 의해 덮이지 않는다.
펀칭 방지막(128)은 제2 층간 절연막(122)와 다른 물질을 포함한다. 펀칭 방지막(128)은 제2 층간 절연막(122)보다 식각 내성을 갖는 물질을 포함한다. 예를 들어, 제2 층간 절연막(122)가 실리콘 산화물을 포함할 경우, 펀칭 방지막(128)은 실리콘 질화물을 포함할 수 있지만, 이에 제한되는 것은 아니다.
비트 라인 플러그(BLPG)를 형성하는 과정에서, 비트 라인 플러그(BLPG)이 오정렬될 경우, 비트 라인 플러그(BLPG)은 반도체 도전 라인(SSL)과 전기적으로 연결될 수 있다. 펀칭 방지막(128)은 비트 라인 플러그(BLPG)와 반도체 도전 라인(SSL) 사이의 연결을 방지할 수 있다.
도 17은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 15 및 도 16을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 17을 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치는 펀칭 방지막(128) 및 반도체 도전 라인(SSL) 사이에 배치되는 삽입 절연막(129)를 더 포함할 수 있다.
반도체 도전 라인(SSL)은 펀칭 방지막(128)과 접촉하지 않는다. 삽입 절연막(129)는 펀칭 방지막(128)과 다른 물질을 포함한다.
도 18은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면이다. 도 19는 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 2 내지 도 8을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 18을 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치에서, 하부 수직 구조체(VS_B)는 적층 구조체(ST) 내에 제1 방향(D1)으로 폭이 확장되는 폭 확장 영역을 포함하지 않을 수 있다.
수직 구조체(VS_B)는 비트 라인 패드(BL_PAD)에서 멀어짐에 따라 제1 방향(D1)으로의 폭이 점진적으로 감소할 수 있다.
수직 구조체(VS)는 반도체 도전 라인(SSL)과 적층 구조체(ST) 사이에 정의되는 제1 폭 확장 영역(W_EXR1)만을 포함할 수 있다.
도 19를 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치에서, 반도체 도전 라인(SSL)은 제3 방향(D3)으로 순차적으로 적층된 하부 반도체 도전 라인(SSL1) 및 상부 반도체 도전 라인(SSL2)을 포함할 수 있다.
하부 반도체 도전 라인(SSL1) 및 상부 반도체 도전 라인(SSL2)은 제3 방향(D3)으로 이격될 수 있다. 상부 반도체 도전 라인(SSL2)은 하부 반도체 도전 라인(SSL1)보다 비트 라인 패드(BL_PAD)에 더 가깝다.
하부 반도체 도전 라인(SSL1) 및 상부 반도체 도전 라인(SSL2) 사이에, 전극간 절연막(120)이 배치될 수 있다.
일 예로, 하부 반도체 도전 라인(SSL1) 및 상부 반도체 도전 라인(SSL2)은 도 1의 스트링 선택 라인의 역할하고, 스트링 선택 트랜지스터(SST)에 포함될 수 있다.
다른 예로, 하부 반도체 도전 라인(SSL1)은 도 1의 스트링 선택 라인의 역할을 할 수 있다. 상부 반도체 도전 라인(SSL2)은 도 1에 도시되지 않았지만, 소거 제어 트랜지스터에 포함된 소거 제어 라인을 할 수도 있다.
또 다른 예로, 하부 반도체 도전 라인(SSL1) 및 상부 반도체 도전 라인(SSL2)의 일부는 도 1의 스트링 선택 라인의 역할을 할 수 있다. 상부 반도체 도전 라인(SSL2)의 나머지는 도 1에 도시되지 않았지만, 소거 제어 트랜지스터에 포함된 소거 제어 라인을 할 수도 있다.
도 20은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 2 내지 도 8을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 20을 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치는 주변 로직 구조체(PS)와, 셀 어레이 구조체(CS)를 포함할 수 있다.
주변 로직 구조체(PS)는 주변 회로(PTR)와, 하부 연결 배선체(PW)와, 주변 로직 절연막(101)을 포함할 수 있다.
주변 회로(PTR)는 기판(100) 상에 형성될 수 있다. 주변 회로(PTR)는 셀 어레이 구조체(CS)를 동작시키는 회로들일 수 있다.
주변 로직 절연막(101)은 기판(100) 상에 형성될 수 있다. 주변 로직 절연막(110)는 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다.
하부 연결 배선체(PW)는 주변 로직 절연막(101) 내에 형성될 수 있다. 하부 연결 배선체(PW)는 주변 회로(PTR)와 연결될 수 있다.
셀 어레이 구조체(CS)는 주변 로직 구조체(PS) 상에 배치될 수 있다. 셀 어레이 구조체(CS)는 하부 적층 구조체(ST), 반도체 도전 라인(SSL), 복수의 수직 구조체(VS), 절단 라인(WLC) 및 복수의 비트 라인(BL)들을 포함할 수 있다.
수평 도전 기판(150)는 주변 로직 구조체(PS)의 상면을 따라 연장될 수 있다.
도 21은 몇몇 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 레이아웃도이다. 도 22는 몇몇 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 레이아웃도이다. 도 23은 몇몇 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 레이아웃도이다. 설명의 편의상, 도 2 내지 도 8을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 21을 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치에서, 서브 절단 라인(SLC)는 제2 방향(D2)으로 연장되는 웨이브 형태를 가질 수 있다.
도 22를 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치에서, 상부 수직 구조체(VS_U)의 중심은 하부 수직 구조체(VS_B)의 중심과 일치할 수 있다.
도 23을 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치에서, 인접하는 절단 라인(WLC) 사이에, 복수개의 서브 절단 라인(SLC)이 배치될 수 있다.
복수개의 서브 절단 라인(SLC)이 배치됨으로써, 반도체 도전 라인(SSL)은 3개 이상의 서브 반도체 도전 라인으로 분리될 수 있다.
인접하는 절단 라인(WLC) 사이에, 3개의 서브 절단 라인(SLC)이 배치되는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
도 24 내지 도 30은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 중간단계 도면들이다.
도 24를 참고하면, 기판(100) 상에 수평 도전 기판(150) 및 대체 절연막(ILD_RP)이 순차적으로 형성될 수 있다.
대체 절연막(ILD_RP) 상에, 전극간 절연막(120, 125) 및 희생 절연막(ILD_SC)이 교대로 적층된 몰드 구조체(MS)가 형성될 수 있다.
이어서, 몰드 구조체(MS) 내에 하부 채널막(130_BCL)을 포함하는 하부 수직 구조체(VS_B)가 형성될 수 있다. 하부 채널막(130_BCL)은 도 5a 내지 도 6에서 설명된 제1 하부 수직 채널막(130_BV1)과, 제2 하부 수직 채널막(130_BV2)과, 하부 연결 채널막(130_HC2)을 포함할 수 있다.
좀 더 구체적으로, 대체 절연막(ILD_RP) 상에, 전극간 절연막(120) 및 희생 절연막(ILD_SC)이 교대로 적층된 몰드 구조체(MS)의 일부가 형성될 수 있다. 이어서, 하부 수직 구조체(VS_B)를 형성하기 위한 제1 하부 채널 홀을 형성한 후, 희생 패턴이 제1 하부 채널 홀을 채울 수 있다.
희생 패턴을 형성한 후, 전극간 절연막(120, 125) 및 희생막 절연막(ILD_SC)이 교대로 적층된 몰드 구조체(MS)의 나머지가 형성될 수 있다. 이어서, 제1 하부 채널 홀에 수직으로 오버랩되고, 제1 하부 채널 홀 내의 희생 패턴을 노출시키는 제2 하부 채널 홀이 몰드 구조체(MS)의 나머지에 형성될 수 있다.
제1 하부 채널 홀 내의 희생 패턴을 제거한 후, 제1 하부 채널 홀 및 제2 하부 채널 홀 내에 하부 채널막(130_BCL) 및 수직 절연 패턴(134)이 형성될 수 있다. 하부 채널막(130_BCL)과 몰드 구조체(MS) 사이에, 하부 채널 절연막(132_BGI)이 형성된다. 예를 들어, 하부 채널막(130_BCL)은 다결정 실리콘막을 포함할 수 있지만, 이에 제한되는 것은 아니다.
이를 통해, 몰드 구조체(MS) 내에, 하부 수직 구조체(VS_B)가 형성될 수 있다.
이어서, 하부 수직 구조체(VS_B)가 형성된 몰드 구조체(MS) 상에, 구조체간 절연막(126) 및 반도체막(SCL)가 형성될 수 있다.
도 25를 참고하면, 반도체막(SCL)에 워드 라인 절단 개구부(SSL_WH)를 형성하여, 몰드 구조체(MS) 상에 반도체 도전 라인(SSL)이 형성될 수 있다.
인접하는 워드 라인 절단 개구부(SSL_WH) 사이에, 적어도 하나 이상의 선택 라인 절단 개구부(SSL_CH)가 형성될 수 있다.
워드 라인 절단 개구부(SSL_WH)과 선택 라인 절단 개구부(SSL_CH)는 동시에 형성될 수 있다.
도 26을 참고하면, 워드 라인 절단 개구부(SSL_WH)을 채우는 프리(pre) 측벽 절단 라인(WLC_PP)가 형성될 수 있다. 선택 라인 절단 개구부(SSL_CH)을 채우는 서브 절단 라인(SLC)이 형성될 수 있다.
또한, 반도체 도전 라인(SSL) 상에, 제1 층간 절연막(121)이 형성될 수 있다. 일 예로, 프리 측벽 절단 라인(WLC_PP) 및 서브 절단 라인(SLC)이 형성되는 공정에서, 제1 층간 절연막(121)이 형성될 수 있다. 다른 예로, 프리 측벽 절단 라인(WLC_PP) 및 서브 절단 라인(SLC)을 형성한 후, 반도체 도전 라인(SSL), 프리 측벽 절단 라인(WLC_PP) 및 서브 절단 라인(SLC)을 덮는 제1 층간 절연막(121)이 형성될 수 있다.
이어서, 반도체 도전 라인(SSL) 내에 상부 채널 홀(CHH_U)이 형성될 수 있다. 상부 채널 홀(CHH_U)은 하부 수직 구조체(VS_B) 내의 수직 절연 패턴(134)를 노출시킬 수 있다.
상부 채널 홀(CHH_U)은 반도체 도전 라인(SSL)과, 제1 층간 절연막(121)을 관통할 수 있다. 상부 채널 홀(CHH_U)은 하부 수직 구조체(VS_B)와 제3 방향(D3)으로 중첩될 수 있다.
도시된 것과 달리, 반도체 도전 라인(SSL) 상에, 펀칭 방지막(128)이 형성될 수 있다.
도 26 및 27을 참고하면, 상부 채널 홀(CHH_U)의 측벽을 따라 상부 채널 절연막(132_UGI)이 형성될 수 있다.
도시되지 않았지만, 상부 채널 절연막(132_UGI)를 따라 희생 폴리 실리콘이 형성될 수 있다.
이어서, 상부 채널 홀(CHH_U)에 의해 노출된 수직 절연 패턴(134)의 일부를 제거하여, 하부 수직 구조체(VS_B) 내에 공간을 형성할 수 있다.
수직 절연 패턴(134)의 일부를 제거함으로써, 하부 채널막(130_BCL)의 일부가 노출될 수 있다.
하부 채널막(130_BCL)의 일부가 노출시킨 후, 희생 폴리 실리콘이 제거될 수 있다. 희생 폴리 실리콘이 제거되는 동안, 노출된 하부 채널막(130_BCL)의 일부도 제거될 수 있다.
이어서, 상부 채널 절연막(132_UGI) 상에, 상부 채널막(130_UCL)이 형성될 수 있다. 상부 채널막(130_UCL)은 상부 채널 홀(CHH_U)의 측벽을 따라 연장될 수 있다. 상부 채널막(130_UCL)은 하부 수직 구조체(VS_B) 내에서 하부 채널막(130_BCL)과 연결될 수 있다.
상부 채널막(130_UCL)은 도 5a 내지 도 6에서 설명된 제1 하부 수직 채널막(130_BV1)의 일부와, 상부 수직 채널막(130_UV)과, 상부 연결 채널막(130_HC1)을 포함할 수 있다.
상부 수직 채널막(130_UCL) 상에, 상부 채널 홀(CHH_U)의 일부를 채우는 수직 절연 패턴(134)이 형성될 수 있다.
이어서, 수직 절연 패턴(134) 및 상부 채널막(130_UCL) 상에, 상부 채널막(130_UCL)과 접촉하는 비트 라인 패드(BL_PAD)가 형성될 수 있다.
도 28을 참고하면, 제1 층간 절연막(121) 상에, 비트 라인 패드(BL_PAD)를 덮는 제2 층간 절연막(122)이 형성될 수 있다.
이어서, 제1 및 제2 층간 절연막(121, 122), 반도체 도전 라인(SSL)을 통과하는 절단 라인 트렌치(WCL_PH)가 형성될 수 있다. 절단 라인 트렌치(WCL_PH)는 몰드 구조체(MS)를 절단한다.
절단 라인 트렌치(WCL_PH)는 워드 라인 절단 개구부(SSL_WH)와 제3 방향(D3)으로 중첩될 수 있다. 절단 라인 트렌치(WCL_PH)가 워드 라인 절단 개구부(SSL_WH) 내의 프리 측벽 절단 라인(WLC_PP)을 절단하여, 측벽 절단 라인(WLC_P)이 형성될 수 있다.
절단 라인 트렌치(WCL_PH)는 희생 절연막(ILD_SC) 및 대체 절연막(ILD_RP)을 노출시킨다.
도 29를 참고하면, 절단 라인 트렌치(WCL_PH)에 의해 노출된 대체 절연막(ILD_RP)이 제거될 수 있다.
일 예로, 대체 절연막(ILD_RP)이 제거되는 동안, 하부 채널 절연막(132_BGI)의 일부가 제거되어, 하부 채널막(130_BCL)이 노출될 수 있다. 다른 예로, 대체 절연막(ILD_RP)을 제거한 후, 하부 채널 절연막(132_BGI)의 일부가 제거되어, 하부 채널막(130_BCL)이 노출될 수 있다.
대체 절연막(ILD_RP)을 제거한 공간에, 수직 구조 지지막(110)이 형성될 수 있다.
또한, 절단 라인 트렌치(WCL_PH)에 의해 노출된 희생 절연막(ILD_SC)이 제거될 수 있다. 희생 절연막(ILD_SC)을 제거한 공간에, 금속성 라인(GSL, WL0 - WLn, DWL)이 형성될 수 있다.
다르게 설명하면, 절단 라인 트렌치(WCL_PH)를 이용한 대체 금속 게이트(Replacement metal gate) 공정을 통해, 희생 절연막(ILD_SC)이 금속성 라인(GSL, WL0 - WLn, DWL)으로 교체될 수 있다.
도 30을 참고하면, 절단 라인 트렌치(WCL_PH)를 채우는 코어 절단 라인(WLC_C)이 형성될 수 있다.
이를 통해, 코어 절단 라인(WLC_C) 및 측벽 절단 라인(WLC_P)을 포함하는 절단 라인(WLC)이 형성될 수 있다.
도 3을 참고하면 절단 라인(WLC) 및 제2 층간 절연막(122) 상에, 제3 층간 절연막(123)이 형성될 수 있다.
제3 층간 절연막(123) 상에 비트 라인(BL)이 형성될 수 있다.
상술한 것과 달리, 도 24에서, 수직 절연 패턴(134)의 상면을 덮는 하부 수직 채널막(130_BCL)이 추가로 형성될 수 있다. 이와 같은 경우, 도 10 및 도 11과 같은 채널막(130)이 형성될 수 있다.
또한, 도 24에서, 하부 수직 채널막(130_BCL)을 형성하지 않을 수 있다. 이와 같은 경우, 도 27에서 설명하는 공정을 통해 수직 채널막(130)이 한번에 형성될 수도 있다. 이과 같은 경우, 도 12 및 도 13과 같은 채널막(130)이 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
PS: 주변 로직 구조체
CS: 셀 어레이 구조체
ST: 적층 구조체 SSL: 반도체 도전 라인
BL_PAD: 비트 라인 패드 BL: 비트 라인
VS: 수직 구조체 130: 수직 채널막
ST: 적층 구조체 SSL: 반도체 도전 라인
BL_PAD: 비트 라인 패드 BL: 비트 라인
VS: 수직 구조체 130: 수직 채널막
Claims (20)
- 기판 상에, 제1 방향으로 적층된 복수의 금속성 라인은 포함하는 적층 구조체;
상기 적층 구조체 상에, 반도체 물질로 형성된 반도체 도전 라인;
상기 반도체 도전 라인 및 상기 적층 구조체를 관통하고, 채널막을 포함하는 수직 구조체; 및
상기 복수의 금속성 라인 및 상기 반도체 도전 라인을 절단하는 제1 절단 라인을 포함하고,
상기 채널막은 상기 제1 방향으로 연장되는 상부 채널막 및 제1 하부 채널막과, 상기 상부 채널막 및 상기 제1 하부 채널막을 연결하고 상기 제1 방향과 다른 제2 방향으로 연장되는 상부 연결 채널막을 포함하고,
상기 복수의 금속성 라인은 상기 반도체 도전 라인에 최인접하는 최상부 금속성 라인을 포함하고,
상기 반도체 도전 라인의 하면과 상기 최상부 금속성 라인의 하면 사이에서, 상기 상부 연결 채널막은 상기 상부 채널막 및 상기 제1 하부 채널막에 연결되고,
상기 제1 절단 라인은 상기 반도체 도전 라인을 절단하는 제1 상부 절단 라인과, 상기 복수의 금속성 라인을 절단하는 제1 하부 절단 라인을 포함하고,
상기 반도체 도전 라인의 하면에서, 상기 제1 상부 절단 라인의 폭은 상기 제1 하부 절단 라인의 측벽의 연장선의 폭보다 큰 반도체 메모리 장치. - 제1 항에 있어서,
상기 제1 절단 라인은 도전성 물질을 포함하지 않는 반도체 메모리 장치. - 제2 항에 있어서,
상기 제1 절단 라인은 제1 코어 절단 라인과, 제1 측벽 절단 라인을 포함하고,
상기 제1 코어 절단 라인은 상기 반도체 도전 라인 및 상기 복수의 금속성 라인을 관통하고,
상기 제1 측벽 절단 라인은 상기 제1 코어 절단 라인과 상기 반도체 도전 라인 사이에 배치되고, 상기 제1 코어 절단 라인과 상기 복수의 금속성 라인 사이에 배치되지 않는 반도체 메모리 장치. - 제1 항에 있어서,
상기 제1 절단 라인은 상기 반도체 도전 라인 및 상기 복수의 금속성 라인을 관통하는 소오스 플러그 패턴과, 상기 소오스 플러그 패턴의 측벽을 따라 연장되는 소오스 절연 스페이서를 포함하는 반도체 메모리 장치. - 제1 항에 있어서,
상기 수직 구조체는 상기 채널막에 의해 정의되는 공간을 채우는 수직 절연 패턴을 포함하고,
상기 수직 절연 패턴은 상기 상부 연결 채널막에 의해 2 부분으로 분리되는 반도체 메모리 장치. - 제5 항에 있어서,
상기 상부 연결 채널막은 서로 제1 방향으로 이격된 제1 상부 연결 채널막과, 제2 상부 연결 채널막을 포함하고,
상기 제2 상부 연결 채널막은 상기 제1 상부 연결 채널막보다 상기 반도체 도전 라인에 더 인접하고,
상기 제1 상부 연결 채널막에 의해 상기 수직 절연 패턴은 2 부분으로 분리되는 반도체 메모리 장치. - 제1 항에 있어서,
상기 수직 구조체는 상기 제1 하부 채널막과 상기 금속성 라인 사이에 배치되고, 상기 제1 하부 채널막을 따라 연장되는 하부 채널 절연막을 포함하고,
상기 수직 구조체는 상기 상부 채널막과 상기 반도체 도전 라인 사이에 배치되고, 상기 상부 채널막을 따라 연장되는 상부 채널 절연막을 포함하고,
상기 하부 채널 절연막의 적층 구조는 상기 상부 채널 절연막의 적층 구조와 다른 반도체 메모리 장치. - 제1 항에 있어서,
상기 수직 구조체는 상기 채널막의 프로파일을 따라 연속적으로 형성된 채널 절연막을 포함하는 반도체 메모리 장치. - 제1 항에 있어서,
상기 채널막은 상기 기판과 상기 제1 하부 채널막 사이에서 상기 제1 방향으로 연장되는 제2 하부 채널막과, 상기 제1 하부 채널막과 상기 제2 하부 채널막을 연결하고 상기 제2 방향으로 연장되는 하부 연결 채널막을 더 포함하는 반도체 메모리 장치. - 제1 항에 있어서,
상기 수직 구조체 상에 배치되고, 상기 채널막과 접촉하는 접속 패드와,
상기 반도체 도전 라인 상에 순차적으로 배치된 펀칭 방지막 및 층간 절연막과,
상기 층간 절연막을 관통하고, 상기 접속 패드와 연결되는 접속 플러그를 더 포함하고,
상기 펀칭 방지막은 상기 층간 절연막과 다른 물질을 포함하고,
상기 펀칭 방지막의 상면은 상기 접속 패드의 상면과 동일 평면에 놓이는 반도체 메모리 장치. - 기판 상에, 제1 방향으로 적층된 복수의 금속성 라인은 포함하는 적층 구조체;
상기 적층 구조체 상에, 반도체 물질로 형성된 반도체 도전 라인;
상기 반도체 도전 라인 및 상기 적층 구조체를 관통하고, 채널막 및 수직 절연 패턴을 포함하는 수직 구조체로, 상기 수직 절연 패턴은 상기 채널막에 의해 정의된 공간을 채우는 수직 구조체; 및
상기 복수의 금속성 라인 및 상기 반도체 도전 라인을 절단하는 절단 라인을 포함하고,
상기 복수의 금속성 라인은 상기 반도체 도전 라인에 최인접하는 최상부 금속성 라인을 포함하고,
상기 채널막은 상기 제1 방향으로 연장되고 상기 반도체 도전 라인 내에 배치되는 상부 채널막과, 상기 제1 방향으로 연장되고 상기 적층 구조체 내에 배치되는 하부 채널막을 포함하고,
상기 상부 채널막 및 상기 하부 채널막은 각각 상기 수직 절연 패턴과 마주보는 외측벽과, 상기 외측벽과 대향되는 내측벽을 포함하고,
상기 최상부 금속성 라인을 관통한 상기 하부 채널막의 외측벽의 연장선 사이에, 상기 상부 채널막의 내측벽은 위치하고,
상기 절단 라인은 상기 반도체 도전 라인을 절단하는 상부 절단 라인과, 상기 복수의 금속성 라인을 절단하는 하부 절단 라인을 포함하고,
상기 반도체 도전 라인의 하면에서, 상기 상부 절단 라인의 폭은 상기 하부 절단 라인의 측벽의 연장선의 폭보다 큰 반도체 메모리 장치. - 제11 항에 있어서,
상기 절단 라인은 도전성 물질을 포함하지 않는 반도체 메모리 장치. - 제11 항에 있어서,
상기 수직 절연 패턴은 상기 채널막에 의해 2 부분으로 공간적으로 분리되는 반도체 메모리 장치. - 제11 항에 있어서,
상기 수직 구조체는 상기 하부 채널막과 상기 금속성 라인 사이에 배치되고, 상기 하부 채널막을 따라 연장되는 하부 채널 절연막을 포함하고,
상기 수직 구조체는 상기 상부 채널막과 상기 반도체 도전 라인 사이에 배치되고, 상기 상부 채널막을 따라 연장되는 상부 채널 절연막을 포함하고,
상기 하부 채널 절연막의 적층 구조는 상기 상부 채널 절연막의 적층 구조와 다른 반도체 메모리 장치. - 기판 상의 주변 회로를 포함하는 주변 로직 구조체;
상기 주변 로직 구조체의 상면을 따라 연장되는 수평 도전 기판;
상기 수평 도전 기판 상에, 제1 방향으로 적층된 복수의 금속성 라인은 포함하는 적층 구조체;
상기 적층 구조체 상에, 반도체 물질로 형성된 반도체 도전 라인;
상기 반도체 도전 라인 및 상기 적층 구조체를 관통하고, 채널막을 포함하는 수직 구조체로, 상기 채널막은 상기 수평 도전 기판과 전기적으로 연결되는 수직 구조체; 및
상기 복수의 금속성 라인 및 상기 반도체 도전 라인을 절단하고, 절연 물질로 형성된 제1 절단 라인을 포함하고,
상기 채널막은 상기 제1 방향으로 연장되는 상부 채널막 및 제1 하부 채널막과, 상기 상부 채널막 및 상기 제1 하부 채널막을 연결하고 상기 제1 방향과 다른 제2 방향으로 연장되는 상부 연결 채널막을 포함하고,
상기 복수의 금속성 라인은 상기 반도체 도전 라인에 최인접하는 최상부 금속성 라인을 포함하고,
상기 반도체 도전 라인의 하면과 상기 최상부 금속성 라인의 하면 사이에서, 상기 상부 연결 채널막은 상기 상부 채널막 및 상기 제1 하부 채널막에 연결되고,
상기 제1 절단 라인은 상기 반도체 도전 라인을 절단하는 제1 상부 절단 라인과, 상기 복수의 금속성 라인을 절단하는 제1 하부 절단 라인을 포함하고,
상기 반도체 도전 라인의 하면에서, 상기 제1 상부 절단 라인의 폭은 상기 제1 하부 절단 라인의 측벽의 연장선의 폭보다 큰 반도체 메모리 장치. - 제15 항에 있어서,
상기 채널막은 상기 기판과 상기 제1 하부 채널막 사이에서 상기 제1 방향으로 연장되는 제2 하부 채널막과, 상기 제1 하부 채널막과 상기 제2 하부 채널막을 연결하고 상기 제2 방향으로 연장되는 하부 연결 채널막을 더 포함하는 반도체 메모리 장치. - 제15 항에 있어서,
상기 수평 도전 기판과 상기 적층 구조체 사이에, 상기 채널막과 접촉하는 수직 구조 지지막을 더 포함하고,
상기 수직 구조 지지막은 상기 수평 도전 기판과 상기 채널막을 전기적으로 연결하는 반도체 메모리 장치. - 제15 항에 있어서,
상기 수직 구조체는 상기 채널막에 의해 정의되는 공간을 채우는 수직 절연 패턴을 포함하고,
상기 수직 절연 패턴은 상기 상부 연결 채널막에 의해 2 부분으로 분리되는 반도체 메모리 장치. - 제15 항에 있어서,
상기 수직 구조체는 상기 제1 하부 채널막과 상기 금속성 라인 사이에 배치되고, 상기 제1 하부 채널막을 따라 연장되는 하부 채널 절연막을 포함하고,
상기 수직 구조체는 상기 상부 채널막과 상기 반도체 도전 라인 사이에 배치되고, 상기 반도체 도전 라인과 접촉하는 상부 채널 절연막을 포함하고,
상기 하부 채널 절연막의 적층 구조는 상기 상부 채널 절연막의 적층 구조와 다른 반도체 메모리 장치. - 몰드 절연막 및 희생 절연막이 교대로 적층된 몰드 구조체 내에, 제1 채널막을 포함하는 하부 수직 구조체를 형성하고,
상기 몰드 구조체 상에, 반도체막을 형성하고,
상기 반도체막에 상부 절단 개구부를 형성하여, 상기 몰드 구조체 상에 반도체 도전 라인을 형성하고,
상기 반도체 도전 라인을 관통하고, 상기 하부 수직 구조체와 수직으로 중첩되는 상부 채널 홀을 형성하고,
상기 상부 채널 홀의 측벽을 따라 연장되고, 상기 제1 채널막과 연결되는 제2 채널막을 형성하고,
상기 상부 절단 개구부와 수직 방향으로 중첩되고, 상기 몰드 구조체를 절단하는 절단 라인 트렌치를 형성하고,
절단 라인 트렌치를 이용한 대체 금속 게이트 공정을 통해, 상기 희생 절연막을 금속성 라인으로 교체하고,
상기 절단 라인 트렌치를 채우는 절단 라인을 형성하는 것을 포함하는 반도체 메모리 장치 제조 방법.
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